TW202221715A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的範例實施例提供一種記憶體控制方法，其包括：將第一類資料暫存於緩衝記憶體，其中第一類資料預設是以第一程式化模式儲存至可複寫式非揮發性記憶體模組；在第一類資料暫存於緩衝記憶體的狀態下，將第二類資料暫存於緩衝記憶體，其中第二類資料預設是以第二程式化模式儲存至可複寫式非揮發性記憶體模組，且第一程式化模式不同於第二程式化模式；以及在緩衝記憶體中的第一類資料的資料量未達第一門檻值的狀態下，若緩衝記憶體中的第二類資料的資料量達到第二門檻值，將緩衝記憶體中的第一類資料儲存至可複寫式非揮發性記憶體模組。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，來自主機系統的資料會先被暫存在緩衝記憶體中。當緩衝記憶體中待儲存的資料量符合一個基本寫入資料單位所對應的資料量時，緩衝記憶體中待儲存的資料可基於此基本寫入資料單位被儲存至可複寫式非揮發性記憶體模組中。例如，假設此基本寫入資料單位所對應的資料量可為16千位元組(KB)，則表示對於可複寫式非揮發性記憶體模組的每一次的資料寫入都是以16KB為單位。然而，在某些情況下，可能因為突然的斷電而導致緩衝記憶體中尚未滿足寫入條件的資料意外遺失。特別是，針對支援多分流寫入的記憶體儲存裝置而言，早期接收的資料可能因為遲遲無法滿足寫入條件而導致最終因斷電而意外遺失，甚至使得遺失的總資料量超過預期。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可改善上述問題並提高對於緩存資料的管理效率。
本發明的範例實施例提供一種記憶體控制方法，其用於記憶體儲存裝置。所述記憶體儲存裝置包括緩衝記憶體與可複寫式非揮發性記憶體模組。所述記憶體控制方法包括：將第一類資料暫存於所述緩衝記憶體中的第一儲存空間，其中所述第一類資料預設是以第一程式化模式儲存至所述可複寫式非揮發性記憶體模組；在所述第一類資料暫存於所述緩衝記憶體的狀態下，將第二類資料暫存於所述緩衝記憶體中的第二儲存空間，其中所述第二類資料預設是以第二程式化模式儲存至所述可複寫式非揮發性記憶體模組，且所述第一程式化模式不同於所述第二程式化模式；以及在所述緩衝記憶體中的所述第一類資料的資料量未達第一門檻值的狀態下，若所述緩衝記憶體中的所述第二類資料的資料量達到第二門檻值，將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中，其中所述第一門檻值小於所述第二門檻值。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：從主機系統接收寫入指令，其中所述寫入指令指示儲存屬於特定邏輯單元的資料；以及根據所述特定邏輯單元決定所述資料屬於所述第一類資料或所述第二類資料。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：根據所述緩衝記憶體的容量決定所述第二門檻值。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：在所述緩衝記憶體中的所述第一類資料的所述資料量未達所述第一門檻值的所述狀態下，若所述緩衝記憶體中的所述第二類資料的所述資料量未達所述第二門檻值，將所述第一類資料保存於所述緩衝記憶體且不將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：若所述緩衝記憶體中的所述第一類資料的所述資料量達到所述第一門檻值，將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以將第一類資料暫存於緩衝記憶體中的第一儲存空間，且所述第一類資料預設是以第一程式化模式儲存至所述可複寫式非揮發性記憶體模組。在所述第一類資料暫存於所述緩衝記憶體的狀態下，所述記憶體控制電路單元更用以將第二類資料暫存於所述緩衝記憶體中的第二儲存空間，其中所述第二類資料預設是以第二程式化模式儲存至所述可複寫式非揮發性記憶體模組，且所述第一程式化模式不同於所述第二程式化模式。在所述緩衝記憶體中的所述第一類資料的資料量未達第一門檻值的狀態下，若所述緩衝記憶體中的所述第二類資料的資料量達到第二門檻值，所述記憶體控制電路單元更用以發送寫入指令序列以將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中，其中所述第一門檻值小於所述第二門檻值。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以從所述主機系統接收寫入指令。所述寫入指令指示儲存屬於特定邏輯單元的資料。所述記憶體控制電路單元更用以根據所述特定邏輯單元決定所述資料屬於所述第一類資料或所述第二類資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據所述緩衝記憶體的容量決定所述第二門檻值。
在本發明的一範例實施例中，在所述緩衝記憶體中的所述第一類資料的所述資料量未達所述第一門檻值的所述狀態下，若所述緩衝記憶體中的所述第二類資料的所述資料量未達所述第二門檻值，所述記憶體控制電路單元更用以將所述第一類資料保存於所述緩衝記憶體且不將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中。
在本發明的一範例實施例中，若所述緩衝記憶體中的所述第一類資料的所述資料量達到所述第一門檻值，所述記憶體控制電路單元更用以發送另一寫入指令序列以將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述緩衝記憶體。所述記憶體管理電路用以將第一類資料暫存於所述緩衝記憶體中的第一儲存空間，且所述第一類資料預設是以第一程式化模式儲存至所述可複寫式非揮發性記憶體模組。在所述第一類資料暫存於所述緩衝記憶體的狀態下，所述記憶體管理電路更用以將第二類資料暫存於所述緩衝記憶體中的第二儲存空間，其中所述第二類資料預設是以第二程式化模式儲存至所述可複寫式非揮發性記憶體模組，且所述第一程式化模式不同於所述第二程式化模式。在所述緩衝記憶體中的所述第一類資料的資料量未達第一門檻值的狀態下，若所述緩衝記憶體中的所述第二類資料的資料量達到第二門檻值，所述記憶體管理電路更用以發送寫入指令序列以將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中，其中所述第一門檻值小於所述第二門檻值。
在本發明的一範例實施例中，所述記憶體管理電路更用以從所述主機系統接收寫入指令。所述寫入指令指示儲存屬於特定邏輯單元的資料。所述記憶體管理電路更用以根據所述特定邏輯單元決定所述資料屬於所述第一類資料或所述第二類資料。
在本發明的一範例實施例中，所述第一程式化模式是用以將P個位元儲存於所述可複寫式非揮發性記憶體模組中的單一個記憶胞，所述第二程式化模式是用以將Q個位元儲存於所述可複寫式非揮發性記憶體模組中的單一個記憶胞，P與Q皆為正整數，且P不等於Q。
在本發明的一範例實施例中，P小於Q。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據所述緩衝記憶體的容量決定所述第二門檻值。
在本發明的一範例實施例中，所述第一門檻值對應所述可複寫式非揮發性記憶體模組的基本寫入資料單位。
在本發明的一範例實施例中，在所述緩衝記憶體中的所述第一類資料的所述資料量未達所述第一門檻值的所述狀態下，若所述緩衝記憶體中的所述第二類資料的所述資料量未達所述第二門檻值，所述記憶體管理電路更用以將所述第一類資料保存於所述緩衝記憶體且不將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中。
在本發明的一範例實施例中，若所述緩衝記憶體中的所述第一類資料的所述資料量達到所述第一門檻值，所述記憶體管理電路更用以發送另一寫入指令序列以將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中。
基於上述，第一類資料預設是以第一程式化模式儲存至所述可複寫式非揮發性記憶體模組。第二類資料預設是以第二程式化模式儲存至所述可複寫式非揮發性記憶體模組。第一程式化模式不同於第二程式化模式。在第一類資料與第二類資料同時暫存於緩衝記憶體中的狀態下，若第一類資料的資料量未達第一門檻值且第二類資料的資料量達到第二門檻值，緩衝記憶體中的第一類資料可(直接)被儲存至可複寫式非揮發性記憶體模組中，其中所述第一門檻值小於所述第二門檻值。藉此，可減少緩衝記憶體中早期接收的資料意外遺失的機率及/或降低非預期斷電時可能會遺失的總資料量，從而提高對於緩存資料的管理效率。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體抹除單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
在一範例實施例中，記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在一範例實施例中，記憶體管理電路502可從主機系統11接收寫入指令。此寫入指令可指示儲存屬於某一邏輯單元的資料。記憶體管理電路502可獲得此待儲存資料的類型並將此資料暫存於緩衝記憶體510。須注意的是，暫存於緩衝記憶體510中的資料可包括第一類資料與第二類資料。
在一範例實施例中，記憶體管理電路502可根據某一待儲存資料所屬的邏輯單元而決定此資料是屬於第一類資料或第二類資料。例如，假設某一待儲存資料所屬的邏輯單元落於某一邏輯範圍(亦稱為第一邏輯範圍)，記憶體管理電路502可判定此資料是屬於第一類資料。或者，假設某一待儲存資料所屬的邏輯單元落於另一邏輯範圍(亦稱為第二邏輯範圍)，記憶體管理電路502可判定此資料是屬於第二類資料。第一邏輯範圍可不同於第二邏輯範圍。
在一範例實施例中，第一類資料是指預設是以某一程式化模式(亦稱為第一程式化模式)儲存至可複寫式非揮發性記憶體模組406的資料。第二類資料是指預設是以另一程式化模式(亦稱為第二程式化模式)儲存至可複寫式非揮發性記憶體模組406的資料。第一程式化模式不同於第二程式化模式。
在一範例實施例中，第一程式化模式是用以將P個位元儲存於可複寫式非揮發性記憶體模組406中的單一個記憶胞，而第二程式化模式是用以將Q個位元儲存於可複寫式非揮發性記憶體模組406中的單一個記憶胞。P與Q皆為正整數，且P不等於Q。
在一範例實施例中，第一程式化模式是指SLC程式化模式、虛擬(pseudo)SLC程式化模式、下實體程式化(lower physical programming)模式、混合程式化(mixture programming)模式及少層記憶胞(less layer memory cell)模式的其中之一。在SLC程式化模式與虛擬SLC程式化模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料(或真實資料)會被程式化於下實體程式化單元中，而同時虛擬資料(dummy data)會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少層記憶胞模式中，一個記憶胞儲存一第一數目之位元的資料。例如，此第一數目可設為“1”。
在一範例實施例中，第二程式化模式是指MLC程式化模式、TLC程式化模式、QLC程式化模式或類似模式。在第二程式化模式中，一個記憶胞可儲存有一第二數目之位元的資料，其中此第二數目等於或大於“2”。例如，此第二數目可設為“2”、“3”或“4”。在另一範例實施例中，上述第一程式化模式中的第一數目與第二程式化模式中的第二數目皆可以是其他數目，只要滿足第二數目大於第一數目即可。
在一範例實施例中，P小於Q。例如，P可為“1”，而Q可為“2”、“3”或“4”。
圖7是根據本發明的一範例實施例所繪示的根據資料所屬的邏輯範圍決定以特定程式化模式來儲存資料的示意圖。請參照圖7，假設將所有邏輯單元(例如圖6的邏輯單元612(0)~612(C))所涵蓋的邏輯範圍劃分為邏輯範圍0~L(1)及L(1)~L(2)。邏輯範圍0~L(1)可視為第一邏輯範圍。邏輯範圍L(1)~L(2)可視為第二邏輯範圍。在一範例實施例中，以1TB的總邏輯範圍為例，邏輯範圍0~L(1)可以是指0~100GB之間的邏輯範圍，而邏輯範圍L(1)~L(2)可以是指100GB~1TB之間的邏輯範圍。然而，在另一範例實施例中，邏輯範圍的劃分可視實務需求調整。
在一範例實施例中，若某一待儲存資料所屬的邏輯單元位於邏輯範圍0~L(1)中，則記憶體管理電路502可判定此資料是屬於第一類資料並且後續將以第一程式化模式來程式化此資料。或者，在一範例實施例中，若某一待儲存資料所屬的邏輯單元位於邏輯範圍L(1)~L(2)中，則記憶體管理電路502可判定此資料是屬於第二類資料並且後續將以第二程式化模式來程式化此資料。
在一範例實施例中，記憶體管理電路502可持續判斷緩衝記憶體510中的第一類資料或第二類資料的資料量是否達到某一門檻值(亦稱為第一門檻值)。此第一門檻值對應於可複寫式非揮發性記憶體模組406的一個基本寫入資料單位。例如，假設此基本寫入資料單位規範單次的資料寫入是以16KB為單位，則此第一門檻值可為16KB。在一範例實施例中，一個基本寫入資料單位可對應一個實體單元(例如一個實體程式化單元)的容量。
在一範例實施例中，若緩衝記憶體510中的第一類資料的資料量達到第一門檻值，記憶體管理電路502可發送寫入指令序列至可複寫式非揮發性記憶體模組406以指示可複寫式非揮發性記憶體模組406基於第一程式化模式來儲存緩衝記憶體510中資料量達到第一門檻值的第一類資料。或者，在一範例實施例中，若緩衝記憶體510中的第二類資料的資料量達到第一門檻值，記憶體管理電路502可發送寫入指令序列至可複寫式非揮發性記憶體模組406以指示可複寫式非揮發性記憶體模組406基於第二程式化模式來儲存緩衝記憶體510中資料量達到第一門檻值的第二類資料。
在一範例實施例中，若緩衝記憶體510中的第一類資料的資料量未達第一門檻值，則記憶體管理電路502可暫時將第一類資料保存於緩衝記憶體510中且暫不將緩衝記憶體510中的第一類資料儲存至可複寫式非揮發性記憶體模組406。或者，在一範例實施例中，若緩衝記憶體510中的第二類資料的資料量未達第一門檻值，則記憶體管理電路502可暫時將第二類資料保存於緩衝記憶體510中且暫不將緩衝記憶體510中的第二類資料儲存至可複寫式非揮發性記憶體模組406。
圖8是根據本發明的一範例實施例所繪示的基於資料量來決定是否程式化資料的示意圖。請參照圖8，假設第一門檻值為16KB。若緩衝記憶體510中的資料801(可為第一類資料或第二類資料)的資料量達到16KB，則資料801可被程式化至可複寫式非揮發性記憶體模組406。然而，若另一資料(可為第一類資料或第二類資料)中的一部分資料802的資料量達到16KB但另一部分的資料803的資料量(例如4KB)未達16KB，則僅資料802可被程式化，資料803須暫時保存於緩衝記憶體510中而不被程式化。
須注意的是，在前述範例實施例中關於資料量是否大於第一門檻值的判斷，是以緩衝記憶體510中相同類型的資料的總資料量來與第一門檻值進行比較，而不是以混合類型的資料的總資料量來與第一門檻值進行比較。也就是說，在一範例實施例中，假設緩衝記憶體510中的第一類資料的資料量為8KB且第二類資料的資料量為12KB。雖然第一類資料的資料量與第二類資料的資料量之總和(例如20KB)大於第一門檻值(例如16KB)，但由於第一類資料的資料量與第二類資料的資料量皆未達到第一門檻值，故緩衝記憶體510中的第一類資料與第二類資料皆不會被程式化至可複寫式非揮發性記憶體模組406。
在一範例實施例中，記憶體管理電路502可將第一類資料暫存於緩衝記憶體510中的特定儲存空間(亦稱為第一儲存空間)。在第一類資料暫存於緩衝記憶體510的狀態下，記憶體管理電路502可將第二類資料同時暫存於緩衝記憶體510中的另一儲存空間(亦稱為第二儲存空間)並將緩衝記憶體510中達到第一門檻值的第二類資料儲存至可複寫式非揮發性記憶體模組406。例如，緩衝記憶體510中資料量大於第一門檻值的第二類資料可持續基於第二程式化模式而程式化可複寫式非揮發性記憶體模組406中。須注意的是，第一儲存空間與第二儲存空間彼此不重疊。因此，緩衝記憶體510中的第一類資料與第二類資料可同時存在且不彼此覆寫。
在一範例實施例中，在緩衝記憶體510中的第一類資料的資料量未達第一門檻值的狀態下，若緩衝記憶體510中的第二類資料的資料量達到另一門檻值(亦稱為第二門檻值)，記憶體管理電路502可將緩衝記憶體510中的第一類資料儲存至可複寫式非揮發性記憶體模組406中。換言之，在一範例實施例中，即便緩衝記憶體510中的第一類資料的資料量未達第一門檻值，只要緩衝記憶體510中的第二類資料的資料量達到第二門檻值，記憶體管理電路502即可直接基於第一程式化模式將緩衝記憶體510中的第一類資料程式化至可複寫式非揮發性記憶體模組406中。第二門檻值大於第一門檻值。
圖9與圖10是根據本發明的一範例實施例所繪示的管理緩衝記憶體中的資料的示意圖。請參照圖9，假設第一類資料D(1)先被儲存至緩衝記憶體510且第一類資料D(1)的資料量(例如4KB)未達第一門檻值TH(1)。之後，第二類資料D(2)開始被接收並且也儲存於緩衝記憶體510中。在接收第二類資料D(2)的同時，符合寫入條件(即資料量大於第一門檻值TH(1)之條件)的第二類資料可持續被儲存至可複寫式非揮發性記憶體模組406。
在某一時間點，緩衝記憶體510中的第二類資料D(2)的資料量(例如2MB)達到第二門檻值TH(2)。響應於第二類資料D(2)的資料量達到第二門檻值TH(2)，對於第一類資料D(1)的資料整理可被觸發。響應於第一類資料D(1)的資料整理被觸發，緩衝記憶體510中的第一類資料D(1)可直接被儲存至可複寫式非揮發性記憶體模組406，如圖10所示。此時，所儲存的第一類資料D(1)可不符合預設的寫入條件(即資料量大於第一門檻值TH(1)之條件)。
在圖9與圖10的範例實施例中，當緩衝記憶體510中累積一定量的第二類資料D(2)(而非寫滿緩衝記憶體510)時即觸發對於第一類資料D(1)的資料整理，可減少因突然的斷電而導致較早接收到的第一類資料D(1)意外遺失的機率。
在一範例實施例中，在觸發對於第一類資料D(1)的資料整理後，直到緩衝記憶體510中的第一類資料D(1)被完整儲存至可複寫式非揮發性記憶體模組406之前，新的第二類資料D(2)可持續被暫存至緩衝記憶體510中的未使用空間。但是，在觸發對於第一類資料D(1)的資料整理後，直到緩衝記憶體510中的第一類資料D(1)被完整儲存至可複寫式非揮發性記憶體模組406之前，第二類資料D(2)可被暫停儲存至可複寫式非揮發性記憶體模組406中，以避免干擾第一類資料D(1)的儲存及/或加速對於第一類資料D(1)的儲存。
在一範例實施例中，記憶體管理電路502可根據緩衝記憶體510的容量(即總容量)決定第二門檻值。例如，記憶體管理電路502可根據緩衝記憶體510的容量的一半或者其他比例值來決定第二門檻值。以圖9為例，假設緩衝記憶體510的容量為4MB，則記憶體管理電路502可根據緩衝記憶體510的容量的一半將第二門檻值TH(2)決定為2MB。
在圖9的範例實施例中，在緩衝記憶體510中的第一類資料D(1)的資料量未達第一門檻值TH(1)的狀態下，若緩衝記憶體510中的第二類資料D(2)的資料量也未達第二門檻值TH(2)(即在觸發對第一類資料D(1)的資料整理之前)，則記憶體管理電路502可將第一類資料D(1)保存於緩衝記憶體510且不將緩衝記憶體510中的第一類資料D(1)儲存至可複寫式非揮發性記憶體模組406中。但是，若緩衝記憶體510中的第一類資料D(1)的資料量達到第一門檻值TH(1)，則記憶體管理電路502即可將緩衝記憶體510中的第一類資料D(1)儲存至可複寫式非揮發性記憶體模組406中。
圖11是根據本發明的一範例實施例所繪示的管理緩衝記憶體中的資料的示意圖。請參照圖11，在一範例實施例中，在緩衝記憶體510中同時保存了第一類資料D(1)與第二類資料D(2)的狀態下，若第一類資料D(1)的累積資料量(即總資料量)達到第一門檻值TH(1)(例如16KB)，則記憶體管理電路502可將緩衝記憶體510中的第一類資料D(1)儲存至可複寫式非揮發性記憶體模組406中。此時，緩衝記憶體510中的第二類資料D(2)的資料量可能未達到第二門檻值TH(2)。
須注意的是，在前述範例實施例中，響應於緩衝記憶體510中的第一類資料D(1)本身的資料量達到第一門檻值TH(1)，緩衝記憶體510中的第一類資料D(1)可被儲存至可複寫式非揮發性記憶體模組406。此外，響應於緩衝記憶體510中的第二類資料D(2)的資料量達到第二門檻值TH(2)，第一類資料D(1)的資料整理也可被觸發，以將緩衝記憶體510中的第一類資料D(1)儲存至可複寫式非揮發性記憶體模組406。藉此，可有效減少因突然的斷電而導致較早接收到的第一類資料D(1)意外遺失的機率。
在一範例實施例中，在採用前述範例實施例所提出的資料管理機制後，當記憶體儲存裝置10發生無預警斷電時，無論緩衝記憶體510中的第一類資料D(1)是否已被儲存至可複寫式非揮發性記憶體模組406，緩衝記憶體510中可能會遺失的資料的總資料量可以被控制在合理範圍，從而提高後續錯誤處理或電源恢復的執行效率。
圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖12，在步驟S1201中，將第一類資料暫存於所述緩衝記憶體中的第一儲存空間，其中所述第一類資料預設是以第一程式化模式儲存至可複寫式非揮發性記憶體模組。在步驟S1202中，在所述第一類資料暫存於所述緩衝記憶體的狀態下，將第二類資料暫存於所述緩衝記憶體中的第二儲存空間，其中所述第二類資料預設是以第二程式化模式儲存至所述可複寫式非揮發性記憶體模組，且所述第一程式化模式不同於所述第二程式化模式。在步驟S1203中，判斷第一類資料的資料量是否達到第一門檻值。若第一類資料的資料量達到第一門檻值，在步驟S1204中，將第一類資料儲存至可複寫式非揮發性記憶體模組。若第一類資料的資料量未達到第一門檻值，在步驟S1205中，判斷第二類資料的資料量是否達到第二門檻值。若第二類資料的資料量達到第二門檻值，在步驟S1206中，將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中，其中所述第一門檻值小於所述第二門檻值。此外，若第二類資料的資料量未達到第二門檻值，可回到步驟S1201(或S1202)。
然而，圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在多種程式化模式(例如SLC與QLC)並存的多分流寫入的記憶體儲存裝置中，藉由監控緩衝記憶體中第二類資料的資料量來額外觸發對於第一類資料的資料整理，可減少緩衝記憶體中早期接收的資料意外遺失的機率及/或降低非預期斷電時可能會遺失的總資料量。藉此，可有效提高對於緩存資料的管理效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:替換區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 801~803:資料 D(1):第一類資料 D(2):第二類資料 S1201:步驟(將第一類資料暫存於所述緩衝記憶體中的第一儲存空間) S1202:步驟(在所述第一類資料暫存於所述緩衝記憶體的狀態下，將第二類資料暫存於所述緩衝記憶體中的第二儲存空間) S1203:步驟(第一類資料的資料量是否達到第一門檻值) S1204:步驟(將第一類資料儲存至可複寫式非揮發性記憶體模組) S1205:步驟(第二類資料的資料量是否達到第二門檻值) S1206:步驟(將所述緩衝記憶體中的所述第一類資料儲存至所述可複寫式非揮發性記憶體模組中)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的根據資料所屬的邏輯範圍決定以特定程式化模式來儲存資料的示意圖。 圖8是根據本發明的一範例實施例所繪示的基於資料量來決定是否程式化資料的示意圖。 圖9與圖10是根據本發明的一範例實施例所繪示的管理緩衝記憶體中的資料的示意圖。 圖11是根據本發明的一範例實施例所繪示的管理緩衝記憶體中的資料的示意圖。 圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1201:步驟(將第一類資料暫存於所述緩衝記憶體中的第一儲存空間)
S1202:步驟(在所述第一類資料暫存於所述緩衝記憶體的狀態下，將第二類資料暫存於所述緩衝記憶體中的第二儲存空間)
S1203:步驟(第一類資料的資料量是否達到第一門檻值)
S1204:步驟(將第一類資料儲存至可複寫式非揮發性記憶體模組)
S1205:步驟(第二類資料的資料量是否達到第二門檻值)
S1206:步驟(將所述緩衝記憶體中的所述第一類資料儲存至 所述可複寫式非揮發性記憶體模組中)

Claims (24)

  1. 一種記憶體控制方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置包括一緩衝記憶體與一可複寫式非揮發性記憶體模組，且該記憶體控制方法包括： 將一第一類資料暫存於該緩衝記憶體中的一第一儲存空間，其中該第一類資料預設是以一第一程式化模式儲存至該可複寫式非揮發性記憶體模組； 在該第一類資料暫存於該緩衝記憶體的狀態下，將一第二類資料暫存於該緩衝記憶體中的一第二儲存空間，其中該第二類資料預設是以一第二程式化模式儲存至該可複寫式非揮發性記憶體模組，且該第一程式化模式不同於該第二程式化模式；以及 在該緩衝記憶體中的該第一類資料的資料量未達一第一門檻值的狀態下，若該緩衝記憶體中的該第二類資料的資料量達到一第二門檻值，將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中，其中該第一門檻值小於該第二門檻值。
  2. 如請求項1所述的記憶體控制方法，更包括： 從一主機系統接收一寫入指令，其中該寫入指令指示儲存屬於一特定邏輯單元的一資料；以及 根據該特定邏輯單元決定該資料屬於該第一類資料或該第二類資料。
  3. 如請求項1所述的記憶體控制方法，其中該第一程式化模式是用以將P個位元儲存於該可複寫式非揮發性記憶體模組中的單一個記憶胞，該第二程式化模式是用以將Q個位元儲存於該可複寫式非揮發性記憶體模組中的單一個記憶胞，P與Q皆為正整數，且P不等於Q。
  4. 如請求項3所述的記憶體控制方法，其中P小於Q。
  5. 如請求項1所述的記憶體控制方法，其中該第一門檻值對應該可複寫式非揮發性記憶體模組的一基本寫入資料單位。
  6. 如請求項1所述的記憶體控制方法，更包括： 根據該緩衝記憶體的容量決定該第二門檻值。
  7. 如請求項1所述的記憶體控制方法，更包括： 在該緩衝記憶體中的該第一類資料的該資料量未達該第一門檻值的該狀態下，若該緩衝記憶體中的該第二類資料的該資料量未達該第二門檻值，將該第一類資料保存於該緩衝記憶體且不將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中。
  8. 如請求項1所述的記憶體控制方法，更包括： 若該緩衝記憶體中的該第一類資料的該資料量達到該第一門檻值，將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以將一第一類資料暫存於一緩衝記憶體中的一第一儲存空間，且該第一類資料預設是以一第一程式化模式儲存至該可複寫式非揮發性記憶體模組， 在該第一類資料暫存於該緩衝記憶體的狀態下，該記憶體控制電路單元更用以將一第二類資料暫存於該緩衝記憶體中的一第二儲存空間，其中該第二類資料預設是以一第二程式化模式儲存至該可複寫式非揮發性記憶體模組，且該第一程式化模式不同於該第二程式化模式，並且 在該緩衝記憶體中的該第一類資料的資料量未達一第一門檻值的狀態下，若該緩衝記憶體中的該第二類資料的資料量達到一第二門檻值，該記憶體控制電路單元更用以發送一寫入指令序列以將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中，其中該第一門檻值小於該第二門檻值。
  10. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從該主機系統接收一寫入指令，該寫入指令指示儲存屬於一特定邏輯單元的一資料，並且 該記憶體控制電路單元更用以根據該特定邏輯單元決定該資料屬於該第一類資料或該第二類資料。
  11. 如請求項9所述的記憶體儲存裝置，其中該第一程式化模式是用以將P個位元儲存於該可複寫式非揮發性記憶體模組中的單一個記憶胞，該第二程式化模式是用以將Q個位元儲存於該可複寫式非揮發性記憶體模組中的單一個記憶胞，P與Q皆為正整數，且P不等於Q。
  12. 如請求項11所述的記憶體儲存裝置，其中P小於Q。
  13. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該緩衝記憶體的容量決定該第二門檻值。
  14. 如請求項9所述的記憶體儲存裝置，其中該第一門檻值對應該可複寫式非揮發性記憶體模組的一基本寫入資料單位。
  15. 如請求項9所述的記憶體儲存裝置，其中在該緩衝記憶體中的該第一類資料的該資料量未達該第一門檻值的該狀態下，若該緩衝記憶體中的該第二類資料的該資料量未達該第二門檻值，該記憶體控制電路單元更用以將該第一類資料保存於該緩衝記憶體且不將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中。
  16. 如請求項9所述的記憶體儲存裝置，其中若該緩衝記憶體中的該第一類資料的該資料量達到該第一門檻值，該記憶體控制電路單元更用以發送另一寫入指令序列以將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中。
  17. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一緩衝記憶體；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該緩衝記憶體， 其中該記憶體管理電路用以將一第一類資料暫存於該緩衝記憶體中的一第一儲存空間，且該第一類資料預設是以一第一程式化模式儲存至該可複寫式非揮發性記憶體模組， 在該第一類資料暫存於該緩衝記憶體的狀態下，該記憶體管理電路更用以將一第二類資料暫存於該緩衝記憶體中的一第二儲存空間，其中該第二類資料預設是以一第二程式化模式儲存至該可複寫式非揮發性記憶體模組，且該第一程式化模式不同於該第二程式化模式，並且 在該緩衝記憶體中的該第一類資料的資料量未達一第一門檻值的狀態下，若該緩衝記憶體中的該第二類資料的資料量達到一第二門檻值，該記憶體管理電路更用以發送一寫入指令序列以將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中，其中該第一門檻值小於該第二門檻值。
  18. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該主機系統接收一寫入指令，該寫入指令指示儲存屬於一特定邏輯單元的一資料，並且 該記憶體管理電路更用以根據該特定邏輯單元決定該資料屬於該第一類資料或該第二類資料。
  19. 如請求項17所述的記憶體控制電路單元，其中該第一程式化模式是用以將P個位元儲存於該可複寫式非揮發性記憶體模組中的單一個記憶胞，該第二程式化模式是用以將Q個位元儲存於該可複寫式非揮發性記憶體模組中的單一個記憶胞，P與Q皆為正整數，且P不等於Q。
  20. 如請求項19所述的記憶體控制電路單元，其中P小於Q。
  21. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該緩衝記憶體的容量決定該第二門檻值。
  22. 如請求項17所述的記憶體控制電路單元，其中該第一門檻值對應該可複寫式非揮發性記憶體模組的一基本寫入資料單位。
  23. 如請求項17所述的記憶體控制電路單元，其中在該緩衝記憶體中的該第一類資料的該資料量未達該第一門檻值的該狀態下，若該緩衝記憶體中的該第二類資料的該資料量未達該第二門檻值，該記憶體管理電路更用以將該第一類資料保存於該緩衝記憶體且不將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中。
  24. 如請求項17所述的記憶體控制電路單元，其中若該緩衝記憶體中的該第一類資料的該資料量達到該第一門檻值，該記憶體管理電路更用以發送另一寫入指令序列以將該緩衝記憶體中的該第一類資料儲存至該可複寫式非揮發性記憶體模組中。
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