TW201820145A - 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

資料儲存方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TW201820145A
TW201820145A TW105138516A TW105138516A TW201820145A TW 201820145 A TW201820145 A TW 201820145A TW 105138516 A TW105138516 A TW 105138516A TW 105138516 A TW105138516 A TW 105138516A TW 201820145 A TW201820145 A TW 201820145A
Authority
TW
Taiwan
Prior art keywords
data
space
physical
unit
physical unit
Prior art date
Application number
TW105138516A
Other languages
English (en)
Other versions
TWI587135B (zh
Inventor
葉志剛
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW105138516A priority Critical patent/TWI587135B/zh
Priority to US15/413,427 priority patent/US10620858B2/en
Application granted granted Critical
Publication of TWI587135B publication Critical patent/TWI587135B/zh
Publication of TW201820145A publication Critical patent/TW201820145A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0617—Improving the reliability of storage systems in relation to availability
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：在可複寫式非揮發性記憶體模組中的第一實體單元中決定第一空間；以及將可複寫式非揮發性記憶體模組中的至少一個實體單元所儲存的至少部分資料儲存至第一實體單元中不屬於所述第一空間的第二空間，其中第一空間用以確保所述至少一實體單元中的至少一第二實體單元所儲存的有效資料會被存入第一實體單元中。藉此，可確保記憶體儲存裝置在多來源節點的資料整併操作中釋放出至少一個閒置實體單元。

Description

資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理機制，且特別是有關於一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，當記憶體裝置出廠時，記憶體裝置中會配置有一預設數目的閒置實體區塊。當欲儲存資料時，其中的一個閒置實體區塊會被使用以儲存此資料。然而，隨著越來越多的資料被存入記憶體裝置中，越來越多的閒置實體區塊會被使用並且使得閒置實體區塊的數目逐漸減少。當記憶體裝置中閒置實體區塊的數目減少到一特定數目時，記憶體裝置會執行一資料整併操作(亦稱為垃圾收集操作)，以嘗試釋放出新的閒置實體區塊。
在資料整併操作中，記憶體裝置會從一或多個來源節點(例如，一個來源節點是記憶體裝置的一個實體區塊)中收集有效資料並將收集的資料集中儲存至一個回收節點(例如，一個回收節點也為記憶體裝置的一個實體區塊)。若某一個實體區塊(即，來源節點)所儲存的有效資料皆已被收集，則此實體區塊會被抹除並且視為一個新的閒置實體區塊。然而，在某些情況下，若未對來源節點之數量以及所收集的資料進行適當地規劃，則當回收節點被寫滿時，可能仍沒有任何實體區塊可以被抹除。換言之，在此情況下，所執行的資料整併操作可能無法釋放出任何新的閒置實體區塊，使得記憶體裝置無法正常運作。
本發明提供一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元，可確保記憶體儲存裝置在多來源節點的資料整併操作中釋放出至少一個閒置實體單元。
本發明的一範例實施例提供一種資料儲存方法，其用於包括多個實體單元的可複寫式非揮發性記憶體模組，所述資料儲存方法包括：在所述多個實體單元中的第一實體單元中決定第一空間；以及將所述多個實體單元中的至少一個實體單元所儲存的至少部分資料儲存至該第一實體單元中不屬於該第一空間的第二空間，其中該第一空間用以確保所述至少一實體單元中的至少一第二實體單元所儲存的有效資料會被存入該第一實體單元中。
在本發明的一範例實施例中，在所述多個實體單元中的所述第一實體單元中決定所述第一空間的步驟包括：根據所述至少一第二實體單元所儲存的有效資料的總資料量決定所述第一空間的初始容量，其中所述至少一第二實體單元所儲存的有效資料的總資料量與所述第一空間的所述初始容量一致。
在本發明的一範例實施例中，所述資料儲存方法更包括：若所述至少部分資料包括來自於所述至少一第二實體單元的第一資料，將所述第一空間之容量從第一容量改變為第二容量，其中所述第二容量少於所述第一容量。
在本發明的一範例實施例中，所述資料儲存方法更包括：若所述至少部分資料不包括來自所述至少一第二實體單元之第一資料，不改變所述第一空間之容量。
在本發明的一範例實施例中，所述資料儲存方法更包括：若所述第二空間被所述至少部分資料寫滿，將來自所述至少一第二實體單元的剩餘資料儲存至所述第一空間，且不將來自所述至少一實體單元中的第三實體單元的資料存入所述第一空間。
在本發明的一範例實施例中，所述資料儲存方法更包括：若所述至少部分資料包括來自所述至少一第二實體單元的第一資料，不改變所述第一空間之容量。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以在所述多個實體單元中的第一實體單元中決定第一空間。所述記憶體控制電路單元更用以發送至少一第一寫入指令序列，以指示將所述多個實體單元中的至少一個實體單元所儲存的至少部分資料儲存至所述第一實體單元中不屬於所述第一空間的第二空間，其中所述第一空間用以確保所述至少一實體單元中的至少一第二實體單元所儲存的有效資料會被存入所述第一實體單元中。
在本發明的一範例實施例中，所述記憶體控制電路單元在所述多個實體單元中的所述第一實體單元中決定所述第一空間的操作包括：根據所述至少一第二實體單元所儲存的有效資料的總資料量決定所述第一空間的初始容量，其中所述至少一第二實體單元所儲存的有效資料的總資料量與所述第一空間的所述初始容量一致。
在本發明的一範例實施例中，若所述至少部分資料包括來自於所述至少一第二實體單元的第一資料，所述記憶體控制電路單元更用以將所述第一空間之容量從第一容量改變為第二容量，其中所述第二容量少於所述第一容量。
在本發明的一範例實施例中，若所述至少部分資料不包括來自所述至少一第二實體單元之第一資料，所述記憶體控制電路單元不改變所述第一空間之容量。
在本發明的一範例實施例中，若所述第二空間被所述至少部分資料寫滿，所述記憶體控制電路單元更用以發送至少一第二寫入指令序列，以指示將來自所述至少一第二實體單元的剩餘資料儲存至所述第一空間，且所述記憶體控制電路單元不將來自所述至少一實體單元中的第三實體單元的資料存入所述第一空間。
在本發明的一範例實施例中，若所述至少部分資料包括來自所述至少一第二實體單元的第一資料，所述記憶體控制電路單元不改變所述第一空間之容量。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制包括多個實體單元的可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以在所述多個實體單元中的第一實體單元中決定第一空間。所述記憶體管理電路更用以發送至少一第一寫入指令序列，以指示將所述多個實體單元中的至少一個實體單元所儲存的至少部分資料儲存至所述第一實體單元中不屬於所述第一空間的第二空間，其中所述第一空間用以確保所述至少一實體單元中的至少一第二實體單元所儲存的有效資料會被存入所述第一實體單元中。
在本發明的一範例實施例中，所述記憶體管理電路在所述多個實體單元中的所述第一實體單元中決定所述第一空間的操作包括：根據所述至少一第二實體單元所儲存的有效資料的總資料量決定所述第一空間的初始容量，其中所述至少一第二實體單元所儲存的有效資料的總資料量與所述第一空間的所述初始容量一致。
在本發明的一範例實施例中，若所述至少部分資料包括來自於所述至少一第二實體單元的第一資料，所述記憶體管理電路更用以將所述第一空間之容量從第一容量改變為第二容量，其中所述第二容量少於所述第一容量。
在本發明的一範例實施例中，所述第一容量與所述第二容量之間的差值與所述第一資料之資料量一致。
在本發明的一範例實施例中，所述第一空間之容量正相關於所述至少一第二實體單元中未被儲存至所述第一實體單元之有效資料的總資料量。
在本發明的一範例實施例中，若所述至少一第二實體單元所儲存的所有有效資料皆被存入所述第二空間中，則所述第二空間之容量等於所述第一實體單元的總容量。
在本發明的一範例實施例中，若所述至少部分資料不包括來自所述至少一第二實體單元之第一資料，所述記憶體管理電路不改變所述第一空間之容量。
在本發明的一範例實施例中，若所述第二空間被所述至少部分資料寫滿，所述記憶體管理電路更用以發送至少一第二寫入指令序列，以指示將來自所述至少一第二實體單元的剩餘資料儲存至所述第一空間，且所述記憶體管理電路不將來自所述至少一實體單元中的第三實體單元的資料存入所述第一空間。
在本發明的一範例實施例中，若所述至少部分資料包括來自所述至少一第二實體單元的第一資料，所述記憶體管理電路不改變所述第一空間之容量。
基於上述，透過預先在第一實體單元中決定保留給來自於第二實體單元之資料使用的第一空間，本發明可確保記憶體儲存裝置在多來源節點的資料整併操作中釋放出至少一個閒置實體單元。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾收集操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。儲存區601中的實體單元610(0)~610(A)儲存有資料，例如，儲存於儲存區601的資料包括有效資料(valid data)與無效資料(invalid data)，而閒置區602中的實體單元610(A+1)~610(B)尚未被用來儲存資料。當欲儲存資料時，記憶體管理電路502會從閒置區602的實體單元610(A+1)~610(B)中選擇一個實體單元並且將來自主機系統11或來自儲存區601中的其他實體單元的資料儲存至所選的實體單元中。同時，所選的實體單元會被關聯至儲存區601。此外，在抹除儲存區601中的某一個實體單元後，所抹除的實體單元會被重新關聯至閒置區602。
在本範例實施例中，屬於閒置區602的每一個實體單元亦稱為閒置實體單元，而屬於儲存區601的每一個實體單元亦稱為非閒置(non-spare)實體單元。在本範例實施例中，一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以包含多個實體抹除單元。
記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取操作。
在本範例實施例中，有效資料是屬於某一個邏輯單元的最新資料，而無效資料則不是屬於任一個邏輯單元的最新資料。例如，若主機系統11將一筆新資料儲存至某一邏輯單元而覆蓋掉此邏輯單元原先儲存的舊資料(即，更新屬於此邏輯單元的資料)，則儲存至儲存區601中的此筆新資料即為屬於此邏輯單元的最新資料並且會被標記為有效，而被覆蓋掉的舊資料可能仍然儲存在儲存區601中但被標記為無效。
在本範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元之舊資料的實體單元之間的映射關係會被移除，並且此邏輯單元與儲存有屬於此邏輯單元之最新資料的實體單元之間的映射關係會被建立。然而，在另一範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元之舊資料的實體單元之間的映射關係仍可被維持。
當記憶體儲存裝置10出廠時，屬於閒置區602的實體單元的總數會是一個預設數目(例如，30)。在記憶體儲存裝置10的運作中，越來越多的實體單元會被從閒置區602選擇並且被關聯至儲存區601以儲存資料(例如，來自主機系統11的使用者資料)。因此，屬於閒置區602的實體單元的總數會隨著記憶體儲存裝置10的使用而逐漸減少。
在記憶體儲存裝置10的運作中，記憶體管理電路502會持續更新屬於閒置區602的實體單元的總數。例如，記憶體管理電路502會判斷屬於閒置區602的實體單元的總數是否小於或等於一個門檻值(亦稱為第一門檻值)。此第一門檻值例如是2或者更大的值(例如，10)，本發明不加以限制。若屬於閒置區602的實體單元的總數小於或等於第一門檻值，記憶體管理電路502會執行一個資料整併操作。在一範例實施例中，此資料整併操作亦稱為垃圾收集(garbage collection)操作。
在資料整併操作中，記憶體管理電路502會從儲存區601中選擇至少一個實體單元(亦稱為來源節點)並且嘗試將有效資料從所選擇的實體單元集中複製(或搬移)到另一實體單元(亦稱為回收節點)。用來儲存所複製(或搬移)之有效資料的實體單元則是從閒置區602中選擇並且會被關聯至儲存區601。若某一個實體單元所儲存的有效資料皆已被複製(或搬移)，則此實體單元會被抹除並且被關聯至閒置區602。在一範例實施例中，將某一個實體單元從儲存區601重新關聯回閒置區602的操作亦稱為釋放一個閒置實體單元。藉由執行資料整併操作，一或多個閒置實體單元會被釋放並且使得屬於閒置區602的實體單元的總數逐漸增加。
在開始執行資料整併操作後，若屬於閒置區602之實體單元符合一特定條件，資料整併操作會停止。例如，記憶體管理電路502會判斷屬於閒置區602的實體單元的總數是否大於或等於另一個門檻值(以下亦稱為第二門檻值)。例如，第二門檻值可以大於或等於第一門檻值。若屬於閒置區602的實體單元的總數大於或等於第二門檻值，記憶體管理電路502會停止資料整併操作。例如，停止資料整併操作是指結束當前執行中的資料整併操作。在停止一個資料整併操作之後，若屬於閒置區602的實體單元的總數再次小於或等於第一門檻值，則下一個資料整併操作會再次被執行，以嘗試釋放新的閒置實體單元。
在一範例實施例中，屬於閒置區602的實體單元的總數會被記載在一個管理表格中。當某一個閒置實體單元被釋放時，記憶體管理電路502會將此管理表格所記載的一個指示值加「1」，其中此指示值對應於屬於閒置區602的實體單元的總數。當某一個實體單元被從閒置區602關聯至儲存區601以儲存資料時，記憶體管理電路502會將此指示值減「1」。在記憶體儲存裝置10的運作中，記憶體管理電路502會根據此指示值來判斷是否需要執行下一個資料整併操作及/或是否要停止執行中的資料整併操作。
圖7是根據本發明的一範例實施例所繪示的資料整併操作之前置處理的示意圖。
請參照圖7，在實際開始搬移資料前，記憶體管理電路502會選擇一個實體單元(亦稱為第一實體單元)710(1)作為回收節點並且另外選擇至少一個實體單元作為來源節點。在本範例實施力中，來源節點包括一個實體單元(亦稱為第二實體單元)710(2)與一個實體單元(亦稱為第三實體單元)710(3)。例如，實體單元710(1)是從圖6的閒置區602中選擇，而實體單元710(2)與710(3)則是從圖6的儲存區601中選擇。須注意的是，雖然在本範例實施例中第二實體單元與第三實體單元之數目皆為一個，然而在另一範例實施例中，第二實體單元與第三實體單元之數目皆可為多個，本發明不加以限制。
在決定回收節點與來源節點之後，記憶體管理電路502會將實體單元710(2)與710(3)所儲存的至少部分資料儲存至實體單元710(1)中。例如，實體單元710(2)儲存有有效資料701與無效資料702，並且實體單元710(3)儲存有有效資料703與無效資料704。因此，在資料整併操作中，有效資料701與703可以被從實體單元710(2)與710(3)收集並且複製到實體單元710(1)中進行儲存。此外，若實體單元710(2)與710(3)中任一者所儲存的所有有效資料皆已被複製到實體單元710(1)中，則此實體單元即可被抹除。
另一方面，記憶體管理電路502會在實體單元710(1)中決定一個空間(亦稱為第一空間)721。此外，空間(亦稱為第二空間)722是實體單元710(1)中不屬於空間721的剩餘空間。空間721與722分別包含連續編號的多個實體位址(或，實體程式化單元)且皆可用來存放資料整併操作中收集的有效資料。
在本範例實施例中，記憶體管理電路502是利用指標730來在實體單元710(1)中劃分空間721與722。例如，指標730可以是指到空間721中的一個起始實體位址(例如，空間721中編號最小的實體位址)或空間722中的一個結束實體位址(例如，空間722中編號最大的實體位址)。此外，在另一範例實施例中，記憶體管理電路502還可以利用任何方式來在實體單元710(1)中劃分空間721與722。例如，記憶體管理電路502亦可將空間721與722各別包含的實體位址記錄於一表格中等等。
在本範例實施例中，空間721中的實體位址是排序在空間722中的實體位址之後。例如，空間721中的起始實體位址之編號是接續於空間722中的結束實體位址之編號。在將所收集的資料存入實體單元710(1)時，空間722會先被使用(即，用來儲存資料)。在空間722被使用完畢(例如，被寫滿)之後，空間721才會接續被使用(即，用來儲存資料)。
須注意的是，空間721是用來確保在最差的情況下，實體單元710(2)中的有效資料701可以被完整地存入實體單元710(1)中，使得實體單元710(2)可以被抹除。例如，最差的情況可能是有效資料701與703的總資料量超過空間721與722之總容量。換言之，若未預留空間721給有效資料701，則當實體單元710(1)被寫滿時，實體單元710(1)可能僅儲存有效資料701中的一部份資料以及有效資料703中的一部份資料。在此情況下(即，最差的情況)，實體單元710(2)與710(3)皆無法被抹除，故所執行的資料整併操作將無法釋放出任何閒置實體單元。
在一範例實施例中，記憶體管理電路502是根據實體單元710(2)所儲存的有效資料701的總資料量來決定空間721的初始容量，使得有效資料701的總資料量與空間721的初始容量一致。例如，記憶體管理電路502可根據實體單元710(2)的一有效計數(valid count)來判斷有效資料701的總資料量，其中此有效計數對應於實體單元710(2)中儲存有有效資料701之實體程式化單元的總數。根據此有效計數，記憶體管理電路502可將空間721的初始容量設定為相同或相近於有效資料701的總資料量。此外，在另一範例實施例中，記憶體管理電路502還可以利用一個實體-邏輯映射表來驗證此有效計數，以進一步確認有效資料701的總資料量。須注意的是，所屬技術領域通常知識者應當知曉如何評估某一個實體單元所儲存的有效資料之資料量，故在此便不贅述。
在一範例實施例中，在選擇實體單元710(2)與710(3)作為來源節點後，記憶體管理電路502還會判斷實體單元710(2)與710(3)中哪一者所儲存的有效資料之資料量較小。例如，如圖7所示，實體單元710(2)的有效資料701之資料量小於實體單元710(3)的有效資料703之資料量，故空間721的初始容量是對應於資料量較小的有效資料701設置。
須注意的是，在資料整併操作中，儲存於實體單元710(2)的有效資料701與儲存於實體單元710(3)的有效資料703皆可以被儲存至空間722中。但是，空間721是用以確保有效資料701可以被完整地存入實體單元710(1)中。因此，在空間722被寫滿後，記憶體管理電路502可持續將有效資料701中尚未被儲存至實體單元710(1)的資料存入空間721中，而有效資料703中尚未被儲存至實體單元710(1)的資料將不會被存入空間721中。藉此，可確保有效資料701可被完整地存入實體單元710(1)中。
在一範例實施例中，空間721亦可視為是用以儲存來自於實體單元710(2)之資料(即，有效資料701)的保留空間，並且在資料整併操作中，空間721的容量可動態地改變。例如，在一範例實施例中，假設空間721的初始容量等於有效資料701的總資料量。在資料整併操作中，隨著有效資料701中越來越多的資料被收集並存入空間722中，空間721之容量也會逐漸地被減少(因為後續可能會被存入空間721之資料的資料量越來越少)。換言之，在一範例實施例中，空間721之容量會正相關於實體單元710(2)中未被儲存至實體單元710(1)之有效資料的總資料量。此外，在一範例實施例中，若存入空間722的某一資料是屬於有效資料703，則記憶體管理電路502並不會反應於此資料之儲存而改變空間721之容量(因為後續可能會被存入空間721之資料的資料量並未減少)。更進一步，在一範例實施例中，若被存入空間722中的資料都不屬於有效資料701(或者都屬於有效資料703)，則空間721之容量會維持在空間721的初始容量。
在一範例實施例中，記憶體管理電路502會判斷當前存入空間722的資料是否包含來自於實體單元710(2)的資料(亦稱為第一資料)。例如，此第一資料是有效資料701的至少一部分。若當前存入空間722的資料包含第一資料，記憶體管理電路502會減少空間721的容量。例如，記憶體管理電路502會將空間721的容量從一容量(亦稱為第一容量)改變為另一容量(亦稱為第二容量)，其中第二容量小於第一容量。例如，記憶體管理電路502可藉由調整指標730所指的實體位址來調整空間721的容量。其中，第一容量與第二容量之間的差值會與所儲存之第一資料之資料量一致。例如，若第一資料的資料量等於一預設數目之實體程式化單元的容量，則第一容量與第二容量之間的差值也會是此預設數目之實體程式化單元的容量。此外，若當前存入空間722的資料不包含來自實體單元710(2)的資料(例如，當前存入空間722的資料僅屬於有效資料703)，則記憶體管理電路502不會對應減少空間721的容量。藉此，可確保在有效資料701被完整地存入實體單元710(1)之前，維持足夠的空間721供有效資料701中尚未被搬移的剩餘資料使用。
圖8A至8E是根據本發明的一範例實施例所繪示的資料整併操作的示意圖。
請參照圖8A，假設空間722包括實體程式化單元811(0)~811(N)，並且空間721包括實體程式化單元811(N+1)~811(M)。在實際搬移資料之前，指標730指向空間721與722之間的臨界點A，其中臨界點A例如是實體程式化單元811(N+1)的實體位址。此外，實體程式化單元811(N+1)~811(M)的總容量等於空間721的初始容量，並且實體程式化單元811(0)~811(N)的總容量等於空間722的初始容量。
在資料整併操作中，記憶體管理電路502會發送至少一讀取指令序列與至少一寫入指令序列至可複寫式非揮發性記憶體模組406。所述讀取指令序列指示從實體單元710(2)收集資料801與803並且指示從實體單元710(3)收集資料802與804。例如，資料801與803是有效資料701的一部分，而資料802與804是有效資料703的一部分。此外，所述寫入指令序列則指示將資料801~804儲存至實體單元710(1)。
請參照圖8B，在資料整併操作中，記憶體管理電路502會發送一寫入指令序列以指示將來自實體單元710(2)的資料801儲存至實體程式化單元811(0)。對應於資料801被儲存至實體程式化單元811(0)，指標730會從臨界點A移動到臨界點B，使得空間721的起始實體位址從實體程式化單元811(N+1)的實體位址改變為實體程式化單元811(N+2)的實體位址。換言之，在圖8B的操作中，空間721調整前的容量與調整後的容量之間的差值會與儲存在空間722的資料801之資料量一致，皆對應於一個實體程式化單元的容量。
請參照圖8C，接續於圖8B的操作，記憶體管理電路502會發送一寫入指令序列以指示將來自實體單元710(3)的資料802儲存至實體程式化單元811(1)。對應於資料802被儲存至實體程式化單元811(1)，指標730停留在臨界點B，並且空間721的容量不變。
請參照圖8D，接續於圖8C的操作，記憶體管理電路502會發送一寫入指令序列以指示將來自實體單元710(2)的資料803儲存至實體程式化單元811(2)。對應於資料803被儲存至實體程式化單元811(2)，指標730會從臨界點B移動到臨界點C，使得空間721的起始實體位址從實體程式化單元811(N+2)的實體位址改變為實體程式化單元811(N+3)的實體位址。換言之，在圖8D的操作中，空間721調整前的容量與調整後的容量之間的差值會與儲存在空間722的資料803之資料量一致，皆對應於一個實體程式化單元的容量。
請參照圖8E，接續於圖8D的操作，記憶體管理電路502會發送一寫入指令序列以指示將來自實體單元710(3)的資料804儲存至實體程式化單元811(3)。對應於資料804被儲存至實體程式化單元811(3)，指標730停留在臨界點C，並且空間721的容量不變。
圖8F是根據本發明的另一範例實施例所繪示的資料整併操作的示意圖。
請參照圖8F，在一範例實施例中，實體單元710(2)中的有效資料701已完整地儲存至空間722中(即，已確保實體單元710(2)可以被抹除)，故不需要再保留額外的空間給實體單元710(2)中的有效資料使用。因此，空間721將不復存在，並且空間722的容量會被相應地調整為等於實體單元710(1)的總容量，如圖8F所示。
須注意的是，在圖8F的一範例實施例中，空間722還可包含實體單元710(1)中剩餘可用的實體程式化單元811(P)~811(M)。例如，實體程式化單元811(P)~811(M)可接續被用來儲存來自實體單元710(3)的資料(即，有效資料703中尚未被收集的資料)。或者，更多的實體單元所儲存的有效資料亦可以被存入實體程式化單元811(P)~811(M)中，以增加資料整併程序的執行效率。
圖8G是根據本發明的另一範例實施例所繪示的資料整併操作的示意圖。
請參照圖8G，在一範例實施例中，假設空間722已被寫滿且有效資料701中的至少部分資料尚未被存入實體單元710(1)中，則記憶體管理電路502會繼續從實體單元710(2)中收集尚未被儲存至實體單元710(1)的有效資料並將所收集的資料(即，來自實體單元710(2)的資料)儲存至空間721中。同時，記憶體管理電路502會停止將來自實體單元710(3)的資料存入空間721中，以確保空間721足以存放實體單元710(2)中剩餘的有效資料。在將實體單元710(2)中剩餘的有效資料完整存入空間721(例如，實體程式化單元811(Q)~811(M))後，實體單元710(2)即可被抹除。
圖8H是根據本發明的另一範例實施例所繪示的資料整併操作的示意圖。
請參照圖8H，在一範例實施例中，在將至少部分來自實體單元710(2)的資料(例如，有效資料701的至少一部份資料)存入空間722之後，空間721的容量亦可不被改變。例如，假設空間721當前包括實體程式化單元811(N+1)~811(M)。對應於將至少部分來自實體單元710(2)的資料存入屬於空間722的某一個實體程式化單元，空間721仍然維持在包括實體程式化單元811(N+1)~811(M)。例如，記憶體管理電路502可不調整指標730所指的實體位址而維持空間721的容量。
綜上所述，在資料整併操作中，預留的第一空間可確保來源節點中的第二實體單元所儲存的有效資料可以完整地被存入回收節點中。然後，第二實體單元即可被抹除並且釋放為新的閒置實體單元。須注意的是，雖然在圖7的範例實施例中，第一實體單元、第二實體單元及第三實體單元皆是以單一個實體單元作為範例，然而，在另一範例實施例中，第一實體單元、第二實體單元及第三實體單元中的任一者皆可以包含多個實體單元。例如，若第二實體單元包含多個實體單元且第二實體單元所儲存的有效資料之總資料量不大於作為回收節點的第一實體單元之容量，則所執行的資料整併操作將可確保第二實體單元所儲存的有效資料可以被完整地存入第一實體單元中。然後，屬於第二實體單元的多個實體單元即可被抹除並且釋放為新的閒置實體單元。此外，圖8A至圖8H的範例實施例可以分別是單獨的範例實施例或其中的至少兩者在時間上具有先後順序，本發明不加以限制。
圖9是根據本發明的一範例實施例所繪示的資料儲存方法的流程圖。
請參照圖9，在步驟S901中，在可複寫式非揮發性記憶體模組的第一實體單元中決定第一空間。在步驟S902中，將可複寫式非揮發性記憶體模組的至少一實體單元所儲存的至少部分資料儲存至第一實體單元中不屬於第一空間的第二空間。須注意的是，所述第一空間是用以確保所述至少一實體單元中至少一第二實體單元所儲存的有效資料可被完整地存入第一實體單元中。
圖10是根據本發明的另一範例實施例所繪示的資料儲存方法的流程圖。
請參照圖10，在步驟S1001中，在可複寫式非揮發性記憶體模組中選擇第一實體單元、第二實體單元及第三實體單元，其中第一實體單元作為回收節點，而第二實體單元與第三實體單元作為來源節點。此外，第一實體單元、第二實體單元及第三實體單元的數目皆可以是一或多個。在步驟S1002中，在第一實體單元中決定第一空間。在步驟S1003中，從第二實體單元及/或第三實體單元中收集有效資料。在步驟S1004中，判斷第一實體單元中不屬於第一空間的第二空間是否已被寫滿。若第二空間尚未被寫滿，在步驟S1005中，將所收集的資料儲存至第二空間。在步驟S1006中，判斷所儲存的資料是否包含來自第二實體單元的資料。若所儲存的資料包含來自第二實體單元的資料，在步驟S1007中，減少第一空間的容量。若所儲存的資料不包含來自第二實體單元的資料，不改變第一空間之容量，並且在步驟S1006之後，回到步驟S1003。此外，若步驟S1004的判斷結果為是(即，第二空間已被寫滿)，在步驟S1008中，將來自第二實體單元的資料儲存至第一空間並且停止儲存來自第三實體單元的資料。須注意的是，在圖10的另一範例實施例中，即便所儲存的資料包含來自第二實體單元的資料，在步驟S1007中，第一空間的容量仍可能被維持而不被改變(例如，不被減少)。
然而，圖9與圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9與圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9與圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。綜上所述，本發明可確保記憶體儲存裝置在多來源節點的資料整併操作中釋放出至少一個閒置實體單元。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧緩衝區
602‧‧‧儲存區
610(0)~610(B)、710(1)~710(3)‧‧‧實體單元
612(0)~612(C)‧‧‧邏輯單元
701、703‧‧‧有效資料
702、704‧‧‧無效資料
721、722‧‧‧空間
730‧‧‧指標
801~804‧‧‧資料
811(0)~811(M)‧‧‧實體程式化單元
S901‧‧‧步驟(在可複寫式非揮發性記憶體模組的第一實體單元中決定第一空間)
S902‧‧‧步驟(將可複寫式非揮發性記憶體模組的至少一實體單元所儲存的至少部分資料儲存至第一實體單元中不屬於第一空間的第二空間)
S1001‧‧‧步驟(在可複寫式非揮發性記憶體模組中選擇第一實體單元、第二實體單元及第三實體單元)
S1002‧‧‧步驟(在第一實體單元中決定第一空間)
S1003‧‧‧步驟(從第二實體單元及/或第三實體單元中收集有效資料)
S1004‧‧‧步驟(第一實體單元中不屬於第一空間的第二空間是否已被寫滿)
S1005‧‧‧步驟(將所收集的資料儲存至第二空間)
S1006‧‧‧步驟(所儲存的資料是否包含來自第二實體單元的資料)
S1007‧‧‧步驟(減少第一空間的容量)
S1008‧‧‧步驟(將來自第二實體單元的資料儲存至第一空間並且停止儲存來自第三實體單元的資料)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的資料整併操作之前置處理的示意圖。 圖8A至8E是根據本發明的一範例實施例所繪示的資料整併操作的示意圖。 圖8F是根據本發明的另一範例實施例所繪示的資料整併操作的示意圖。 圖8G是根據本發明的另一範例實施例所繪示的資料整併操作的示意圖。 圖8H是根據本發明的另一範例實施例所繪示的資料整併操作的示意圖。 圖9是根據本發明的一範例實施例所繪示的資料儲存方法的流程圖。 圖10是根據本發明的另一範例實施例所繪示的資料儲存方法的流程圖。

Claims (24)

  1. 一種資料儲存方法，用於包括多個實體單元的一可複寫式非揮發性記憶體模組，該資料儲存方法包括： 在所述多個實體單元中的一第一實體單元中決定一第一空間；以及 將所述多個實體單元中的至少一個實體單元所儲存的至少部分資料儲存至該第一實體單元中不屬於該第一空間的一第二空間， 其中該第一空間用以確保所述至少一實體單元中的至少一第二實體單元所儲存的一有效資料會被存入該第一實體單元中。
  2. 如申請專利範圍第1項所述的資料儲存方法，其中在所述多個實體單元中的該第一實體單元中決定該第一空間的步驟包括： 根據所述至少一第二實體單元所儲存的該有效資料的一總資料量決定該第一空間的一初始容量， 其中所述至少一第二實體單元所儲存的該有效資料的該總資料量與該第一空間的該初始容量一致。
  3. 如申請專利範圍第1項所述的資料儲存方法，更包括： 若所述至少部分資料包括來自於所述至少一第二實體單元的一第一資料，將該第一空間之一容量從一第一容量改變為一第二容量，其中該第二容量少於該第一容量。
  4. 如申請專利範圍第3項所述的資料儲存方法，其中該第一容量與該第二容量之間的一差值與該第一資料之一資料量一致。
  5. 如申請專利範圍第1項所述的資料儲存方法，其中該第一空間之一容量正相關於所述至少一第二實體單元中未被儲存至該第一實體單元之有效資料的一總資料量。
  6. 如申請專利範圍第1項所述的資料儲存方法，更包括： 若所述至少部分資料不包括來自所述至少一第二實體單元之一第一資料，不改變該第一空間之一容量。
  7. 如申請專利範圍第1項所述的資料儲存方法，更包括： 若該第二空間被所述至少部分資料寫滿，將來自所述至少一第二實體單元的一剩餘資料儲存至該第一空間，且不將來自所述至少一實體單元中的一第三實體單元的資料存入該第一空間。
  8. 如申請專利範圍第1項所述的資料儲存方法，更包括： 若所述至少部分資料包括來自所述至少一第二實體單元的一第一資料，不改變該第一空間之一容量。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以在所述多個實體單元中的一第一實體單元中決定一第一空間， 其中該記憶體控制電路單元更用以發送至少一第一寫入指令序列，以指示將所述多個實體單元中的至少一個實體單元所儲存的至少部分資料儲存至該第一實體單元中不屬於該第一空間的一第二空間， 其中該第一空間用以確保所述至少一實體單元中的至少一第二實體單元所儲存的一有效資料會被存入該第一實體單元中。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元在所述多個實體單元中的該第一實體單元中決定該第一空間的操作包括： 根據所述至少一第二實體單元所儲存的該有效資料的一總資料量決定該第一空間的一初始容量， 其中所述至少一第二實體單元所儲存的該有效資料的該總資料量與該第一空間的該初始容量一致。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若所述至少部分資料包括來自於所述至少一第二實體單元的一第一資料，該記憶體控制電路單元更用以將該第一空間之一容量從一第一容量改變為一第二容量，其中該第二容量少於該第一容量。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該第一容量與該第二容量之間的一差值與該第一資料之一資料量一致。
  13. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該第一空間之一容量正相關於所述至少一第二實體單元中未被儲存至該第一實體單元之有效資料的一總資料量。
  14. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若所述至少部分資料不包括來自所述至少一第二實體單元之一第一資料，該記憶體控制電路單元不改變該第一空間之一容量。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若該第二空間被所述至少部分資料寫滿，該記憶體控制電路單元更用以發送至少一第二寫入指令序列，以指示將來自所述至少一第二實體單元的一剩餘資料儲存至該第一空間，且該記憶體控制電路單元不將來自所述至少一實體單元中的一第三實體單元的資料存入該第一空間。
  16. 如申請專利範圍第9項所述的記憶體儲存裝置，其中若所述至少部分資料包括來自所述至少一第二實體單元的一第一資料，該記憶體控制電路單元不改變該第一空間之一容量。
  17. 一種記憶體控制電路單元，用於控制包括多個實體單元的一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以在所述多個實體單元中的一第一實體單元中決定一第一空間， 其中該記憶體管理電路更用以發送至少一第一寫入指令序列，以指示將所述多個實體單元中的至少一個實體單元所儲存的至少部分資料儲存至該第一實體單元中不屬於該第一空間的一第二空間， 其中該第一空間用以確保所述至少一實體單元中的至少一第二實體單元所儲存的一有效資料會被存入該第一實體單元中。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路在所述多個實體單元中的該第一實體單元中決定該第一空間的操作包括： 根據所述至少一第二實體單元所儲存的該有效資料的一總資料量決定該第一空間的一初始容量， 其中所述至少一第二實體單元所儲存的該有效資料的該總資料量與該第一空間的該初始容量一致。
  19. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若所述至少部分資料包括來自於所述至少一第二實體單元的一第一資料，該記憶體管理電路更用以將該第一空間之一容量從一第一容量改變為一第二容量，其中該第二容量少於該第一容量。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該第一容量與該第二容量之間的一差值與該第一資料之一資料量一致。
  21. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該第一空間之一容量正相關於所述至少一第二實體單元中未被儲存至該第一實體單元之有效資料的一總資料量。
  22. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若所述至少部分資料不包括來自所述至少一第二實體單元之一第一資料，該記憶體管理電路不改變該第一空間之一容量。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若該第二空間被所述至少部分資料寫滿，該記憶體管理電路更用以發送至少一第二寫入指令序列，以指示將來自所述至少一第二實體單元的一剩餘資料儲存至該第一空間，且該記憶體管理電路不將來自所述至少一實體單元中的一第三實體單元的資料存入該第一空間。
  24. 如申請專利範圍第17項所述的記憶體控制電路單元，其中若所述至少部分資料包括來自所述至少一第二實體單元的一第一資料，該記憶體管理電路不改變該第一空間之一容量。
TW105138516A 2016-11-23 2016-11-23 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元 TWI587135B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105138516A TWI587135B (zh) 2016-11-23 2016-11-23 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
US15/413,427 US10620858B2 (en) 2016-11-23 2017-01-24 Data storage method, memory storage device and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105138516A TWI587135B (zh) 2016-11-23 2016-11-23 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI587135B TWI587135B (zh) 2017-06-11
TW201820145A true TW201820145A (zh) 2018-06-01

Family

ID=59688176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105138516A TWI587135B (zh) 2016-11-23 2016-11-23 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US10620858B2 (zh)
TW (1) TWI587135B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641948B (zh) 2017-07-27 2018-11-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置
US10109339B1 (en) * 2017-07-28 2018-10-23 Micron Technology, Inc. Memory devices with selective page-based refresh
TWI649653B (zh) * 2017-08-30 2019-02-01 群聯電子股份有限公司 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
TWI705329B (zh) * 2018-06-25 2020-09-21 慧榮科技股份有限公司 實體儲存對照表產生裝置及方法以及電腦程式產品
TWI661302B (zh) * 2018-06-25 2019-06-01 慧榮科技股份有限公司 實體儲存對照表產生裝置及方法以及電腦程式產品
CN115509961A (zh) 2018-06-25 2022-12-23 慧荣科技股份有限公司 实体存储对照表产生装置及方法
TWI668570B (zh) * 2018-08-09 2019-08-11 群聯電子股份有限公司 資料整併方法、記憶體儲存裝置及記憶體控制電路單元
CN110837339B (zh) * 2018-08-17 2023-07-04 群联电子股份有限公司 数据整并方法、存储器存储装置及存储器控制电路单元

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6286016B1 (en) * 1998-06-09 2001-09-04 Sun Microsystems, Inc. Incremental heap expansion in a real-time garbage collector
US7246195B2 (en) * 2004-12-30 2007-07-17 Intel Corporation Data storage management for flash memory devices
US8996807B2 (en) * 2011-02-15 2015-03-31 Intelligent Intellectual Property Holdings 2 Llc Systems and methods for a multi-level cache
GB2511325A (en) * 2013-02-28 2014-09-03 Ibm Cache allocation in a computerized system
US9524113B2 (en) * 2013-05-24 2016-12-20 Seagate Technology Llc Variable redundancy in a solid state drive
TWI545432B (zh) * 2014-08-04 2016-08-11 群聯電子股份有限公司 資料管理方法、記憶體控制電路單元以及記憶體儲存裝置
TWI546666B (zh) * 2014-11-03 2016-08-21 慧榮科技股份有限公司 資料儲存裝置以及快閃記憶體控制方法
US9740437B2 (en) * 2015-03-27 2017-08-22 Intel Corporation Mechanism to adapt garbage collection resource allocation in a solid state drive
US20170123915A1 (en) * 2015-10-29 2017-05-04 Nimble Storage, Inc. Methods and systems for repurposing system-level over provisioned space into a temporary hot spare

Also Published As

Publication number Publication date
US10620858B2 (en) 2020-04-14
TWI587135B (zh) 2017-06-11
US20180143778A1 (en) 2018-05-24

Similar Documents

Publication Publication Date Title
TWI681295B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI587135B (zh) 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
TWI615710B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI676176B (zh) 資料整併方法、記憶體儲存裝置及記憶體控制電路單元
TWI701552B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TW202038098A (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI658361B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
CN106775479B (zh) 存储器管理方法、存储器储存装置及存储器控制电路单元
TWI702496B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI714840B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
CN112051971B (zh) 数据整并方法、存储器存储装置及存储器控制电路单元
CN111737165B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI688956B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN110308876B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN111767005B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TW202201229A (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TW201734795A (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI712886B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI711048B (zh) 快閃記憶體之資料整理方法、控制電路單元與儲存裝置
TWI720400B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI653531B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI741779B (zh) 資料整併方法、記憶體儲存裝置及記憶體控制電路單元
TWI741870B (zh) 資料整併方法、記憶體儲存裝置及記憶體控制電路單元
TWI768738B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI823792B (zh) 映射表更新方法、記憶體儲存裝置及記憶體控制電路單元