TWI771243B - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：從主機系統接收讀取指令；響應於第一實體抹除單元為第一類實體單元，發送第一操作指令序列，以指示可複寫式非揮發性記憶體模組基於第一電氣設定讀取第一實體程式化單元；以及響應於第一實體抹除單元為第二類實體單元，發送第二操作指令序列，以指示可複寫式非揮發性記憶體模組基於第二電氣設定讀取第一實體程式化單元。第一電氣設定不同於第二電氣設定。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
可複寫式非揮發性記憶體模組中的記憶胞是藉由將電荷注入記憶胞中以達到儲存資料的目的。在讀取資料時，讀取電壓可被施予至特定記憶胞以讀取此記憶胞儲存的資料。然而，實務上，根據某一實體區塊為開啟區塊(即尚未被寫滿的區塊)或關閉區 塊(即已經被寫滿的區塊)，對此實體區塊進行資料讀取時發生的讀取誤差並不相同，使得後續對所讀取之資料進行校正的難度提高。
有鑑於此，本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可提高讀取資料的正確性。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制方法包括：從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯單元，所述第一邏輯單元映射至第一實體程式化單元，且所述第一實體程式化單元屬於所述多個實體抹除單元中的第一實體抹除單元；響應於所述第一實體抹除單元為第一類實體單元，發送第一操作指令序列，以指示所述可複寫式非揮發性記憶體模組基於第一電氣設定讀取所述第一實體程式化單元；以及響應於所述第一實體抹除單元為第二類實體單元，發送第二操作指令序列，以指示所述可複寫式非揮發性記憶體模組基於第二電氣設定讀取所述第一實體程式化單元。所述第一電氣設定不同於所述第二電氣設定。所述第一類實體單元中處於抹除狀態的實體程式化單元的第一總數不同於所述第二類實體單元中處於所述抹除狀態的實體程式化單元的第二總數。
在本發明的一範例實施例中，所述第一總數不為零，且 所述第二總數為零。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：根據所述第一實體抹除單元中處於所述抹除狀態的實體程式化單元之總數，判定所述第一實體抹除單元為所述第一類實體單元或所述第二類實體單元。
在本發明的一範例實施例中，根據所述第一實體抹除單元中處於所述抹除狀態的所述實體程式化單元之所述總數，判定所述第一實體抹除單元為所述第一類實體單元或所述第二類實體單元的步驟包括：響應於所述第一實體抹除單元中處於所述抹除狀態的所述實體程式化單元之所述總數不為零，判定所述第一實體抹除單元為所述第一類實體單元；以及響應於所述第一實體抹除單元中處於所述抹除狀態的所述實體程式化單元之所述總數為零，判定所述第一實體抹除單元為所述第二類實體單元。
在本發明的一範例實施例中，所述第一電氣設定包括第一讀取電壓準位。所述第一操作指令序列指示所述可複寫式非揮發性記憶體模組使用所述第一讀取電壓準位讀取所述第一實體程式化單元。所述第二電氣設定包括第二讀取電壓準位。所述第二操作指令序列指示所述可複寫式非揮發性記憶體模組使用所述第二讀取電壓準位讀取所述第一實體程式化單元。所述第一讀取電壓準位不同於所述第二讀取電壓準位。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：根據所述第一實體抹除單元中處於程式化狀態的實體程式 化單元之分布，決定所述第一讀取電壓準位。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：根據所述第一讀取電壓準位，決定用以讀取所述第一實體抹除單元中的其餘實體程式化單元的讀取電壓準位。
在本發明的一範例實施例中，所述第一電氣設定包括施予至所述第一實體抹除單元中的第二實體程式化單元的導通電壓。所述第一操作指令序列指示所述可複寫式非揮發性記憶體模組調整所述導通電壓。所述第二實體程式化單元非處於所述程式化狀態。
在本發明的一範例實施例中，所述第二實體程式化單元包括多個記憶胞，並且所述導通電壓是施予至所述多個記憶胞的控制閘極。
在本發明的一範例實施例中，所述第一電氣設定包括施予至所述第一實體抹除單元的位元線電壓，且所述第一操作指令序列指示所述可複寫式非揮發性記憶體模組調整所述位元線電壓。
在本發明的一範例實施例中，所述第一實體抹除單元包括多個記憶胞與至少一位元線。所述多個記憶胞耦接至所述至少一位元線。所述位元線電壓是施予至所述至少一位元線。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式 非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以：從所述主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯單元，所述第一邏輯單元映射至第一實體程式化單元，且所述第一實體程式化單元屬於所述多個實體抹除單元中的第一實體抹除單元；響應於所述第一實體抹除單元為第一類實體單元，發送第一操作指令序列，以指示所述可複寫式非揮發性記憶體模組基於第一電氣設定讀取所述第一實體程式化單元；以及響應於所述第一實體抹除單元為第二類實體單元，發送第二操作指令序列，以指示所述可複寫式非揮發性記憶體模組基於第二電氣設定讀取所述第一實體程式化單元。所述第一電氣設定不同於所述第二電氣設定。所述第一類實體單元中處於抹除狀態的實體程式化單元的第一總數不同於所述第二類實體單元中處於所述抹除狀態的實體程式化單元的第二總數。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：根據所述第一實體抹除單元中處於所述抹除狀態的實體程式化單元之總數，判定所述第一實體抹除單元為所述第一類實體單元或所述第二類實體單元。
在本發明的一範例實施例中，根據所述第一實體抹除單元中處於所述抹除狀態的所述實體程式化單元之所述總數，判定所述第一實體抹除單元為所述第一類實體單元或所述第二類實體 單元的操作包括：響應於所述第一實體抹除單元中處於所述抹除狀態的所述實體程式化單元之所述總數不為零，判定所述第一實體抹除單元為所述第一類實體單元；以及響應於所述第一實體抹除單元中處於所述抹除狀態的所述實體程式化單元之所述總數為零，判定所述第一實體抹除單元為所述第二類實體單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：根據所述第一實體抹除單元中處於程式化狀態的實體程式化單元之分布，決定所述第一讀取電壓準位。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：根據所述第一讀取電壓準位，決定用以讀取所述第一實體抹除單元中的其餘實體程式化單元的讀取電壓準位。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以：從所述主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯單元，所述第一邏輯單元映射至第一實體程式化單元，且所述第一實體程式化單元屬於所述多個實體抹除單元中的第一實體抹除單元；響應於所述第一實體抹除單元為第一類實體單元，發送第一操作指令序 列，以指示所述可複寫式非揮發性記憶體模組基於第一電氣設定讀取所述第一實體程式化單元；以及響應於所述第一實體抹除單元為第二類實體單元，發送第二操作指令序列，以指示所述可複寫式非揮發性記憶體模組基於第二電氣設定讀取所述第一實體程式化單元。所述第一電氣設定不同於所述第二電氣設定。所述第一類實體單元中處於抹除狀態的實體程式化單元的第一總數不同於所述第二類實體單元中處於所述抹除狀態的實體程式化單元的第二總數。
在本發明的一範例實施例中，所述記憶體管理電路更用以：根據所述第一實體抹除單元中處於所述抹除狀態的實體程式化單元之總數，判定所述第一實體抹除單元為所述第一類實體單元或所述第二類實體單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以：根據所述第一實體抹除單元中處於程式化狀態的實體程式化單元之分布，決定所述第一讀取電壓準位。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：根據所述第一讀取電壓準位，決定用以讀取所述第一實體抹除單元中的其餘實體程式化單元的讀取電壓準位。
基於上述，在從主機系統接收讀取指令後，根據待讀取的第一實體程式化單元所屬的第一實體抹除單元的類型，所發送的操作指令序列可指示可複寫式非揮發性記憶體模組基於不同的電氣設定來讀取此第一實體程式化單元。特別是，不同類型的實 體抹除單元中處於抹除狀態的實體程式化單元的總數不同。藉此，可有效提高讀取資料的正確性。
10,30:記憶體儲存裝置
11,31:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
41:連接介面單元
42:記憶體控制電路單元
43:可複寫式非揮發性記憶體模組
44:記憶胞陣列
402:記憶胞
404:位元線
406:字元線
408:共用源極線
412:選擇閘汲極(select gate drain,SGD)電晶體
414:選擇閘源極(select gate source,SGS)電晶體
51:記憶體管理電路
52:主機介面
53:記憶體介面
54:錯誤檢查與校正電路
55:緩衝記憶體
56:電源管理電路
601:儲存區
602:閒置區
610(0)~610(B):實體單元
612(0)~612(C):邏輯單元
701,702:電氣設定
71:第一類實體抹除單元
72:第二類實體抹除單元
710,720:實體程式化單元
S801:步驟(從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯單元，第一邏輯單元映射至第一實體程式化單元，且第一實體程式化單元屬於第一實體抹除單元)
S802:步驟(第一實體抹除單元是否為第一類實體單元)
S803:步驟(發送第一操作指令序列，以指示可複寫式非揮發性記憶體模組基於第一電氣設定讀取第一實體程式化單元)
S804:步驟(發送第二操作指令序列，以指示可複寫式非揮發性記憶體模組基於第二電氣設定讀取第一實體程式化單元)
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。
圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4A是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。
圖4B是根據本發明的範例實施例所繪示的記憶胞陣列的示意圖。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
圖7是根據本發明的範例實施例所繪示的根據不同類型的實體抹除單元採用特定電氣設定以讀取資料的示意圖。
圖8是根據本發明的範例實施例所繪示的記憶體控制方法的 流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory,RAM)112、唯讀記憶體(read only memory,ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊 號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive,SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication,NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System,GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記 憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital,SD)卡32、小型快閃(Compact Flash,CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card,eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package,eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4A是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4A，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment,SATA)標準、並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、通用序列匯流排(Universal Serial Bus,USB)標準、SD介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell,TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元 的快閃記憶體模組)、四階記憶胞(Quad Level Cell,QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit,LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit,MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下 實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖4B是根據本發明的範例實施例所繪示的記憶胞陣列的示意圖。請參照圖4B，記憶胞陣列44包括用以儲存資料的多個記憶胞402、多個選擇閘汲極(select gate drain,SGD)電晶體412與多個選擇閘源極(select gate source,SGS)電晶體414、連接此些記憶胞402的多條位元線404、多條字元線406、與共用源極線408。特別是，記憶胞402是以陣列方式配置在位元線404與字元 線406的交叉點上，如圖4B所示。此外，可複寫式非揮發性記憶體模組43可包括多個記憶胞陣列44。此些記憶胞陣列44可水平及/或垂直堆疊。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。
記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器 單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給 可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等 等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。
錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。
在一範例實施例中，一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中，一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中，一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。
儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。
記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address,LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。
須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。
記憶體管理電路51可從圖1的主機系統11接收寫入指令。記憶體管理電路51可根據此寫入指令發送寫入指令序列至可複寫式非揮發性記憶體模組43，以指示可複寫式非揮發性記憶體模組43程式化特定實體程式化單元(即將資料寫入至特定實體程式化單元)。特別是，尚未被程式化的實體程式化單元可處於抹除 狀態。經程式化的實體程式化單元(及記憶胞)可轉變為處於程式化狀態。處於程式化狀態的實體程式化單元被抹除後可轉變回處於抹除狀態。
記憶體管理電路51可從圖1的主機系統11接收讀取指令。此讀取指令可指示讀取特定邏輯單元(亦稱為第一邏輯單元)。例如，第一邏輯單元可包含圖6的邏輯單元612(0)~612(C)的至少其中之一。第一邏輯單元可映射至可複寫式非揮發性記憶體模組43中的特定實體程式化單元(亦稱為第一實體程式化單元)。特別是，第一實體程式化單元可包含於可複寫式非揮發性記憶體模組43中的特定實體抹除單元(亦稱為第一實體抹除單元)中。根據此讀取指令，記憶體管理電路51可獲得第一實體抹除單元的類型。
須注意的是，不同類型的實體抹除單元可包含不同數目的處於抹除狀態(或程式化狀態)的實體程式化單元。例如，在一範例實施例中，第一類實體單元中處於抹除狀態的實體程式化單元的總數(亦稱為第一總數)可不同於第二類實體單元中處於抹除狀態的實體程式化單元的總數(亦稱為第二總數)。例如，第一總數可大於第二總數。
在一範例實施例中，第一總數不為零，且第二總數為零。亦即，在一範例實施例中，第一類實體單元是指包含至少一個處於抹除狀態的實體程式化單元的實體抹除單元，而第二類實體單元是指不包含任何處於抹除狀態的實體程式化單元的實體抹除單元。例如，假設第一實體抹除單元包含至少一個處於抹除狀態的 實體程式化單元，則第一實體抹除單元可被決定或識別為第一類實體單元。或者，假設第一實體抹除單元不包含任何處於抹除狀態的實體程式化單元(即第一實體抹除單元中的所有實體程式化單元皆處於程式化狀態)，則第一實體抹除單元可被決定或識別為第二類實體單元。
在一範例實施例中，記憶體管理電路51可根據第一實體抹除單元中處於抹除狀態的實體程式化單元之總數，判定第一實體抹除單元為第一類實體單元或第二類實體單元。例如，響應於第一實體抹除單元中處於抹除狀態的實體程式化單元之總數不為零，記憶體管理電路51可判定第一實體抹除單元為第一類實體單元。或者，響應於第一實體抹除單元中處於抹除狀態的實體程式化單元之總數為零，判定第一實體抹除單元為第二類實體單元。
在一範例實施例中，第一類實體單元是指當前作為開啟單元(亦稱為開啟區塊)的實體抹除單元。例如，作為開啟單元的實體抹除單元是當前用於儲存資料的實體抹除單元。一旦某一個作為開啟單元的實體抹除單元被寫滿(例如此實體抹除單元中的所有實體程式化單元都已被程式化且處於程式化狀態)，則此實體抹除單元可成為關閉單元(亦稱為關閉區塊)。在一範例實施例中，第二類實體單元是指當前作為關閉單元的實體抹除單元。
在一範例實施例中，記憶體管理電路51可根據第一實體抹除單元是否為開啟單元，來判定第一實體抹除單元為第一類實體單元或第二類實體單元。例如，響應於第一實體抹除單元為開 啟單元，記憶體管理電路51可判定第一實體抹除單元為第一類實體單元。或者，響應於第一實體抹除單元非為開啟單元(例如為關閉單元)，記憶體管理電路51可判定第一實體抹除單元為第二類實體單元。
在獲得第一實體抹除單元的類型後，記憶體管理電路51可根據第一實體抹除單元的類型發送操作指令序列。此操作指令序列可用以指示可複寫式非揮發性記憶體模組43基於特定電氣設定來讀取第一實體程式化單元。
在一範例實施例中，響應於第一實體抹除單元為第一類實體單元，記憶體管理電路51可發送特定操作指令序列(亦稱為第一操作指令序列)至可複寫式非揮發性記憶體模組43。第一操作指令序列可用以指示可複寫式非揮發性記憶體模組43基於特定電氣設定(亦稱為第一電氣設定)來讀取第一實體程式化單元。例如，根據第一操作指令序列，可複寫式非揮發性記憶體模組43可使用第一電氣設定所對應的電氣參數(亦稱為第一電氣參數)來從第一實體程式化單元讀取資料。例如，第一電氣參數可影響在從第一實體程式化單元讀取資料之期間，施予至第一實體抹除單元(及/或第一實體程式化單元)的電壓、電流及/或阻抗。
在一範例實施例中，響應於第一實體抹除單元為第二類實體單元，記憶體管理電路51可發送特定操作指令序列(亦稱為第二操作指令序列)至可複寫式非揮發性記憶體模組43。第二操作指令序列可用以指示可複寫式非揮發性記憶體模組43基於特定電 氣設定(亦稱為第二電氣設定)來讀取第一實體程式化單元。第一電氣設定不同於第二電氣設定。例如，根據第二操作指令序列，可複寫式非揮發性記憶體模組43可使用第二電氣設定所對應的電氣參數(亦稱為第二電氣參數)來從第一實體程式化單元讀取資料。類似於第一電氣參數，第二電氣參數也可影響在從第一實體程式化單元讀取資料之期間，施予至第一實體抹除單元(及/或第一實體程式化單元)的電壓、電流及/或阻抗。但是，第一電氣參數不同於第二電氣參數。藉此，在從不同類型的實體抹除單元中讀取資料時，可藉由施予不同的電壓、電流及/或阻抗至實體抹除單元，來提高讀取資料的正確性。
圖7是根據本發明的範例實施例所繪示的根據不同類型的實體抹除單元採用特定電氣設定以讀取資料的示意圖。請參照圖7，第一類實體抹除單元71可包含至少一個處於程式化狀態(標記為P)的實體程式化單元以及至少一個處於抹除狀態(標記為Er)的實體程式化單元。每一個實體程式化單元中的多個記憶胞可經由圖4B的字元線406彼此串接。例如，字元線406可耦接至此些記憶胞的控制閘極(control gate)。第二類實體抹除單元72可包含多個處於程式化狀態(標記為P)的實體程式化單元，但不包含任何處於抹除狀態(標記為Er)的實體程式化單元。
須注意的是，圖7所呈現的第一類實體抹除單元71與第二類實體抹除單元72僅為範例。本發明並不限制第一類實體抹除單元71及/或第二類實體抹除單元72中不同類型(即處於程式化狀 態及/或處於抹除狀態)的實體程式化單元的分布狀態。例如，在另一範例實施例中，第二類實體抹除單元72亦可包含至少一個處於抹除狀態的實體程式化單元，只要第二類實體抹除單元72中的處於抹除狀態的實體程式化單元的總數不同於第一類實體抹除單元71中的處於抹除狀態的實體程式化單元的總數即可。
在一範例實施例中，第一實體抹除單元屬於第一類實體抹除單元71。因此，記憶體管理電路51可發送第一操作指令序列以指示可複寫式非揮發性記憶體模組43套用電氣設定(即第一電氣設定)701來讀取第一實體程式化單元。在一範例實施例中，相較於電氣設定(即第二電氣設定)702，在第一實體抹除單元屬於第一類實體抹除單元71的狀況下，基於電氣設定701來讀取第一實體程式化單元可減少從第一實體程式化單元中讀取到的錯誤位元的總數。
在一範例實施例中，第一實體抹除單元屬於第二類實體抹除單元72。因此，記憶體管理電路51可發送第二操作指令序列以指示可複寫式非揮發性記憶體模組43套用電氣設定702來讀取第一實體程式化單元。在一範例實施例中，相較於電氣設定701，在第一實體抹除單元屬於第二類實體抹除單元72的狀況下，基於電氣設定702來讀取第一實體程式化單元可減少從第一實體程式化單元中讀取到的錯誤位元的總數。
在一範例實施例中，第一操作指令序列可指示可複寫式非揮發性記憶體模組43使用特定讀取電壓準位(亦稱為第一讀取 電壓準位)來讀取第一實體程式化單元。在一範例實施例中，第二操作指令序列可指示可複寫式非揮發性記憶體模組43使用特定讀取電壓準位(亦稱為第二讀取電壓準位)來讀取第一實體程式化單元。第一讀取電壓準位不同於第二讀取電壓準位。
在一範例實施例中，電氣設定701為客製化的電氣設定，其不同於可複寫式非揮發性記憶體模組43預設採用的電氣設定。例如，記憶體管理電路51可根據第一實體抹除單元中處於程式化狀態(及/或抹除狀態)的實體程式化單元之分布來決定或調整電氣設定701。根據第一實體抹除單元中處於程式化狀態(及/或抹除狀態)的實體程式化單元之分布不同，所採用的電氣設定701可能不同。此外，電氣設定702可為可複寫式非揮發性記憶體模組43預設採用的電氣設定。
在一範例實施例中，在第一實體抹除單元屬於第一類實體抹除單元71的狀況下，記憶體管理電路51可根據第一實體抹除單元中處於程式化狀態(及/或抹除狀態)的實體程式化單元之分布來決定第一讀取電壓準位。例如，第一讀取電壓準位可為客製化的讀取電壓準位，其不同於預設用以讀取第一實體程式化單元的讀取電壓準位。記憶體管理電路51可根據所決定的第一讀取電壓準位發送第一操作指令序列。例如，根據第一操作指令序列，可複寫式非揮發性記憶體模組43可將圖7中的讀取電壓準位Vread設定為第一讀取電壓準位並使用第一讀取電壓準位來讀取實體程式化單元710(即第一實體程式化單元)。
在一範例實施例中，第一實體抹除單元中處於程式化狀態(及/或抹除狀態)的實體程式化單元之分布可反映出第一實體抹除單元中處於程式化狀態及/或抹除狀態的實體程式化單元的總數。記憶體管理電路51可根據所述總數決定(包含調整)第一讀取電壓準位(例如圖7中的讀取電壓準位Vread)。例如，根據第一實體抹除單元中處於程式化狀態的實體程式化單元的總數不同，記憶體管理電路51可決定不同的第一讀取電壓準位。
在一範例實施例中，在決定第一讀取電壓準位(例如圖7中的讀取電壓準位Vread)之後，記憶體管理電路51可根據所決定的第一讀取電壓準位來決定用以讀取第一實體抹除單元中的其餘實體程式化單元(例如實體程式化單元730)的讀取電壓準位。例如，實體程式化單元730可包括第一實體抹除單元中任一個處於程式化狀態的實體程式化單元。例如，記憶體管理電路51可將第一讀取電壓準位的電壓值輸入至特定演算法或表格，以獲得用以讀取實體程式化單元730的讀取電壓準位的電壓值。爾後，記憶體管理電路51可根據所決定的新的讀取電壓準位來讀取實體程式化單元730。例如，相較於預設用以讀取實體程式化單元730的讀取電壓準位，使用新的讀取電壓準位來讀取實體程式化單元730，有助於減少從實體程式化單元730讀取到的錯誤位元的總數。在一範例實施例中，實體程式化單元730還可包括屬於不同實體抹除單元、不同平面(亦稱為記憶體平面)或不同晶片致能(Chip Enable,CE)區域的多個實體程式化單元。
在一範例實施例中，在第一實體抹除單元屬於第二類實體抹除單元72的狀況下，可複寫式非揮發性記憶體模組43可根據電氣設定702使用另一讀取電壓準位(即第二讀取電壓準位)來讀取第一實體程式化單元。第二讀取電壓準位可為預設用以讀取第一實體程式化單元的讀取電壓準位。例如，根據第二操作指令序列，可複寫式非揮發性記憶體模組43可將圖7中的讀取電壓準位Vread設定為第二讀取電壓準位並使用第二讀取電壓準位來讀取實體程式化單元710。
在一範例實施例中，第一操作指令序列可指示可複寫式非揮發性記憶體模組43調整施予至第一實體抹除單元中的至少部分實體程式化單元(即第二實體程式化單元)的導通電壓。須注意的是，第二實體程式化單元非處於程式化狀態。例如，第二實體程式化單元可包含第一實體抹除單元中至少部分處於抹除狀態的實體程式化單元。
以圖7為例，在第一實體抹除單元屬於第一類實體抹除單元71的狀況下，在使用讀取電壓準位Vread來讀取實體程式化單元710的期間，根據第一操作指令序列，可複寫式非揮發性記憶體模組43可調整施予至實體程式化單元720(即第二實體程式化單元)的導通電壓Vpass。例如，導通電壓Vpass可施予至實體程式化單元720中的各個記憶胞的控制閘極。透過調整導通電壓Vpass，可改變實體程式化單元720中的至少部分記憶胞的阻抗，進而可減少使用讀取電壓準位Vread來讀取實體程式化單元710 所讀取到的錯誤位元的總數。
在一範例實施例中，第二操作指令序列可不指示可複寫式非揮發性記憶體模組43調整施予至實體程式化單元720的導通電壓Vpass。或者，在一範例實施例中，第二操作指令序列亦可指示可複寫式非揮發性記憶體模組43在使用讀取電壓準位Vread來讀取實體程式化單元710的期間調整施予至實體程式化單元720的導通電壓Vpass，但第二操作指令序列所指示的導通電壓Vpass的調整幅度可不同於第一操作指令序列所指示的導通電壓Vpass的調整幅度。
在一範例實施例中，第一操作指令序列可指示可複寫式非揮發性記憶體模組43調整(例如降低)施予至第一實體抹除單元的位元線電壓。以圖7為例，在第一實體抹除單元屬於第一類實體抹除單元71的狀況下，在使用讀取電壓準位Vread來讀取實體程式化單元710的期間，根據第一操作指令序列，可複寫式非揮發性記憶體模組43可調整施予至第一實體抹除單元中的至少部分(或所有)位元線(例如圖4B的位元線404)的位元線電壓Vb。所述位元線可耦接至第一實體抹除單元中的至少部分(或所有)實體程式化單元(或記憶胞)。透過調整位元線電壓Vb，同樣可減少使用讀取電壓準位Vread來讀取實體程式化單元710所讀取到的錯誤位元的總數。
在一範例實施例中，記憶體管理電路51可根據第一實體抹除單元中處於程式化狀態(及/或抹除狀態)的實體程式化單元之 分布來決定位元線電壓Vb的調整幅度。例如，根據第一實體抹除單元中處於程式化狀態(及/或抹除狀態)的實體程式化單元的數目不同，位元線電壓Vb的調整幅度也可以不同。例如，位元線電壓Vb的下降幅度可正相關於第一實體抹除單元中處於抹除狀態的實體程式化單元的總數。
在一範例實施例中，第二操作指令序列可不指示可複寫式非揮發性記憶體模組43調整位元線電壓Vb。或者，在一範例實施例中，第二操作指令序列亦可指示可複寫式非揮發性記憶體模組43在使用讀取電壓準位Vread來讀取實體程式化單元710的期間調整位元線電壓Vb，但第二操作指令序列所指示的位元線電壓Vb的調整幅度可不同於第一操作指令序列所指示的位元線電壓Vb的調整幅度。
須注意的是，前述範例實施例中提出的電氣設定701及/或702所對應的電氣參數之類型及調整方式僅為範例，而非用以限定本發明。在一範例實施例中，更多可影響第一實體抹除單元的電壓、電流及/或阻抗以提高對第一實體程式化單元的資料讀取正確性的電氣參數也可在從第一實體程式化單元讀取資料之期間被調整，本發明不加以限制。
圖8是根據本發明的範例實施例所繪示的記憶體控制方法的流程圖。請參照圖8，在步驟S801中，從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯單元。第一邏輯單元映射至第一實體程式化單元，且所述第一實體程式化單元屬於第 一實體抹除單元。在步驟S802中，判斷第一實體抹除單元是否為第一類實體單元。響應於第一實體抹除單元為第一類實體單元，在步驟S803中，發送第一操作指令序列，以指示可複寫式非揮發性記憶體模組基於第一電氣設定讀取第一實體程式化單元。或者，響應於第一實體抹除單元為第二類實體單元，在步驟S804中，發送第二操作指令序列，以指示可複寫式非揮發性記憶體模組基於第二電氣設定讀取第一實體程式化單元。所述第一電氣設定不同於所述第二電氣設定。第一類實體單元中處於抹除狀態的實體程式化單元的總數不同於第二類實體單元中處於抹除狀態的實體程式化單元的總數。
然而，圖8中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖8中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提出的範例實施例可根據當前欲讀取的實體抹除單元的類型(例如是否屬於開啟單元及/或實體抹除單元中處於抹除狀態的實體程式化單元的分布)，指示可複寫式非揮發性記憶體模組基於客製化的電氣設定來從此實體抹除單元中讀取資料。藉此，可有效提高讀取資料的正確性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。
S801:步驟(從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯單元，第一邏輯單元映射至第一實體程式化單元，且第一實體程式化單元屬於第一實體抹除單元)
S802:步驟(第一實體抹除單元是否為第一類實體單元)
S803:步驟(發送第一操作指令序列，以指示可複寫式非揮發性記憶體模組基於第一電氣設定讀取第一實體程式化單元)
S804:步驟(發送第二操作指令序列，以指示可複寫式非揮發性記憶體模組基於第二電氣設定讀取第一實體程式化單元)

Claims (33)

  1. 一種記憶體控制方法，用於可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，且該記憶體控制方法包括：從主機系統接收讀取指令，其中該讀取指令指示讀取第一邏輯單元，該第一邏輯單元映射至第一實體程式化單元，且該第一實體程式化單元屬於該多個實體抹除單元中的第一實體抹除單元；響應於該第一實體抹除單元為第一類實體單元，發送第一操作指令序列，以指示該可複寫式非揮發性記憶體模組基於第一電氣設定讀取該第一實體程式化單元；以及響應於該第一實體抹除單元為第二類實體單元，發送第二操作指令序列，以指示該可複寫式非揮發性記憶體模組基於第二電氣設定讀取該第一實體程式化單元，其中該第一電氣設定不同於該第二電氣設定，並且該第一類實體單元中處於抹除狀態的實體程式化單元的第一總數不同於該第二類實體單元中處於該抹除狀態的實體程式化單元的第二總數。
  2. 如請求項1所述的記憶體控制方法，其中該第一總數不為零，且該第二總數為零。
  3. 如請求項1所述的記憶體控制方法，更包括：根據該第一實體抹除單元中處於該抹除狀態的實體程式化單 元之總數，判定該第一實體抹除單元為該第一類實體單元或該第二類實體單元。
  4. 如請求項3所述的記憶體控制方法，其中根據該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數，判定該第一實體抹除單元為該第一類實體單元或該第二類實體單元的步驟包括：響應於該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數不為零，判定該第一實體抹除單元為該第一類實體單元；以及響應於該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數為零，判定該第一實體抹除單元為該第二類實體單元。
  5. 如請求項1所述的記憶體控制方法，其中該第一電氣設定包括第一讀取電壓準位，該第一操作指令序列指示該可複寫式非揮發性記憶體模組使用該第一讀取電壓準位讀取該第一實體程式化單元，該第二電氣設定包括第二讀取電壓準位，該第二操作指令序列指示該可複寫式非揮發性記憶體模組使用該第二讀取電壓準位讀取該第一實體程式化單元，並且該第一讀取電壓準位不同於該第二讀取電壓準位。
  6. 如請求項5所述的記憶體控制方法，更包括：根據該第一實體抹除單元中處於程式化狀態的實體程式化單 元之分布，決定該第一讀取電壓準位。
  7. 如請求項6所述的記憶體控制方法，更包括：根據該第一讀取電壓準位，決定用以讀取該第一實體抹除單元中的其餘實體程式化單元的讀取電壓準位。
  8. 如請求項1所述的記憶體控制方法，其中該第一電氣設定包括施予至該第一實體抹除單元中的第二實體程式化單元的導通電壓，該第一操作指令序列指示該可複寫式非揮發性記憶體模組調整該導通電壓，並且該第二實體程式化單元非處於該程式化狀態。
  9. 如請求項8所述的記憶體控制方法，其中該第二實體程式化單元包括多個記憶胞，並且該導通電壓是施予至該多個記憶胞的控制閘極。
  10. 如請求項1所述的記憶體控制方法，其中該第一電氣設定包括施予至該第一實體抹除單元的位元線電壓，且該第一操作指令序列指示該可複寫式非揮發性記憶體模組調整該位元線電壓。
  11. 如請求項10所述的記憶體控制方法，其中該第一實體抹除單元包括多個記憶胞與至少一位元線，該多個記憶胞耦接至該至少一位元線，並且該位元線電壓是施予至該至少一位元線。
  12. 一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以：從該主機系統接收讀取指令，其中該讀取指令指示讀取第一邏輯單元，該第一邏輯單元映射至第一實體程式化單元，且該第一實體程式化單元屬於該多個實體抹除單元中的第一實體抹除單元；響應於該第一實體抹除單元為第一類實體單元，發送第一操作指令序列，以指示該可複寫式非揮發性記憶體模組基於第一電氣設定讀取該第一實體程式化單元；以及響應於該第一實體抹除單元為第二類實體單元，發送第二操作指令序列，以指示該可複寫式非揮發性記憶體模組基於第二電氣設定讀取該第一實體程式化單元，其中該第一電氣設定不同於該第二電氣設定，並且該第一類實體單元中處於抹除狀態的實體程式化單元的第一總數不同於該第二類實體單元中處於該抹除狀態的實體程式化單元的第二總數。
  13. 如請求項12所述的記憶體儲存裝置，其中該第一總數不為零，且該第二總數為零。
  14. 如請求項12所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：根據該第一實體抹除單元中處於該抹除狀態的實體程式化單元之總數，判定該第一實體抹除單元為該第一類實體單元或該第二類實體單元。
  15. 如請求項14所述的記憶體儲存裝置，其中根據該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數，判定該第一實體抹除單元為該第一類實體單元或該第二類實體單元的操作包括：響應於該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數不為零，判定該第一實體抹除單元為該第一類實體單元；以及響應於該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數為零，判定該第一實體抹除單元為該第二類實體單元。
  16. 如請求項12所述的記憶體儲存裝置，其中該第一電氣設定包括第一讀取電壓準位，該第一操作指令序列指示該可複寫式非揮發性記憶體模組使用該第一讀取電壓準位讀取該第一實體程式化單元，該第二電氣設定包括第二讀取電壓準位，該第二操作指令序列指示該可複寫式非揮發性記憶體模組使用該第二讀取電壓準位讀取該第一實體程式化單元，並且 該第一讀取電壓準位不同於該第二讀取電壓準位。
  17. 如請求項16所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：根據該第一實體抹除單元中處於程式化狀態的實體程式化單元之分布，決定該第一讀取電壓準位。
  18. 如請求項17所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：根據該第一讀取電壓準位，決定用以讀取該第一實體抹除單元中的其餘實體程式化單元的讀取電壓準位。
  19. 如請求項12所述的記憶體儲存裝置，其中該第一電氣設定包括施予至該第一實體抹除單元中的第二實體程式化單元的導通電壓，該第一操作指令序列指示該可複寫式非揮發性記憶體模組調整該導通電壓，並且該第二實體程式化單元非處於該程式化狀態。
  20. 如請求項19所述的記憶體儲存裝置，其中該第二實體程式化單元包括多個記憶胞，並且該導通電壓是施予至該多個記憶胞的控制閘極。
  21. 如請求項12所述的記憶體儲存裝置，其中該第一電氣設定包括施予至該第一實體抹除單元的位元線電壓，且該第一操作指令序列指示該可複寫式非揮發性記憶體模組調整該位元線電壓。
  22. 如請求項21所述的記憶體儲存裝置，其中該第一實體抹除單元包括多個記憶胞與至少一位元線，該多個記憶胞耦接至該至少一位元線，並且該位元線電壓是施予至該至少一位元線。
  23. 一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該記憶體控制電路單元包括：主機介面，用以耦接至主機系統；記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以：從該主機系統接收讀取指令，其中該讀取指令指示讀取第一邏輯單元，該第一邏輯單元映射至第一實體程式化單元，且該第一實體程式化單元屬於該多個實體抹除單元中的第一實體抹除單元；響應於該第一實體抹除單元為第一類實體單元，發送第一操作指令序列，以指示該可複寫式非揮發性記憶體模組基於第一電氣設定讀取該第一實體程式化單元；以及響應於該第一實體抹除單元為第二類實體單元，發送第二操作指令序列，以指示該可複寫式非揮發性記憶體模組基於第二電氣設定讀取該第一實體程式化單元， 其中該第一電氣設定不同於該第二電氣設定，並且該第一類實體單元中處於抹除狀態的實體程式化單元的第一總數不同於該第二類實體單元中處於該抹除狀態的實體程式化單元的第二總數。
  24. 如請求項23所述的記憶體控制電路單元，其中該第一總數不為零，且該第二總數為零。
  25. 如請求項23所述的記憶體控制電路單元，其中該記憶體管理電路更用以：根據該第一實體抹除單元中處於該抹除狀態的實體程式化單元之總數，判定該第一實體抹除單元為該第一類實體單元或該第二類實體單元。
  26. 如請求項25所述的記憶體控制電路單元，其中根據該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數，判定該第一實體抹除單元為該第一類實體單元或該第二類實體單元的操作包括：響應於該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數不為零，判定該第一實體抹除單元為該第一類實體單元；以及響應於該第一實體抹除單元中處於該抹除狀態的該實體程式化單元之該總數為零，判定該第一實體抹除單元為該第二類實體單元。
  27. 如請求項23所述的記憶體控制電路單元，其中該第一電氣設定包括第一讀取電壓準位，該第一操作指令序列指示該可複寫式非揮發性記憶體模組使用該第一讀取電壓準位讀取該第一實體程式化單元，該第二電氣設定包括第二讀取電壓準位，該第二操作指令序列指示該可複寫式非揮發性記憶體模組使用該第二讀取電壓準位讀取該第一實體程式化單元，並且該第一讀取電壓準位不同於該第二讀取電壓準位。
  28. 如請求項27所述的記憶體控制電路單元，其中該記憶體管理電路更用以：根據該第一實體抹除單元中處於程式化狀態的實體程式化單元之分布，決定該第一讀取電壓準位。
  29. 如請求項28所述的記憶體控制電路單元，其中該存儲器管理電路更用以：根據該第一讀取電壓準位，決定用以讀取該第一實體抹除單元中的其餘實體程式化單元的讀取電壓準位。
  30. 如請求項23所述的記憶體控制電路單元，其中該第一電氣設定包括施予至該第一實體抹除單元中的第二實體程式化單元的導通電壓，該第一操作指令序列指示該可複寫式非揮發性記憶體模組調整該導通電壓，並且該第二實體程式化單元非處於該程式化狀態。
  31. 如請求項30所述的記憶體控制電路單元，其中該第二實體程式化單元包括多個記憶胞，並且該導通電壓是施予至該多個記憶胞的控制閘極。
  32. 如請求項23所述的記憶體控制電路單元，其中該第一電氣設定包括施予至該第一實體抹除單元的位元線電壓，且該第一操作指令序列指示該可複寫式非揮發性記憶體模組調整該位元線電壓。
  33. 如請求項32所述的記憶體控制電路單元，其中該第一實體抹除單元包括多個記憶胞與至少一位元線，該多個記憶胞耦接至該至少一位元線，並且該位元線電壓是施予至該至少一位元線。
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