TWI771079B - 記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：從主機系統接收寫入指令，其指示儲存第一資料；根據所述寫入指令，將所述第一資料儲存至可複寫式非揮發性記憶體模組；對應於所述第一資料之儲存，更新映射資訊；將所述映射資訊儲存至所述可複寫式非揮發性記憶體模組；根據所述映射資訊的第一部分資訊產生輔助資訊，且所述輔助資訊不儲存至所述可複寫式非揮發性記憶體模組中；以及將所述映射資訊的第二部分資訊與所述輔助資訊傳送至所述主機系統，以提供與所述第一資料之儲存相關的資訊。

Description

記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種映射資訊管理技術，且特別是有關於一種記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元。
筆記型電腦與智慧型手機在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
某些類型的記憶體儲存裝置支援主機記憶體緩存(Host Memory Buffering, HMB)技術。在採用主機記憶體緩存的架構中，記憶體儲存裝置可利用主機系統的記憶體來作為記憶體儲存裝置的緩存器，以提高記憶體儲存裝置的資料存取效率及/或降低記憶體儲存裝置的建置成本。例如，在主機系統存取記憶體儲存裝置的過程中，記憶體儲存裝置所需使用的一些管理資訊可以暫存於主機系統的記憶體中以供查詢，而不須反覆從記憶體儲存裝置的可複寫式非揮發性記憶體模組中讀取。但是，當需要傳輸到主機系統的記憶體中的管理資訊的資料量過多時，主機系統與記憶體儲存裝置之間的頻寬也會被大量佔用，從而影響主機系統與記憶體儲存裝置之間的資料傳輸效率。
本發明提供一種記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元，可在不影響記憶體儲存裝置中儲存的管理資訊的前提下，減少在主機系統與記憶體儲存裝置之間傳輸的管理資訊的資料量。
本發明的範例實施例提供一種記憶體存取方法，其用於記憶體儲存裝置。所述記憶體儲存裝置具有可複寫式非揮發性記憶體模組。所述記憶體存取方法包括：從主機系統接收寫入指令，其指示儲存第一資料；根據所述寫入指令發送第一寫入指令序列，其用以將所述第一資料儲存至所述可複寫式非揮發性記憶體模組；對應於所述第一資料之儲存，更新映射資訊；發送第二寫入指令序列，其用以將所述映射資訊儲存至所述可複寫式非揮發性記憶體模組；根據所述映射資訊的第一部分資訊產生輔助資訊，其中所述輔助資訊的資料量小於所述映射資訊的所述第一部分資訊的資料量，且所述輔助資訊不儲存至所述可複寫式非揮發性記憶體模組中；以及將所述映射資訊的第二部分資訊與所述輔助資訊傳送至所述主機系統，以提供與所述第一資料之儲存相關的資訊。
在本發明的一範例實施例中，所述的記憶體存取方法更包括：從所述主機系統接收讀取指令，其指示讀取所述第一資料；根據所述讀取指令從所述主機系統取得所述映射資訊的所述第二部分資訊與所述輔助資訊；以及根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送讀取指令序列，其用以從所述可複寫式非揮發性記憶體模組讀取所述第一資料。
在本發明的一範例實施例中，根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送所述讀取指令序列的步驟包括：根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，獲得與所述第一資料之儲存相關的資訊；以及根據所述資訊發送所述讀取指令序列，其指示從可複寫式非揮發性記憶體模組讀取所述第一資料。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以從所述主機系統接收寫入指令，其指示儲存第一資料。所述記憶體控制電路單元更用以根據所述寫入指令發送第一寫入指令序列，其用以將所述第一資料儲存至所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元更用以對應於所述第一資料之儲存，更新映射資訊。所述記憶體控制電路單元更用以發送第二寫入指令序列，其用以將所述映射資訊儲存至所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元更用以根據所述映射資訊的第一部分資訊產生一輔助資訊，其中所述輔助資訊的資料量小於所述映射資訊的所述第一部分資訊的資料量，且所述輔助資訊不儲存至所述可複寫式非揮發性記憶體模組中。所述記憶體控制電路單元更用以將所述映射資訊的第二部分資訊與所述輔助資訊傳送至所述主機系統，以提供與所述第一資料之儲存相關的資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：從所述主機系統接收讀取指令，其指示讀取所述第一資料；根據所述讀取指令從所述主機系統取得所述映射資訊的所述第二部分資訊與所述輔助資訊；以及根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送讀取指令序列，其用以從所述可複寫式非揮發性記憶體模組讀取所述第一資料。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以從所述主機系統接收寫入指令，其指示儲存第一資料。所述記憶體管理電路更用以根據所述寫入指令發送第一寫入指令序列，其用以將所述第一資料儲存至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路更用以對應於所述第一資料之儲存，更新映射資訊。所述記憶體管理電路更用以發送第二寫入指令序列，其用以將所述映射資訊儲存至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路更用以根據所述映射資訊的第一部分資訊產生輔助資訊。所述輔助資訊的資料量小於所述映射資訊的所述第一部分資訊的資料量，且所述輔助資訊不儲存至所述可複寫式非揮發性記憶體模組中。所述記憶體管理電路更用以將所述映射資訊的第二部分資訊與所述輔助資訊傳送至所述主機系統，以提供與所述第一資料之儲存相關的資訊。
在本發明的一範例實施例中，所述記憶體管理電路更用以：從所述主機系統接收讀取指令，其指示讀取所述第一資料；根據所述讀取指令從所述主機系統取得所述映射資訊的所述第二部分資訊與所述輔助資訊；以及根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送讀取指令序列，其用以從所述可複寫式非揮發性記憶體模組讀取所述第一資料。
在本發明的一範例實施例中，根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送所述讀取指令序列的操作包括：根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，獲得與所述第一資料之儲存相關的資訊；以及根據所述資訊發送所述讀取指令序列，其指示從所述可複寫式非揮發性記憶體模組讀取所述第一資料。
在本發明的一範例實施例中，所述寫入指令指示將所述第一資料儲存至第一邏輯位址，所述第一寫入指令序列指示將所述第一資料儲存至所述第一邏輯位址所映射的第一實體位址，且經更新的所述映射資訊反映所述第一邏輯位址與所述第一實體位址之間的映射關係。
在本發明的一範例實施例中，所述輔助資訊包括連續資訊，且所述連續資訊反映所述映射資訊的所述第二部分資訊中的多個連續的邏輯位址所映射的多個實體單元是否連續。
在本發明的一範例實施例中，所述輔助資訊更包括驗證資訊，且所述驗證資訊用以驗證所述映射資訊的所述第二部分資訊與所述輔助資訊。
在本發明的一範例實施例中，傳送至所述主機系統的所述輔助資訊，是用以減少在所述主機系統與所述記憶體控制電路單元之間傳輸的所述映射資訊的總資料量。
基於上述，在從主機系統接收寫入指令後，所述寫入指令所指示儲存的第一資料可被儲存至所述可複寫式非揮發性記憶體模組。對應於所述第一資料之儲存，映射資訊可被更新並儲存至所述可複寫式非揮發性記憶體模組。另一方面，輔助資訊可根據所述映射資訊的第一部分資訊產生，且所述輔助資訊的資料量小於所述映射資訊的所述第一部分資訊的資料量。特別是，所述輔助資訊不被儲存至所述可複寫式非揮發性記憶體模組中。爾後，所述映射資訊的第二部分資訊與所述輔助資訊可被傳送至所述主機系統，以提供與所述第一資料之儲存相關的資訊。藉此，可在不影響記憶體儲存裝置中儲存的管理資訊(即所述映射資訊)的前提下，減少在主機系統與記憶體儲存裝置之間傳輸的管理資訊(即所述映射資訊)的資料量。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在一範例實施例中，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元402與主機系統11通訊。在一範例實施例中，連接介面單元402是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元402亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404耦接至連接介面單元402與可複寫式非揮發性記憶體模組406。記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在一範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的記憶體儲存裝置10亦稱為快閃記憶體儲存裝置，可複寫式非揮發性記憶體模組406亦稱為快閃記憶體模組，且記憶體控制電路單元404亦稱為快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406中的實體單元610(0)~610(C)邏輯地分組至儲存區601、閒置(spare)區602及系統區603。儲存區601中的實體單元610(0)~610(A)儲存有資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)尚未用來儲存資料(例如有效資料)。系統區603中的實體單元610(B+1)~610(C)用以儲存管理資訊(亦稱為系統資料)，例如邏輯至實體映射表、壞塊管理表、裝置型號或其他類型的管理資訊。
當欲儲存資料時，記憶體管理電路502可從閒置區602的實體單元610(A+1)~610(B)中選擇至少一實體單元並且將來自主機系統11或來自儲存區601中至少一實體單元的資料儲存至所選的實體單元中。同時，所選的實體單元可被關聯至儲存區601。此外，若儲存區601中的部分實體單元未儲存有效資料(即只有儲存無效資料)，則此些實體單元可被重新關聯至閒置區602並可被抹除。
記憶體管理電路502可配置邏輯單元612(0)~612(D)以映射儲存區601中的實體單元610(0)~610(A)。邏輯單元612(0)~612(D)中的每一者可被映射至一或多個實體單元。在一範例實施例中，一個實體單元可以是指一個實體位址。在一範例實施例中，一個實體單元也可以是指一個實體程式化單元、一個實體抹除單元或由多個連續或不連續的實體位址組成。在一範例實施例中，一個邏輯單元是指一個邏輯位址。在一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，須注意的是，在一範例實施例中，記憶體管理電路502可不配置映射至系統區603的邏輯單元，以防止儲存於系統區603的管理資訊被使用者修改。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。邏輯至實體映射表是儲存於系統區603的實體單元中。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯至實體映射表來執行對於記憶體儲存裝置10的資料存取操作。
圖7是根據本發明的一範例實施例所繪示的主機記憶體緩存(Host Memory Buffering, HMB)架構的示意圖。請參照圖7，在一範例實施例中，記憶體儲存裝置10與主機系統11皆支援主機記憶體緩存(HMB)技術。在主機記憶體緩存架構中，主機系統11可提供其內部的記憶體71供外部的記憶體儲存裝置10使用。例如，記憶體71可包括揮發性記憶體(例如SRAM或DRAM)及/或非揮發性記憶體(例如快閃記憶體)。記憶體儲存裝置10可使用主機系統11內部的記憶體71來暫存未來可能會使用到的資料，以提高主機系統11對記憶體儲存裝置10的資料存取效率及/或降低記憶體儲存裝置的建置成本。
在一範例實施例中，記憶體儲存裝置10可將映射資訊儲存於記憶體71中。例如，映射資訊可包括原先儲存於可複寫式非揮發性記憶體模組406中的邏輯至實體映射資訊(例如邏輯至實體映射表)。當接收到來自主機系統11的存取指令時，記憶體儲存裝置10可根據此存取指令查詢記憶體71中的映射資訊，以得知要對應此存取指令存取可複寫式非揮發性記憶體模組406中的哪一個實體單元。或者，憶體儲存裝置10也可根據此存取指令在記憶體71中修改映射資訊，以反映此存取指令對記憶體儲存裝置10的存取結果。
然而，隨著主機系統11所指示存取的資料量越大，記憶體儲存裝置10需預先存入至記憶體71中的映射資訊的資料量也會越來越大，進而可能導致記憶體71的儲存空間不敷使用。或者，隨著主機系統11與記憶體儲存裝置10之間大量的傳輸頻寬被用於傳輸所述映射資訊，也可能導致主機系統11與記憶體儲存裝置10之間的資料(即使用者資料)的傳輸效率降低。在一範例實施例中，記憶體管理電路502可藉由減少在主機系統11與記憶體儲存裝置10之間傳輸的管理資訊(即所述映射資訊)的資料量，從而改善上述問題。
在一範例實施例中，記憶體管理電路502可從主機系統11接收寫入指令。此寫入指令指示儲存某一資料(亦稱為第一資料)。例如，此寫入指令可指示將第一資料儲存至某一邏輯位址(亦稱為第一邏輯位址)。記憶體管理電路502可根據此寫入指令發送一寫入指令序列(亦稱為第一寫入指令序列)至可複寫式非揮發性記憶體模組406。此第一寫入指令序列用以將第一資料儲存至可複寫式非揮發性記憶體模組406。例如，第一寫入指令序列可指示可複寫式非揮發性記憶體模組406將第一資料儲存至第一邏輯位址所映射的實體位址(亦稱為第一實體位址)。第一邏輯位址可包括一或多個連續或不連續的邏輯位址。對應於第一資料之儲存，記憶體管理電路502可更新映射資訊。例如，經更新的映射資訊可反映第一邏輯位址與第一實體位址之間的映射關係。在一範例實施例中，記憶體管理電路502可於記憶體71中更新(即修改)所述映射資訊，以反映第一邏輯位址與第一實體位址之間的映射關係。或者，在一範例實施例中，記憶體管理電路502可於圖5的緩衝記憶體510中更新(即修改)所述映射資訊。
在一範例實施例中，記憶體管理電路502可發送另一寫入指令序列(亦稱為第二寫入指令序列)至可複寫式非揮發性記憶體模組406。第二寫入指令序列用以將所述映射資訊儲存至可複寫式非揮發性記憶體模組406。例如，此第二寫入指令序列可指示可複寫式非揮發性記憶體模組406將所述經更新的映射資訊儲存至圖6的系統區603中的一或多個實體單元中。藉此，儲存至可複寫式非揮發性記憶體模組406中的經更新的映射資訊可反映所述寫入指令所指示的第一資料的儲存結果，例如，反映第一邏輯位址與第一實體位址之間的映射關係。
在一範例實施例中，記憶體管理電路502可根據所述映射資訊(即經更新的映射資訊)的一部分資訊(亦稱為映射資訊的第一部分資訊)產生輔助資訊。此輔助資訊的資料量可小於所述映射資訊的所述第一部分資訊的資料量。特別是，此輔助資訊可不儲存至可複寫式非揮發性記憶體模組中。然後，記憶體管理電路502可將所述映射資訊的另一部分資訊(亦稱為映射資訊的第二部分資訊)與所述輔助資訊傳送至主機系統11，以提供與所述第一資料之儲存相關的資訊。爾後，當需要從記憶體儲存裝置10中讀取第一資料時，記憶體管理電路502可根據記憶體71中的所述輔助資訊與所述映射資訊的第二部分資訊來獲得與所述第一資料之儲存相關的資訊(例如當前用以儲存第一資料的第一實體位址之資訊)。然後，記憶體管理電路502可根據此資訊來存取可複寫式非揮發性記憶體模組，以讀取所述第一資料。
在一範例實施例中，相較於直接將完整的映射資訊(包含所述映射資訊的第一部分資訊與第二部分資訊)傳送至主機系統11，將所述映射資訊的第二部分資訊與所述輔助資訊傳送至主機系統11，可有效減少傳輸至主機系統11的記憶體71進行儲存的映射資訊的總資料量，及/或減少所傳輸的映射資訊對記憶體儲存裝置10與主機系統11之間的傳輸頻寬的佔用。
在一範例實施例中，記憶體儲存裝置10包括編碼電路72。編碼電路72可用以對所述映射資訊的第一部分資訊進行編碼，以產生所述輔助資訊。例如，編碼電路72可包含於圖5的錯誤檢查與校正電路508中。此外，編碼電路72也可用以對所述輔助資訊進行解碼，以獲得(即還原)所述映射資訊的所述第一部分資訊。
圖8是根據本發明的一範例實施例所繪示的根據映射資訊產生輔助資訊的示意圖。請參照圖7與圖8，在一範例實施例中，映射資訊81包括映射資訊811與812。映射資訊811可視為映射資訊81的第一部分資訊。映射資訊812可視為映射資訊81的第二部分資訊。映射資訊811可被編碼電路72編碼以產生輔助資訊82。需注意的是，輔助資訊82的資料量會小於映射資訊811的資料量。
在一範例實施例中，輔助資訊82可連同映射資訊812被傳送至主機系統11並儲存於記憶體71中，以提供與第一資料之儲存有關的資訊。但是，在可複寫式非揮發性記憶體模組406中，映射資訊81仍然是以其原始的形式(即包括映射資訊811與812)進行儲存。相較於將輔助資訊82搭配映射資訊812儲存於可複寫式非揮發性記憶體模組406中，將映射資訊81以其原始的形式(即包括映射資訊811與812)進行儲存，可使記憶體管理電路502採用原始的管理機制來存取可複寫式非揮發性記憶體模組406中的映射資訊81，以提高系統穩定性。另一方面，將輔助資訊82連同映射資訊812傳送至主機系統11進行儲存，則可有效減少在主機系統11與記憶體儲存裝置10之間傳輸的管理資料的總資料量，進而減少管理資料的傳輸對整體傳輸頻寬的影響。
在一範例實施例中，在儲存第一資料之後，記憶體管理電路502可從主機系統11接收讀取指令。此讀取指令可指示讀取所述第一資料。例如，此讀取指令可指示讀取屬於第一邏輯位址的第一資料。記憶體管理電路502可根據此讀取指令從主機系統11取得所述映射資訊的所述第二部分資訊與所述輔助資訊。例如，記憶體管理電路502可經由記憶體儲存裝置10與主機系統11之間的連線從記憶體71中讀取所述映射資訊的所述第二部分資訊與所述輔助資訊。記憶體管理電路502可根據從主機系統11(即記憶體71)取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列用以從可複寫式非揮發性記憶體模組406讀取所述第一資料。
在一範例實施例中，記憶體管理電路502可根據從主機系統11(即記憶體71)取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，獲得與所述第一資料之儲存相關的資訊，例如可複寫式非揮發性記憶體模組406中用以儲存所述第一資料的第一實體位址之資訊。記憶體管理電路502可根據此資訊發送所述讀取指令序列，其指示從可複寫式非揮發性記憶體模組406讀取所述第一資料。例如，記憶體管理電路502可根據此資訊發送所述讀取指令序列，以指示可複寫式非揮發性記憶體模組406從第一實體位址讀取所述第一資料。
以圖7為例，在從記憶體71讀取所述映射資訊的所述第二部分資訊與所述輔助資訊後，記憶體管理電路502可指示編碼電路72對所述輔助資訊(與所述映射資訊的所述第二部分資訊)進行解碼並輸出解碼結果。根據解碼結果，記憶體管理電路502可獲得第一資料在可複寫式非揮發性記憶體模組406中的實體儲存位址(例如第一實體位址)。然後，記憶體管理電路502可根據可複寫式非揮發性記憶體模組406中的實體儲存位址發送所述讀取指令序列，以指示可複寫式非揮發性記憶體模組406從第一實體位址讀取所述第一資料。
在一範例實施例中，所述輔助資訊包括連續資訊。此連續資訊可反映所述映射資訊的所述第二部分資訊中的多個連續的邏輯位址所映射的多個實體單元是否連續。此些邏輯位址包括第一資料所屬的第一邏輯位址。
圖9是根據本發明的一範例實施例所繪示的映射資訊與輔助資訊的示意圖。請參照圖9，在一範例實施例中，映射資訊81反映邏輯位址與邏輯位址之間的映射關係。例如，映射資訊81記載，邏輯位址0~7分別映射至實體位址300~302、420及600~603。根據映射資訊81中的部分資訊(例如第一部分資訊)，輔助資訊82可被產生。邏輯位址0~7包含第一資料所屬的第一邏輯位址。第一資料中的至少部分資料儲存於實體位址300~302、420及600~603。
在圖9的範例實施例中，輔助資訊82可包括由2個位元組成的連續資訊。在輔助資訊82中，所述連續資訊反映邏輯位址0~2所映射的3個實體位址是連續的且邏輯位址4~7所映射的4個實體位址是連續的。此外，根據映射資訊81可獲得，邏輯位址0~2所映射的3個連續的實體位址中，起始實體位址是300，以及邏輯位址4~7所映射的4個連續的實體位址中，起始實體位址是600。
圖10是根據本發明的一範例實施例所繪示的映射資訊的第二部分資訊與輔助資訊的示意圖。請參照圖10，在一範例實施例中，映射資訊812(即映射資訊81的第二部分資訊)可連同輔助資訊82傳送至主機系統11進行儲存，以供後續讀取所述第一資料時使用。例如，映射資訊812可反映邏輯位址0所映射的實體位址300、邏輯位址3所映射的實體位址420及邏輯位址4所映射的實體位址600。映射資訊812可不包含(即省略)原始的映射資訊81中的至少部分資訊(例如與邏輯位址1、2及5~7有關的映射資訊)。
在圖10的一範例實施例中，記憶體管理電路502可根據指示讀取第一資料的讀取指令，查詢儲存於圖7的記憶體71中的映射資訊812與輔助資訊82。根據映射資訊812，記憶體管理電路502可獲得邏輯位址0所映射的實體位址300、邏輯位址3所映射的實體位址420及邏輯位址4所映射的實體位址600。此外，根據輔助資訊82，記憶體管理電路502可獲得邏輯位址0~2所映射的3個實體位址是連續的且邏輯位址4~7所映射的4個實體位址是連續的。因此，根據映射資訊812與輔助資訊82，記憶體管理電路502可獲得邏輯位址0~7是分別映射至實體位址300~302、420及600~603。爾後，記憶體管理電路502可根據此映射資訊發送所述讀取指令序列，以指示從實體位址300~302、420及600~603讀取所述第一資料。
圖11是根據本發明的一範例實施例所繪示的映射資訊的第二部分資訊與輔助資訊的示意圖。請參照圖11，在一範例實施例中，映射資訊812(即映射資訊81的第二部分資訊)同樣可連同輔助資訊82傳送至主機系統11進行儲存，以供後續讀取所述第一資料時使用。
需注意的是，在圖11的範例實施例中，映射資訊812中可不帶有與邏輯位址0~7所映射的實體位址有關的資訊。與邏輯位址0~7所映射的實體位址有關的資訊是經由對原始的映射資訊81進行編碼而由輔助資訊82攜帶。例如，輔助資訊82中除了包含相同或相似於圖10的連續資訊外，還帶有經由編碼產生的位址資訊。例如，在對應於邏輯位址0~2的輔助資訊“10.X”、“01.X”及“00.X”中，“10”、“01”及“00”為連續資訊，其反映邏輯位址0~2所映射的3個實體位址是連續的，而“.X”為經由對實體位址300進行編碼而產生的位址資訊。例如，在對應於邏輯位址3的輔助資訊“00.Y”中，“00”為連續資訊，其反映邏輯位址3所映射的實體位址是非連續的，而“.Y”為經由對實體位址400進行編碼而產生的位址資訊。又例如，在對應於邏輯位址4~7的輔助資訊“11.Z”、“10.Z”、“01.Z”及“00.Z”中，“11”、“10”、“01”及“00”為連續資訊，其反映邏輯位址4~7所映射的4個實體位址是連續的，而“. Z”為經由對實體位址600進行編碼而產生的位址資訊。
在圖11的一範例實施例中，記憶體管理電路502可根據指示讀取第一資料的讀取指令，查詢儲存於圖7的記憶體71中的映射資訊812與輔助資訊82。在對輔助資訊82進行解碼後，記憶體管理電路502可獲得邏輯位址0~7所映射的實體位址300~302、420及600~603。爾後，記憶體管理電路502可根據此映射資訊發送所述讀取指令序列，以指示從實體位址300~302、420及600~603讀取所述第一資料。
在一範例實施例中，所述輔助資訊還可包括驗證資訊。此驗證資訊可用以驗證所述映射資訊的所述第二部分資訊與所述輔助資訊。例如，所述驗證資訊可包括驗證碼。此驗證碼可在圖8產生所述輔助資訊的操作中一併產生。例如，所述驗證資訊可包括循環冗餘校驗(Cyclic Redundancy Check, CRC)或類似的驗證碼(或檢查碼)。所述驗證資訊可連同所述映射資訊的所述第二部分資訊與所述輔助資訊一併儲存至圖7的主機系統11的記憶體71中。當需要從記憶體71中讀取所述映射資訊的所述第二部分資訊與所述輔助資訊時，所述驗證資訊可一併從記憶體71中讀取。所讀取的驗證資訊可用以解碼所述映射資訊的所述第二部分資訊及/或所述輔助資訊，以驗證所述第二部分資訊及/或所述輔助資訊的正確性，及/或更正所述映射資訊的所述第二部分資訊及/或所述輔助資訊中的錯誤。
需注意的是，在前述範例實施例中，第一資料所屬的邏輯位址、邏輯位址所映射的實體位址、映射資訊的記載內容及輔助資訊的記載內容皆為範例，而非用以限制本發明。在其餘範例實施例中，第一資料所屬的邏輯位址、邏輯位址所映射的實體位址、映射資訊的記載內容及輔助資訊的記載內容皆可根據實務需求加以調整，本發明不加以限制。
圖12是根據本發明的一範例實施例所繪示的記憶體存取方法的流程圖。請參照圖12，在步驟S1201中，從主機系統接收寫入指令，其中所述寫入指令指示儲存第一資料。在步驟S1202中，根據所述寫入指令發送第一寫入指令序列，其用以將所述第一資料儲存至所述可複寫式非揮發性記憶體模組。在步驟S1203中，對應於所述第一資料之儲存，更新映射資訊。在步驟S1204中，發送第二寫入指令序列，其用以將所述映射資訊儲存至所述可複寫式非揮發性記憶體模組。在步驟S1205中，根據所述映射資訊的第一部分資訊產生輔助資訊，其中所述輔助資訊的資料量小於所述映射資訊的所述第一部分資訊的資料量，且所述輔助資訊不儲存至所述可複寫式非揮發性記憶體模組中。在步驟S1206中，將所述映射資訊的第二部分資訊與所述輔助資訊傳送至所述主機系統，以提供與所述第一資料之儲存相關的資訊。
圖13是根據本發明的一範例實施例所繪示的記憶體存取方法的流程圖。請參照圖13，在步驟S1301中，從主機系統接收讀取指令，其中所述讀取指令指示讀取第一資料。在步驟S1302中，根據所述讀取指令從所述主機系統取得所述映射資訊的所述第二部分資訊與所述輔助資訊。在步驟S1303中，根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送讀取指令序列。此讀取指令序列用以從可複寫式非揮發性記憶體模組讀取所述第一資料。
然而，圖12與圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12與圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12與圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提出的範例實施例可在不影響記憶體儲存裝置中儲存的管理資訊(即所述映射資訊)的前提下，減少在主機系統與記憶體儲存裝置之間傳輸的管理資訊(即所述映射資訊)的資料量。藉此，可避免因過多的管理資訊在主機系統與記憶體儲存裝置之間傳輸，而導致主機系統與記憶體儲存裝置之間的資料傳輸效率被影響。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:閒置區 603:系統區 610(0)~610(C):實體單元 612(0)~612(D):邏輯單元 71:記憶體 72:編碼電路 81, 811, 812:映射資訊 82:輔助資訊 S1201:步驟(從主機系統接收寫入指令，其指示儲存第一資料) S1202:步驟(根據所述寫入指令發送第一寫入指令序列，其用以將所述第一資料儲存至所述可複寫式非揮發性記憶體模組) S1203:步驟(對應於所述第一資料之儲存，更新映射資訊) S1204:步驟(發送第二寫入指令序列，其用以將所述映射資訊儲存至所述可複寫式非揮發性記憶體模組) S1205:步驟(根據所述映射資訊的第一部分資訊產生輔助資訊) S1206:步驟(將所述映射資訊的第二部分資訊與所述輔助資訊傳送至主機系統) S1301:步驟(從主機系統接收讀取指令，其指示讀取第一資料) S1302:步驟(根據所述讀取指令從所述主機系統取得所述映射資訊的所述第二部分資訊與所述輔助資訊) S1303:步驟(根據從所述主機系統取得的所述映射資訊的所述第二部分資訊與所述輔助資訊，發送讀取指令序列，其用以從所述可複寫式非揮發性記憶體模組讀取所述第一資料)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的主機記憶體緩存(Host Memory Buffering, HMB)架構的示意圖。 圖8是根據本發明的一範例實施例所繪示的根據映射資訊產生輔助資訊的示意圖。 圖9是根據本發明的一範例實施例所繪示的映射資訊與輔助資訊的示意圖。 圖10是根據本發明的一範例實施例所繪示的映射資訊的第二部分資訊與輔助資訊的示意圖。 圖11是根據本發明的一範例實施例所繪示的映射資訊的第二部分資訊與輔助資訊的示意圖。 圖12是根據本發明的一範例實施例所繪示的記憶體存取方法的流程圖。 圖13是根據本發明的一範例實施例所繪示的記憶體存取方法的流程圖。
S1201:步驟(從主機系統接收寫入指令，其指示儲存第一資料)
S1202:步驟(根據所述寫入指令發送第一寫入指令序列，其用以將所述第一資料儲存至所述可複寫式非揮發性記憶體模組)
S1203:步驟(對應於所述第一資料之儲存，更新映射資訊)
S1204:步驟(發送第二寫入指令序列，其用以將所述映射資訊儲存至所述可複寫式非揮發性記憶體模組)
S1205:步驟(根據所述映射資訊的第一部分資訊產生輔助資訊)
S1206:步驟(將所述映射資訊的第二部分資訊與所述輔助資訊傳送至主機系統)

Claims (21)

  1. 一種記憶體存取方法，用於一記憶體儲存裝置，該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，且該記憶體存取方法包括：從一主機系統接收一寫入指令，其指示儲存一第一資料；根據該寫入指令發送一第一寫入指令序列，其用以將該第一資料儲存至該可複寫式非揮發性記憶體模組；對應於該第一資料之儲存，更新一映射資訊；發送一第二寫入指令序列，其用以將該映射資訊儲存至該可複寫式非揮發性記憶體模組；編碼該映射資訊的一第一部分資訊以產生一輔助資訊，其中該輔助資訊的資料量小於該映射資訊的該第一部分資訊的資料量，且該輔助資訊不儲存至該可複寫式非揮發性記憶體模組中；以及將該映射資訊的一第二部分資訊與該輔助資訊傳送至該主機系統，以提供與該第一資料之儲存相關的資訊。
  2. 如請求項1所述的記憶體存取方法，更包括：從該主機系統接收一讀取指令，其指示讀取該第一資料；根據該讀取指令從該主機系統取得該映射資訊的該第二部分資訊與該輔助資訊；解碼該輔助資訊；以及根據從該主機系統取得的該映射資訊的該第二部分資訊與該 輔助資訊的解碼結果，發送一讀取指令序列，其用以從該可複寫式非揮發性記憶體模組讀取該第一資料。
  3. 如請求項2所述的記憶體存取方法，其中根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊，發送該讀取指令序列的步驟包括：根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊，獲得與所述第一資料之儲存相關的資訊；以及根據該資訊發送該讀取指令序列，其指示從可複寫式非揮發性記憶體模組讀取該第一資料。
  4. 如請求項1所述的記憶體存取方法，其中該寫入指令指示將該第一資料儲存至一第一邏輯位址，該第一寫入指令序列指示將該第一資料儲存至該第一邏輯位址所映射的一第一實體位址，且經更新的該映射資訊反映該第一邏輯位址與該第一實體位址之間的一映射關係。
  5. 如請求項1所述的記憶體存取方法，其中該輔助資訊包括一連續資訊，且該連續資訊反映該映射資訊的該第二部分資訊中的多個連續的邏輯位址所映射的多個實體單元是否連續。
  6. 如請求項1所述的記憶體存取方法，其中該輔助資訊更包括一驗證資訊，且該驗證資訊用以驗證該映射資訊的該第二部分資訊與該輔助資訊。
  7. 如請求項1所述的記憶體存取方法，其中傳送至該主機系統的該輔助資訊，是用以減少在該主機系統與該記憶體儲存裝置之間傳輸的該映射資訊的一總資料量。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以從該主機系統接收一寫入指令，其指示儲存一第一資料，該記憶體控制電路單元更用以根據該寫入指令發送一第一寫入指令序列，其用以將該第一資料儲存至該可複寫式非揮發性記憶體模組，該記憶體控制電路單元更用以對應於該第一資料之儲存，更新一映射資訊，該記憶體控制電路單元更用以發送一第二寫入指令序列，其用以將該映射資訊儲存至該可複寫式非揮發性記憶體模組，該記憶體控制電路單元更用以編碼該映射資訊的一第一部分資訊以產生一輔助資訊，其中該輔助資訊的資料量小於該映射資訊的該第一部分資訊的資料量，且該輔助資訊不儲存至該可複寫式非揮發性記憶體模組中，並且該記憶體控制電路單元更用以將該映射資訊的一第二部分資 訊與該輔助資訊傳送至該主機系統，以提供與該第一資料之儲存相關的資訊。
  9. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：從該主機系統接收一讀取指令，其指示讀取該第一資料；根據該讀取指令從該主機系統取得該映射資訊的該第二部分資訊與該輔助資訊；解碼該輔助資訊；以及根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊的解碼結果，發送一讀取指令序列，其用以從該可複寫式非揮發性記憶體模組讀取該第一資料。
  10. 如請求項9所述的記憶體儲存裝置，其中根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊，發送該讀取指令序列的操作包括：根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊，獲得與所述第一資料之儲存相關的資訊；以及根據該資訊發送該讀取指令序列，其指示從該可複寫式非揮發性記憶體模組讀取該第一資料。
  11. 如請求項8所述的記憶體儲存裝置，其中該寫入指令指示將該第一資料儲存至一第一邏輯位址，該第一寫入指令序列指示將該第一資料儲存至該第一邏輯位址所映射的一第一實 體位址，且經更新的該映射資訊反映該第一邏輯位址與該第一實體位址之間的一映射關係。
  12. 如請求項8所述的記憶體儲存裝置，其中該輔助資訊包括一連續資訊，且該連續資訊反映該映射資訊的該第二部分資訊中的多個連續的邏輯位址所映射的多個實體單元是否連續。
  13. 如請求項8所述的記憶體儲存裝置，其中該輔助資訊更包括一驗證資訊，且該驗證資訊用以驗證該映射資訊的該第二部分資訊與該輔助資訊。
  14. 如請求項8所述的記憶體儲存裝置，其中傳送至該主機系統的該輔助資訊，是用以減少在該主機系統與該記憶體儲存裝置之間傳輸的該映射資訊的一總資料量。
  15. 一種記憶體控制電路單元，用以控制一可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以從該主機系統接收一寫入指令，其指示儲存一第一資料，該記憶體管理電路更用以根據該寫入指令發送一第一寫入指令序列，其用以將該第一資料儲存至該可複寫式非揮發性記憶體 模組，該記憶體管理電路更用以對應於該第一資料之儲存，更新一映射資訊，該記憶體管理電路更用以發送一第二寫入指令序列，其用以將該映射資訊儲存至該可複寫式非揮發性記憶體模組，該記憶體管理電路更用以編碼該映射資訊的一第一部分資訊以產生一輔助資訊，其中該輔助資訊的資料量小於該映射資訊的該第一部分資訊的資料量，且該輔助資訊不儲存至該可複寫式非揮發性記憶體模組中，並且該記憶體管理電路更用以將該映射資訊的一第二部分資訊與該輔助資訊傳送至該主機系統，以提供與該第一資料之儲存相關的資訊。
  16. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以：從該主機系統接收一讀取指令，其指示讀取該第一資料；根據該讀取指令從該主機系統取得該映射資訊的該第二部分資訊與該輔助資訊；解碼該輔助資訊；以及根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊的解碼結果，發送一讀取指令序列，其用以從該可複寫式非揮發性記憶體模組讀取該第一資料。
  17. 如請求項16所述的記憶體控制電路單元，其中根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊，發送該讀取指令序列的操作包括：根據從該主機系統取得的該映射資訊的該第二部分資訊與該輔助資訊，獲得與所述第一資料之儲存相關的資訊；以及根據該資訊發送該讀取指令序列，其指示從該可複寫式非揮發性記憶體模組讀取該第一資料。
  18. 如請求項15所述的記憶體控制電路單元，其中該寫入指令指示將該第一資料儲存至一第一邏輯位址，該第一寫入指令序列指示將該第一資料儲存至該第一邏輯位址所映射的一第一實體位址，且經更新的該映射資訊反映該第一邏輯位址與該第一實體位址之間的一映射關係。
  19. 如請求項15所述的記憶體控制電路單元，其中該輔助資訊包括一連續資訊，且該連續資訊反映該映射資訊的該第二部分資訊中的多個連續的邏輯位址所映射的多個實體單元是否連續。
  20. 如請求項15所述的記憶體控制電路單元，其中該輔助資訊更包括一驗證資訊，且該驗證資訊用以驗證該映射資訊的該第二部分資訊與該輔助資訊。
  21. 如請求項15所述的記憶體控制電路單元，其中傳送至該主機系統的該輔助資訊，是用以減少在該主機系統與該記憶體控制電路單元之間傳輸的該映射資訊的一總資料量。
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