CN113419683B - 存储器存取方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种存储器存取方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机系统接收写入指令，其指示存储第一数据；根据所述写入指令，将所述第一数据存储至可复写式非易失性存储器模块；对应于所述第一数据的存储，更新映射信息；将所述映射信息存储至所述可复写式非易失性存储器模块；根据所述映射信息的第一部分信息产生辅助信息，且所述辅助信息不存储至所述可复写式非易失性存储器模块中；以及将所述映射信息的第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息。藉此，可在不影响存储器存储装置中存储的管理信息的前提下，减少在主机系统与存储器存储装置之间传输的管理信息的数据量。

Description

存储器存取方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种映射信息管理技术，且尤其涉及一种存储器存取方法、存储器存储装置及存储器控制电路单元。
背景技术
笔记本计算机与智能手机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
某些类型的存储器存储装置支持主机存储器缓存(Host Memory Buffering,HMB)技术。在采用主机存储器缓存的架构中，存储器存储装置可利用主机系统的存储器来作为存储器存储装置的缓存器，以提高存储器存储装置的数据存取效率和/或降低存储器存储装置的建置成本。例如，在主机系统存取存储器存储装置的过程中，存储器存储装置所需使用的一些管理信息可以暂存于主机系统的存储器中以供查询，而不须反复从存储器存储装置的可复写式非易失性存储器模块中读取。但是，当需要传输到主机系统的存储器中的管理信息的数据量过多时，主机系统与存储器存储装置之间的频宽也会被大量占用，从而影响主机系统与存储器存储装置之间的数据传输效率。
发明内容
本发明提供一种存储器存取方法、存储器存储装置及存储器控制电路单元，可在不影响存储器存储装置中存储的管理信息的前提下，减少在主机系统与存储器存储装置之间传输的管理信息的数据量。
本发明的范例实施例提供一种存储器存取方法，其用于存储器存储装置。所述存储器存储装置具有可复写式非易失性存储器模块。所述存储器存取方法包括：从主机系统接收写入指令，其指示存储第一数据；根据所述写入指令发送第一写入指令序列，其用以将所述第一数据存储至所述可复写式非易失性存储器模块；对应于所述第一数据的存储，更新映射信息；发送第二写入指令序列，其用以将所述映射信息存储至所述可复写式非易失性存储器模块；根据所述映射信息的第一部分信息产生辅助信息，其中所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量，且所述辅助信息不存储至所述可复写式非易失性存储器模块中；以及将所述映射信息的第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息。
在本发明的一范例实施例中，所述的存储器存取方法还包括：从所述主机系统接收读取指令，其指示读取所述第一数据；根据所述读取指令从所述主机系统取得所述映射信息的所述第二部分信息与所述辅助信息；以及根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列，其用以从所述可复写式非易失性存储器模块读取所述第一数据。
在本发明的一范例实施例中，根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送所述读取指令序列的步骤包括：根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，获得与所述第一数据的存储相关的信息；以及根据所述信息发送所述读取指令序列，其指示从可复写式非易失性存储器模块读取所述第一数据。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以从所述主机系统接收写入指令，其指示存储第一数据。所述存储器控制电路单元还用以根据所述写入指令发送第一写入指令序列，其用以将所述第一数据存储至所述可复写式非易失性存储器模块。所述存储器控制电路单元还用以对应于所述第一数据的存储，更新映射信息。所述存储器控制电路单元还用以发送第二写入指令序列，其用以将所述映射信息存储至所述可复写式非易失性存储器模块。所述存储器控制电路单元还用以根据所述映射信息的第一部分信息产生一辅助信息，其中所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量，且所述辅助信息不存储至所述可复写式非易失性存储器模块中。所述存储器控制电路单元还用以将所述映射信息的第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息。
在本发明的一范例实施例中，所述存储器控制电路单元还用以：从所述主机系统接收读取指令，其指示读取所述第一数据；根据所述读取指令从所述主机系统取得所述映射信息的所述第二部分信息与所述辅助信息；以及根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列，其用以从所述可复写式非易失性存储器模块读取所述第一数据。
本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以从所述主机系统接收写入指令，其指示存储第一数据。所述存储器管理电路还用以根据所述写入指令发送第一写入指令序列，其用以将所述第一数据存储至所述可复写式非易失性存储器模块。所述存储器管理电路还用以对应于所述第一数据的存储，更新映射信息。所述存储器管理电路还用以发送第二写入指令序列，其用以将所述映射信息存储至所述可复写式非易失性存储器模块。所述存储器管理电路还用以根据所述映射信息的第一部分信息产生辅助信息。所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量，且所述辅助信息不存储至所述可复写式非易失性存储器模块中。所述存储器管理电路还用以将所述映射信息的第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息。
在本发明的一范例实施例中，所述存储器管理电路还用以：从所述主机系统接收读取指令，其指示读取所述第一数据；根据所述读取指令从所述主机系统取得所述映射信息的所述第二部分信息与所述辅助信息；以及根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列，其用以从所述可复写式非易失性存储器模块读取所述第一数据。
在本发明的一范例实施例中，根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送所述读取指令序列的操作包括：根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，获得与所述第一数据的存储相关的信息；以及根据所述信息发送所述读取指令序列，其指示从所述可复写式非易失性存储器模块读取所述第一数据。
在本发明的一范例实施例中，所述写入指令指示将所述第一数据存储至第一逻辑地址，所述第一写入指令序列指示将所述第一数据存储至所述第一逻辑地址所映射的第一实体地址，且经更新的所述映射信息反映所述第一逻辑地址与所述第一实体地址之间的映射关系。
在本发明的一范例实施例中，所述辅助信息包括连续信息，且所述连续信息反映所述映射信息的所述第二部分信息中的多个连续的逻辑地址所映射的多个实体单元是否连续。
在本发明的一范例实施例中，所述辅助信息还包括验证信息，且所述验证信息用以验证所述映射信息的所述第二部分信息与所述辅助信息。
在本发明的一范例实施例中，传送至所述主机系统的所述辅助信息，是用以减少在所述主机系统与所述存储器控制电路单元之间传输的所述映射信息的总数据量。
基于上述，在从主机系统接收写入指令后，所述写入指令所指示存储的第一数据可被存储至所述可复写式非易失性存储器模块。对应于所述第一数据的存储，映射信息可被更新并存储至所述可复写式非易失性存储器模块。另一方面，辅助信息可根据所述映射信息的第一部分信息产生，且所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量。特别是，所述辅助信息不被存储至所述可复写式非易失性存储器模块中。尔后，所述映射信息的第二部分信息与所述辅助信息可被传送至所述主机系统，以提供与所述第一数据的存储相关的信息。藉此，可在不影响存储器存储装置中存储的管理信息(即所述映射信息)的前提下，减少在主机系统与存储器存储装置之间传输的管理信息(即所述映射信息)的数据量。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的一范例实施例所示出的主机存储器缓存(Host MemoryBuffering,HMB)架构的示意图；
图8是根据本发明的一范例实施例所示出的根据映射信息产生辅助信息的示意图；
图9是根据本发明的一范例实施例所示出的映射信息与辅助信息的示意图；
图10是根据本发明的一范例实施例所示出的映射信息的第二部分信息与辅助信息的示意图；
图11是根据本发明的一范例实施例所示出的映射信息的第二部分信息与辅助信息的示意图；
图12是根据本发明的一范例实施例所示出的存储器存取方法的流程图；
图13是根据本发明的一范例实施例所示出的存储器存取方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。
图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在一范例实施例中，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMulti Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在一范例实施例中，连接接口单元402是相容于高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准。在一范例实施例中，连接接口单元402亦可以是符合串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准、并行高级技术附件(Parallel AdvancedTechnology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers,IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404连接至连接接口单元402与可复写式非易失性存储器模块406。存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个位元的快闪存储器模块)、二阶存储单元(MultiLevel Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个位元的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位元。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位元。
在一范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位元，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位元(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位元(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以存储使用者数据，而冗余位元区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在一范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。
错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的存储器存储装置10亦称为快闪存储器存储装置，可复写式非易失性存储器模块406亦称为快闪存储器模块，且存储器控制电路单元404亦称为快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406中的实体单元610(0)～610(C)逻辑地分组至存储区601、闲置(spare)区602及系统区603。存储区601中的实体单元610(0)～610(A)存储有数据(例如来自图1的主机系统11的使用者数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)尚未用来存储数据(例如有效数据)。系统区603中的实体单元610(B+1)～610(C)用以存储管理信息(亦称为系统数据)，例如逻辑至实体映射表、坏块管理表、装置型号或其他类型的管理信息。
当欲存储数据时，存储器管理电路502可从闲置区602的实体单元610(A+1)～610(B)中选择至少一实体单元并且将来自主机系统11或来自存储区601中至少一实体单元的数据存储至所选的实体单元中。同时，所选的实体单元可被关联至存储区601。此外，若存储区601中的部分实体单元未存储有效数据(即只有存储无效数据)，则此些实体单元可被重新关联至闲置区602并可被抹除。
存储器管理电路502可配置逻辑单元612(0)～612(D)以映射存储区601中的实体单元610(0)～610(A)。逻辑单元612(0)～612(D)中的每一者可被映射至一或多个实体单元。在一范例实施例中，一个实体单元可以是指一个实体地址。在一范例实施例中，一个实体单元也可以是指一个实体程序化单元、一个实体抹除单元或由多个连续或不连续的实体地址组成。在一范例实施例中，一个逻辑单元是指一个逻辑地址。在一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，须注意的是，在一范例实施例中，存储器管理电路502可不配置映射至系统区603的逻辑单元，以防止存储于系统区603的管理信息被使用者修改。
存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。逻辑至实体映射表是存储于系统区603的实体单元中。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑至实体映射表来执行对于存储器存储装置10的数据存取操作。
图7是根据本发明的一范例实施例所示出的主机存储器缓存(Host MemoryBuffering,HMB)架构的示意图。请参照图7，在一范例实施例中，存储器存储装置10与主机系统11皆支持主机存储器缓存(HMB)技术。在主机存储器缓存架构中，主机系统11可提供其内部的存储器71供外部的存储器存储装置10使用。例如，存储器71可包括易失性存储器(例如SRAM或DRAM)和/或非易失性存储器(例如快闪存储器)。存储器存储装置10可使用主机系统11内部的存储器71来暂存未来可能会使用到的数据，以提高主机系统11对存储器存储装置10的数据存取效率和/或降低存储器存储装置的建置成本。
在一范例实施例中，存储器存储装置10可将映射信息存储于存储器71中。例如，映射信息可包括原先存储于可复写式非易失性存储器模块406中的逻辑至实体映射信息(例如逻辑至实体映射表)。当接收到来自主机系统11的存取指令时，存储器存储装置10可根据此存取指令查询存储器71中的映射信息，以得知要对应此存取指令存取可复写式非易失性存储器模块406中的哪一个实体单元。或者，忆体存储装置10也可根据此存取指令在存储器71中修改映射信息，以反映此存取指令对存储器存储装置10的存取结果。
然而，随着主机系统11所指示存取的数据量越大，存储器存储装置10需预先存入至存储器71中的映射信息的数据量也会越来越大，进而可能导致存储器71的存储空间不敷使用。或者，随着主机系统11与存储器存储装置10之间大量的传输频宽被用于传输所述映射信息，也可能导致主机系统11与存储器存储装置10之间的数据(即使用者数据)的传输效率降低。在一范例实施例中，存储器管理电路502可通过减少在主机系统11与存储器存储装置10之间传输的管理信息(即所述映射信息)的数据量，从而改善上述问题。
在一范例实施例中，存储器管理电路502可从主机系统11接收写入指令。此写入指令指示存储某一数据(亦称为第一数据)。例如，此写入指令可指示将第一数据存储至某一逻辑地址(亦称为第一逻辑地址)。存储器管理电路502可根据此写入指令发送一写入指令序列(亦称为第一写入指令序列)至可复写式非易失性存储器模块406。此第一写入指令序列用以将第一数据存储至可复写式非易失性存储器模块406。例如，第一写入指令序列可指示可复写式非易失性存储器模块406将第一数据存储至第一逻辑地址所映射的实体地址(亦称为第一实体地址)。第一逻辑地址可包括一或多个连续或不连续的逻辑地址。对应于第一数据的存储，存储器管理电路502可更新映射信息。例如，经更新的映射信息可反映第一逻辑地址与第一实体地址之间的映射关系。在一范例实施例中，存储器管理电路502可于存储器71中更新(即修改)所述映射信息，以反映第一逻辑地址与第一实体地址之间的映射关系。或者，在一范例实施例中，存储器管理电路502可于图5的缓冲存储器510中更新(即修改)所述映射信息。
在一范例实施例中，存储器管理电路502可发送另一写入指令序列(亦称为第二写入指令序列)至可复写式非易失性存储器模块406。第二写入指令序列用以将所述映射信息存储至可复写式非易失性存储器模块406。例如，此第二写入指令序列可指示可复写式非易失性存储器模块406将所述经更新的映射信息存储至图6的系统区603中的一或多个实体单元中。藉此，存储至可复写式非易失性存储器模块406中的经更新的映射信息可反映所述写入指令所指示的第一数据的存储结果，例如，反映第一逻辑地址与第一实体地址之间的映射关系。
在一范例实施例中，存储器管理电路502可根据所述映射信息(即经更新的映射信息)的一部分信息(亦称为映射信息的第一部分信息)产生辅助信息。此辅助信息的数据量可小于所述映射信息的所述第一部分信息的数据量。特别是，此辅助信息可不存储至可复写式非易失性存储器模块中。然后，存储器管理电路502可将所述映射信息的另一部分信息(亦称为映射信息的第二部分信息)与所述辅助信息传送至主机系统11，以提供与所述第一数据的存储相关的信息。尔后，当需要从存储器存储装置10中读取第一数据时，存储器管理电路502可根据存储器71中的所述辅助信息与所述映射信息的第二部分信息来获得与所述第一数据的存储相关的信息(例如当前用以存储第一数据的第一实体地址的信息)。然后，存储器管理电路502可根据此信息来存取可复写式非易失性存储器模块，以读取所述第一数据。
在一范例实施例中，相较于直接将完整的映射信息(包含所述映射信息的第一部分信息与第二部分信息)传送至主机系统11，将所述映射信息的第二部分信息与所述辅助信息传送至主机系统11，可有效减少传输至主机系统11的存储器71进行存储的映射信息的总数据量，和/或减少所传输的映射信息对存储器存储装置10与主机系统11之间的传输频宽的占用。
在一范例实施例中，存储器存储装置10包括编码电路72。编码电路72可用以对所述映射信息的第一部分信息进行编码，以产生所述辅助信息。例如，编码电路72可包含于图5的错误检查与校正电路508中。此外，编码电路72也可用以对所述辅助信息进行解码，以获得(即还原)所述映射信息的所述第一部分信息。
图8是根据本发明的一范例实施例所示出的根据映射信息产生辅助信息的示意图。请参照图7与图8，在一范例实施例中，映射信息81包括映射信息811与812。映射信息811可视为映射信息81的第一部分信息。映射信息812可视为映射信息81的第二部分信息。映射信息811可被编码电路72编码以产生辅助信息82。需注意的是，辅助信息82的数据量会小于映射信息811的数据量。
在一范例实施例中，辅助信息82可连同映射信息812被传送至主机系统11并存储于存储器71中，以提供与第一数据的存储有关的信息。但是，在可复写式非易失性存储器模块406中，映射信息81仍然是以其原始的形式(即包括映射信息811与812)进行存储。相较于将辅助信息82搭配映射信息812存储于可复写式非易失性存储器模块406中，将映射信息81以其原始的形式(即包括映射信息811与812)进行存储，可使存储器管理电路502采用原始的管理机制来存取可复写式非易失性存储器模块406中的映射信息81，以提高系统稳定性。另一方面，将辅助信息82连同映射信息812传送至主机系统11进行存储，则可有效减少在主机系统11与存储器存储装置10之间传输的管理数据的总数据量，进而减少管理数据的传输对整体传输频宽的影响。
在一范例实施例中，在存储第一数据之后，存储器管理电路502可从主机系统11接收读取指令。此读取指令可指示读取所述第一数据。例如，此读取指令可指示读取属于第一逻辑地址的第一数据。存储器管理电路502可根据此读取指令从主机系统11取得所述映射信息的所述第二部分信息与所述辅助信息。例如，存储器管理电路502可通过存储器存储装置10与主机系统11之间的连线从存储器71中读取所述映射信息的所述第二部分信息与所述辅助信息。存储器管理电路502可根据从主机系统11(即存储器71)取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列至可复写式非易失性存储器模块406。此读取指令序列用以从可复写式非易失性存储器模块406读取所述第一数据。
在一范例实施例中，存储器管理电路502可根据从主机系统11(即存储器71)取得的所述映射信息的所述第二部分信息与所述辅助信息，获得与所述第一数据的存储相关的信息，例如可复写式非易失性存储器模块406中用以存储所述第一数据的第一实体地址的信息。存储器管理电路502可根据此信息发送所述读取指令序列，其指示从可复写式非易失性存储器模块406读取所述第一数据。例如，存储器管理电路502可根据此信息发送所述读取指令序列，以指示可复写式非易失性存储器模块406从第一实体地址读取所述第一数据。
以图7为例，在从存储器71读取所述映射信息的所述第二部分信息与所述辅助信息后，存储器管理电路502可指示编码电路72对所述辅助信息(与所述映射信息的所述第二部分信息)进行解码并输出解码结果。根据解码结果，存储器管理电路502可获得第一数据在可复写式非易失性存储器模块406中的实体存储地址(例如第一实体地址)。然后，存储器管理电路502可根据第一数据在可复写式非易失性存储器模块406中的实体存储地址(例如第一实体地址)发送所述读取指令序列，以指示可复写式非易失性存储器模块406从第一实体地址读取所述第一数据。
在一范例实施例中，所述辅助信息包括连续信息。此连续信息可反映所述映射信息的所述第二部分信息中的多个连续的逻辑地址所映射的多个实体单元是否连续。此些逻辑地址包括第一数据所属的第一逻辑地址。
图9是根据本发明的一范例实施例所示出的映射信息与辅助信息的示意图。请参照图9，在一范例实施例中，映射信息81反映逻辑地址与逻辑地址之间的映射关系。例如，映射信息81记载，逻辑地址0～7分别映射至实体地址300～302、420及600～603。根据映射信息81中的部分信息(例如第一部分信息)，辅助信息82可被产生。逻辑地址0～7包含第一数据所属的第一逻辑地址。第一数据中的至少部分数据存储于实体地址300～302、420及600～603。
在图9的范例实施例中，辅助信息82可包括由2个字节成的连续信息。在辅助信息82中，所述连续信息反映逻辑地址0～2所映射的3个实体地址是连续的且逻辑地址4～7所映射的4个实体地址是连续的。此外，根据映射信息81可获得，逻辑地址0～2所映射的3个连续的实体地址中，起始实体地址是300，以及逻辑地址4～7所映射的4个连续的实体地址中，起始实体地址是600。
图10是根据本发明的一范例实施例所示出的映射信息的第二部分信息与辅助信息的示意图。请参照图10，在一范例实施例中，映射信息812(即映射信息81的第二部分信息)可连同辅助信息82传送至主机系统11进行存储，以供后续读取所述第一数据时使用。例如，映射信息812可反映逻辑地址0所映射的实体地址300、逻辑地址3所映射的实体地址420及逻辑地址4所映射的实体地址600。映射信息812可不包含(即省略)原始的映射信息81中的至少部分信息(例如与逻辑地址1、2及5～7有关的映射信息)。
在图10的一范例实施例中，存储器管理电路502可根据指示读取第一数据的读取指令，查询存储于图7的存储器71中的映射信息812与辅助信息82。根据映射信息812，存储器管理电路502可获得逻辑地址0所映射的实体地址300、逻辑地址3所映射的实体地址420及逻辑地址4所映射的实体地址600。此外，根据辅助信息82，存储器管理电路502可获得逻辑地址0～2所映射的3个实体地址是连续的且逻辑地址4～7所映射的4个实体地址是连续的。因此，根据映射信息812与辅助信息82，存储器管理电路502可获得逻辑地址0～7是分别映射至实体地址300～302、420及600～603。尔后，存储器管理电路502可根据此映射信息发送所述读取指令序列，以指示从实体地址300～302、420及600～603读取所述第一数据。
图11是根据本发明的一范例实施例所示出的映射信息的第二部分信息与辅助信息的示意图。请参照图11，在一范例实施例中，映射信息812(即映射信息81的第二部分信息)同样可连同辅助信息82传送至主机系统11进行存储，以供后续读取所述第一数据时使用。
需注意的是，在图11的范例实施例中，映射信息812中可不带有与逻辑地址0～7所映射的实体地址有关的信息。与逻辑地址0～7所映射的实体地址有关的信息是通过对原始的映射信息81进行编码而由辅助信息82携带。例如，辅助信息82中除了包含相同或相似于图10的连续信息外，还带有通过编码产生的地址信息。例如，在对应于逻辑地址0～2的辅助信息“10.X”、“01.X”及“00.X”中，“10”、“01”及“00”为连续信息，其反映逻辑地址0～2所映射的3个实体地址是连续的，而“.X”为通过对实体地址300进行编码而产生的地址信息。例如，在对应于逻辑地址3的辅助信息“00.Y”中，“00”为连续信息，其反映逻辑地址3所映射的实体地址是非连续的，而“.Y”为通过对实体地址400进行编码而产生的地址信息。又例如，在对应于逻辑地址4～7的辅助信息“11.Z”、“10.Z”、“01.Z”及“00.Z”中，“11”、“10”、“01”及“00”为连续信息，其反映逻辑地址4～7所映射的4个实体地址是连续的，而“.Z”为通过对实体地址600进行编码而产生的地址信息。
在图11的一范例实施例中，存储器管理电路502可根据指示读取第一数据的读取指令，查询存储于图7的存储器71中的映射信息812与辅助信息82。在对辅助信息82进行解码后，存储器管理电路502可获得逻辑地址0～7所映射的实体地址300～302、420及600～603。尔后，存储器管理电路502可根据此映射信息发送所述读取指令序列，以指示从实体地址300～302、420及600～603读取所述第一数据。
在一范例实施例中，所述辅助信息还可包括验证信息。此验证信息可用以验证所述映射信息的所述第二部分信息与所述辅助信息。例如，所述验证信息可包括验证码。此验证码可在图8产生所述辅助信息的操作中一并产生。例如，所述验证信息可包括循环冗余检查(Cyclic Redundancy Check,CRC)码或类似的验证码(或检查码)。所述验证信息可连同所述映射信息的所述第二部分信息与所述辅助信息一并存储至图7的主机系统11的存储器71中。当需要从存储器71中读取所述映射信息的所述第二部分信息与所述辅助信息时，所述验证信息可一并从存储器71中读取。所读取的验证信息可用以解码所述映射信息的所述第二部分信息和/或所述辅助信息，以验证所述第二部分信息和/或所述辅助信息的正确性，和/或更正所述映射信息的所述第二部分信息和/或所述辅助信息中的错误。
需注意的是，在前述范例实施例中，第一数据所属的逻辑地址、逻辑地址所映射的实体地址、映射信息的记载内容及辅助信息的记载内容皆为范例，而非用以限制本发明。在其余范例实施例中，第一数据所属的逻辑地址、逻辑地址所映射的实体地址、映射信息的记载内容及辅助信息的记载内容皆可根据实务需求加以调整，本发明不加以限制。
图12是根据本发明的一范例实施例所示出的存储器存取方法的流程图。请参照图12，在步骤S1201中，从主机系统接收写入指令，其中所述写入指令指示存储第一数据。在步骤S1202中，根据所述写入指令发送第一写入指令序列，其用以将所述第一数据存储至所述可复写式非易失性存储器模块。在步骤S1203中，对应于所述第一数据的存储，更新映射信息。在步骤S1204中，发送第二写入指令序列，其用以将所述映射信息存储至所述可复写式非易失性存储器模块。在步骤S1205中，根据所述映射信息的第一部分信息产生辅助信息，其中所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量，且所述辅助信息不存储至所述可复写式非易失性存储器模块中。在步骤S1206中，将所述映射信息的第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息。
图13是根据本发明的一范例实施例所示出的存储器存取方法的流程图。请参照图13，在步骤S1301中，从主机系统接收读取指令，其中所述读取指令指示读取第一数据。在步骤S1302中，根据所述读取指令从所述主机系统取得所述映射信息的所述第二部分信息与所述辅助信息。在步骤S1303中，根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列。此读取指令序列用以从可复写式非易失性存储器模块读取所述第一数据。
然而，图12与图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12与图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12与图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明所提出的范例实施例可在不影响存储器存储装置中存储的管理信息(即所述映射信息)的前提下，减少在主机系统与存储器存储装置之间传输的管理信息(即所述映射信息)的数据量。藉此，可避免因过多的管理信息在主机系统与存储器存储装置之间传输，而导致主机系统与存储器存储装置之间的数据传输效率被影响。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种存储器存取方法，其特征在于，用于存储器存储装置，所述存储器存储装置具有可复写式非易失性存储器模块，且所述存储器存取方法包括：
从主机系统接收写入指令，其指示存储第一数据；
根据所述写入指令发送第一写入指令序列，其用以将所述第一数据存储至所述可复写式非易失性存储器模块；
对应于所述第一数据的存储，更新映射信息；
发送第二写入指令序列，其用以将所述映射信息存储至所述可复写式非易失性存储器模块；
编码所述映射信息的第一部分信息以产生辅助信息，其中所述辅助信息用以搭配所述映射信息的第二部分信息以反映与所述第一数据有关的逻辑位址与实体位址的关系，所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量，且所述辅助信息不存储至所述可复写式非易失性存储器模块中；
将所述映射信息的所述第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息；以及
将所述映射信息的所述第一部分信息与所述第二部分信息存储至所述可复写式非易失性存储器模块中。
2.根据权利要求1所述的存储器存取方法，还包括：
从所述主机系统接收读取指令，其指示读取所述第一数据；
根据所述读取指令从所述主机系统取得所述映射信息的所述第二部分信息与所述辅助信息；以及
根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列，其用以从所述可复写式非易失性存储器模块读取所述第一数据。
3.根据权利要求2所述的存储器存取方法，其中根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送所述读取指令序列的步骤包括：
根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，获得与所述第一数据的存储相关的信息；以及
根据所述信息发送所述读取指令序列，其指示从可复写式非易失性存储器模块读取所述第一数据。
4.根据权利要求1所述的存储器存取方法，其中所述写入指令指示将所述第一数据存储至第一逻辑地址，所述第一写入指令序列指示将所述第一数据存储至所述第一逻辑地址所映射的第一实体地址，且经更新的所述映射信息反映所述第一逻辑地址与所述第一实体地址之间的映射关系。
5.根据权利要求1所述的存储器存取方法，其中所述辅助信息包括连续信息，且所述连续信息反映所述映射信息的所述第二部分信息中的多个连续的逻辑地址所映射的多个实体单元是否连续。
6.根据权利要求1所述的存储器存取方法，其中所述辅助信息还包括验证信息，且所述验证信息用以验证所述映射信息的所述第二部分信息与所述辅助信息。
7.根据权利要求1所述的存储器存取方法，其中传送至所述主机系统的所述辅助信息，是用以减少在所述主机系统与所述存储器存储装置之间传输的所述映射信息的总数据量。
8.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以从所述主机系统接收写入指令，其指示存储第一数据，
所述存储器控制电路单元还用以根据所述写入指令发送第一写入指令序列，其用以将所述第一数据存储至所述可复写式非易失性存储器模块，
所述存储器控制电路单元还用以对应于所述第一数据的存储，更新映射信息，
所述存储器控制电路单元还用以发送第二写入指令序列，其用以将所述映射信息存储至所述可复写式非易失性存储器模块，
所述存储器控制电路单元还用以编码所述映射信息的第一部分信息以产生辅助信息，其中所述辅助信息用以搭配所述映射信息的第二部分信息以反映与所述第一数据有关的逻辑位址与实体位址的关系，所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量，且所述辅助信息不存储至所述可复写式非易失性存储器模块中，并且
所述存储器控制电路单元还用以将所述映射信息的所述第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息，并将所述映射信息的所述第一部分信息与所述第二部分信息存储至所述可复写式非易失性存储器模块中。
9.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：
从所述主机系统接收读取指令，其指示读取所述第一数据；
根据所述读取指令从所述主机系统取得所述映射信息的所述第二部分信息与所述辅助信息；以及
根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列，其用以从所述可复写式非易失性存储器模块读取所述第一数据。
10.根据权利要求9所述的存储器存储装置，其中根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送所述读取指令序列的操作包括：
根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，获得与所述第一数据的存储相关的信息；以及
根据所述信息发送所述读取指令序列，其指示从所述可复写式非易失性存储器模块读取所述第一数据。
11.根据权利要求8所述的存储器存储装置，其中所述写入指令指示将所述第一数据存储至第一逻辑地址，所述第一写入指令序列指示将所述第一数据存储至所述第一逻辑地址所映射的第一实体地址，且经更新的所述映射信息反映所述第一逻辑地址与所述第一实体地址之间的映射关系。
12.根据权利要求8所述的存储器存储装置，其中所述辅助信息包括连续信息，且所述连续信息反映所述映射信息的所述第二部分信息中的多个连续的逻辑地址所映射的多个实体单元是否连续。
13.根据权利要求8所述的存储器存储装置，其中所述辅助信息还包括验证信息，且所述验证信息用以验证所述映射信息的所述第二部分信息与所述辅助信息。
14.根据权利要求8所述的存储器存储装置，其中传送至所述主机系统的所述辅助信息，是用以减少在所述主机系统与所述存储器存储装置之间传输的所述映射信息的总数据量。
15.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以从所述主机系统接收写入指令，其指示存储第一数据，
所述存储器管理电路还用以根据所述写入指令发送第一写入指令序列，其用以将所述第一数据存储至所述可复写式非易失性存储器模块，
所述存储器管理电路还用以对应于所述第一数据的存储，更新映射信息，
所述存储器管理电路还用以发送第二写入指令序列，其用以将所述映射信息存储至所述可复写式非易失性存储器模块，
所述存储器管理电路还用以编码所述映射信息的第一部分信息以产生辅助信息，其中所述辅助信息用以搭配所述映射信息的第二部分信息以反映与所述第一数据有关的逻辑位址与实体位址的关系，所述辅助信息的数据量小于所述映射信息的所述第一部分信息的数据量，且所述辅助信息不存储至所述可复写式非易失性存储器模块中，并且
所述存储器管理电路还用以将所述映射信息的所述第二部分信息与所述辅助信息传送至所述主机系统，以提供与所述第一数据的存储相关的信息，并将所述映射信息的所述第一部分信息与所述第二部分信息存储至所述可复写式非易失性存储器模块中。
16.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以：
从所述主机系统接收读取指令，其指示读取所述第一数据；
根据所述读取指令从所述主机系统取得所述映射信息的所述第二部分信息与所述辅助信息；以及
根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送读取指令序列，其用以从所述可复写式非易失性存储器模块读取所述第一数据。
17.根据权利要求16所述的存储器控制电路单元，其中根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，发送所述读取指令序列的操作包括：
根据从所述主机系统取得的所述映射信息的所述第二部分信息与所述辅助信息，获得与所述第一数据的存储相关的信息；以及
根据所述信息发送所述读取指令序列，其指示从所述可复写式非易失性存储器模块读取所述第一数据。
18.根据权利要求15所述的存储器控制电路单元，其中所述写入指令指示将所述第一数据存储至第一逻辑地址，所述第一写入指令序列指示将所述第一数据存储至所述第一逻辑地址所映射的第一实体地址，且经更新的所述映射信息反映所述第一逻辑地址与所述第一实体地址之间的映射关系。
19.根据权利要求15所述的存储器控制电路单元，其中所述辅助信息包括连续信息，且所述连续信息反映所述映射信息的所述第二部分信息中的多个连续的逻辑地址所映射的多个实体单元是否连续。
20.根据权利要求15所述的存储器控制电路单元，其中所述辅助信息还包括验证信息，且所述验证信息用以验证所述映射信息的所述第二部分信息与所述辅助信息。
21.根据权利要求15所述的存储器控制电路单元，其中传送至所述主机系统的所述辅助信息，是用以减少在所述主机系统与所述存储器控制电路单元之间传输的所述映射信息的总数据量。
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