CN116959531A - 读取电压调整方法、存储装置及存储器控制电路单元 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 230000005055 memory storage Effects 0.000 claims abstract description 49
- 230000004044 response Effects 0.000 claims description 9
- 238000012937 correction Methods 0.000 abstract description 19
- 230000000875 corresponding effect Effects 0.000 description 71
- 238000010586 diagram Methods 0.000 description 20
- 238000012546 transfer Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000013507 mapping Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012005 ligant binding assay Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
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Abstract
本发明提供一种读取电压调整方法、存储器存储装置及存储器控制电路单元。所述方法包括：发送写入指令序列，其指示程序化可复写式非易失性存储器模块中的多个第一存储单元；发送第一读取指令序列，其指示使用第一读取电压电平读取经程序化的第一存储单元，以获得第一计数信息；取得对应于第一读取电压电平的第一补偿信息，其反映将第一存储单元平均程序化至多个状态的误差；以及根据第一计数信息、第一补偿信息及对应于第一读取电压电平的预设计数信息，调整第一读取电压电平。由此，可提高读取电压电平的校正效率。
Description
技术领域
本发明涉及一种存储器控制技术，尤其涉及一种读取电压调整方法、存储器存储装置及存储器控制电路单元。
背景技术
智能手机与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。
在一个存储单元可以存储多个比特的存储器存储装置中，多个预设的读取电压电平会被用来读取属于不同状态(state)的存储单元所存储的数据。但是，在存储器存储装置使用一段时间后，随着存储单元的磨损，这些预设的读取电压电平相对于存储单元的临界电压分布可能会发生严重偏移，甚至偏移到会被误判为是用来读取相邻状态的读取电压电平。此时，使用传统的读取电压调整机制可能无法正确地校正读取电压电平，进而导致存储器存储装置的使用寿命缩短。
发明内容
本发明提供一种读取电压调整方法、存储器存储装置及存储器控制电路单元，可提高读取电压电平的校正效率。
本发明的范例实施例提供一种读取电压调整方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述读取电压调整方法包括：发送写入指令序列，其中所述写入指令序列指示程序化所述多个存储单元中的多个第一存储单元；发送第一读取指令序列，其中所述第一读取指令序列指示使用第一读取电压电平读取经程序化的所述多个第一存储单元，以获得第一计数信息；取得对应于所述第一读取电压电平的第一补偿信息，且所述第一补偿信息反映将所述多个第一存储单元平均程序化至多个状态的误差；以及根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的预设计数信息，调整所述第一读取电压电平。
在本发明的范例实施例中，所述第一计数信息反映经程序化的所述多个第一存储单元中可被所述第一读取电压电平导通的存储单元的总数。
在本发明的范例实施例中，所述预设计数信息反映经程序化的所述多个第一存储单元中属于至少一预设状态的存储单元的预设数目。
在本发明的范例实施例中，所述第一补偿信息反映经程序化的所述多个第一存储单元中属于所述至少一预设状态的所述存储单元的所述预设数目与一实际数目之间的差值。
在本发明的范例实施例中，所述的读取电压调整方法还包括：对所述多个第一存储单元的临界电压分布进行扫描，以获得所述第一补偿信息。
在本发明的范例实施例中，根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的所述预设计数信息，调整所述第一读取电压电平的步骤包括：根据所述第一补偿信息修正所述预设计数信息；获得所述第一计数信息与修正后的所述预设计数信息之间的差值；以及根据所述差值调整所述第一读取电压电平。
在本发明的范例实施例中，所述的读取电压调整方法还包括：将所述第一补偿信息记录于一管理表格；以及响应于所述多个第一存储单元的程序化，更新所述第一补偿信息。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：发送写入指令序列，其中所述写入指令序列指示程序化所述多个存储单元中的多个第一存储单元；发送第一读取指令序列，其中所述第一读取指令序列指示使用第一读取电压电平读取经程序化的所述多个第一存储单元，以获得第一计数信息；取得对应于所述第一读取电压电平的第一补偿信息，且所述第一补偿信息反映将所述多个第一存储单元平均程序化至多个状态的误差；以及根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的预设计数信息，调整所述第一读取电压电平。
在本发明的范例实施例中，所述存储器控制电路单元更用以：对所述多个第一存储单元的临界电压分布进行扫描，以获得所述第一补偿信息。
在本发明的范例实施例中，所述存储器控制电路单元根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的所述预设计数信息，调整所述第一读取电压电平的操作包括：根据所述第一补偿信息修正所述预设计数信息；获得所述第一计数信息与修正后的所述预设计数信息之间的差值；以及根据所述差值调整所述第一读取电压电平。
在本发明的范例实施例中，所述存储器控制电路单元更用以：将所述第一补偿信息记录于一管理表格；以及响应于所述多个第一存储单元的程序化，更新所述第一补偿信息。
本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：发送写入指令序列，其中所述写入指令序列指示程序化所述多个存储单元中的多个第一存储单元；发送第一读取指令序列，其中所述第一读取指令序列指示使用第一读取电压电平读取经程序化的所述多个第一存储单元，以获得第一计数信息；取得对应于所述第一读取电压电平的第一补偿信息，且所述第一补偿信息反映将所述多个第一存储单元平均程序化至多个状态的误差；以及根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的预设计数信息，调整所述第一读取电压电平。
在本发明的范例实施例中，所述存储器管理电路更用以：对所述多个第一存储单元的临界电压分布进行扫描，以获得所述第一补偿信息。
在本发明的范例实施例中，所述存储器管理电路根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的所述预设计数信息，调整所述第一读取电压电平的操作包括：根据所述第一补偿信息修正所述预设计数信息；获得所述第一计数信息与修正后的所述预设计数信息之间的差值；以及根据所述差值调整所述第一读取电压电平。
在本发明的范例实施例中，所述存储器管理电路更用以：将所述第一补偿信息记录于一管理表格；以及响应于所述多个第一存储单元的程序化，更新所述第一补偿信息。
基于上述，在程序化可复写式非易失性存储器模块中的多个第一存储单元后，经程序化的第一存储单元可使用第一读取电压电平来读取，以获得第一计数信息。同时，对应于第一读取电压电平的第一补偿信息可被取得。特别是，所述补偿信息可反映将第一存储单元平均程序化至多个状态的误差。尔后，第一读取电压电平可根据第一计数信息、第一补偿信息及对应于第一读取电压电平的预设计数信息而被调整。由此，可提高读取电压电平的校正效率。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图；
图8是根据本发明的范例实施例所示出的校正读取电压的示意图；
图9是根据本发明的范例实施例所示出的不同读取电压电平所对应的预设计数信息与补偿信息的示意图；
图10是根据本发明的范例实施例所示出的记录不同字线所对应的补偿信息的示意图；
图11是根据本发明的范例实施例所示出的读取电压调整方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。
请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。
请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。
连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41也可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、通用串行总线(UniversalSerial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。
在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。
请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。
在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令也可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令也可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。
主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52也可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。
错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code,EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器55是连接至存储器管理电路51并且用以暂存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。
请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。每一个实体单元可包括一或多个实体程序化单元。
存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据和/或无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602也称为闲置池(free pool)。
存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。
须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。
存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(也称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。
在以下范例实施例中，是以TLC NAND型快闪存储器模块作为可复写式非易失性存储器模块43的类型进行说明。然而，在另一范例实施例中，相同或相似的操作也可以应用于QLC NAND型或其他类型的快闪存储器模块。
在一范例实施例中，在将某一数据(也称为原始数据)存储至可复写式非易失性存储器模块43中的一或多个实体单元(也称为第一实体单元)之前，存储器管理电路51会对原始数据执行一个随机化操作，以将原始数据随机化为另一数据(也称为第一数据)。例如，经过随机化操作后，第一数据中的比特“0”与“1”的数目可能会趋于一致(即相等或接近)。
在一范例实施例中，存储器管理电路51会发送写入指令序列至可复写式非易失性存储器模块43，以指示可复写式非易失性存储器模块43将经随机化的原始数据(即第一数据)程序化至第一实体单元中的多个存储单元(也称为第一存储单元)。由此，经程序化的第一存储单元可能会被尝试平均地程序化为存储比特“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。
在一范例实施例中，原始数据是来自于主机系统11且带有欲存储至存储器存储装置10的数据。此原始数据可经过随机化再进行存储。在一范例实施例中，原始数据的比特数与第一数据的比特数相同。
图7是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图。需注意的是，图7表示，在根据第一数据程序化可复写式非易失性存储器模块43中的第一存储单元之后，经程序化的第一存储单元的临界电压分布。在图7中，横轴代表存储单元的临界电压，而纵轴代表存储单元个数。
请参照图7，经程序化的第一存储单元可具有8个状态700～707。属于状态700的存储单元可用以存储比特“111”。属于状态701的存储单元可用以存储比特“110”。属于状态702的存储单元可用以存储比特“100”。属于状态703的存储单元可用以存储比特“101”。属于状态704的存储单元可用以存储比特“001”。属于状态705的存储单元可用以存储比特“000”。属于状态706的存储单元可用以存储比特“010”。属于状态707的存储单元可用以存储比特“011”。换言之，状态700～707分别对应于预设比特值“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。然而，在另一范例实施例中，状态700～707的数目可以被调整，且每一个状态所对应的预设比特值也可以被调整。
在一范例实施例中，是假设经程序化的多个第一存储单元可平均地分散至状态700～707。也即，若第一存储单元的总数为N，且状态700～707的总数为M(即8)，则属于状态700～707中每一个状态的存储单元的总数预设皆为N/M(即N/8)。
当欲读取数据时，读取电压电平RV(1)～RV(7)可被施加至第一存储单元，以读取至少部分的第一存储单元所存储的数据。换言之，通过依序施加读取电压电平RV(1)～RV(7)至第一存储单元，第一存储单元中的某一个存储单元可以被决定为是属于状态700～707的其中之一，进而获得此存储单元所存储的数据。例如，在依序施加读取电压电平RV(1)～RV(7)至第一存储单元后，若某一个存储单元可被读取电压电平RV(5)导通但不能被读取电压电平RV(4)导通，表示此存储单元的临界电压介于读取电压电平RV(4)与RV(5)之间。因此，可判定此存储单元是属于状态704且用以存储比特“001”。
然而，随着第一存储单元的使用时间增加和/或操作环境改变，第一存储单元可能会发生性能衰退(degradation)。在发生性能衰退后，状态700～707可能会逐渐相互靠近甚至相互重叠。此外，状态700～707也可能变得更平坦。例如，状态710～717可用来表示性能衰退后的第一存储单元的临界电压分布。
在发生性能衰退后，读取电压电平RV(1)～RV(7)相对于状态710～717发生严重地偏移，如图7所示。若持续使用未经校正的读取电压电平RV(1)～RV(7)来读取此些第一存储单元，许多存储单元的状态会被误判，进而导致从第一存储单元中读取的数据存在许多错误。若读取的数据中包含太多错误，则此数据可能无法成功地被解码并输出。
此外，由于第一存储单元所具有的状态的数目较多，导致每一个状态彼此距离很近且占用的电压范围较窄，从而可能提高读取电压电平的校正难度。在某些情况下，甚至可能在执行读取电压电平校正后，使经校正的读取电压电平更加远离正确的电压位置。以图7的读取电压电平RV(6)为例，读取电压电平RV(6)原先位于状态705与706之间的电压位置，在发生存储单元的性能衰退后，读取电压电平RV(6)更靠近状态717。因此，若使用通用的读取电压校正机制，有可能会将读取电压电平RV(6)错误地校正至状态716与717之间的电压位置。由此，经校正的读取电压电平RV(6)可能会更加远离正确的电压位置(即状态715与716之间的电压位置)。尔后，若使用经校正的读取电压电平RV(6)来从第一存储单元中读取数据，则所读取到的错误比特的数量可能更多。
在一范例实施例中，存储器管理电路51可基于多种电压调整模式来对读取电压电平RV(1)～RV(7)的至少其中之一进行校正。例如，所述多种电压调整模式可包括第一电压调整模式与第二电压调整模式，以下逐一进行说明。
第一电压调整模式
在第一电压调整模式中，存储器管理电路51可发送一或多个读取指令序列(也称为第一读取指令序列)至可复写式非易失性存储器模块43。第一读取指令序列可用以指示可复写式非易失性存储器模块43使用某一读取电压电平(也称为第一读取电压电平)来读取经程序化的第一存储单元，以获得计数信息(也称为第一计数信息)。然后，存储器管理电路51可根据第一计数信息与对应于第一读取电压电平的预设计数信息，来调整第一读取电压电平。
在一范例实施例中，对应于第一读取电压电平的第一计数信息可反映经程序化的第一存储单元中可被第一读取电压电平导通的至少一存储单元的总数。例如，若第一存储单元中的某一个存储单元的临界电压小于第一读取电压电平，则此存储单元应可被第一读取电压电平导通。反之，若第一存储单元中的某一个存储单元的临界电压不小于第一读取电压电平，则此存储单元可不被第一读取电压电平导通。或者，从另一角度而言，对应于第一读取电压电平的第一计数信息可反映出，经程序化的第一存储单元中，临界电压小于(或不大于)第一读取电压电平的存储单元的总数。
在一范例实施例中，在使用第一读取电压电平读取经程序化的第一存储单元后，可复写式非易失性存储器模块43可将对应于第一读取电压电平的读取结果回报给存储器管理电路51。根据此读取结果，存储器管理电路51可获得对应于第一读取电压电平的第一计数信息。例如，所述读取结果可带有可反映第一存储单元中的各个存储单元是否被第一读取电压电平导通的信息。根据此信息，存储器管理电路51可获得所述第一计数信息。
图8是根据本发明的一范例实施例所示出的校正读取电压电平的示意图。
请参照图8，假设第一读取电压电平为读取电压电平RV(7)。在发送第一读取指令序列以指示可复写式非易失性存储器模块43使用读取电压电平RV(7)来读取第一存储单元后，对应于读取电压电平RV(7)的第一计数信息可被获得。例如，对应于读取电压电平RV(7)的第一计数信息可反映出，经程序化的第一存储单元中，临界电压小于读取电压电平RV(7)的至少一存储单元的总数，和/或经程序化的第一存储单元中，可被读取电压电平RV(7)导通的存储单元的总数。以图8为例，对应于读取电压电平RV(7)的第一计数信息可反映出，以斜线标示的区域所涵盖的存储单元的总数。例如，假设第一存储单元中有1000个存储单元可以被读取电压电平RV(7)导通，则第一计数信息可包括数值1000。
在一范例实施例中，对应于第一读取电压电平的预设计数信息可反映出，经程序化的第一存储单元中，属于至少一预设状态的存储单元的预设数目(也称为理想数目)。例如，此预设数目可正相关于第一存储单元的总数，且此预设数目可负相关于第一存储单元所属的多个状态的总数。
图9是根据本发明的一范例实施例所示出的不同读取电压电平所对应的预设计数信息与补偿信息的示意图。
请参照图7与图9，管理表格901可记载读取电压电平RV(1)～RV(7)所分别对应的预设计数信息，且读取电压电平RV(1)～RV(7)可分别对应于索引值1～7。在管理表格901中，N表示第一存储单元的总数，而M表示状态700～707(或者状态710～717)的总数(即8)。例如，假设第一读取电压电平为读取电压电平RV(i)，则对应于读取电压电平RV(i)的预设计数信息可为i×(N/8)。
在一范例实施例中，存储器管理电路51可根据以下方程式(1)来获得对应于读取电压电平RV(i)的预设计数信息：
C＝i×(N/M) (1)
在方程式(1)中，参数C表示对应于读取电压电平RV(i)的预设计数信息，参数i表示对应于读取电压电平RV(i)的索引值，参数N表示第一存储单元的总数，且参数M表示第一存储单元所属的多个状态的总数。存储器管理电路51可根据方程式(1)来建立管理表格901。
在一范例实施例中，对应于第一读取电压电平的第一计数信息与对应于第一读取电压电平的预设计数信息之间的差值，可反映出第一存储单元的临界电压分布相对于第一读取电压电平的偏移程度。例如，此差值可正相关于第一存储单元的临界电压分布相对于第一读取电压电平的偏移程度。也即，若此差值越大，表示第一存储单元的临界电压分布的偏移程度越大。此外，此差值的正负值，可反映在校正第一读取电压电平时，第一读取电压电平的电压值需要增加或减少。
在一范例实施例中，存储器管理电路51可根据对应于第一读取电压电平的第一计数信息与对应于第一读取电压电平的预设计数信息决定一个调整值(也称为第一调整值)。此第一调整值可根据对应于第一读取电压电平的第一计数信息与对应于第一读取电压电平的预设计数信息之间的差值进行设定。例如，此第一调整值可正相关于此差值。也即，若此差值越大，则此第一调整值可越大。
以图8为例，第一调整值可包括调整值ΔV。根据对应于读取电压电平RV(7)的第一计数信息与对应于读取电压电平RV(7)的预设计数信息，调整值ΔV可被获得。例如，存储器管理电路51可根据对应于读取电压电平RV(7)的第一计数信息与对应于读取电压电平RV(7)的预设计数信息之间的差值来获得调整值ΔV。例如，存储器管理电路51可将此差值代入一个函数或根据此差值查询数据表格，以获得调整值ΔV。例如，此函数或数据表格可根据历史经验来建立。然后，存储器管理电路51可根据调整值ΔV来调整读取电压电平RV(7)。例如，在对应于读取电压电平RV(7)的第一计数信息(例如1000)大于对应于读取电压电平RV(7)的预设计数信息(例如900)的情况下，存储器管理电路51可将读取电压电平RV(7)的电压值减去此调整值ΔV以获得新的读取电压电平RV(7)’。相对于读取电压电平RV(7)，新的读取电压电平RV(7)’更加靠近状态716与717之间的交界位置。因此，相对于读取电压电平RV(7)，使用新的读取电压电平RV(7)’来从第一存储单元读取数据将可有效减少数据中错误比特的数目。
须注意的是，在前述范例实施例中，是假设经程序化的多个第一存储单元可平均且完美地分散至图7的状态700～707，使得属于状态700～707中每一个状态的存储单元的总数预设皆为N/M(即N/8)。然而，在实际的应用中，用来对原始数据执行随机化操作的随机演算法往往无法做到完全性地随机化。因此，即便经过随机化操作，最终属于状态700～707中每一个状态的存储单元的实际数目可能是(N/8)加上一个误差值。此误差值可为正值或负值。换言之，受限于随机化操作所采用的随机演算法本身的缺陷，经程序化的第一存储单元中，属于状态700～707中每一个状态的存储单元的实际数目可能不同(例如不同于N/8)。这样的不同，可能会导致最终针对读取电压电平RV(1)～RV(7)的校正效率降低。
在一范例实施例中，存储器管理电路51可基于第二电压调整模式来对读取电压电平RV(1)～RV(7)的至少其中之一进行校正。特别是，相较于第一电压调整模式，在第二电压调整模式中，存储器管理电路51可进一步考虑前述误差值，以提高对读取电压电平RV(1)～RV(7)的校正效率。以下具体说明第二电压调整模式的操作细节。
第二电压调整模式
相较于第一电压调整模式，在第二电压调整模式中，存储器管理电路51还可取得对应于第一读取电压电平的补偿信息(也称为第一补偿信息)。此第一补偿信息可反映将第一存储单元平均程序化至多个状态的误差。然后，存储器管理电路51可根据第一计数信息、第一补偿信息及对应于第一读取电压电平的预设计数信息，来调整第一读取电压电平。
在一范例实施例中，对应于第一读取电压电平的第一补偿信息可反映出，经程序化的第一存储单元中，属于至少一预设状态的存储单元的预设数目与实际数目之间的差值(即所述误差值)。例如，假设第一读取电压电平为读取电压电平RV(1)，则所述预设状态可包括状态700；假设第一读取电压电平为读取电压电平RV(2)，则所述预设状态可包括状态700与701；依此类推，假设第一读取电压电平为读取电压电平RV(7)，则所述预设状态可包括状态700～706。
在一范例实施例中，存储器管理电路51可记录第一存储单元中的每一个存储单元所属的状态(例如为状态700～707的其中之一)。例如，在对原始数据执行随机化操作以获得第一数据后，存储器管理电路51可记录将被程序化以存储第一数据的第一存储单元中的每一个存储单元所属的状态。或者，在对第一存储单元进行程序化操作时，存储器管理电路51可同步记录第一存储单元中的每一个存储单元所属的状态。存储器管理电路51可根据所记录的第一存储单元中的每一个存储单元所属的状态，来统计每一个状态所包含的存储单元的实际数目。尔后，根据每一个状态所对应的存储单元的预设数目(例如N/8)与实际数目(例如N/8加上误差值)之间的差值，存储器管理电路51可获得对应于第一读取电压电平的第一补偿信息。
在一范例实施例中，存储器管理电路51可对经程序化的第一存储单元进行临界电压分布的扫描，以获得第一存储单元中的每一个存储单元的临界电压所在的电压区间。例如，在扫描第一存储单元的临界电压分布的过程中，存储器管理电路51可指示可复写式非易失性存储器模块43读取经程序化的第一存储单元并根据读取结果取得第一存储单元中的每一个存储单元的临界电压。根据第一存储单元中的每一个存储单元的临界电压所在的电压区间，存储器管理电路51可统计第一存储单元的临界电压分布中的每一个状态所包含的存储单元的实际数目。尔后，根据每一个状态所对应的存储单元的预设数目(例如N/8)与实际数目(例如N/8加上误差值)之间的差值，存储器管理电路51同样可获得对应于第一读取电压电平的第一补偿信息。
请再次参照图9，在一范例实施例中，存储器管理电路51可将读取电压电平RV(1)～RV(7)所分别对应的补偿信息ΔS(1)～ΔS(7)记载于管理表格901中。尔后，存储器管理电路51可从管理表格901中读取对应于读取电压电平RV(i)的补偿信息ΔS(i)。例如，对应于读取电压电平RV(7)的补偿信息ΔS(7)可反映出，经程序化的第一存储单元中，属于状态701～706的存储单元的预设数目与实际数目之间的差值。
在一范例实施例中，存储器管理电路51可根据第一计数信息、第一补偿信息及对应于第一读取电压电平的预设计数信息决定一个调整值(也称为第二调整值)。例如，此第二调整值可根据第一补偿信息以及第一计数信息与对应于第一读取电压电平的预设计数信息之间的差值进行设定。类似于第一调整值，此第二调整值可正相关于此差值。
在一范例实施例中，存储器管理电路51可根据第一补偿信息来修正对应于第一读取电压电平的预设计数信息。例如，存储器管理电路51可将第一补偿信息加上对应于第一读取电压电平的预设计数信息，以获得修正后的预设计数信息。存储器管理电路51可获得第一计数信息与修正后的预设计数信息之间的差值。然后，存储器管理电路51可根据此差值来调整第一读取电压电平。
以读取电压电平RV(7)为例，假设对应于读取电压电平RV(7)的第一计数信息、预设计数信息及第一补偿信息分别为数值1000、900及8。存储器管理电路51可根据预设计数信息与第一补偿信息的和获得经程序化的第一存储单元中，属于状态700～706的存储单元的实际数目为908(即900+8＝908)。然后，存储器管理电路51可根据第一计数信息与此实际数目的差值(即1000-908＝92)决定第二调整值。例如，第二调整值也可包括图8的调整值ΔV。例如，存储器管理电路51可将此差值代入一个函数或根据此差值查询数据表格，以获得调整值ΔV。然后，存储器管理电路51可根据调整值ΔV将读取电压电平RV(7)调整为读取电压电平RV(7)’。
须注意的是，相较于第一调整值，在第二电压调整模式中，第二调整值还受第一补偿信息影响，从而改善或克服第一存储单元未平均程序化至多个状态的缺陷。由此，在一范例实施例中，相较于第一调整值，使用第二调整值可更为准确地校正第一读取电压电平，从而提高对于第一读取电压电平的校正效率。
图10是根据本发明的范例实施例所示出的记录不同字线所对应的补偿信息的示意图。
请参照图10，在一范例实施例中，存储器管理电路51可将分别对应于字线WL(i)的多个读取电压电平RV(1)～RV(7)的补偿信息ΔS(1)～ΔS(7)记录于管理表格1001中，如图10所示。尔后，当欲从字线WL(i)上的多个存储单元(即第一存储单元)读取数据时，补偿信息ΔS(1)～ΔS(7)即可用来对字线WL(i)所对应的读取电压电平RV(1)～RV(7)进行校正，以提高从字线WL(i)读取的数据的正确性。管理表格1001可存储于字线WL(i)所在的实体抹除单元、虚拟区块或其他的实体管理单元中。
在一范例实施例中，存储器管理电路51可响应于字线WL(i)(或第一存储单元)的程序化，更新补偿信息ΔS(1)～ΔS(7)的至少其中之一。由此，即便每一次经程序化的第一存储单元在多个状态(例如状态700～707或710～717)之间的分散程度不同，更新后的补偿信息ΔS(1)～ΔS(7)皆可正确反映当前经程序化的第一存储单元在所述多个状态之间的分散状态。
在一范例实施例中，当从字线WL(i)(或第一存储单元)读取数据时，存储器管理电路51可先基于第一电压调整模式(即不考虑补偿信息ΔS(1)～ΔS(7))来尝试对读取电压电平进行调整并使用调整后的读取电压电平来从字线WL(i)(或第一存储单元)读取数据。然而，若基于第一电压调整模式所执行的一或多次电压调整仍无法成功解码所读取的数据，则存储器管理电路51可切换为基于第二电压调整模式(即考虑补偿信息ΔS(1)～ΔS(7))来尝试对读取电压电平进行调整，以进一步提高读取电压的校正效率。
在一范例实施例中，存储器管理电路51也可根据其他判断参数(例如第一存储单元的比特错误率、程序化计数、抹除计数、读取计数和/或环境温度)等，来决定当前对于读取电压电平的调整要基于第一电压调整模式或第二电压调整模式来执行。例如，响应于某一判断参数不大于临界值，存储器管理电路51可采用第一电压调整模式来调整读取电压电平。或者，响应于某一判断参数大于此临界值，存储器管理电路51可采用第二电压调整模式来调整读取电压电平。关于第一电压调整模式与第二电压调整模式的操作细节皆以详述于上，在此不多加赘述。
图11是根据本发明的范例实施例所示出的读取电压调整方法的流程图。
请参照图11，在步骤S1101中，发送写入指令序列，其中所述写入指令序列指示用以程序化可复写式非易失性存储器模块中的多个第一存储单元。在步骤S1102中，发送第一读取指令序列，其中第一读取指令序列用以指示可复写式非易失性存储器模块使用第一读取电压电平读取经程序化的第一存储单元，以获得第一计数信息。在步骤S1103中，取得对应于所述第一读取电压电平的第一补偿信息。在步骤S1104中，根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的预设计数信息，调整所述第一读取电压电平。
然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，在使用特定电压电平读取第一存储单元以获得可受此电压电平导通的存储单元的概略数目后，读取电压的电压电平可根据此概略数目及相应的补偿信息来进行校正与调整。特别是，所述补偿信息可反映将第一存储单元平均程序化至多个状态的误差，和/或所述补偿信息可用以改善或克服第一存储单元未平均程序化至多个状态的缺陷。由此，可有效提高读取电压的校正效率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (21)
1.一种读取电压调整方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，且所述读取电压调整方法包括：
发送写入指令序列，其中所述写入指令序列指示程序化所述多个存储单元中的多个第一存储单元；
发送第一读取指令序列，其中所述第一读取指令序列指示使用第一读取电压电平读取经程序化的所述多个第一存储单元，以获得第一计数信息；
取得对应于所述第一读取电压电平的第一补偿信息，且所述第一补偿信息反映将所述多个第一存储单元平均程序化至多个状态的误差；以及
根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的预设计数信息，调整所述第一读取电压电平。
2.根据权利要求1所述的读取电压调整方法，其中所述第一计数信息反映经程序化的所述多个第一存储单元中可被所述第一读取电压电平导通的存储单元的总数。
3.根据权利要求1所述的读取电压调整方法，其中所述预设计数信息反映经程序化的所述多个第一存储单元中属于至少一预设状态的存储单元的预设数目。
4.根据权利要求3所述的读取电压调整方法，其中所述第一补偿信息反映经程序化的所述多个第一存储单元中属于所述至少一预设状态的所述存储单元的所述预设数目与实际数目之间的差值。
5.根据权利要求1所述的读取电压调整方法，还包括：
对所述多个第一存储单元的临界电压分布进行扫描，以获得所述第一补偿信息。
6.根据权利要求1所述的读取电压调整方法，其中根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的所述预设计数信息，调整所述第一读取电压电平的步骤包括：
根据所述第一补偿信息修正所述预设计数信息；
获得所述第一计数信息与修正后的所述预设计数信息之间的差值；以及
根据所述差值调整所述第一读取电压电平。
7.根据权利要求1所述的读取电压调整方法，还包括：
将所述第一补偿信息记录于管理表格；以及
响应于所述多个第一存储单元的程序化，更新所述第一补偿信息。
8.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
发送写入指令序列，其中所述写入指令序列指示程序化所述多个存储单元中的多个第一存储单元；
发送第一读取指令序列，其中所述第一读取指令序列指示使用第一读取电压电平读取经程序化的所述多个第一存储单元，以获得第一计数信息；
取得对应于所述第一读取电压电平的第一补偿信息，且所述第一补偿信息反映将所述多个第一存储单元平均程序化至多个状态的误差；以及
根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的预设计数信息，调整所述第一读取电压电平。
9.根据权利要求8所述的存储器存储装置，其中所述第一计数信息反映经程序化的所述多个第一存储单元中可被所述第一读取电压电平导通的存储单元的总数。
10.根据权利要求8所述的存储器存储装置，其中所述预设计数信息反映经程序化的所述多个第一存储单元中属于至少一预设状态的存储单元的预设数目。
11.根据权利要求10所述的存储器存储装置，其中所述第一补偿信息反映经程序化的所述多个第一存储单元中属于所述至少一预设状态的所述存储单元的所述预设数目与实际数目之间的差值。
12.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以：
对所述多个第一存储单元的临界电压分布进行扫描，以获得所述第一补偿信息。
13.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的所述预设计数信息，调整所述第一读取电压电平的操作包括：
根据所述第一补偿信息修正所述预设计数信息；
获得所述第一计数信息与修正后的所述预设计数信息之间的差值；以及
根据所述差值调整所述第一读取电压电平。
14.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元更用以：
将所述第一补偿信息记录于管理表格；以及
响应于所述多个第一存储单元的程序化，更新所述第一补偿信息。
15.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以：
发送写入指令序列，其中所述写入指令序列指示程序化所述多个存储单元中的多个第一存储单元；
发送第一读取指令序列，其中所述第一读取指令序列指示使用第一读取电压电平读取经程序化的所述多个第一存储单元，以获得第一计数信息；
取得对应于所述第一读取电压电平的第一补偿信息，且所述第一补偿信息反映将所述多个第一存储单元平均程序化至多个状态的误差；以及
根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的预设计数信息，调整所述第一读取电压电平。
16.根据权利要求15所述的存储器控制电路单元，其中所述第一计数信息反映经程序化的所述多个第一存储单元中可被所述第一读取电压电平导通的存储单元的总数。
17.根据权利要求15所述的存储器控制电路单元，其中所述预设计数信息反映经程序化的所述多个第一存储单元中属于至少一预设状态的存储单元的预设数目。
18.根据权利要求17所述的存储器控制电路单元，其中所述第一补偿信息反映经程序化的所述多个第一存储单元中属于所述至少一预设状态的所述存储单元的所述预设数目与实际数目之间的差值。
19.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以：
对所述多个第一存储单元的临界电压分布进行扫描，以获得所述第一补偿信息。
20.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一计数信息、所述第一补偿信息及对应于所述第一读取电压电平的所述预设计数信息，调整所述第一读取电压电平的操作包括：
根据所述第一补偿信息修正所述预设计数信息；
获得所述第一计数信息与修正后的所述预设计数信息之间的差值；以及
根据所述差值调整所述第一读取电压电平。
21.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路更用以：
将所述第一补偿信息记录于管理表格；以及
响应于所述多个第一存储单元的程序化，更新所述第一补偿信息。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310054448.0A CN116959531A (zh) | 2023-02-03 | 2023-02-03 | 读取电压调整方法、存储装置及存储器控制电路单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310054448.0A CN116959531A (zh) | 2023-02-03 | 2023-02-03 | 读取电压调整方法、存储装置及存储器控制电路单元 |
Publications (1)
| Publication Number | Publication Date |
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| CN116959531A true CN116959531A (zh) | 2023-10-27 |
Family
ID=88443319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN (1) | CN116959531A (zh) |
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