CN113140253B - 存储器管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元。所述方法包括：根据多个候选管理信息中的第一管理信息来使用第一读取电压电平从第一实体单元读取第一数据；解码所述第一数据并记录所述第一数据的第一错误比特信息；以及根据所述第一错误比特信息调整与所述多个候选管理信息有关的排序信息，其中所述排序信息反映所述多个候选管理信息在解码操作中的使用顺序。借此，可提高数据解码效率。

Description

存储器管理方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，且尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。

一般来说，在将数据存储至可复写式非易失性存储器模块之前，数据会先被编码。当欲读取数据时，可对所读取的数据进行解码，以尝试更正其中的错误。此外，用于读取数据的读取电压电平的设定对所读取的数据的正确性也影响很大。一般来说，可复写式非易失性存储器模块中可存储有多个管理表格。当欲读取数据时，这些管理表格可根据一预设顺序进行查询，以根据此些管理表格中排序最前面的管理表格中的信息来决定当次读取所使用的读取电压电平。若使用此读取电压电平所读取的数据无法被正确的解码，则排序在此管理表格之后的下一个管理表格中的信息可被查询以决定下一次的读取所使用的读取电压电平。但是，根据所述预设顺序来依序查询此些管理表格，可能会因为可复写式非易失性存储器模块中存储单元的临界电压分布发生变化而导致数据解码效率下降。

发明内容

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可提高数据解码效率。

本发明的范例实施例提供一种存储器管理方法，其用于存储器存储装置。所述存储器存储装置包括可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器管理方法包括：根据多个候选管理信息中的第一管理信息来使用第一读取电压电平从所述多个实体单元中的第一实体单元读取第一数据；解码所述第一数据并记录所述第一数据的第一错误比特信息；以及根据所述第一错误比特信息调整与所述多个候选管理信息有关的排序信息，其中所述排序信息反映所述多个候选管理信息在解码操作中的使用顺序。

在本发明的一范例实施例中，根据所述第一错误比特信息调整与所述多个候选管理信息有关的所述排序信息的步骤包括：提高所述多个候选管理信息中的第二管理信息的使用优先权，以使所述第二管理信息在下一次的解码操作中，先于所述第一管理信息被使用。

在本发明的一范例实施例中，根据所述第一错误比特信息调整与所述多个候选管理信息有关的所述排序信息的步骤包括：根据所述多个候选管理信息中的第二管理信息来使用第二读取电压电平从所述第一实体单元读取第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；解码所述第二数据并记录所述第二数据的第二错误比特信息；以及根据所述第二错误比特信息调整与所述多个候选管理信息有关的所述排序信息。

在本发明的一范例实施例中，根据所述第一错误比特信息调整与所述多个候选管理信息有关的所述排序信息的步骤包括：执行搜寻操作以寻找第三读取电压电平；以及根据所述搜寻操作的执行结果调整与所述多个候选管理信息有关的所述排序信息。

在本发明的一范例实施例中，所述的存储器管理方法还包括：根据所述第一错误比特信息更新计数值；以及若所述计数值不大于第二门槛值，不调整所述排序信息。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以根据多个候选管理信息中的第一管理信息来发送第一读取指令序列，其指示使用第一读取电压电平从所述多个实体单元中的第一实体单元读取第一数据。所述存储器控制电路单元还用以解码所述第一数据并记录所述第一数据的第一错误比特信息。所述存储器控制电路单元还用以根据所述第一错误比特信息调整与所述多个候选管理信息有关的排序信息，其中所述排序信息反映所述多个候选管理信息在解码操作中的使用顺序。

在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述第一错误比特信息更新计数值。若所述计数值不大于第二门槛值，所述存储器控制电路单元不调整所述排序信息。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述错误检查与校正电路。所述存储器管理电路用以根据多个候选管理信息中的第一管理信息来发送第一读取指令序列，其指示使用第一读取电压电平从所述多个实体单元中的第一实体单元读取第一数据。所述错误检查与校正电路用以解码所述第一数据并记录所述第一数据的第一错误比特信息。所述存储器管理电路还用以根据所述第一错误比特信息调整与所述多个候选管理信息有关的排序信息，其中所述排序信息反映所述多个候选管理信息在解码操作中的使用顺序。

在本发明的一范例实施例中，所述第一错误比特信息反映所述第一数据中的错误比特的总数。

在本发明的一范例实施例中，根据所述第一错误比特信息调整与所述多个候选管理信息有关的所述排序信息的操作包括：提高所述多个候选管理信息中的第二管理信息的使用优先权，以使所述第二管理信息在下一次的解码操作中，先于所述第一管理信息被使用。

在本发明的一范例实施例中，所述第一数据中的一错误比特的总数大于第一门槛值，且所述第一数据可被成功解码。

在本发明的一范例实施例中，根据所述第一错误比特信息调整与所述多个候选管理信息有关的所述排序信息的操作包括：根据所述多个候选管理信息中的第二管理信息发送第二读取指令序列，其指示使用第二读取电压电平从所述第一实体单元读取第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；所述错误检查与校正电路解码所述第二数据并记录所述第二数据的第二错误比特信息；以及根据所述第二错误比特信息调整与所述多个候选管理信息有关的所述排序信息。

在本发明的一范例实施例中，所述第二数据中的错误比特的总数不大于第一门槛值，且所述第二数据可被成功解码。

在本发明的一范例实施例中，根据所述第一错误比特信息调整与所述多个候选管理信息有关的所述排序信息的操作包括：执行搜寻操作以寻找第三读取电压电平；以及根据所述搜寻操作的执行结果调整与所述多个候选管理信息有关的所述排序信息。

在本发明的一范例实施例中，所述存储器管理电路还用以根据所述第一错误比特信息更新计数值。若所述计数值不大于第二门槛值，所述存储器管理电路不调整所述排序信息。

基于上述，在根据多个候选管理信息中的第一管理信息来使用第一读取电压电平从第一实体单元读取第一数据后，第一数据可被解码且第一数据的第一错误比特信息可被记录。尔后，可根据所述第一错误比特信息调整与所述多个候选管理信息有关的排序信息。藉此，可有效提高后续根据此排序信息来执行数据读取时的数据正确性，进而提高数据解码效率。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的一范例实施例所示出的管理表格及其使用顺序的示意图；

图8是根据本发明的一范例实施例所示出的在解码操作中依序使用不同的读取电压电平来读取数据的示意图；

图9是根据本发明的一范例实施例所示出的调整排序信息的示意图；

图10是根据本发明的一范例实施例所示出的软解码操作的示意图；

图11是根据本发明的一范例实施例所示出的存储器管理方法的流程图；

图12是根据本发明的一范例实施例所示出的存储器管理方法的流程图；

图13是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。

图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在一范例实施例中，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedMulti Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元402与主机系统11通信。在一范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404连接至连接接口单元402与可复写式非易失性存储器模块406。存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(MultiLevel Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在一范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406中的实体单元610(0)～610(C)逻辑地分组至存储区601、闲置(spare)区602及系统区603。存储区601中的实体单元610(0)～610(A)存储有数据(例如来自图1的主机系统11的使用者数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)尚未用来存储数据(例如有效数据)。系统区603中的实体单元610(B+1)～610(C)用以存储管理信息(亦称为系统数据)，例如逻辑至实体映射表、坏块管理表、装置型号或其他类型的管理信息。

当欲存储数据时，存储器管理电路502可从闲置区602的实体单元610(A+1)～610(B)中选择至少一实体单元并且将来自主机系统11或来自存储区601中至少一实体单元的数据存储至所选的实体单元中。同时，所选的实体单元可被关联至存储区601。此外，若存储区601中的部分实体单元未存储有效数据(即只有存储无效数据)，则此些实体单元可被重新关联至闲置区602。

存储器管理电路502可配置逻辑单元612(0)～612(D)以映射存储区601中的实体单元610(0)～610(A)。逻辑单元612(0)～612(D)中的每一者可被映射至一或多个实体单元。在一范例实施例中，一个实体单元可以是指一个实体地址。在一范例实施例中，一个实体单元也可以是指一个实体程序化单元、一个实体抹除单元或由多个连续或不连续的实体地址组成。在一范例实施例中，一个逻辑单元是指一个逻辑地址。在一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，须注意的是，在一范例实施例中，存储器管理电路502可不配置映射至系统区603的逻辑单元，以防止存储于系统区603的管理信息被使用者修改。

存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。逻辑至实体映射表是存储于系统区603的实体单元中。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑至实体映射表来执行对于存储器存储装置10的数据存取操作。

在一范例实施例中，存储器管理电路502可将多个管理表格存储于系统区603中。每一个管理表格中的信息亦称为候选管理信息并可用以决定一个读取电压电平。例如，所述候选管理信息可包括一个电压偏移值。此电压偏移值可用以调整一个基准电压电平以获得一个读取电压电平。所决定的读取电压电平可用以读取存储区601中的实体单元以获得此实体单元所存储的数据。

在一范例实施例中，错误检查与校正电路508可对从实体单元中读取的数据执行解码操作，以尝试更正此数据中的错误比特。例如，错误检查与校正电路508可支援低密度奇偶检查码(Low Density Parity Check code,LDPC code)或BCH等各式编/解码算法。若某一解码操作可成功解码某一数据，则成功解码的数据可被输出，例如传送给主机系统10以回复主机系统10的读取请求。然而，若某一解码操作无法成功解码某一数据，则存储器管理电路502可使用不同的读取电压电平来再次读取第一实体单元，以尝试减少所读取的数据中的错误比特的总数和/或提高对所读取的数据的解码成功率。尔后，错误检查与校正电路508可再次对所读取的数据进行解码。

图7是根据本发明的一范例实施例所示出的管理表格及其使用顺序的示意图。图8是根据本发明的一范例实施例所示出的在解码操作中依序使用不同的读取电压电平来读取数据的示意图。

请参照图7，假设管理表格701(0)～701(E)存储于图6的系统区603中。管理表格701(0)～701(E)中的信息(即候选管理信息)可分别用以决定图8中的读取电压电平801(0)～801(E)。例如，管理表格701(0)中的信息可用以决定读取电压电平801(0)，管理表格701(i)中的信息可用以决定读取电压电平801(i)，且管理表格701(E)中的信息可用以决定读取电压电平801(E)。i可以为大于0且小于E的正整数。

须注意的是，在针对从同一个实体单元中读取的数据的解码操作中，管理表格701(0)～701(E)的使用顺序如图7所示。例如，此使用顺序可反映出，管理表格701(0)的使用优先权高于管理表格701(i)的使用优先权，且管理表格701(i)的使用优先权高于管理表格701(E)的使用优先权。此外，管理表格701(0)～701(E)的使用顺序的信息可记载于一排序信息中。此排序信息亦可存储于图6的系统区603中。

请参照图8，当欲从某一实体单元(亦称为第一实体单元)读取数据时，存储器管理电路502可查询所述排序信息以获得管理表格701(0)～701(E)的使用顺序的信息。在一范例实施例中，所述排序信息反映管理表格701(0)的使用优先权最高。因此，存储器管理电路502可先根据管理表格701(0)中的信息决定读取电压电平801(0)。然后，存储器管理电路502可根据读取电压电平801(0)发送读取指令序列至可复写式非易失性存储器模块406。此读取指令序列可指示可复写式非易失性存储器模块406使用读取电压电平801(0)来读取第一实体单元中的数据。

在一范例实施例中，假设第一实体单元中的多个存储单元的临界电压分布包括状态810与820。属于状态810的存储单元用以存储某一比特(或比特组合)。属于状态820的存储单元用以存储另一比特(或另一比特组合)。例如，属于状态810的存储单元可用以存储比特“1”(或者比特组合“111”)，和/或属于状态820的存储单元可用以存储比特“0”(或者比特组合“000”)等，本发明不加以限制。

根据接收到的读取指令序列，可复写式非易失性存储器模块406可将读取电压电平801(0)施加至第一实体单元中的多个存储单元。若某一存储单元可被读取电压电平801(0)导通(例如此存储单元的临界电压小于读取电压电平801(0))，则存储器管理电路502可判定此存储单元属于状态810。反之，若某一存储单元未被读取电压电平801(0)导通(例如此存储单元的临界电压大于读取电压电平801(0))，则存储器管理电路502可判定此存储单元属于状态820。藉此，存储器管理电路502可获得使用读取电压电平801(0)从第一实体单元中读取的数据。例如，此数据可反映读取电压电平801(0)对第一实体单元中的存储单元的导通状态。然后，错误检查与校正电路508可对此数据进行解码。若此数据可被成功解码，则错误检查与校正电路508可输出成功解码的数据。

然而，若使用读取电压电平801(0)读取的数据无法被成功解码，则存储器管理电路502可根据所述排序信息读取管理表格701(i)中的信息。存储器管理电路502可根据管理表格701(i)中的信息决定下一个读取电压电平，即读取电压电平801(i)。存储器管理电路502可根据读取电压电平801(i)发送读取指令序列至可复写式非易失性存储器模块406。此读取指令序列可指示可复写式非易失性存储器模块406使用读取电压电平801(i)来读取第一实体单元中的数据。根据此读取指令序列，可复写式非易失性存储器模块406可将读取电压电平801(i)施加至第一实体单元中的多个存储单元。藉此，存储器管理电路502可获得使用读取电压电平801(i)从第一实体单元中读取的数据。此数据可反映读取电压电平801(i)对第一实体单元中的存储单元的导通状态。然后，错误检查与校正电路508可对此数据进行解码。若此数据可被成功解码，则错误检查与校正电路508可输出成功解码的数据。

依此类推，若使用读取电压电平801(i)读取的数据无法被成功解码，则存储器管理电路502可根据所述排序信息读取管理表格701(E)中的信息。存储器管理电路502可根据管理表格701(E)中的信息决定下一个读取电压电平，即读取电压电平801(E)。然后，存储器管理电路502可根据读取电压电平801(E)发送读取指令序列至可复写式非易失性存储器模块406。此读取指令序列可指示可复写式非易失性存储器模块406使用读取电压电平801(E)来读取第一实体单元中的数据。根据此读取指令序列，可复写式非易失性存储器模块406可将读取电压电平801(E)施加至第一实体单元中的多个存储单元。藉此，存储器管理电路502可获得使用读取电压电平801(E)来从第一实体单元读取的数据。此数据可反映读取电压电平801(E)对第一实体单元中的存储单元的导通状态。然后，错误检查与校正电路508可对此数据进行解码。

在一范例实施例中，图8的范例实施例中可重复执行的解码操作亦称为硬解码操作。此硬解码操作可用以重复针对使用不同的读取电压电平从第一实体单元中读取的数据进行解码，直到管理表格701(0)～701(E)被用尽或者所读取的数据被成功解码为止。须注意的是，图8的读取电压电平801(0)～801(E)各别的电压位置、读取电压电平801(0)～801(E)的总数以及状态810、820的型态皆为范例，非用以限定本发明。

在一范例实施例中，在根据管理表格701(0)～701(E)中的某一管理信息(亦称为第一管理信息)来使用某一读取电压电平(亦称为第一读取电压电平)从第一实体单元读取数据(亦称为第一数据)后，错误检查与校正电路508可解码此第一数据并记录此第一数据的错误比特信息(亦称为第一错误比特信息)。第一错误比特信息可反映第一数据中的错误比特的总数。例如，第一错误比特信息可包括第一数据的比特错误率(Bit Error Rate,BER)。存储器管理电路502可根据此第一错误比特信息来调整与管理表格701(0)～701(E)有关的排序信息。例如，此排序信息可反映管理表格701(0)～701(E)在解码操作中的使用顺序，如图7所示。

图9是根据本发明的一范例实施例所示出的调整排序信息的示意图。请参照图9，在一范例实施例中，在调整与管理表格701(0)～701(E)有关的排序信息的操作中，管理表格701(i)的使用优先权可被提高至高于管理表格701(0)的使用优先权。因此，调整后的排序信息可反映出，管理表格701(i)的使用优先权高于管理表格701(0)的使用优先权，且管理表格701(0)的使用优先权高于管理表格701(E)的使用优先权。当下次根据此排序信息来使用(例如查询)管理表格701(0)～701(E)时，管理表格701(i)可先于管理表格701(0)被读取，以优先根据管理表格701(i)中的信息决定相应的读取电压电平(例如读取电压电平801(i))并执行对应的数据读取与解码操作。关于根据管理表格701(0)～701(E)来决定读取电压电平并执行对应的数据读取与解码操作的操作细节已详述于图8的范例实施例中，在此便不赘述。

在一范例实施例中，使用读取电压电平801(i)从第一实体单元中读取的数据中的错误比特的总数少于使用读取电压电平801(0)从第一实体单元中读取的数据中的错误比特的总数。因此，在如图9所示的提高管理表格701(i)的使用优先权后，有机会提高下次根据管理表格701(0)～701(E)所执行的解码操作的解码效率。

在一范例实施例中，在成功解码第一数据后，存储器管理电路502可根据第一错误比特信息判断第一数据中的错误比特的总数是否大于一门槛值(亦称为第一门槛值)。若第一数据中的错误比特的总数大于第一门槛值，存储器管理电路502可执行前述调整与管理表格701(0)～701(E)有关的排序信息的操作。

在一范例实施例中，假设管理表格701(0)中的信息为第一管理信息，读取电压电平801(0)为第一读取电压电平，且使用读取电压电平801(0)从第一实体单元中读取的数据为第一数据。在判定第一数据中的错误比特的总数大于第一门槛值后，存储器管理电路502可调整所述排序信息，以将管理表格701(i)的使用优先权提高至高于管理表格701(0)的使用优先权。藉此，有机会提高尔后硬解码操作的数据解码效率。换言之，在一范例实施例中，存储器管理电路502调整所述排序信息的操作，可以是响应于第一数据中的错误比特的总数大于第一门槛值而执行。

在一范例实施例中，在调整与管理表格701(0)～701(E)有关的排序信息的操作中，存储器管理电路502可根据管理表格701(0)～701(E)中的另一管理信息(亦称为第二管理信息)来使用另一读取电压电平(亦称为第二读取电压电平)从第一实体单元读取数据(亦称为第二数据)。第二读取电压电平不同于第一读取电压电平。错误检查与校正电路508可解码此第二数据并记录此第二数据的错误比特信息(亦称为第二错误比特信息)。第二错误比特信息可反映此第二数据中的错误比特的总数。存储器管理电路502可根据此第二错误比特信息调整与管理表格701(0)～701(E)有关的排序信息。

在一范例实施例中，假设管理表格701(i)中的信息为第二管理信息，读取电压电平801(i)为第二读取电压电平，且使用读取电压电平801(i)从第一实体单元中读取的数据为第二数据。在调整所述排序信息的操作中，存储器管理电路502可根据管理表格701(i)使用读取电压电平801(i)来读取第一实体单元以获得第二数据，且错误检查与校正电路508可解码此第二数据并记录第二错误比特信息。在成功解码第二数据后，存储器管理电路502可根据第二错误比特信息判断第二数据中的错误比特的总数是否不大于所述第一门槛值。若第二数据中的错误比特的总数不大于所述第一门槛值，存储器管理电路502可调整所述排序信息。例如，存储器管理电路502可将管理表格701(i)的使用优先权提高至高于管理表格701(0)的使用优先权，如图9所示。

在一范例实施例中，在调整与管理表格701(0)～701(E)有关的排序信息的操作中，若管理表格701(0)～701(E)已被用尽，且仍未读取到错误比特的总数不大于所述第一门槛值的数据(即第二数据)，则存储器管理电路502可执行一个搜寻操作以寻找一读取电压电平(亦称为第三读取电压电平)。存储器管理电路502可根据此搜寻操作的执行结果调整与管理表格701(0)～701(E)有关的排序信息。

在一范例实施例中，此搜寻操作可用以寻找图8中的读取电压电平801(j)(即第三读取电压电平)。相较于图8中的其余读取电压电平，使用读取电压电平801(j)从第一实体单元中读取的数据可具有较少或最少的错误比特。在一范例实施例中，用于寻找第三读取电压电平的搜寻操作亦称为最佳读取电压电平搜寻操作和/或第三读取电压电平亦称为最佳读取电压电平。

在一范例实施例中，在调整与管理表格701(0)～701(E)有关的排序信息的操作中，存储器管理电路502可根据第三读取电压电平从管理表格701(0)～701(E)中选择可用以决定此第三读取电压电平的管理表格，例如管理表格701(j)。然后，存储器管理电路502可将管理表格701(j)的使用优先权提高至高于管理表格701(0)的使用优先权。当下次根据此排序信息来使用(例如查询)管理表格701(0)～701(E)时，管理表格701(j)可先于管理表格701(0)被读取，以优先根据管理表格701(j)中的信息决定相应的读取电压电平(例如读取电压电平801(j))并执行对应的数据读取与解码操作。

在一范例实施例中，存储器管理电路502可根据第一错误比特信息更新一个计数值。此计数值可反映在过去一段时间内执行的解码操作中，有多少笔数据中的错误比特的总数大于所述第一门槛值，且此些数据皆被成功解码。以图8为例，假设当前此计数值为P。在成功解码使用读取电压电平801(1)所读取的第一数据后，若第一错误比特信息反映第一数据中的错误比特的总数大于所述第一门槛值，则存储器管理电路502可将此计数值更新为P+1。

在一范例实施例中，在调整所述排序信息之前，存储器管理电路502可判断此计数值是否大于另一门槛值(亦称为第二门槛值)。若此计数值大于第二门槛值，存储器管理电路502可执行调整所述排序信息的操作。然而，若此计数值不大于第二门槛值，则存储器管理电路502可暂不调整所述排序信息。藉此，可避免所述排序信息被过于频繁地调整和/或提高所调整的排序信息的准确率。

在一范例实施例中，在开始执行硬解码操作后，若管理表格701(0)～701(E)已被用尽且仍无法成功解码从第一实体单元读取的信息，则存储器管理电路502可指示错误检查与校正电路508进入软解码模式。在软解码模式中，更多的读取电压电平可用以读取第一实体单元，以获得更多可用以提高解码成功率的辅助信息。在此些辅助信息的辅助下，错误检查与校正电路508的解码成功率可被提升。但是，相较于硬解码操作，在软解码模式中执行的解码操作需耗费更多时间。在一范例实施例中，在软解码模式中执行的解码操作亦称为软解码操作。

图10是根据本发明的一范例实施例所示出的软解码操作的示意图。请参照图10，在软解码操作中，多个读取电压电平(亦称为软读取电压电平)1001(0)～1001(4)可被用以读取第一实体单元中的存储单元。特别是，读取电压电平1001(0)～1001(4)可用以将第一实体单元中的存储单元的临界电压分布划分为多个电压区域1002(0)～1002(5)，如图10所示。例如，电压区域1002(1)位于读取电压电平1001(0)与1001(1)之间，依此类推。根据读取电压电平1001(0)～1001(4)对第一实体单元中的某一存储单元的读取结果，此存储单元的临界电压可被决定为属于电压区域1002(0)～1002(5)中的某一电压区域中。然后，对应于此电压区域的解码信息(例如对数似然比(Log Likelihood Ratio,LLR))可被用以解码从此存储单元读取的数据。此外，读取电压电平1001(0)～1001(4)对第一实体单元的读取结果还可以有更多用法，以提高软解码操作的解码成功率，本发明不加以限制。

图11是根据本发明的一范例实施例所示出的存储器管理方法的示意图。请参照图11，在步骤S1101中，根据多个候选管理信息中的第一管理信息来使用第一读取电压电平从第一实体单元读取第一数据。在步骤S1102中，解码所述第一数据并记录所述第一数据的第一错误比特信息。在步骤S1103中，根据所述第一错误比特信息调整与所述多个候选管理信息有关的排序信息。所述排序信息可反映所述多个候选管理信息在解码操作中的使用顺序。

图12是根据本发明的一范例实施例所示出的存储器管理方法的示意图。请参照图12，在步骤S1201中，根据一候选管理信息来使用一读取电压电平从一实体单元读取数据。在步骤S1202中，对此数据执行硬解码操作。在步骤S1203中，判断此数据是否被成功解码。若此数据被成功解码，可接续执行图13的步骤S1301。

若在步骤S1203中判定此数据未被成功解码，在步骤S1204中，根据另一候选管理信息来使用另一读取电压电平从所述实体单元读取数据。在步骤S1205中，对此数据执行硬解码操作。在步骤S1206中，判断此数据是否被成功解码。若此数据被成功解码，在步骤S1207中，根据此成功解码的数据调整与所述候选管理信息有关的排序信息。例如，当前在步骤S1204中使用的候选管理信息的使用优先权可被提高，如图9所示。

若在步骤S1206中判定此数据未被成功解码，则在步骤S1208中，判断所有的候选管理信息是否已被用尽。若还有尚未使用的候选管理信息，则可根据尚未使用的候选管理信息重复执行步骤S1204。此外，若在步骤S1208中判定所有的候选管理信息皆已被用尽，则在步骤S1209中，执行软解码操作。

图13是根据本发明的一范例实施例所示出的存储器管理方法的示意图。请参照图13，在步骤S1301中，判断当前解码成功的数据中的错误比特的总数是否大于第一门槛值。若当前解码成功的数据中的错误比特的总数未大于第一门槛值，在步骤S1302中，下一个操作可被执行。例如，下一个操作可包括从下一个实体单元读取数据并对其解码等，本发明不加以限制。

若在步骤S1301中判定当前解码成功的数据中的错误比特的总数大于第一门槛值，在步骤S1303中，更新一个计数值。例如，可将此计数值从P更新为P+1。在步骤S1304中，判断更新后的计数值是否大于第二门槛值。若更新后的计数值未大于第二门槛值，可进入步骤S1302。

若在步骤S1304中判定更新后的计数值大于第二门槛值，在步骤S1305中，根据与图12的步骤S1201中使用的候选管理信息不同的另一候选管理信息，来使用另一读取电压电平从所述实体单元读取数据。在步骤S1306中，对此数据执行硬解码操作。在步骤S1307中，判断此数据是否被成功解码且此数据中的错误比特的总数是否不大于第一门槛值。若此数据被成功解码且此数据中的错误比特的总数不大于第一门槛值，可执行图12的步骤S1207。

若在步骤S1307中判定此数据未被成功解码和/或此数据中的错误比特的总数大于第一门槛值，在步骤S1308中，判断所有的候选管理信息是否已被用尽。若还有尚未使用的候选管理信息，则可根据尚未使用的候选管理信息重复执行步骤S1305。此外，若在步骤S1308中判定所有的候选管理信息皆已被用尽，则在步骤S1309中，执行最佳读取电压电平的搜寻操作。在确定最佳读取电压电平后，可根据此最佳读取电压电平执行图12的步骤S1207。

然而，图11至图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11至图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图11至图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明所提出的范例实施例可动态根据解码成功的数据所对应的错误比特信息来调整与多个候选管理信息有关的排序信息。藉此，可有效提高后续根据此排序信息来执行数据读取时的数据正确性，从而提高数据解码效率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种存储器管理方法，其特征在于，用于存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器管理方法包括：

根据多个候选管理信息中的第一管理信息来使用第一读取电压电平从所述多个实体单元中的第一实体单元读取第一数据；

解码所述第一数据并记录所述第一数据的第一错误比特信息；以及

响应于所述第一数据中的错误比特的总数大于第一门槛值且所述第一数据可被成功解码，更新计数值；

若所述计数值大于第二门槛值，调整与所述多个候选管理信息有关的排序信息，其中所述排序信息反映所述多个候选管理信息在解码操作中的使用顺序；以及

若所述计数值不大于所述第二门槛值，不调整所述排序信息。

2.根据权利要求1所述的存储器管理方法，其中所述第一错误比特信息反映所述第一数据中的所述错误比特的所述总数。

3.根据权利要求1所述的存储器管理方法，其中调整与所述多个候选管理信息有关的所述排序信息的步骤包括：

提高所述多个候选管理信息中的第二管理信息的使用优先权，以使所述第二管理信息在下一次的解码操作中，先于所述第一管理信息被使用。

4.根据权利要求1所述的存储器管理方法，其中调整与所述多个候选管理信息有关的所述排序信息的步骤包括：

根据所述多个候选管理信息中的第二管理信息来使用第二读取电压电平从所述第一实体单元读取第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；

解码所述第二数据并记录所述第二数据的第二错误比特信息；以及

根据所述第二错误比特信息调整与所述多个候选管理信息有关的所述排序信息。

5.根据权利要求4所述的存储器管理方法，其中所述第二数据中的错误比特的总数不大于所述第一门槛值，且所述第二数据可被成功解码。

6.根据权利要求1所述的存储器管理方法，其中调整与所述多个候选管理信息有关的所述排序信息的步骤包括：

执行搜寻操作以寻找第三读取电压电平；以及

根据所述搜寻操作的执行结果调整与所述多个候选管理信息有关的所述排序信息。

7.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其包括多个实体单元；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以根据多个候选管理信息中的第一管理信息来发送第一读取指令序列，其指示使用第一读取电压电平从所述多个实体单元中的第一实体单元读取第一数据，

所述存储器控制电路单元还用以解码所述第一数据并记录所述第一数据的第一错误比特信息，并且

所述存储器控制电路单元还用以响应于所述第一数据中的错误比特的总数大于第一门槛值且所述第一数据可被成功解码，更新计数值，

若所述计数值大于第二门槛值，所述存储器控制电路单元还用以调整与所述多个候选管理信息有关的排序信息，其中所述排序信息反映所述多个候选管理信息在解码操作中的使用顺序，并且

若所述计数值不大于所述第二门槛值，所述存储器控制电路单元不调整所述排序信息。

8.根据权利要求7所述的存储器存储装置，其中所述第一错误比特信息反映所述第一数据中的所述错误比特的所述总数。

9.根据权利要求7所述的存储器存储装置，其中调整与所述多个候选管理信息有关的所述排序信息的操作包括：

提高所述多个候选管理信息中的第二管理信息的使用优先权，以使所述第二管理信息在下一次的解码操作中，先于所述第一管理信息被使用。

10.根据权利要求7所述的存储器存储装置，其中调整与所述多个候选管理信息有关的所述排序信息的操作包括：

根据所述多个候选管理信息中的第二管理信息发送第二读取指令序列，其指示使用第二读取电压电平从所述第一实体单元读取第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；

解码所述第二数据并记录所述第二数据的第二错误比特信息；以及

根据所述第二错误比特信息调整与所述多个候选管理信息有关的所述排序信息。

11.根据权利要求10所述的存储器存储装置，其中所述第二数据中的错误比特的总数不大于所述第一门槛值，且所述第二数据可被成功解码。

12.根据权利要求7所述的存储器存储装置，其中调整与所述多个候选管理信息有关的所述排序信息的操作包括：

执行搜寻操作以寻找第三读取电压电平；以及

根据所述搜寻操作的执行结果调整与所述多个候选管理信息有关的所述排序信息。

13.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；

错误检查与校正电路；以及

存储器管理电路，连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，

其中所述存储器管理电路用以根据多个候选管理信息中的第一管理信息来发送第一读取指令序列，其指示使用第一读取电压电平从所述多个实体单元中的第一实体单元读取第一数据，

所述错误检查与校正电路用以解码所述第一数据并记录所述第一数据的第一错误比特信息，并且

所述存储器管理电路还用以响应于所述第一数据中的错误比特的总数大于第一门槛值且所述第一数据可被成功解码，更新计数值，

若所述计数值大于第二门槛值，所述存储器管理电路还用以调整与所述多个候选管理信息有关的排序信息，其中所述排序信息反映所述多个候选管理信息在解码操作中的使用顺序，并且

若所述计数值不大于所述第二门槛值，所述存储器管理电路不调整所述排序信息。

14.根据权利要求13所述的存储器控制电路单元，其中所述第一错误比特信息反映所述第一数据中的所述错误比特的所述总数。

15.根据权利要求13所述的存储器控制电路单元，其中调整与所述多个候选管理信息有关的所述排序信息的操作包括：

提高所述多个候选管理信息中的第二管理信息的使用优先权，以使所述第二管理信息在下一次的解码操作中，先于所述第一管理信息被使用。

16.根据权利要求13所述的存储器控制电路单元，其中调整与所述多个候选管理信息有关的所述排序信息的操作包括：

根据所述多个候选管理信息中的第二管理信息发送第二读取指令序列，其指示使用第二读取电压电平从所述第一实体单元读取第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；

所述错误检查与校正电路解码所述第二数据并记录所述第二数据的第二错误比特信息；以及

根据所述第二错误比特信息调整与所述多个候选管理信息有关的所述排序信息。

17.根据权利要求16所述的存储器控制电路单元，其中所述第二数据中的错误比特的总数不大于所述第一门槛值，且所述第二数据可被成功解码。

18.根据权利要求13所述的存储器控制电路单元，其中调整与所述多个候选管理信息有关的所述排序信息的操作包括：

执行搜寻操作以寻找第三读取电压电平；以及

根据所述搜寻操作的执行结果调整与所述多个候选管理信息有关的所述排序信息。