CN116149571A - 数据写入方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种数据写入方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机系统接收写入指令，其指示存储属于第一逻辑单元的第一数据；响应于第一数据为第一类数据，根据所述写入指令将第一数据存储至第一类实体单元并更新对应于第一逻辑范围的第一计数信息，其中第一逻辑单元属于第一逻辑范围；以及响应于第一计数信息符合预设条件，将第一数据从第一类实体单元搬移到第二类实体单元。由此，可兼顾数据的写入效率与写入连续性。

Description

数据写入方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器管理技术，尤其涉及一种数据写入方法、存储器存储装置及存储器控制电路单元。
背景技术
智能手机、平板计算机及个人计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
部分类型的存储器存储装置支援数据分流机制，以将具有不同数据量的单笔写入数据分别写入相应的存储器区块。例如，将数据量小于预设数据量的数据写入至小数据区块，并将数据量不小于预设数据量的数据写入至大数据区块。虽然这种数据分流机制可以提升数据的写入效率，但是，却也容易导致连续数据被分散存储到不连续的实体地址，从而衍生出后续管理上的麻烦。
发明内容
本发明提供一种数据写入方法、存储器存储装置及存储器控制电路单元，可兼顾数据的写入效率与写入连续性。
本发明的范例实施例提供一种数据写入方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述数据写入方法包括：从主机系统接收写入指令，其中所述写入指令指示存储属于第一逻辑单元的第一数据；响应于所述第一数据为第一类数据，根据所述写入指令将所述第一数据存储至所述多个实体单元中的第一类实体单元并更新对应于第一逻辑范围的第一计数信息，其中所述第一逻辑单元属于所述第一逻辑范围；以及响应于所述第一计数信息符合预设条件，将所述第一数据从所述第一类实体单元搬移到所述多个实体单元中的第二类实体单元。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：从所述主机系统接收写入指令，其中所述写入指令指示存储属于第一逻辑单元的第一数据；响应于所述第一数据属于第一类数据，根据所述写入指令将所述第一数据存储至所述多个实体单元中的第一类实体单元并更新对应于第一逻辑范围的第一计数信息，其中所述第一逻辑单元属于所述第一逻辑范围；以及响应于所述第一计数信息符合预设条件，将所述第一数据从所述第一类实体单元搬移到所述多个实体单元中的第二类实体单元。
本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：从所述主机系统接收写入指令，其中所述写入指令指示存储属于第一逻辑单元的第一数据；响应于所述第一数据为第一类数据，根据所述写入指令将所述第一数据存储至所述多个实体单元中的第一类实体单元并更新对应于第一逻辑范围的第一计数信息，其中所述第一逻辑单元属于所述第一逻辑范围；以及响应于所述第一计数信息符合预设条件，将所述第一数据从所述第一类实体单元搬移到所述多个实体单元中的第二类实体单元。
基于上述，在从主机系统接收指示存储属于第一逻辑单元的第一数据的写入指令后，响应于第一数据为第一类数据，第一数据可被存储至第一类实体单元，且对应于第一逻辑范围的第一计数信息可被更新。尔后，响应于第一计数信息符合预设条件，第一数据可被从第一类实体单元搬移到第二类实体单元。由此，可有效兼顾数据的写入效率与写入连续性。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的范例实施例所示出的写入数据的示意图；
图8是根据本发明的范例实施例所示出的将属于第一逻辑范围的多笔数据从第一类实体单元搬移至第二类实体单元的示意图；
图9是根据本发明的范例实施例所示出的计数表格的示意图；
图10是根据本发明的范例实施例所示出的重建第一管理数据与第二管理数据的示意图；
图11是根据本发明的范例实施例所示出的数据写入方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。
连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、通用串行总线(UniversalSerial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个位元的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个位元的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位元。具体来说，每一个存储单元的控制闸极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制闸极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个位元。
在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位元，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位元(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效位元(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以存储用户数据，而冗余位元区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。
存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。
在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。
主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。
错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。
在一范例实施例中，一个实体单元包含一或多个实体区块。一个实体单元可包含多个实体节点。在一范例实施例中，每一个实体节点可存储数据长度为4KB的数据。在一范例实施例中，每一个实体节点亦可存储更多或更少的数据，本发明不加以限制。
存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。
存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。
须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。
存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的映射信息(亦称为逻辑至实体映射信息)记录于至少一映射表格(亦称为逻辑至实体映射表)。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此映射表格中的信息(即映射信息)来存取可复写式非易失性存储器模块43。
图7是根据本发明的范例实施例所示出的写入数据的示意图。请参照图7，存储器管理电路51可从主机系统11接收至少一写入指令。所述写入指令指示存储属于特定逻辑单元(亦称为第一逻辑单元)的数据(亦称为第一数据)701。根据所述写入指令，存储器管理电路51可判断数据701为第一类数据或第二类数据。
在一范例实施例中，响应于数据701为第一类数据，存储器管理电路51可根据所述写入指令指示可复写式非易失性存储器模块43将数据701存储至第一类实体单元71。例如，存储器管理电路51可从图6的闲置区602中提取至少一个实体单元作为第一类实体单元71。第一类实体单元71的总数可以是一或多个。
另一方面，响应于数据701为第一类数据，存储器管理电路51还可更新对应于特定逻辑范围(亦称为第一逻辑范围)的计数信息(亦称为第一计数信息)。特别是，第一逻辑单元属于第一逻辑范围。例如，假设第一逻辑单元对应逻辑区块地址LBA(20)，则第一逻辑范围可涵盖逻辑区块地址LBA(0)～LBA(1023)，且每一个逻辑范围的大小可根据实务需求调整。
在将数据701存储至第一类实体单元71并更新第一计数信息后，存储器管理电路51可判断第一计数信息是否符合预设条件。响应于第一计数信息符合预设条件，存储器管理电路51可指示可复写式非易失性存储器模块43将数据701从第一类实体单元71搬移到第二类实体单元72。例如，存储器管理电路51可从图6的闲置区602中提取至少一个实体单元作为第二类实体单元72。第二类实体单元72的总数也可以是一或多个。
在一范例实施例中，响应于数据701为第二类数据，存储器管理电路51可根据所述写入指令指示可复写式非易失性存储器模块43将数据701存储至第二类实体单元72。换言之，在数据701为第二类数据的情况下，数据701可以被直接存储至第二类实体单元72，而不需要先被存储至第一类实体单元71然后再被搬移至第二类实体单元72。从另一角度而言，根据数据701为第一类数据或第二类数据，数据701可直接被存储至第一类实体单元71与第二类实体单元72的其中之一。
在一范例实施例中，存储器管理电路51可根据数据701的数据量，来决定数据701属于第一类数据或第二类数据。例如，存储器管理电路51可判断数据701的数据量是否小于一个临界数据量。响应于数据701的数据量小于临界数据量，存储器管理电路51可判定数据701属于第一类数据。或者，响应于数据701的数据量不小于(即大于或等于)临界数据量，存储器管理电路51可判定数据701属于第二类数据。此临界数据量可根据实务需求设定，本发明不加以限制。
在一范例实施例中，第一类实体单元71可专用以存储数据量小于所述临界数据量的数据，而第二类实体单元72则可专用以存储数据量不小于所述临界数据量的数据。由此，无论当下从主机系统11接收到的数据701的数据量为何，数据701皆可以藉由最适当的方式存储至相应类型的实体单元中，从而提高对数据701的存储效率。
在一范例实施例中，所述第一计数信息包括一个计数值。存储器管理电路51可根据此计数值来决定第一计数信息是否符合预设条件。例如，存储器管理电路51可判断此计数值是否达到一个临界值。响应于此计数值达到此临界值，存储器管理电路51可判定第一计数信息符合预设条件。或者，响应于此计数值未达到此临界值，存储器管理电路51可判定第一计数信息不符合预设条件。
在一范例实施例中，所述第一计数信息(或所述计数值)可反映当前已经有多少属于第一逻辑范围的数据被存储至第一类实体单元71中。在一范例实施例中，若所述计数值达到所述临界值，表示当前属于第一逻辑范围的数据已经有至少部分被存储至第一类实体单元71中。因此，响应于所述计数值达到所述临界值(即第一计数信息符合预设条件)，存储器管理电路51可指示可复写式非易失性存储器模块43将原先分散存储于第一类实体单元71中且属于第一逻辑范围的数据(包含第一数据)搬移到第二类实体单元72中进行连续和/或集中存储。由此，可有效提升往后对属于第一逻辑范围的数据的管理效率。然而，若所述计数值未达到所述临界值(即第一计数信息不符合预设条件)，则可暂时不搬移属于第一逻辑范围的数据(即将第一数据保留于第一类实体单元71中)。
在一范例实施例中，响应于第一计数信息符合预设条件，存储器管理电路51可将数据701连同第一类实体单元71中的另一数据(亦称为第二数据)搬移到第二类实体单元72。特别是，第二数据属于特定逻辑单元(亦称为第二逻辑单元)，且第二逻辑单元也属于所述第一逻辑范围。此外，在将第一数据与第二数据搬移至第二类实体单元72之后，仍然存储于第一类实体单元71中的第一数据与第二数据可被标记为无效数据。
图8是根据本发明的范例实施例所示出的将属于第一逻辑范围的多笔数据从第一类实体单元搬移至第二类实体单元的示意图。请参照图8，假设数据D(R1.1)、D(R2.1)、D(R1.2)、D(R1.3)及D(R3.1)连续存储于第一类实体单元81中。数据D(R1.1)、D(R1.2)及D(R1.3)所属的逻辑单元是连续的并包含于第一逻辑范围(标记为R1)中。数据D(R2.1)所述的逻辑单元包含于第二逻辑范围(标记为R2)中。数据D(R3.1)所述的逻辑单元包含于第三逻辑范围(标记为R3)中。
须注意的是，在第一类实体单元81中，数据D(R1.1)、D(R1.2)及D(R1.3)是分散存储于多个不连续的实体子单元(例如实体页、实体扇或实体节点)中。在此情况下，数据D(R1.1)、D(R1.2)及D(R1.3)在第一类实体单元81中的存储方式(即不连续的存储)不利于对数据D(R1.1)、D(R1.2)及D(R1.3)的连续读取。
在一范例实施例中，响应于第一逻辑范围所对应的计数信息(即第一计数信息)符合预设条件，数据D(R1.1)、D(R1.2)及D(R1.3)可被从第一类实体单元81搬移至第二类实体单元82中进行连续和/或集中存储。例如，在第二类实体单元82中，数据D(R1.1)、D(R1.2)及D(R1.3)可被存储于多个连续的实体子单元(例如实体页、实体扇或实体节点)中。特别是，数据D(R1.1)、D(R1.2)及D(R1.3)在第二类实体单元82中的存储方式(即连续的存储)，将有利于往后对数据D(R1.1)、D(R1.2)及D(R1.3)的连续读取。此外，在将数据D(R1.1)、D(R1.2)及D(R1.3)搬移至第二类实体单元82之后，仍然存储于第一类实体单元81中的数据D(R1.1)、D(R1.2)及D(R1.3)可被标记为无效数据。
在一范例实施例中，存储器管理电路51可将对应于多个逻辑范围的计数信息存储于一或多个计数表格中。尔后，存储器管理电路51可根据这些逻辑范围所对应的数据存储状况，来动态更新所述计数信息。
图9是根据本发明的范例实施例所示出的计数表格的示意图。请参照图9，在一范例实施例中，存储器管理电路51可建立一个计数表格91。存储器管理电路51可根据不同的逻辑范围产生相对应的索引值。一个索引值对应一个逻辑范围。然后，存储器管理电路51可将一或多个逻辑范围所对应的索引值以及计数值(即计数信息)记载于计数表格91中。例如，索引值R1与计数值C1对应于第一逻辑范围，且索引值R2与计数值C2对应于第二逻辑范围等，依此类推。
在一范例实施例中，存储器管理电路51可根据当下的数据写入状况来动态更新计数表格91中的信息。例如，响应于属于第一逻辑范围的第一类数据被存储至第一类实体单元，则对应于第一逻辑范围的计数值C1(即第一计数信息)可被更新，以反映第一逻辑范围的最新数据存储状况。
在一范例实施例中，在将数据701从第一类实体单元71搬移到第二类实体单元72后，存储器管理电路51可清除或重置第一计数信息。此外，存储器管理电路51还可采用竞争和/或编码等各种表格管理与优化技术来提升对计数表格91中的信息的记载效率，在此不多加赘述。
在一范例实施例中，在将数据701从第一类实体单元71搬移到第二类实体单元72的期间或之后，存储器管理电路51可检测存储器存储装置10的异常断电。响应于此异常断电，在存储器存储装置10重新上电后，存储器管理电路51可重建对应于第一类实体单元71的管理数据(亦称为第一管理数据)与对应于第二类实体单元72的管理数据(亦称为第二管理数据)。例如，第一管理数据包括对应于数据701被写入至第一类实体单元71的时间戳，和/或第二管理数据包括对应于数据701被写入至第二类实体单元72的时间戳。然后，存储器管理电路51可根据第一管理数据与第二管理数据，来决定第一类实体单元71中的数据701是否为有效数据。
图10是根据本发明的范例实施例所示出的重建第一管理数据与第二管理数据的示意图。请参照图10，接续于图8的范例实施例，在将数据D(R1.2)存入第一类实体单元81时，存储器管理电路51可将时间戳TS(1)随着数据D(R1.2)存入第一类实体单元81中。或者，存储器管理电路51也可将时间戳TS(1)存储至对应于第一类实体单元81的管理数据中。时间戳TS(1)可反映数据D(R1.2)被存入第一类实体单元81的时间点。此外，在将数据D(R1.2)存入第二类实体单元82时，存储器管理电路51可将时间戳TS(2)随着数据D(R1.2)存入第二类实体单元82中。或者，存储器管理电路51也可将时间戳TS(2)存储至对应于第二类实体单元82的管理数据中。时间戳TS(2)可反映数据D(R1.2)被存入第二类实体单元82的时间点。
在一范例实施例中，假设在搬移数据D(R1.2)的期间或之后发生存储器存储装置10的异常断电。在存储器存储装置10重新上电后，响应于所述异常断电，存储器管理电路51可重建对应于第一类实体单元81的管理数据(即第一管理数据)与对应于第一类实体单元82的管理数据(即第二管理数据)。例如，第一管理数据可包括对应于数据D(R1.2)的时间戳TS(1)，且第二管理数据可包括对应于数据D(R1.2)的时间戳TS(2)。
在一范例实施例中，根据重建的管理数据中的时间戳TS(1)与TS(2)，存储器管理电路51可判断第一类实体单元81中的数据D(R1.2)是否为有效数据。例如，响应于时间戳TS(2)的数值大于TS(1)的数值，表示数据D(R1.2)存入第二类实体单元82的时间点晚于数据D(R1.2)存入第一类实体单元81的时间点，故存储器管理电路51可判定先前已经完成数据D(R1.2)的数据搬移且第一类实体单元81中的数据D(R1.2)为无效数据。
另一方面，若时间戳TS(2)的数值不大于TS(1)的数值或第二管理数据中不存在时间戳TS(2)，表示先前对于数据D(R1.2)的数据搬移尚未完成或失败，故存储器管理电路51可判定第一类实体单元81中的数据D(R1.2)仍为有效数据。由此，无论是否发生异常断电，存储器管理电路51皆可正常管理第一类实体单元81中的数据(即有效数据)。此外，一旦第一类实体单元81中的数据(即有效数据)皆已经被搬移至第二类实体单元82，则第一类实体单元81可被关联至图6的闲置区602并可被抹除。
图11是根据本发明的范例实施例所示出的数据写入方法的流程图。请参照图11，在步骤S1101中，从主机系统接收写入指令。所述写入指令指示存储属于第一逻辑单元的第一数据。在步骤S1102中，判断第一数据是否属于第一类数据。若第一数据属于第一类数据，在步骤S1103中，根据所述写入指令将第一数据存储至第一类实体单元。在步骤S1104中，更新对应于第一逻辑范围的第一计数信息，其中第一逻辑单元属于第一逻辑范围。
在步骤S1105中，判断第一计数信息是否符合预设条件。若第一计数信息符合预设条件，在步骤S1106中，将第一数据从第一类实体单元搬移到第二类实体单元。然而，若第一计数信息不符合预设条件，步骤S1101可被重复执行，以接续处理来自主机系统的下个指令(例如写入指令)。另一方面，若在步骤S1102中判定第一数据不属于第一类数据(例如第一数据属于第二类数据)，则在步骤S1107中，根据写入指令将第一数据存储至第二类实体单元。
然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个程序码或是电路，本案不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本案不加以限制。
综上所述，本发明的范例实施例提出的数据写入方法、存储器存储装置及存储器控制电路单元，可在满足预设的数据分流存储的前提下，通过执行后续的数据搬移与整并，来确保属于相同逻辑范围的数据在实体存储空间中的连续性。由此，可兼顾数据的写入效率与写入连续性。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种数据写入方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述数据写入方法包括：
从主机系统接收写入指令，其中所述写入指令指示存储属于第一逻辑单元的第一数据；
响应于所述第一数据为第一类数据，根据所述写入指令将所述第一数据存储至所述多个实体单元中的第一类实体单元并更新对应于第一逻辑范围的第一计数信息，其中所述第一逻辑单元属于所述第一逻辑范围；以及
响应于所述第一计数信息符合预设条件，将所述第一数据从所述第一类实体单元搬移到所述多个实体单元中的第二类实体单元。
2.根据权利要求1所述的数据写入方法，还包括：
响应于所述第一数据为第二类数据，根据所述写入指令将所述第一数据存储至所述第二类实体单元。
3.根据权利要求1所述的数据写入方法，还包括：
根据所述第一数据的数据量，决定所述第一数据属于所述第一类数据或所述第二类数据。
4.根据权利要求1所述的数据写入方法，其中所述第一计数信息包括计数值，且所述数据写入方法还包括：
根据所述计数值是否达到临界值，决定所述第一计数信息是否符合所述预设条件。
5.根据权利要求1所述的数据写入方法，其中将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元的步骤包括：
将所述第一数据连同所述第一类实体单元中的第二数据搬移到所述第二类实体单元，其中所述第二数据属于第二逻辑单元，且所述第二逻辑单元也属于所述第一逻辑范围。
6.根据权利要求1所述的数据写入方法，还包括：
在将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元后，清除或重置所述第一计数信息。
7.根据权利要求1所述的数据写入方法，其中所述第一类实体单元专用以存储数据量小于临界数据量的数据，且所述第二类实体单元专用以存储数据量不小于所述临界数据量的数据。
8.根据权利要求1所述的数据写入方法，还包括：
在将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元的期间或之后，检测异常断电；
响应于所述异常断电，重建对应于所述第一类实体单元的第一管理数据与对应于所述第二类实体单元的第二管理数据；以及
根据所述第一管理数据与所述第二管理数据，决定所述第一类实体单元中的所述第一数据是否为有效数据。
9.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
从所述主机系统接收写入指令，其中所述写入指令指示存储属于第一逻辑单元的第一数据；
响应于所述第一数据为第一类数据，根据所述写入指令将所述第一数据存储至所述多个实体单元中的第一类实体单元并更新对应于第一逻辑范围的第一计数信息，其中所述第一逻辑单元属于所述第一逻辑范围；以及
响应于所述第一计数信息符合预设条件，将所述第一数据从所述第一类实体单元搬移到所述多个实体单元中的第二类实体单元。
10.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以：
响应于所述第一数据为第二类数据，根据所述写入指令将所述第一数据存储至所述第二类实体单元。
11.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以：
根据所述第一数据的数据量，决定所述第一数据属于所述第一类数据或所述第二类数据。
12.根据权利要求9所述的存储器存储装置，其中所述第一计数信息包括计数值，且所述存储器控制电路单元还用以：
根据所述计数值是否达到临界值，决定所述第一计数信息是否符合所述预设条件。
13.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元的操作包括：
将所述第一数据连同所述第一类实体单元中的第二数据搬移到所述第二类实体单元，其中所述第二数据属于第二逻辑单元，且所述第二逻辑单元也属于所述第一逻辑范围。
14.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以：
在将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元后，清除或重置所述第一计数信息。
15.根据权利要求9所述的存储器存储装置，其中所述第一类实体单元专用以存储数据量小于临界数据量的数据，且所述第二类实体单元专用以存储数据量不小于所述临界数据量的数据。
16.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以：
在将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元的期间或之后，检测异常断电；
响应于所述异常断电，重建对应于所述第一类实体单元的第一管理数据与对应于所述第二类实体单元的第二管理数据；以及
根据所述第一管理数据与所述第二管理数据，决定所述第一类实体单元中的所述第一数据是否为有效数据。
17.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以：
从所述主机系统接收写入指令，其中所述写入指令指示存储属于第一逻辑单元的第一数据；
响应于所述第一数据为第一类数据，根据所述写入指令将所述第一数据存储至所述多个实体单元中的第一类实体单元并更新对应于第一逻辑范围的第一计数信息，其中所述第一逻辑单元属于所述第一逻辑范围；以及
响应于所述第一计数信息符合预设条件，将所述第一数据从所述第一类实体单元搬移到所述多个实体单元中的第二类实体单元。
18.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以：
响应于所述第一数据为第二类数据，根据所述写入指令将所述第一数据存储至所述第二类实体单元。
19.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以：
根据所述第一数据的数据量，决定所述第一数据属于所述第一类数据或所述第二类数据。
20.根据权利要求17所述的存储器控制电路单元，其中所述第一计数信息包括计数值，且所述存储器管理电路还用以：
根据所述计数值是否达到临界值，决定所述第一计数信息是否符合所述预设条件。
21.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元的操作包括：
将所述第一数据连同所述第一类实体单元中的第二数据搬移到所述第二类实体单元，其中所述第二数据属于第二逻辑单元，且所述第二逻辑单元也属于所述第一逻辑范围。
22.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以：
在将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元后，清除或重置所述第一计数信息。
23.根据权利要求17所述的存储器控制电路单元，其中所述第一类实体单元专用以存储数据量小于临界数据量的数据，且所述第二类实体单元专用以存储数据量不小于所述临界数据量的数据。
24.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以：
在将所述第一数据从所述第一类实体单元搬移到所述第二类实体单元的期间或之后，检测异常断电；
响应于所述异常断电，重建对应于所述第一类实体单元的第一管理数据与对应于所述第二类实体单元的第二管理数据；以及
根据所述第一管理数据与所述第二管理数据，决定所述第一类实体单元中的所述第一数据是否为有效数据。
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