CN118051182A - 存储器管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元。所述方法包括：发送多个读取指令序列，其包括第一读取指令序列与第二读取指令序列，其中第一读取指令序列用以指示对可复写式非易失性存储器模块中的第一实体单元执行第一读取操作，且第二读取指令序列用以指示对第一实体单元执行第二读取操作；根据第一读取操作所对应的第一读取时间点与第二读取操作所对应的第二读取时间点之间的时间间隔，决定系统参数；以及根据所述系统参数指示可复写式非易失性存储器模块执行特定操作。由此，可提高对可复写式非易失性存储器模块执行数据维护的效率。

Description

存储器管理方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。

一般来说，存储器控制器会定期或者根据特定条件(例如从某一个实体页读取的数据包含太多错误比特)来触发对可复写式非易失性存储器模块执行数据扫描和/或数据刷新等数据维护操作，以主动维护存储在可复写式非易失性存储器模块中的数据的正确性。但是，在存储器存储装置使用一段时间后，预设的数据维护操作的触发条件无法针对一或多个实体单元(例如实体页)进行最佳化。例如，针对迫切需要进行数据刷新的实体单元，无法立即指示对其进行数据刷新，而对于非迫切需要进行数据刷新的实体单元，则频繁对其进行数据刷新。由此，导致对可复写式非易失性存储器模块执行的数据维护缺乏效率。

发明内容

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可改善上述问题并提高对可复写式非易失性存储器模块执行数据维护的效率。

本发明的范例实施例提供一种存储器管理方法，其用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器管理方法包括：发送多个读取指令序列，其中所述多个读取指令序列包括第一读取指令序列与第二读取指令序列，所述第一读取指令序列用以指示对所述多个实体单元中的第一实体单元执行第一读取操作，且所述第二读取指令序列用以指示对所述第一实体单元执行第二读取操作；根据所述第一读取操作所对应的第一读取时间点与所述第二读取操作所对应的第二读取时间点之间的时间间隔，决定系统参数；以及根据所述系统参数指示所述可复写式非易失性存储器模块执行特定操作。

在本发明的范例实施例中，根据所述第一读取操作所对应的所述第一读取时间点与所述第二读取操作所对应的所述第二读取时间点之间的所述时间间隔，决定所述系统参数的步骤包括：根据所述时间间隔更新统计信息，其中所述统计信息反映多个历史时间间隔的平均值；以及根据所述统计信息决定所述系统参数。

在本发明的范例实施例中，根据所述统计信息决定所述系统参数的步骤包括：根据所述统计信息的变化，调整所述系统参数的参数值。

在本发明的范例实施例中，所述系统参数包括第一系统参数与第二系统参数的至少其中之一，所述第一系统参数用以触发对所述可复写式非易失性存储器模块的数据扫描操作，以检测所述第一实体单元中的错误，并且所述第二系统参数用以触发对所述可复写式非易失性存储器模块的数据刷新操作，以更新所述第一实体单元中的数据。

在本发明的范例实施例中，根据所述系统参数指示所述可复写式非易失性存储器模块执行所述特定操作的步骤包括：获得与所述可复写式非易失性存储器模块有关的损耗评估参数，其中所述损耗评估参数包括读取计数，且所述读取计数反映所述第一实体单元被读取的次数；比较所述损耗评估参数与所述系统参数；以及根据比较结果指示所述可复写式非易失性存储器模块执行所述特定操作。

在本发明的范例实施例中，所述系统参数包括第三系统参数，且所述第三系统参数用以影响解码电路使用的解码模式。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：发送多个读取指令序列，其中所述多个读取指令序列包括第一读取指令序列与第二读取指令序列，所述第一读取指令序列用以指示对所述多个实体单元中的第一实体单元执行第一读取操作，且所述第二读取指令序列用以指示对所述第一实体单元执行第二读取操作；根据所述第一读取操作所对应的第一读取时间点与所述第二读取操作所对应的第二读取时间点之间的时间间隔，决定系统参数；以及根据所述系统参数指示所述可复写式非易失性存储器模块执行特定操作。

在本发明的范例实施例中，根据所述第一读取操作所对应的所述第一读取时间点与所述第二读取操作所对应的所述第二读取时间点之间的所述时间间隔，决定所述系统参数的操作包括：根据所述时间间隔更新统计信息，其中所述统计信息反映多个历史时间间隔的平均值；以及根据所述统计信息决定所述系统参数。

在本发明的范例实施例中，根据所述统计信息决定所述系统参数的操作包括：根据所述统计信息的变化，调整所述系统参数的参数值。

在本发明的范例实施例中，根据所述系统参数指示所述可复写式非易失性存储器模块执行所述特定操作的操作包括：获得与所述可复写式非易失性存储器模块有关的损耗评估参数，其中所述损耗评估参数包括读取计数，且所述读取计数反映所述第一实体单元被读取的次数；比较所述损耗评估参数与所述系统参数；以及根据比较结果指示所述可复写式非易失性存储器模块执行所述特定操作。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：发送多个读取指令序列，其中所述多个读取指令序列包括第一读取指令序列与第二读取指令序列，所述第一读取指令序列用以指示对所述多个实体单元中的第一实体单元执行第一读取操作，且所述第二读取指令序列用以指示对所述第一实体单元执行第二读取操作；根据所述第一读取操作所对应的第一读取时间点与所述第二读取操作所对应的第二读取时间点之间的时间间隔，决定系统参数；以及根据所述系统参数指示所述可复写式非易失性存储器模块执行特定操作。

在本发明的范例实施例中，所述存储器控制电路单元更包括解码电路。所述系统参数包括第三系统参数。所述第三系统参数用以影响所述解码电路使用的解码模式。

基于上述，在发送多个读取指令序列以指示从第一实体单元读取数据后，根据所述多个读取指令序列中的第一读取指令序列所对应的第一读取时间点与所述多个读取指令序列中的第二读取指令序列所对应的第二读取时间点之间的时间间隔，至少一系统参数可被决定，且针对可复写式非易失性存储器模块的至少一特定操作可根据此系统参数执行。由此，可有效提高对可复写式非易失性存储器模块执行数据维护的效率。

附图说明

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的数据表格的示意图；

图8是根据本发明的范例实施例所示出的数据表格的示意图；

图9是根据本发明的范例实施例所示出的存储器管理方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42及可复写式非易失性存储器模块43。

连接接口单元41用以连接至主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于快速外设部件互连(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial AdvancedTechnology Attachment,SATA)标准、并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。

存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42及存储器存储装置10的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收(Garbage Collection,GC)操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。

错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。例如，错误检查与校正电路54可采用低密度奇偶检查码(Low Density Parity Checkcode,LDPC code)、BCH码、里德-所罗门码(Reed-solomon code,RS code)、互斥或(Exclusive OR,XOR)码等各式编/解码演算法来编码与解码数据。

缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。

在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。在一范例实施例中，一个虚拟区块可包括一或多个实体抹除单元。

在一范例实施例中，存储区601中的实体单元610(0)～610(A)用以存储使用者数据(例如来自图1的主机系统11的使用者数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

在一范例实施例中，存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。

在一范例实施例中，存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表(L2Ptable)。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。

在一范例实施例中，存储器管理电路51可发送多个读取指令序列至可复写式非易失性存储器模块43。例如，此些读取指令序列包括第一读取指令序列与第二读取指令序列。例如，第二读取指令序列的发送时间点可晚于第一读取指令序列的发送时间点。

在一范例实施例中，第一读取指令序列用以指示对可复写式非易失性存储器模块43中的至少一实体单元(亦称为第一实体单元)执行读取操作(亦称为第一读取操作)。例如，第一实体单元可包括图6中属于存储区601的至少一实体单元。响应于第一读取指令序列，在第一读取操作中，可复写式非易失性存储器模块43可从第一实体单元中读取数据。此外，第二读取指令序列也用以指示对第一实体单元执行读取操作(亦称为第二读取操作)。须注意的是，第一读取指令序列与第二读取指令序列是指示对可复写式非易失性存储器模块43中相同的实体单元(即第一实体单元)进行数据读取。响应于第二读取指令序列，在第二读取操作中，可复写式非易失性存储器模块43可从第一实体单元中读取数据。

在一范例实施例中，存储器管理电路51可记录第一读取操作所对应的读取时间点(亦称为第一读取时间点)与第二读取操作所对应的读取时间点(亦称为第二读取时间点)。例如，第一读取时间点可反映开始执行、正在执行或结束执行第一读取操作的时间点。此外，第二读取时间点可反映开始执行、正在执行或结束执行第二读取操作的时间点。

在一范例实施例中，在第一读取时间点与第二读取时间点之间(或第一读取操作与第二读取操作之间)，可复写式非易失性存储器模块43不会对第一实体单元执行其他的读取操作。在一范例实施例中，在第一读取时间点与第二读取时间点之间(或第一读取操作与第二读取操作之间)，可复写式非易失性存储器模块43可针对第一实体单元执行非读取操作的其他类型的存取操作，例如写入操作和/或抹除操作。

在一范例实施例中，存储器管理电路51可根据第一读取时间点与第二读取时间点决定至少一参数(亦称为系统参数)。例如，存储器管理电路51可根据第一读取时间点与第二读取时间点来决定(包含更新和/或调整)此系统参数的参数值。然后，存储器管理电路51可根据此系统参数指示可复写式非易失性存储器模块43执行特定操作。

在一范例实施例中，存储器管理电路51可根据第一读取时间点与第二读取时间点，获得第一读取时间点与第二读取时间点之间的一个时间间隔。例如，此时间间隔可反映在针对第一实体单元执行一个读取操作(即第一读取操作)后，经过了多久，针对第一实体单元的下一个读取操作(即第二读取操作)被执行。例如，假设第一读取时间点为某日上午8点10分5秒，且第二读取时间点为同日上午8点10分7秒，表示第一读取时间点与第二读取时间点之间的时间间隔为2秒。存储器管理电路51可根据此时间间隔，决定所述系统参数。

在一范例实施例中，存储器管理电路51可根据此时间间隔来更新统计信息。此统计信息可反映过去获得的多个时间间隔(亦称为历史时间间隔)的平均值。进一步，此统计信息可反映出，针对第一实体单元所先后执行的任两次读取操作之间的时间间隔的平均值。然后，存储器管理电路51可根据此统计信息来更新所述系统参数。

在一范例实施例中，存储器管理电路51可根据此统计信息的变化(或变化趋势)来调整所述系统参数的参数值。在一范例实施例中，此统计信息的变化(或变化趋势)可正相关于(positively correlated to)所述系统参数的参数值。例如，响应于此统计信息增加(表示所述多个历史时间间隔的平均值增加)，存储器管理电路51可增加所述系统参数的参数值。相反的，响应于此统计信息减少(表示所述多个历史时间间隔的平均值减少)，存储器管理电路51可减少所述系统参数的参数值。

在一范例实施例中，此统计信息的变化(或变化趋势)可负相关于(negativelycorrelated to)所述系统参数的参数值。例如，响应于此统计信息增加，存储器管理电路51可减少所述系统参数的参数值。相反的，响应于此统计信息减少，存储器管理电路51可增加所述系统参数的参数值。

在一范例实施例中，所述系统参数包括特定参数(亦称为第一系统参数)。第一系统参数可用以触发对可复写式非易失性存储器模块43的数据扫描操作，以检测第一实体单元中的错误。例如，在针对第一实体单元的数据扫描操作中，存储器管理电路51可发送至少一读取指令序列至可复写式非易失性存储器模块43。可复写式非易失性存储器模块43可根据此至少一读取指令序列从第一实体单元读取数据并通过解码电路(例如错误检查与校正电路54)对所读取的数据进行解码，以检测第一实体单元中的错误。此外，存储器管理电路51可根据数据扫描操作的执行结果，决定是否进一步对第一实体单元执行数据刷新操作或其他数据维护操作，本发明不加以限制。

在一范例实施例中，所述系统参数包括另一参数(亦称为第二系统参数)。第二系统参数可用以触发对可复写式非易失性存储器模块43的数据刷新(data refresh)操作，以更新第一实体单元中的数据。例如，在针对第一实体单元的数据刷新操作中，存储器管理电路51可发送至少一读取指令序列至可复写式非易失性存储器模块43。可复写式非易失性存储器模块43可根据此至少一读取指令序列从第一实体单元读取数据并通过解码电路(例如错误检查与校正电路54)对所读取的数据进行解码，以更正第一实体单元中的错误。然后，存储器管理电路51可发送至少一写入指令序列至可复写式非易失性存储器模块43。可复写式非易失性存储器模块43可根据此至少一写入指令序列将更正后的数据重新存储到另一实体单元(亦称为第二实体单元)中。例如，第二实体单元可包括图6中属于闲置区602的至少一实体单元。通过此数据刷新操作，原先存储于第一实体单元中的数据(例如错误比特较多的数据)可被后续存储于第二实体单元中的更正后的数据(即不包含错误比特的数据)取代。

在一范例实施例中，第二系统参数的参数值可大于第一系统参数的参数值。在一范例实施例中，第二系统参数的参数值可为第一系统参数的参数值的两倍。例如，假设第一系统参数的参数值为S1且第二系统参数的参数值为S2，则S2＝2×S1。然而，在另一范例实施例中，第一系统参数的参数值与第二系统参数的参数值皆可根据实务需求调整，本发明不加以限制。

在一范例实施例中，存储器管理电路51可获得与可复写式非易失性存储器模块43有关的至少一损耗评估参数。例如，所述损耗评估参数包括读取计数、写入计数及抹除计数的至少其中之一。读取计数可反映第一实体单元(在过去一段时间内)被读取的次数。写入计数可反映第一实体单元(在过去一段时间内)被程序化的次数。抹除计数可反映第一实体单元(在过去一段时间内)被抹除的次数。在一范例实施例中，所述损耗评估参数还可包括其他类型的可用以评估或反映可复写式非易失性存储器模块43的损耗状态的参数，本发明不加以限制。

在一范例实施例中，以读取计数作为损耗评估参数的范例。假设对应于第一实体单元的读取计数为“1000”，表示第一实体单元(在过去一段时间内)被读取了1000次。存储器管理电路51可比较此损耗评估参数(即读取计数)与所述系统参数。然后，存储器管理电路51可根据比较结果指示可复写式非易失性存储器模块43执行所述特定操作。

在一范例实施例中，存储器管理电路51可根据损耗评估参数分别与第一系统参数及第二系统参数的比较结果，决定对第一实体单元执行数据扫描操作、对第一实体单元执行数据刷新操作、或者不对第一实体单元执行数据扫描操作与数据刷新操作。例如，假设第一系统参数、第二系统参数及对应于第一实体单元的读取计数分别以S1、S2及C表示，其中S2大于S1。根据C分别与S1、S2的比较结果，若C大于S2(即C>S1)，存储器管理电路51可指示可复写式非易失性存储器模块43对第一实体单元执行数据刷新操作，以更新第一实体单元中的数据。若C介于S1与S2之间(即S2>C>S1)，存储器管理电路51可指示可复写式非易失性存储器模块43对第一实体单元执行数据扫描操作，以检测第一实体单元中的错误。然而，若C不大于S1(即S1≧C)，则存储器管理电路51可不执行所述特定操作(例如数据刷新操作与数据扫描操作)。需注意的是，针对不同类型的系统参数和/或损耗评估参数，存储器管理电路51可采用不同的操作策略来管理所述特定操作的执行与否，本发明不加以限制。

图7是根据本发明的范例实施例所示出的数据表格的示意图。请参照图7，在一范例实施例中，数据表格701可用以记载可复写式非易失性存储器模块43中的多个实体单元最后一次被读取的时间点(即第二读取时间点)与对应于各个实体单元的平均读取时间间隔(即所述统计信息)。例如，根据数据表格701，编号为1的实体单元所对应的读取计数、最后读取时间及平均读取时间间隔分别为C(1)、T(1)及TAVG(1)；编号为2的实体单元所对应的读取计数、最后读取时间及平均读取时间间隔分别为C(2)、T(2)及TAVG(2)；依此类推，编号为n的实体单元所对应的读取计数、最后读取时间及平均读取时间间隔分别为C(n)、T(n)及TAVG(n)。

在一范例实施例中，每一次对某一个实体单元执行读取操作后，该实体单元所对应的的读取计数、最后读取时间及平均读取时间间隔可被更新。例如，在针对编号为1的实体单元执行读取操作后，在数据表格701中，C(1)、T(1)及TAVG(1)可被更新。

图8是根据本发明的范例实施例所示出的数据表格的示意图。请参照图8，在一范例实施例中，数据表格801可用以记载不同的平均读取时间间隔TAVG(即所述统计信息)所对应的系统参数，包括S1(即第一系统参数)与S2(即第二系统参数)。例如，根据数据表格801，平均读取时间间隔TAVG为1(例如1秒)所对应的系统参数S1与S2分别为S1(1)与S2(1)；平均读取时间间隔TAVG为2(例如2秒)所对应的系统参数S1与S2分别为S1(2)与S2(2)；依此类推，平均读取时间间隔TAVG为m(例如m秒)所对应的系统参数S1与S2分别为S1(m)与S2(m)。

在一范例实施例中，存储器管理电路51可根据每一个实体单元所对应的平均读取时间间隔TAVG，来查询数据表格801，以获得相对应的系统参数S1和/或S2。然后，存储器管理电路51可根据系统参数S1和/或S2来指示可复写式非易失性存储器模块43执行特定操作(例如数据刷新操作和/或数据扫描操作)。在一范例实施例中，相较于使用固定的系统参数，通过采用此动态设定的系统参数(例如第一系统参数和/或第二系统参数)，可有效提高对可复写式非易失性存储器模块43执行数据维护的效率。

在一范例实施例中，数据表格701与801可存储于可复写式非易失性存储器模块43中。例如，数据表格701与801可与其他类型的管理表格(例如逻辑至实体映射表和/或坏块管理表)一起存储于可复写式非易失性存储器模块43中的系统区。此系统区中的数据(及实体单元)可被设定为使用者(或主机系统11)无法存取，以避免被使用者(或主机系统11)修改。例如，图6中的逻辑单元612(0)～612(C)可被设定为无法映射至系统区。

在一范例实施例中，所述系统参数还可包括另一系统参数(亦称为第三系统参数)。第三系统参数可用以影响解码电路(例如错误检查与校正电路54)使用的解码模式。例如，响应于所述统计信息不大于一个临界值，存储器管理电路51可将对应于第一实体单元的第三系统参数的参数值设定为“0”。响应于第三系统参数为“0”，在解码从第一实体单元读取的数据时，解码电路(例如错误检查与校正电路54)可基于硬比特模式(hard bitmode)来解码数据。或者，响应于所述统计信息大于此临界值，存储器管理电路51可将对应于第一实体单元的第三系统参数的参数值设定为“1”。响应于第三系统参数为“1”，在解码从第一实体单元读取的数据时，此解码电路可基于软比特模式(soft bit mode)来解码数据。

在一范例实施例中，相较于软比特模式，硬比特模式的解码速度较快。但是，相较于硬比特模式，软比特模式的错误更正能力较强。因此，在一范例实施例中，通过采用此动态设定的系统参数(例如第三系统参数)，亦可有效提高解码电路(例如错误检查与校正电路54)的解码效率。

图9是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤S901中，发送多个读取指令序列，其中所述多个读取指令序列包括第一读取指令序列与第二读取指令序列，第一读取指令序列用以指示对第一实体单元执行第一读取操作，且第二读取指令序列用以指示对第一实体单元执行第二读取操作。在步骤S902中，根据第一读取操作所对应的第一读取时间点与第二读取操作所对应的第二读取时间点，决定系统参数。在步骤S903中，根据所述系统参数指示可复写式非易失性存储器模块执行特定操作。

然而，图9中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明所提出的存储器管理方法、存储器存储装置及存储器控制电路单元，可根据针对同一实体单元(例如第一实体单元)所先后执行的任两次读取操作之间的时间间隔，来动态决定(包括更新和/或调整)系统参数。由此，可有效提高对可复写式非易失性存储器模块执行数据维护的效率和/或提高解码电路的解码效率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的申请权利要求所界定的为准。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种存储器管理方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器管理方法包括：

发送多个读取指令序列，其中所述多个读取指令序列包括第一读取指令序列与第二读取指令序列，所述第一读取指令序列用以指示对所述多个实体单元中的第一实体单元执行第一读取操作，且所述第二读取指令序列用以指示对所述第一实体单元执行第二读取操作；

根据所述第一读取操作所对应的第一读取时间点与所述第二读取操作所对应的第二读取时间点之间的时间间隔，决定系统参数；以及

根据所述系统参数指示所述可复写式非易失性存储器模块执行特定操作。

2.根据权利要求1所述的存储器管理方法，其中根据所述第一读取操作所对应的所述第一读取时间点与所述第二读取操作所对应的所述第二读取时间点之间的所述时间间隔，决定所述系统参数的步骤包括：

根据所述时间间隔更新统计信息，其中所述统计信息反映多个历史时间间隔的平均值；以及

根据所述统计信息决定所述系统参数。

3.根据权利要求2所述的存储器管理方法，其中根据所述统计信息决定所述系统参数的步骤包括：

根据所述统计信息的变化，调整所述系统参数的参数值。

4.根据权利要求1所述的存储器管理方法，其中所述系统参数包括第一系统参数与第二系统参数的至少其中之一，

所述第一系统参数用以触发对所述可复写式非易失性存储器模块的数据扫描操作，以检测所述第一实体单元中的错误，并且

所述第二系统参数用以触发对所述可复写式非易失性存储器模块的数据刷新操作，以更新所述第一实体单元中的数据。

5.根据权利要求1所述的存储器管理方法，其中根据所述系统参数指示所述可复写式非易失性存储器模块执行所述特定操作的步骤包括：

获得与所述可复写式非易失性存储器模块有关的损耗评估参数，其中所述损耗评估参数包括读取计数，且所述读取计数反映所述第一实体单元被读取的次数；

比较所述损耗评估参数与所述系统参数；以及

根据比较结果指示所述可复写式非易失性存储器模块执行所述特定操作。

6.根据权利要求1所述的存储器管理方法，其中所述系统参数包括第三系统参数，且所述第三系统参数用以影响解码电路使用的解码模式。

7.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以：

发送多个读取指令序列，其中所述多个读取指令序列包括第一读取指令序列与第二读取指令序列，所述第一读取指令序列用以指示对所述多个实体单元中的第一实体单元执行第一读取操作，且所述第二读取指令序列用以指示对所述第一实体单元执行第二读取操作；

根据所述第一读取操作所对应的第一读取时间点与所述第二读取操作所对应的第二读取时间点之间的时间间隔，决定系统参数；以及

根据所述系统参数指示所述可复写式非易失性存储器模块执行特定操作。

8.根据权利要求7所述的存储器存储装置，其中根据所述第一读取操作所对应的所述第一读取时间点与所述第二读取操作所对应的所述第二读取时间点之间的所述时间间隔，决定所述系统参数的操作包括：

根据所述时间间隔更新统计信息，其中所述统计信息反映多个历史时间间隔的平均值；以及

根据所述统计信息决定所述系统参数。

9.根据权利要求8所述的存储器存储装置，其中根据所述统计信息决定所述系统参数的操作包括：

根据所述统计信息的变化，调整所述系统参数的参数值。

10.根据权利要求7所述的存储器存储装置，其中所述系统参数包括第一系统参数与第二系统参数的至少其中之一，

所述第一系统参数用以触发对所述可复写式非易失性存储器模块的数据扫描操作，以检测所述第一实体单元中的错误，并且

所述第二系统参数用以触发对所述可复写式非易失性存储器模块的数据刷新操作，以更新所述第一实体单元中的数据。

11.根据权利要求7所述的存储器存储装置，其中根据所述系统参数指示所述可复写式非易失性存储器模块执行所述特定操作的操作包括：

获得与所述可复写式非易失性存储器模块有关的损耗评估参数，其中所述损耗评估参数包括读取计数，且所述读取计数反映所述第一实体单元被读取的次数；

比较所述损耗评估参数与所述系统参数；以及

根据比较结果指示所述可复写式非易失性存储器模块执行所述特定操作。

12.根据权利要求7所述的存储器存储装置，其中所述系统参数包括第三系统参数，且所述第三系统参数用以影响解码电路使用的解码模式。

13.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；以及

存储器管理电路，连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以：

发送多个读取指令序列，其中所述多个读取指令序列包括第一读取指令序列与第二读取指令序列，所述第一读取指令序列用以指示对所述多个实体单元中的第一实体单元执行第一读取操作，且所述第二读取指令序列用以指示对所述第一实体单元执行第二读取操作；

根据所述第一读取操作所对应的第一读取时间点与所述第二读取操作所对应的第二读取时间点之间的时间间隔，决定系统参数；以及

根据所述系统参数指示所述可复写式非易失性存储器模块执行特定操作。

14.根据权利要求13所述的存储器控制电路单元，其中根据所述第一读取操作所对应的所述第一读取时间点与所述第二读取操作所对应的所述第二读取时间点之间的所述时间间隔，决定所述系统参数的操作包括：

根据所述时间间隔更新统计信息，其中所述统计信息反映多个历史时间间隔的平均值；以及

根据所述统计信息决定所述系统参数。

15.根据权利要求14所述的存储器控制电路单元，其中根据所述统计信息决定所述系统参数的操作包括：

根据所述统计信息的变化，调整所述系统参数的参数值。

16.根据权利要求13所述的存储器控制电路单元，其中所述系统参数包括第一系统参数与第二系统参数的至少其中之一，

所述第一系统参数用以触发对所述可复写式非易失性存储器模块的数据扫描操作，以检测所述第一实体单元中的错误，并且

所述第二系统参数用以触发对所述可复写式非易失性存储器模块的数据刷新操作，以更新所述第一实体单元中的数据。

17.根据权利要求13所述的存储器控制电路单元，其中根据所述系统参数指示所述可复写式非易失性存储器模块执行所述特定操作的操作包括：

获得与所述可复写式非易失性存储器模块有关的损耗评估参数，其中所述损耗评估参数包括读取计数，且所述读取计数反映所述第一实体单元被读取的次数；

比较所述损耗评估参数与所述系统参数；以及

根据比较结果指示所述可复写式非易失性存储器模块执行所述特定操作。

18.根据权利要求13所述的存储器控制电路单元，其中所述存储器控制电路单元还包括解码电路，所述系统参数包括第三系统参数，且所述第三系统参数用以影响所述解码电路使用的解码模式。