CN116230062A - 电压预测方法、存储器存储装置及存储器控制电路单元 - Google Patents

电压预测方法、存储器存储装置及存储器控制电路单元 Download PDF

Info

Publication number
CN116230062A
CN116230062A CN202310223843.7A CN202310223843A CN116230062A CN 116230062 A CN116230062 A CN 116230062A CN 202310223843 A CN202310223843 A CN 202310223843A CN 116230062 A CN116230062 A CN 116230062A
Authority
CN
China
Prior art keywords
voltage level
read voltage
memory
read
count information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310223843.7A
Other languages
English (en)
Inventor
苏柏诚
陈柏皓
许祐诚
林纬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Phison Electronics Corp
Original Assignee
Phison Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
Priority to CN202310223843.7A priority Critical patent/CN116230062A/zh
Publication of CN116230062A publication Critical patent/CN116230062A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种电压预测方法、存储器存储装置及存储器控制电路单元。所述方法包括：使用第一读取电压电平读取可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数；以及根据计数信息预测第二读取电压电平，其中第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。由此，可提高对读取电压电平的校正效率。

Description

电压预测方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器控制技术，尤其涉及一种电压预测方法、存储器存储装置及存储器控制电路单元。
背景技术
智能手机、平板计算机及个人计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
在一个存储单元可以存储多个比特的存储器存储装置中，多个预设的读取电压电平会被用来读取属于不同状态(state)的存储单元所存储的数据。但是，在存储器存储装置使用一段时间后，随着存储单元的磨损，这些预设的读取电压电平相对于存储单元的临界电压分布可能会发生严重偏移。传统上，存储器控制器会逐一使用待校正的读取电压电平来读取存储单元以获得对应于此读取电压电平的偏移信息，然后再使用此偏移信息来校正读取电压电平。但是，随着每一个存储单元所存储的比特数量越来越多，需要校正的读取电压电平的数量也越来越多。因此，如何提高读取电压电平的校正效率实为本领域技术人员所致力研究的课题之一。
发明内容
本发明提供一种电压预测方法、存储器存储装置及存储器控制电路单元，可提高对读取电压电平的校正效率。
本发明的范例实施例提供一种电压预测方法，其用于可复写式非易失性存储器模块。所述电压预测方法包括：使用第一读取电压电平读取所述可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中所述第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且所述计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数；以及根据所述计数信息预测第二读取电压电平，其中所述第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。
在本发明的一范例实施例中，所述计数信息与预设计数信息之间的差值反映所述第一读取电压电平与所述临界电压分布之间的偏移。
在本发明的一范例实施例中，根据所述计数信息预测第二读取电压电平的步骤包括：根据所述计数信息获得第二校正信息；以及根据所述第二校正信息校正所述第二读取电压电平。
在本发明的一范例实施例中，根据所述计数信息获得所述第二校正信息的步骤包括：根据所述计数信息获得第一校正信息，其中所述第一校正信息用以校正所述第一读取电压电平；以及根据所述第一校正信息获得所述第二校正信息。
在本发明的一范例实施例中，根据所述计数信息预测所述第二读取电压电平的步骤不包含使用待校正的所述第二读取电压电平读取所述多个存储单元。
在本发明的一范例实施例中，所述第一读取电压电平与所述第二读取电压电平属于同一类别，且所述电压预测方法还包括：响应于所述第一读取电压电平与第三读取电压电平不属于所述同一类别，不根据所述计数信息预测所述第三读取电压电平，其中所述第三读取电压电平用以区分所述临界电压分布中彼此相邻的第五状态与第六状态。
在本发明的一范例实施例中，根据所述计数信息预测第二读取电压电平的步骤包括：根据造成所述第二读取电压电平与所述临界电压分布之间的偏移的至少一原因，决定所述第二读取电压电平的类别；以及响应于所述第一读取电压电平与所述第二读取电压电平属于同一类别，根据所述计数信息预测第二读取电压电平。
在本发明的一范例实施例中，所述的电压预测方法还包括：对从所述多个存储单元读取的第一数据执行硬解码操作；以及响应于对所述第一数据执行的所述硬解码操作失败或对应于所述硬解码操作的重试计数达到预设值，执行读取电压校正操作，以在所述电压校正操作中使用所述第一读取电压电平读取所述多个存储单元并根据所述计数信息预测所述第二读取电压电平。
在本发明的一范例实施例中，使用所述第一读取电压电平读取所述可复写式非易失性存储器模块中的所述多个存储单元以获得所述计数信息的步骤包括：将所述第一读取电压电平加上调整值，以使所述第一读取电压电平更靠近所述临界电压分布中的一个波峰；以及使用调整后的所述第一读取电压电平读取所述多个存储单元以获得所述计数信息。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：发送至少一读取指令序列，其中所述至少一读取指令序列用以指示使用第一读取电压电平读取所述可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中所述第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且所述计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数；以及根据所述计数信息预测第二读取电压电平，其中所述第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述计数信息预测第二读取电压电平的操作包括：根据所述计数信息获得第二校正信息；以及根据所述第二校正信息校正所述第二读取电压电平。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述计数信息获得所述第二校正信息的操作包括：根据所述计数信息获得第一校正信息，其中所述第一校正信息用以校正所述第一读取电压电平；以及根据所述第一校正信息获得所述第二校正信息。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述计数信息预测所述第二读取电压电平的操作不包含使用待校正的所述第二读取电压电平读取所述多个存储单元。
在本发明的一范例实施例中，所述第一读取电压电平与所述第二读取电压电平属于同一类别，且所述存储器控制电路单元还用以：响应于所述第一读取电压电平与第三读取电压电平不属于所述同一类别，不根据所述计数信息预测所述第三读取电压电平，其中所述第三读取电压电平用以区分所述临界电压分布中彼此相邻的第五状态与第六状态。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述计数信息预测第二读取电压电平的操作包括：根据造成所述第二读取电压电平与所述临界电压分布之间的偏移的至少一原因，决定所述第二读取电压电平的类别；以及响应于所述第一读取电压电平与所述第二读取电压电平属于同一类别，根据所述计数信息预测第二读取电压电平。
在本发明的一范例实施例中，所述存储器控制电路单元还用以：对从所述多个存储单元读取的第一数据执行硬解码操作；以及响应于对所述第一数据执行的所述硬解码操作失败或对应于所述硬解码操作的重试计数达到预设值，执行读取电压校正操作，以在所述电压校正操作中使用所述第一读取电压电平读取所述多个存储单元并根据所述计数信息预测所述第二读取电压电平。
在本发明的一范例实施例中，所述存储器控制电路单元发送所述至少一读取指令序列的操作包括：将所述第一读取电压电平加上调整值，以使所述第一读取电压电平更靠近所述临界电压分布中的一个波峰；以及发送所述至少一读取指令序列以指示使用调整后的所述第一读取电压电平读取所述多个存储单元以获得所述计数信息。
本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：发送至少一读取指令序列，其中所述至少一读取指令序列用以指示使用第一读取电压电平读取所述可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中所述第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且所述计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数；以及根据所述计数信息预测第二读取电压电平，其中所述第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。
在本发明的一范例实施例中，所述存储器管理电路根据所述计数信息预测第二读取电压电平的操作包括：根据所述计数信息获得第二校正信息；以及根据所述第二校正信息校正所述第二读取电压电平。
在本发明的一范例实施例中，所述存储器管理电路根据所述计数信息获得所述第二校正信息的操作包括：根据所述计数信息获得第一校正信息，其中所述第一校正信息用以校正所述第一读取电压电平；以及根据所述第一校正信息获得所述第二校正信息。
在本发明的一范例实施例中，所述存储器管理电路根据所述计数信息预测所述第二读取电压电平的操作不包含使用待校正的所述第二读取电压电平读取所述多个存储单元。
在本发明的一范例实施例中，所述第一读取电压电平与所述第二读取电压电平属于同一类别，且所述存储器管理电路还用以：响应于所述第一读取电压电平与第三读取电压电平不属于所述同一类别，不根据所述计数信息预测所述第三读取电压电平，其中所述第三读取电压电平用以区分所述临界电压分布中彼此相邻的第五状态与第六状态。
在本发明的一范例实施例中，所述存储器管理电路根据所述计数信息预测第二读取电压电平的操作包括：根据造成所述第二读取电压电平与所述临界电压分布之间的偏移的至少一原因，决定所述第二读取电压电平的类别；以及响应于所述第一读取电压电平与所述第二读取电压电平属于同一类别，根据所述计数信息预测第二读取电压电平。
在本发明的一范例实施例中，所述存储器控制电路单元还包括错误检查与校正电路，其连接至所述存储器管理电路。所述错误检查与校正电路用以对从所述多个存储单元读取的第一数据执行硬解码操作。所述存储器管理电路还用以响应于对所述第一数据执行的所述硬解码操作失败或对应于所述硬解码操作的重试计数达到预设值，执行读取电压校正操作，以在所述电压校正操作中使用所述第一读取电压电平读取所述多个存储单元并根据所述计数信息预测所述第二读取电压电平。
在本发明的一范例实施例中，所述存储器管理电路发送所述至少一读取指令序列的操作包括：将所述第一读取电压电平加上调整值，以使所述第一读取电压电平更靠近所述临界电压分布中的一个波峰；以及发送所述至少一读取指令序列以指示使用调整后的所述第一读取电压电平读取所述多个存储单元以获得所述计数信息。
基于上述，在使用第一读取电压电平读取可复写式非易失性存储器模块中的多个存储单元以获得计数信息后，第二读取电压电平可根据计数信息而被预测。特别是，第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。由此，可有效提高对读取电压电平的校正效率。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图；
图8是根据本发明的范例实施例所示出的根据对应于第一读取电压电平的第一计数信息来预测第二读取电压电平的示意图；
图9是根据本发明的范例实施例所示出的根据对应于第一读取电压电平的第二计数信息来预测第二读取电压电平的示意图；
图10是根据本发明的范例实施例所示出的对多个读取电压电平进行分类的示意图；
图11是根据本发明的范例实施例所示出的电压预测方法的流程图；
图12是根据本发明的范例实施例所示出的电压预测方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。
请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。
请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。
连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、通用串行总线(UniversalSerial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。
在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。
请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。
在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。
主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。
错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code,EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。
请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。每一个实体单元可包括一或多个实体程序化单元。
存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据和/或无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。
存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。
须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。
存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。
在以下范例实施例中，是以QLC NAND型快闪存储器模块作为可复写式非易失性存储器模块43所包含的快闪存储器模块的类型进行说明。然而，在另一范例实施例中，相同或相似的操作亦可以应用于MLC NAND型、TLC NAND型或其他类型的快闪存储器模块。
在一范例实施例中，在将某一数据(亦称为原始数据)存储至可复写式非易失性存储器模块43之前，存储器管理电路51会对原始数据执行一个随机化操作，以将原始数据随机化为另一数据(亦称为随机数据)。例如，经过随机化操作后，随机数据中的比特“0”与“1”的数目可能会趋于一致(即相等或接近)。
在一范例实施例中，存储器管理电路51可发送写入指令序列至可复写式非易失性存储器模块43，以指示可复写式非易失性存储器模块43将经随机化的原始数据(即随机数据)程序化至多个存储单元。例如，经程序化的存储单元可能会被尝试平均地程序化为存储比特“1111”、“1110”、“1101”、“1100”、“1011”、“1010”、“1001”、“1000”、“0111”、“0110”、“0101”、“0100”、“0011”、“0010”、“0001”及“0000”。
在一范例实施例中，原始数据是来自于主机系统11且带有欲存储至存储器存储装置10的数据。此原始数据可经过随机化再进行存储。在一范例实施例中，原始数据的比特数与随机数据的比特数相同。
图7是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图。需注意的是，图7表示，在根据随机数据程序化位于同一个字线的多个存储单元之后，此些经程序化的存储单元的临界电压分布。此外，在图7中，横轴代表存储单元的临界电压，而纵轴代表存储单元个数。
请参照图7，经程序化的多个存储单元可具有16个状态701～716。属于状态701～716的存储单元可分别用以存储比特“1111”、“1110”、“1101”、“1100”、“1011”、“1010”、“1001”、“1000”、“0111”、“0110”、“0101”、“0100”、“0011”、“0010”、“0001”及“0000”。换言之，状态701～716分别对应于预设比特值“1111”、“1110”、“1101”、“1100”、“1011”、“1010”、“1001”、“1000”、“0111”、“0110”、“0101”、“0100”、“0011”、“0010”、“0001”及“0000”。然而，在另一范例实施例中，状态701～716的数目可以被调整，且每一个状态所对应的预设比特值也可以被调整。
在一范例实施例中，是假设经程序化的多个存储单元可平均地分散至状态701～716。亦即，若此些存储单元的总数为N，且状态701～716的总数为M(即16)，则属于状态701～716中每一个状态的存储单元的总数预设皆为N/M(即N/16)。
当欲读取数据时，读取电压电平RV(1)～RV(15)可被施加至所述多个存储单元，以读取此些存储单元所存储的数据。须注意的是，在图7中，读取电压电平RV(i)可用以区别此些存储单元的临界电压分布中任两个相邻的状态。例如，读取电压电平RV(1)用以区别状态701与702，且读取电压电平RV(2)用以区别状态702与703等，依此类推。
通过依序施加读取电压电平RV(1)～RV(15)，此些存储单元中的某一个存储单元可以被决定为是属于状态701～716的其中之一，进而获得此存储单元所存储的数据。例如，若某一个存储单元可被读取电压电平RV(2)导通但不能被读取电压电平RV(3)导通，表示此存储单元的临界电压介于读取电压电平RV(2)与RV(3)之间。因此，可判定此存储单元是属于状态703并读取此存储单元所存储的数据。
然而，随着此些存储单元的使用时间增加和/或操作环境改变，至少部分存储单元可能会发生性能衰退(degradation)。在发生性能衰退后，状态701～716可能会逐渐相互靠近甚至相互重迭。此外，状态701～716也可能变得更平坦。例如，状态721～736可用来表示性能衰退后的存储单元的临界电压分布。
在发生性能衰退后，读取电压电平RV(1)～RV(15)相对于状态721～736发生严重地偏移，如图7所示。此时，若持续使用未经校正的读取电压电平RV(1)～RV(15)来读取此些存储单元，则许多存储单元的状态会被误判，进而导致从此些存储单元读取的数据存在许多错误。若读取的数据中包含太多错误，则此数据可能无法成功地被解码并输出。
在一范例实施例中，存储器管理电路51可发送至少一读取指令序列至可复写式非易失性存储器模块43。此读取指令序列可用以指示可复写式非易失性存储器模块43使用一读取电压电平(亦称为第一读取电压电平)读取可复写式非易失性存储器模块43中的多个存储单元以获得计数信息(亦称为第一计数信息)。特别是，第一读取电压电平可用以区分所述多个存储单元的临界电压分布中彼此相邻的两个状态(亦称为第一状态与第二状态)。此外，第一计数信息可反映此些存储单元中符合特定条件(亦称为目标条件)的存储单元(亦称为第一存储单元)的总数。以图7为例，第一读取电压电平可为读取电压电平RV(1)～RV(15)中的读取电压电平RV(i)，且第一计数信息可反映所述多个存储单元中可被第一读取电压电平导通的存储单元(即第一存储单元)的总数。或者，从另一角度而言，第一计数信息可反映所述多个存储单元中临界电压小于第一读取电压电平的存储单元(即第一存储单元)的总数。
在一范例实施例中，存储器管理电路51可根据第一计数信息来预测另一读取电压电平(亦称为第二读取电压电平)。特别是，第二读取电压电平可用以区分所述临界电压分布中彼此相邻的另两个状态(亦称为第三状态与第四状态)。以图7为例，第二读取电压电平可为读取电压电平RV(1)～RV(15)中的读取电压电平RV(j)，且i不等于j。
在一范例实施例中，存储器管理电路51根据第一计数信息来预测第二读取电压电平的操作，可用以预测出经过校正的第二读取电压电平。例如，相较于未经校正的第二读取电压电平，经过校正的第二读取电压电平可更靠近第三状态与第四状态之间的交界处。因此，在一范例实施例中，相较于未经校正的第二读取电压电平，经过校正的第二读取电压电平可用以更准确地区分第三状态与第四状态。
图8是根据本发明的范例实施例所示出的根据对应于第一读取电压电平的第一计数信息来预测第二读取电压电平的示意图。
请参照图8，假设待校正的第一读取电压电平为读取电压电平RV(5)，且待校正的第二读取电压电平为读取电压电平RV(11)。读取电压电平RV(5)用以区别临界电压分布中的状态725与726。读取电压电平RV(11)用以区别临界电压分布中的状态731与732。
须注意的是，在校正读取电压电平RV(5)之前，读取电压电平RV(5)与所述临界电压分布(包含状态725与726)之间存在明显的偏移。类似的，在校正读取电压电平RV(11)之前，读取电压电平RV(11)与所述临界电压分布(包含状态731与732)之间也存在明显的偏移。
在使用读取电压电平RV(5)来读取多个存储单元后，存储器管理电路51可根据读取结果获得对应于读取电压电平RV(5)的计数信息ΔC(1)(即第一计数信息)。例如，假设某一个存储单元可被读取电压电平RV(5)导通，则所述读取结果会带有对应于此存储单元的比特“1”(或比特“0”)。存储器管理电路51可根据读取结果中的比特“1”(或比特“0”)的总数获得计数信息ΔC(1)。由此，计数信息ΔC(1)可反映出所读取的多个存储单元中可被读取电压电平RV(5)导通的存储单元(即第一存储单元)的总数。在一范例实施例中，计数信息ΔC(1)的数值亦可反映出图8的斜线区域的总面积。
在获得计数信息ΔC(1)后，存储器管理电路51可根据计数信息ΔC(1)来预测读取电压电平RV(11)’。读取电压电平RV(11)’为经过校正的读取电压电平RV(11)。例如，存储器管理电路51可将计数信息ΔC(1)输入至一个方程式或查找表并根据此方程式或查找表的输出获得读取电压电平RV(11)’的电压值。
在一范例实施例中，计数信息ΔC(1)与预设计数信息(亦称为第一预设计数信息)之间的差值可反映读取电压电平RV(5)与所述临界电压分布之间的偏移。以图8为例，第一预设计数信息可反映所述多个存储单元中预设是属于状态721～725的存储单元的总数。例如，第一预设计数信息的数值可等于或接近5×(N/16)，其中N为所述存储单元的总数。
在一范例实施例中，存储器管理电路51可根据计数信息ΔC(1)与第一预设计数信息之间的差值来预测读取电压电平RV(11)’。例如，存储器管理电路51可将此差值输入至一个方程式或查找表并根据此方程式或查找表的输出获得读取电压电平RV(11)’的电压值。
在一范例实施例中，存储器管理电路51可根据计数信息ΔC(1)获得校正信息(亦称为第二校正信息)ΔV(2)。例如，存储器管理电路51可将计数信息ΔC(1)或所述差值输入至一个方程式或查找表并根据此方程式或查找表的输出获得校正信息ΔV(2)。存储器管理电路51可根据校正信息ΔV(2)来校正读取电压电平RV(11)以获得读取电压电平RV(11)’。例如，存储器管理电路51可将读取电压电平RV(11)加上或减去校正信息ΔV(2)所对应的电压值，以获得读取电压电平RV(11)’。如图8所示，相较于读取电压电平RV(11)，读取电压电平RV(11)’更靠近状态731与732之间的交界处。因此，相较于读取电压电平RV(11)，读取电压电平RV(11)’可用以更准确地区分状态731与732。
在一范例实施例中，存储器管理电路51可根据计数信息ΔC(1)获得校正信息(亦称为第一校正信息)ΔV(1)。校正信息ΔV(1)可用以校正读取电压电平RV(5)。例如，存储器管理电路51可将计数信息ΔC(1)或所述差值输入至一个方程式或查找表并根据此方程式或查找表的输出获得校正信息ΔV(1)。存储器管理电路51可根据校正信息ΔV(1)来校正读取电压电平RV(5)。例如，存储器管理电路51可将读取电压电平RV(5)加上或减去校正信息ΔV(1)所对应的电压值，以获得读取电压电平RV(5)’。如图8所示，相较于读取电压电平RV(5)，读取电压电平RV(5)’更靠近状态725与726之间的交界处。因此，相较于读取电压电平RV(5)，读取电压电平RV(5)’可用以更准确地区分状态725与726。
在一范例实施例中，存储器管理电路51可根据校正信息ΔV(1)获得校正信息ΔV(2)。校正信息ΔV(1)与ΔV(2)之间可存在线性或非线性关系。例如，存储器管理电路51可将校正信息ΔV(1)输入至一个方程式或查找表并根据此方程式或查找表的输出获得校正信息ΔV(2)。
在一范例实施例中，存储器管理电路51可根据以下方程式(1.1)与(1.2)来获得校正信息ΔV(2)。
ΔV(2)＝C(1)×ΔV(1)+C(5)(1.1)
C(5)＝(C(2)×α(NPE,T))/C(3)+(C(2)×α(l))/C(4)(1.2)
在方程式(1.1)与(1.2)中，C(1)～C(5)、α(NPE,T)及α(l)皆为参数并可根据当下量测到的数值和/或预设值来进行设定。例如，参数α(NPE,T)可反映所述多个存储单元基于特定的磨损情况及温度而垂直向基板流失电子的速率，而参数α(l)则可反映所述多个存储单元中的电子流向相邻的字线上的存储单元的速率。此外，方程式(1.1)与(1.2)中的各个参数的数值及整体方程式的设计皆可根据实务需求调整，本发明不加以限制。此外，第一读取电压电平与第二读取电压电平亦可为读取电压电平RV(1)～RV(15)中的任两者，本发明不加以限制。
在一范例实施例中，假设第一读取电压电平与第二读取电压电平分别为读取电压电平RV(1)～RV(15)中的读取电压电平RV(i)与RV(j)，且i不等于j。存储器管理电路51可根据读取电压电平RV(i)与RV(j)的配对或组合来选择合适的方程式或查找表。在选定方程式或查找表后，存储器管理电路51可将对应于读取电压电平RV(i)的计数信息或校正信息(即第一校正信息)输入至此方程式或查找表并根据此方程式或查找表的输出获得对应于读取电压电平RV(j)的校正信息(即第二校正信息)。然后，存储器管理电路51可根据第二校正信息来校正读取电压电平RV(j)。
须注意的是，传统上，当欲对第二读取电压电平(例如读取电压电平RV(11))进行校正时，往往需要使用待校正的读取电压电平RV(11)来读取所述多个存储单元，以根据对应于读取电压电平RV(11)的读取结果或解码结果来校正读取电压电平RV(11)。但是，这样的做法在需要校正的读取电压电平较多(例如图7中有15个读取电压电平需要校正)时缺乏效率。
在一范例实施例中，根据对应于第一读取电压电平的计数信息来预测第二读取电压电平的步骤不包含也不需要使用待校正的第二读取电压电平来读取所述多个存储单元。以图8为例，在使用读取电压电平RV(5)来读取多个存储单元以获得计数信息ΔC(1)后，在不使用读取电压电平RV(11)来读取所述多个存储单元的前提下，读取电压电平RV(11)’可直接被预测。类似的，经过校正后的其余读取电压电平的电压位置也可根据对应于第一读取电压电平的计数信息(或第一校正信息)而被逐一预测。由此，可有效提高读取电压电平的校正效率。
在一范例实施例中，在使用第一读取电压电平来读取所述多个存储单元之前，存储器管理电路51可将第一读取电压电平加上一个调整值(亦称为第一调整值)，以使第一读取电压电平更靠近所述临界电压分布中的某一个波峰(peak)。然后，存储器管理电路51可使用调整后的第一读取电压电平来读取所述多个存储单元以获得另一计数信息(亦称为第二计数信息)。此第二计数信息可取代第一计数信息以预测第二读取电压电平。
图9是根据本发明的范例实施例所示出的根据对应于第一读取电压电平的第二计数信息来预测第二读取电压电平的示意图。
请参照图9，假设待校正的第一读取电压电平为读取电压电平RV(5)，且待校正的第二读取电压电平为读取电压电平RV(11)。
在一范例实施例中，存储器管理电路51可先将读取电压电平RV(5)调整为读取电压电平RVP(5)。特别是，相较于读取电压电平RV(5)，读取电压电平RVP(5)更靠近状态726的波峰。然后，存储器管理电路51可指示可复写式非易失性存储器模块43使用读取电压电平RVP(5)来读取所述多个存储单元并根据读取结果获得计数信息ΔC(2)(即第二计数信息)。例如，计数信息ΔC(2)可反映出所述多个存储单元中可被读取电压电平RVP(5)导通的存储单元的总数(等同于图9的斜线区域的总面积)。然后，存储器管理电路51可根据计数信息ΔC(2)来预测读取电压电平RV(11)’。
在一范例实施例中，存储器管理电路51可根据计数信息ΔC(2)获得校正信息ΔV(1)(即第一校正信息)。例如，存储器管理电路51可根据计数信息ΔC(2)与预设计数信息(亦称为第二预设计数信息)之间的差值获得校正信息ΔV(1)。然后，存储器管理电路51可根据校正信息ΔV(1)获得校正信息ΔV(2)并根据校正信息ΔV(2)来将读取电压电平RV(11)校正为读取电压电平RV(11)’。或者，在一范例实施例中，存储器管理电路51可直接根据计数信息ΔC(2)来预测读取电压电平RV(11)’的电压值。相关操作细节相同或相似于前述范例实施例中使用计数信息ΔC(1)来预测读取电压电平RV(11)’的操作，在此不重复说明。
在一范例实施例中，第二预设计数信息的数值可等于第一预设计数信息的数值与一个调整值(亦称为第二调整值)的和。此外，相较于读取电压电平RV(5)，通过使用更靠近状态726的波峰的读取电压电平RVP(5)来读取存储单元，可放大所获得的计数信息的数值(即ΔC(2)大于ΔC(1))，进而更精准地对第一读取电压电平和/或第二读取电压电平进行校正。例如，相较于计数信息ΔC(1)，放大后的计数信息ΔC(2)可减少前述随机化操作本身的缺陷(例如随机数据中的比特“1”与“0”的分布非完全一致)对后续的读取电压电平的校正造成的不良影响。
在一范例实施例中，用来预测第二读取电压电平的第一读取电压电平的总数也可以是多个。例如，在一范例实施例中，第一读取电压电平可包括图7的读取电压电平RV(1)～RV(15)中的读取电压电平RV(x)与RV(y)，而待校正的第二读取电压电平则可包括读取电压电平RV(1)～RV(15)中的读取电压电平RV(z)，其中x、y及z各不相同。在一范例实施例中，使用读取电压电平RV(x)与RV(y)来读取所述多个存储单元所分别获得的计数信息可用以共同对读取电压电平RV(z)进行校正(即预测校正后的读取电压电平RV(z)’)。
在一范例实施例中，存储器管理电路51可根据以下方程式(2.1)来获得图8或图9中的校正信息ΔV(2)。
ΔV(2)＝(C(1)×ΔV(1)+C(5))/2+(C(6)×ΔV(3)+C(7))/2(2.1)
在方程式(2.1)中，ΔV(1)表示对应于读取电压电平RV(x)的校正信息，ΔV(3)表示对应于读取电压电平RV(y)的校正信息，C(1)～C(7)皆为参数并可根据当下量测到的数值和/或预设值来进行设定。此外，方程式(2.1)中的各个参数的数值及整体方程式的设计皆可根据实务需求调整，本发明不加以限制。此外，对应于各个第一读取电压电平的校正信息的取得方式请参照前述范例实施例，在此不重复说明。此外，更多的第一读取电压电平所对应的计数信息或校正信息亦可用来预测第二读取电压电平，本发明不加以限制。
在一范例实施例中，存储器管理电路51可判断多个读取电压电平是否属于同一类别。在一范例实施例中，响应于第一读取电压电平与所述第二读取电压电平属于同一类别，则存储器管理电路51可根据第一读取电压电平所对应的计数信息来预测第二读取电压电平。在一范例实施例中，响应于第一读取电压电平与某一读取电压电平(亦称为第三读取电压电平)不属于同一类别，则存储器管理电路51不根据对应于第一读取电压电平的计数信息来预测第三读取电压电平。例如，第三读取电压电平用以区分所述临界电压分布中彼此相邻的多个状态(亦称为第五状态与第六状态)。
图10是根据本发明的范例实施例所示出的对多个读取电压电平进行分类的示意图。
请参照图10，在一范例实施例中，存储器管理电路51可对读取电压电平RV(1)～RV(15)进行分类，例如将读取电压电平RV(1)～RV(3)分类为类别A，并将读取电压电平RV(4)～RV(15)分类为类别B。然而，对于读取电压电平RV(1)～RV(15)的分类规则亦可根据实务需求调整，本发明不加以限制。
在一范例实施例中，只有当第一读取电压电平与第二读取电压电平皆属于同一类别(例如类别A或类别B)时，存储器管理电路51可根据第一读取电压电平所对应的计数信息来预测第二读取电压电平。在一范例实施例中，若第一读取电压电平属于类别A且第三读取电压电平属于类别B(或第一读取电压电平属于类别B且第三读取电压电平属于类别A)时，存储器管理电路51不允许根据第一读取电压电平所对应的计数信息来预测第三读取电压电平。
在一范例实施例中，存储器管理电路51可根据造成特定读取电压电平与所述临界电压分布之间的偏移的至少一原因，来决定特定读取电压电平的类别。例如，造成特定读取电压电平与所述临界电压分布之间的偏移的原因主要可分为数据保留(data retention)缺陷与读取干扰(read disturbance)。数据保留缺陷是指存储单元垂直向基板流失电子的情况。读取干扰缺陷是指存储单元中的电子流向相邻的字线的情况。
在一范例实施例中，以第二读取电压电平为例，若第二读取电压电平与所述临界电压分布之间的偏移的主要原因是数据保留缺陷，则存储器管理电路51可判定第二读取电压电平属于第一类别(例如图10的类别A)。此外，若第二读取电压电平与所述临界电压分布之间的偏移的主要原因是读取干扰缺陷，则存储器管理电路51可判定第二读取电压电平属于第二类别(例如图10的类别B)。在一范例实施例中，存储器管理电路51亦可采用其他的分类规则来对读取电压电平RV(1)～RV(15)进行分类。此外，在一范例实施例中，存储器管理电路51亦可不对读取电压电平RV(1)～RV(15)进行分类。
在一范例实施例中，存储器管理电路51可使用包含第一读取电压电平的至少一读取电压电平来从所述多个存储单元读取数据(亦称为第一数据)。在取得第一数据后，存储器管理电路51可指示错误检查与校正电路54对第一数据执行解码操作(亦称为硬解码操作)，以尝试更正第一数据中的错误。若对于第一数据的硬解码操作成功(表示第一数据中的所有错误皆被更正)，则存储器管理电路51可输出解码成功的第一数据。例如，存储器管理电路51可响应于来自主机系统11的读取指令，对第一数据进行读取并将解码成功的第一数据回传至主机系统11。此外，若对于第一数据的硬解码操作失败，则存储器管理电路51可执行读取电压校正操作。例如，在读取电压校正操作中，存储器管理电路51可指示可复写式非易失性存储器模块43使用第一读取电压电平读取所述多个存储单元并根据所述计数信息预测第二读取电压电平。相关操作细节已详述于上，在此不重复说明。
在一范例实施例中，若硬解码操作中的某一次的解码无法更正第一数据中的所有错误(即解码失败)，则存储器管理电路51可更新一个重试计数(例如将重试计数加一)并判断重试计数是否达到预设值。若重试计数未达到预设值，存储器管理电路51可查询重试表格(retry table)以改变所使用的读取电压电平(包含第一读取电压电平)。然后，存储器管理电路51可使用改变后的读取电压电平来重新对所述多个存储单元进行数据读取，直到可成功解码所读取的数据(即第一数据)或重试计数达到预设值为止。在一范例实施例中，若重试计数达到预设值，存储器管理电路51可执行所述读取电压校正操作。
图11是根据本发明的范例实施例所示出的电压预测方法的流程图。
请参照图11，在步骤S1101中，使用第一读取电压电平读取可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且所述计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数。在步骤S1102中，根据所述计数信息预测第二读取电压电平，其中第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。
图12是根据本发明的范例实施例所示出的电压预测方法的流程图。
请参照图12，在步骤S1201中，使用第一读取电压电平从多个存储单元中读取第一数据。在步骤S1202中，解码第一数据。在步骤S1203中，判断对第一数据的解码是否失败。若对第一数据的解码未失败(即解码是成功的)，在步骤S1204中，输出解码后的第一数据。若对第一数据的解码失败，在步骤S1205中，更新重试计数。在步骤S1206中，判断重试计数是否达到预设值。若重试计数未达到预设值，在步骤S1207中，改变第一读取电压电平，并重复执行步骤S1201。此外，若重试计数达到预设值，在步骤S1208中，执行读取电压校正操作。
然而，图11与图12中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11与图12中各步骤可以实作为多个程序码或是电路，本案不加以限制。此外，图11与图12的方法可以搭配以上范例实施例使用，也可以单独使用，本案不加以限制。
综上所述，本发明的范例实施例提出的电压预测方法、存储器存储装置及存储器控制电路单元，可在尽可能减少对相同存储单元的重复读取的前提下，有效提高对读取电压电平的校正效率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (27)

1.一种电压预测方法，其特征在于，用于可复写式非易失性存储器模块，所述电压预测方法包括：
使用第一读取电压电平读取所述可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中所述第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且所述计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数；以及
根据所述计数信息预测第二读取电压电平，其中所述第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。
2.根据权利要求1所述的电压预测方法，其中所述计数信息与预设计数信息之间的差值反映所述第一读取电压电平与所述临界电压分布之间的偏移。
3.根据权利要求1所述的电压预测方法，其中根据所述计数信息预测第二读取电压电平的步骤包括：
根据所述计数信息获得第二校正信息；以及
根据所述第二校正信息校正所述第二读取电压电平。
4.根据权利要求3所述的电压预测方法，其中根据所述计数信息获得所述第二校正信息的步骤包括：
根据所述计数信息获得第一校正信息，其中所述第一校正信息用以校正所述第一读取电压电平；以及
根据所述第一校正信息获得所述第二校正信息。
5.根据权利要求1所述的电压预测方法，其中根据所述计数信息预测所述第二读取电压电平的步骤不包含使用待校正的所述第二读取电压电平读取所述多个存储单元。
6.根据权利要求1所述的电压预测方法，其中所述第一读取电压电平与所述第二读取电压电平属于同一类别，且所述电压预测方法还包括：
响应于所述第一读取电压电平与第三读取电压电平不属于所述同一类别，不根据所述计数信息预测所述第三读取电压电平，其中所述第三读取电压电平用以区分所述临界电压分布中彼此相邻的第五状态与第六状态。
7.根据权利要求1所述的电压预测方法，其中根据所述计数信息预测第二读取电压电平的步骤包括：
根据造成所述第二读取电压电平与所述临界电压分布之间的偏移的至少一原因，决定所述第二读取电压电平的类别；以及
响应于所述第一读取电压电平与所述第二读取电压电平属于同一类别，根据所述计数信息预测第二读取电压电平。
8.根据权利要求1所述的电压预测方法，还包括：
对从所述多个存储单元读取的第一数据执行硬解码操作；以及
响应于对所述第一数据执行的所述硬解码操作失败或对应于所述硬解码操作的重试计数达到预设值，执行读取电压校正操作，以在所述电压校正操作中使用所述第一读取电压电平读取所述多个存储单元并根据所述计数信息预测所述第二读取电压电平。
9.根据权利要求1所述的电压预测方法，其中使用所述第一读取电压电平读取所述可复写式非易失性存储器模块中的所述多个存储单元以获得所述计数信息的步骤包括：
将所述第一读取电压电平加上调整值，以使所述第一读取电压电平更靠近所述临界电压分布中的一个波峰；以及
使用调整后的所述第一读取电压电平读取所述多个存储单元以获得所述计数信息。
10.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
发送至少一读取指令序列，其中所述至少一读取指令序列用以指示使用第一读取电压电平读取所述可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中所述第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且所述计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数；以及
根据所述计数信息预测第二读取电压电平，其中所述第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。
11.根据权利要求10所述的存储器存储装置，其中所述计数信息与预设计数信息之间的差值反映所述第一读取电压电平与所述临界电压分布之间的偏移。
12.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元根据所述计数信息预测第二读取电压电平的操作包括：
根据所述计数信息获得第二校正信息；以及
根据所述第二校正信息校正所述第二读取电压电平。
13.根据权利要求12所述的存储器存储装置，其中所述存储器控制电路单元根据所述计数信息获得所述第二校正信息的操作包括：
根据所述计数信息获得第一校正信息，其中所述第一校正信息用以校正所述第一读取电压电平；以及
根据所述第一校正信息获得所述第二校正信息。
14.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元根据所述计数信息预测所述第二读取电压电平的操作不包含使用待校正的所述第二读取电压电平读取所述多个存储单元。
15.根据权利要求10所述的存储器存储装置，其中所述第一读取电压电平与所述第二读取电压电平属于同一类别，且所述存储器控制电路单元还用以：
响应于所述第一读取电压电平与第三读取电压电平不属于所述同一类别，不根据所述计数信息预测所述第三读取电压电平，其中所述第三读取电压电平用以区分所述临界电压分布中彼此相邻的第五状态与第六状态。
16.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元根据所述计数信息预测第二读取电压电平的操作包括：
根据造成所述第二读取电压电平与所述临界电压分布之间的偏移的至少一原因，决定所述第二读取电压电平的类别；以及
响应于所述第一读取电压电平与所述第二读取电压电平属于同一类别，根据所述计数信息预测第二读取电压电平。
17.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元还用以：
对从所述多个存储单元读取的第一数据执行硬解码操作；以及
响应于对所述第一数据执行的所述硬解码操作失败或对应于所述硬解码操作的重试计数达到预设值，执行读取电压校正操作，以在所述电压校正操作中使用所述第一读取电压电平读取所述多个存储单元并根据所述计数信息预测所述第二读取电压电平。
18.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元发送所述至少一读取指令序列的操作包括：
将所述第一读取电压电平加上调整值，以使所述第一读取电压电平更靠近所述临界电压分布中的一个波峰；以及
发送所述至少一读取指令序列以指示使用调整后的所述第一读取电压电平读取所述多个存储单元以获得所述计数信息。
19.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以：
发送至少一读取指令序列，其中所述至少一读取指令序列用以指示使用第一读取电压电平读取所述可复写式非易失性存储器模块中的多个存储单元以获得计数信息，其中所述第一读取电压电平用以区分所述多个存储单元的临界电压分布中彼此相邻的第一状态与第二状态，且所述计数信息反映所述多个存储单元中符合目标条件的第一存储单元的总数；以及
根据所述计数信息预测第二读取电压电平，其中所述第二读取电压电平用以区分所述临界电压分布中彼此相邻的第三状态与第四状态。
20.根据权利要求19所述的存储器控制电路单元，其中所述计数信息与预设计数信息之间的差值反映所述第一读取电压电平与所述临界电压分布之间的偏移。
21.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路根据所述计数信息预测第二读取电压电平的操作包括：
根据所述计数信息获得第二校正信息；以及
根据所述第二校正信息校正所述第二读取电压电平。
22.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路根据所述计数信息获得所述第二校正信息的操作包括：
根据所述计数信息获得第一校正信息，其中所述第一校正信息用以校正所述第一读取电压电平；以及
根据所述第一校正信息获得所述第二校正信息。
23.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路根据所述计数信息预测所述第二读取电压电平的操作不包含使用待校正的所述第二读取电压电平读取所述多个存储单元。
24.根据权利要求19所述的存储器控制电路单元，其中所述第一读取电压电平与所述第二读取电压电平属于同一类别，且所述存储器管理电路还用以：
响应于所述第一读取电压电平与第三读取电压电平不属于所述同一类别，不根据所述计数信息预测所述第三读取电压电平，其中所述第三读取电压电平用以区分所述临界电压分布中彼此相邻的第五状态与第六状态。
25.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路根据所述计数信息预测第二读取电压电平的操作包括：
根据造成所述第二读取电压电平与所述临界电压分布之间的偏移的至少一原因，决定所述第二读取电压电平的类别；以及
响应于所述第一读取电压电平与所述第二读取电压电平属于同一类别，根据所述计数信息预测第二读取电压电平。
26.根据权利要求19所述的存储器控制电路单元，其中所述存储器控制电路单元还包括错误检查与校正电路，其连接至所述存储器管理电路，
所述错误检查与校正电路用以对从所述多个存储单元读取的第一数据执行硬解码操作，并且
所述存储器管理电路还用以响应于对所述第一数据执行的所述硬解码操作失败或对应于所述硬解码操作的重试计数达到预设值，执行读取电压校正操作，以在所述电压校正操作中使用所述第一读取电压电平读取所述多个存储单元并根据所述计数信息预测所述第二读取电压电平。
27.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路发送所述至少一读取指令序列的操作包括：
将所述第一读取电压电平加上调整值，以使所述第一读取电压电平更靠近所述临界电压分布中的一个波峰；以及
发送所述至少一读取指令序列以指示使用调整后的所述第一读取电压电平读取所述多个存储单元以获得所述计数信息。
CN202310223843.7A 2023-03-09 2023-03-09 电压预测方法、存储器存储装置及存储器控制电路单元 Pending CN116230062A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310223843.7A CN116230062A (zh) 2023-03-09 2023-03-09 电压预测方法、存储器存储装置及存储器控制电路单元

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310223843.7A CN116230062A (zh) 2023-03-09 2023-03-09 电压预测方法、存储器存储装置及存储器控制电路单元

Publications (1)

Publication Number Publication Date
CN116230062A true CN116230062A (zh) 2023-06-06

Family

ID=86578460

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310223843.7A Pending CN116230062A (zh) 2023-03-09 2023-03-09 电压预测方法、存储器存储装置及存储器控制电路单元

Country Status (1)

Country Link
CN (1) CN116230062A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118522334A (zh) * 2024-07-22 2024-08-20 深圳宏芯宇电子股份有限公司 读取电压调整方法与存储装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118522334A (zh) * 2024-07-22 2024-08-20 深圳宏芯宇电子股份有限公司 读取电压调整方法与存储装置

Similar Documents

Publication Publication Date Title
CN111078149B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
US10564862B2 (en) Wear leveling method, memory control circuit unit and memory storage apparatus
CN113140253B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN111078146B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
TWI796882B (zh) 讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元
US20220027089A1 (en) Memory control method, memory storage device and memory control circuit unit
CN116230062A (zh) 电压预测方法、存储器存储装置及存储器控制电路单元
US10984870B2 (en) Adjusting read voltage level in rewritable nonvolatile memory module
CN116959531A (zh) 读取电压调整方法、存储装置及存储器控制电路单元
CN114327265B (zh) 读取干扰检查方法、存储器存储装置及控制电路单元
US20240028506A1 (en) Mapping table re-building method, memory storage device and memory control circuit unit
CN114822664B (zh) 基于数据优先级的风险评估方法、存储装置及控制电路
TWI784224B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI841281B (zh) 電壓預測方法、記憶體儲存裝置及記憶體控制電路單元
CN114115739B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN117632039B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
US20240265983A1 (en) Read voltage adjustment method, memory storage device and memory control circuit unit
CN112347010B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
CN112201285B (zh) 电压控制方法、存储器存储装置及存储器控制电路单元
CN111863099B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
US20240304235A1 (en) Voltage calibration method, memory storage device and memory control circuit unit
CN117632042B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN113724773B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN110400593B (zh) 存储器管理方法、存储器储存装置及存储器控制电路单元
TW202437265A (zh) 電壓預測方法、記憶體儲存裝置及記憶體控制電路單元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination