TWI796882B - 讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元。此方法包括：根據執行於第一實體單元群組中的多個實體程式化單元上的讀取操作的總讀取次數更新第一實體單元群組的第一讀取次數與第二讀取次數；響應於判定第一讀取次數大於第一讀取次數門檻值，掃描當前讀取的實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數；響應於判定第二讀取次數大於第二讀取次數門檻值，掃描第一實體單元群組中的至少一第一實體抹除單元中的所有實體程式化單元以取得第二錯誤位元數；以及根據第一或第二錯誤位元數執行預防讀取干擾操作。

Description

讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元。
筆記型電腦和行動電話等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體（rewritable non-volatile memory）（例如，快閃記憶體）具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。固態硬碟就是一種以快閃記憶體模組作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
一般來說，當實體抹除單元中的一個實體程式化單元所儲存的資料被進行多次（例如，讀取次數達到十萬次至百萬次）讀取操作後，此實體程式化單元所儲存的資料很有可能會因為記憶胞被反覆地施加讀取電壓而產生錯誤位元或遺失，甚至還可能造成同一實體抹除單元中儲存於其他實體程式化單元中的資料產生錯誤位元或遺失。此現象一般稱為「讀取干擾（read disturb）」。如何處理讀取干擾問題實為本發明領域技術人員所致力的課題之一。
本發明提供一種讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元，能夠抑制讀取干擾發生的機率。
本發明提出一種讀取干擾檢查方法，用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元群組，每一個所述多個實體單元群組包括多個實體抹除單元，每一個所述多個實體抹除單元包括多個實體程式化單元。其中所述多個實體單元群組包括第一實體單元群組。所述方法包括：對所述多個實體程式化單元執行讀取操作；根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第一讀取次數與第二讀取次數；判斷所述第一讀取次數是否大於第一讀取次數門檻值，響應於判定所述第一讀取次數大於所述第一讀取次數門檻值，掃描當前讀取的所述實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數；判斷所述第二讀取次數是否大於第二讀取次數門檻值，響應於判定所述第二讀取次數大於所述第二讀取次數門檻值，掃描所述第一實體單元群組中的至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得第二錯誤位元數，其中所述第二讀取次數門檻值大於所述第一讀取次數門檻值；以及根據所述第一錯誤位元數與所述第二錯誤位元數至少其中之一執行預防讀取干擾操作。
在本發明的一實施例中，所述掃描所述第一實體單元群組中的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數的步驟包括：取得所述第一實體單元群組對應的指標，其中所述指標反映所述第一實體單元群組中待進行掃描的所述實體抹除單元；以及根據所述指標的指示掃描所述指標對應的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數。
在本發明的一實施例中，所述方法更包括：在所述至少一第一實體抹除單元中的所有所述多個實體程式化單元掃描完成之後，將所述指標對應至下一個待進行掃描的所述實體抹除單元。
在本發明的一實施例中，所述方法更包括：根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第三讀取次數；以及響應於判定所述第三讀取次數不大於第三讀取次數門檻值，在判定所述第二讀取次數大於所述第二讀取次數門檻值掃描所述第一實體單元群組中的至少一第一實體抹除單元時，選擇所述第一實體單元群組中未掃描過的所述實體抹除單元進行掃描。
在本發明的一實施例中，所述方法更包括：根據所述第二讀取次數門檻值以及所述第一實體單元群組中所述多個實體程式化單元的數量計算掃描平均值；以及根據所述掃描平均值隨機產生所述第一讀取次數門檻值。
在本發明的一實施例中，執行所述預防讀取干擾操作的步驟包括：判斷所述第一錯誤位元數是否大於第一錯誤門檻值；以及響應於判定所述第一錯誤位元數大於所述第一錯誤門檻值，將當前讀取的所述實體抹除單元中儲存的資料複製至其他實體抹除單元。
在本發明的一實施例中，執行所述預防讀取干擾操作的步驟包括：判斷所述第二錯誤位元數是否大於第二錯誤門檻值；以及響應於判定所述第二錯誤位元數大於所述第二錯誤門檻值，將所述至少一第一實體抹除單元中儲存的資料複製至其他實體抹除單元。
本發明提出一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元群組，每一個所述多個實體單元群組包括多個實體抹除單元，每一個所述多個實體抹除單元包括多個實體程式化單元。其中所述多個實體單元群組包括第一實體單元群組。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以對所述多個實體程式化單元執行讀取操作。所述記憶體控制電路單元更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第一讀取次數與第二讀取次數。所述記憶體控制電路單元更用以判斷所述第一讀取次數是否大於第一讀取次數門檻值，響應於判定所述第一讀取次數大於所述第一讀取次數門檻值，掃描當前讀取的所述實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數。所述記憶體控制電路單元更用以判斷所述第二讀取次數是否大於第二讀取次數門檻值，響應於判定所述第二讀取次數大於所述第二讀取次數門檻值，掃描所述第一實體單元群組中的至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得第二錯誤位元數。其中所述第二讀取次數門檻值大於所述第一讀取次數門檻值。並且，所述記憶體控制電路單元更用以根據所述第一錯誤位元數與所述第二錯誤位元數至少其中之一執行預防讀取干擾操作。
在本發明的一實施例中，所述記憶體控制電路單元更用以取得所述第一實體單元群組對應的指標，其中所述指標反映所述第一實體單元群組中待進行掃描的所述實體抹除單元。並且，所述記憶體控制電路單元更用以根據所述指標的指示掃描所述指標對應的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數。
在本發明的一實施例中，所述記憶體控制電路單元更用以在所述至少一第一實體抹除單元中的所有所述多個實體程式化單元掃描完成之後，將所述指標對應至下一個待進行掃描的所述實體抹除單元。
在本發明的一實施例中，所述記憶體控制電路單元更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第三讀取次數。並且，所述記憶體控制電路單元更用以響應於判定所述第三讀取次數不大於第三讀取次數門檻值，在判定所述第二讀取次數大於所述第二讀取次數門檻值掃描所述第一實體單元群組中的至少一第一實體抹除單元時，選擇所述第一實體單元群組中未掃描過的所述實體抹除單元進行掃描。
在本發明的一實施例中，所述記憶體控制電路單元更用以根據所述第二讀取次數門檻值以及所述第一實體單元群組中所述多個實體程式化單元的數量計算掃描平均值。並且，所述記憶體控制電路單元更用以根據所述掃描平均值隨機產生所述第一讀取次數門檻值。
在本發明的一實施例中，所述記憶體控制電路單元更用以判斷所述第一錯誤位元數是否大於第一錯誤門檻值。並且，所述記憶體控制電路單元更用以響應於判定所述第一錯誤位元數大於所述第一錯誤門檻值，將當前讀取的所述實體抹除單元中儲存的資料複製至其他實體抹除單元。
在本發明的一實施例中，所述記憶體控制電路單元更用以判斷所述第二錯誤位元數是否大於第二錯誤門檻值。並且，所述記憶體控制電路單元更用以響應於判定所述第二錯誤位元數大於所述第二錯誤門檻值，將所述至少一第一實體抹除單元中儲存的資料複製至其他實體抹除單元。
本發明提出一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體單元群組，每一個所述多個實體單元群組包括多個實體抹除單元，每一個所述多個實體抹除單元包括多個實體程式化單元。其中所述多個實體單元群組包括第一實體單元群組。所述記憶體管理電路耦接至所述主機介面以及所述記憶體介面。所述記憶體管理電路用以對所述多個實體程式化單元執行讀取操作。所述記憶體管理電路更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第一讀取次數與第二讀取次數。所述記憶體管理電路更用以判斷所述第一讀取次數是否大於第一讀取次數門檻值，響應於判定所述第一讀取次數大於所述第一讀取次數門檻值，掃描當前讀取的所述實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數。所述記憶體管理電路更用以判斷所述第二讀取次數是否大於第二讀取次數門檻值，響應於判定所述第二讀取次數大於所述第二讀取次數門檻值，掃描所述第一實體單元群組中的至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得第二錯誤位元數，其中所述第二讀取次數門檻值大於所述第一讀取次數門檻值。並且，所述記憶體管理電路更用以根據所述第一錯誤位元數與所述第二錯誤位元數至少其中之一執行預防讀取干擾操作。
在本發明的一實施例中，所述記憶體管理電路更用以取得所述第一實體單元群組對應的指標，其中所述指標反映所述第一實體單元群組中待進行掃描的所述實體抹除單元。並且，所述記憶體管理電路更用以根據所述指標的指示掃描所述指標對應的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數。
在本發明的一實施例中，所述記憶體管理電路更用以在所述至少一第一實體抹除單元中的所有所述多個實體程式化單元掃描完成之後，將所述指標對應至下一個待進行掃描的所述實體抹除單元。
在本發明的一實施例中，所述記憶體管理電路更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第三讀取次數。並且，所述記憶體管理電路更用以響應於判定所述第三讀取次數不大於第三讀取次數門檻值，在判定所述第二讀取次數大於所述第二讀取次數門檻值掃描所述第一實體單元群組中的至少一第一實體抹除單元時，選擇所述第一實體單元群組中未掃描過的所述實體抹除單元進行掃描。
在本發明的一實施例中，所述記憶體管理電路更用以根據所述第二讀取次數門檻值以及所述第一實體單元群組中所述多個實體程式化單元的數量計算掃描平均值。並且，所述記憶體管理電路更用以根據所述掃描平均值隨機產生所述第一讀取次數門檻值。
在本發明的一實施例中，所述記憶體管理電路更用以判斷所述第一錯誤位元數是否大於第一錯誤門檻值。並且，所述記憶體管理電路更用以響應於判定所述第一錯誤位元數大於所述第一錯誤門檻值，將當前讀取的所述實體抹除單元中儲存的資料複製至其他實體抹除單元。
在本發明的一實施例中，所述記憶體管理電路更用以判斷所述第二錯誤位元數是否大於第二錯誤門檻值。並且，所述記憶體管理電路更用以響應於判定所述第二錯誤位元數大於所述第二錯誤門檻值，將所述至少一第一實體抹除單元中儲存的資料複製至其他實體抹除單元。
基於上述，本發明實施例提供的讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元，透過將多個實體抹除單元群組成一個實體單元群組，並藉由監控包括多個實體抹除單元的實體單元群組的讀取次數來減少儲存讀取次數的空間。此外，透過設置兩個讀取次數門檻值來監控各實體單元群組的讀取次數以決定實體單元群組中進行掃描的範圍。藉此，在減少儲存讀取次數的空間的同時仍可抑制讀取干擾發生的機率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組（rewritable non-volatile memory module）與控制器（亦稱，控制電路）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位（Secure Digital, SD）卡32、小型快閃（Compact Flash, CF）卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded Multi Media Card, eMMC）341及/或嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、SD介面標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞（Single Level Cell, SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個位元的快閃記憶體模組）、多階記憶胞（Multi Level Cell, MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元的快閃記憶體模組）、三階記憶胞（Triple Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元的快閃記憶體模組）、四階記憶胞（Quad Level Cell，QLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存4個位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓（以下亦稱為臨界電壓）的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極（control gate）與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為「把資料寫入至記憶胞」或「程式化（programming）記憶胞」。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元（Least Significant Bit，LSB）是屬於下實體程式化單元，並且一記憶胞的最高有效位元（Most Significant Bit，MSB）是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的資料寫入速度會大於上實體程式化單元的資料寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面（page）或是實體扇（sector）。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘（redundancy）位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料（例如，錯誤更正碼等管理資料）。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組（byte, B）。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊（block）。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有開機碼（boot code），並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作（例如，改變讀取電壓準位或執行垃圾回收操作等等）的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼（error correcting code, ECC）及/或錯誤檢查碼（error detecting code, EDC），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會根據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。緩衝記憶體510可以是靜態隨機存取記憶體（Static Random Access Memory, SRAM）、或動態隨機存取記憶體（Dynamic Random Access Memory, DRAM）等，本發明並不加以限制。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃（flash）記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體單元的運作時，以「提取」、「分組」、「劃分」、「關聯」等詞來操作實體單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體單元的實際位置並未更動，而是邏輯上對實體單元進行操作。
請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置區602。儲存區601中的實體單元610(0)~610(A)以及閒置區602中的實體單元610(A+1)~610(B)是用以儲存來自於主機系統11的資料。具體來說，儲存區601的實體單元是被視為已儲存資料的實體單元，而閒置區602的實體單元是用以替換儲存區601的實體單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會使用從閒置區602中提取實體單元來寫入資料，以替換儲存區601的實體單元。
在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體抹除單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體抹除單元。
記憶體管理電路502可將邏輯單元與實體抹除單元之間的映射關係（亦稱為邏輯-實體位址映射關係）記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
值得注意的是，假設實體抹除單元610(0)中的實體程式化單元所儲存的資料被記憶體管理電路502進行多次（例如，讀取次數達到十萬次至百萬次）讀取操作後，由於記憶體管理電路502在每一次讀取操作皆會施加讀取電壓至實體程式化單元中的記憶胞，實體程式化單元所儲存的資料很有可能會因為記憶胞被反覆地施加讀取電壓而產生錯誤位元或遺失。更甚者，還可能造成實體抹除單元610(0)中儲存於其他實體程式化單元中的資料產生錯誤位元或遺失。此即造成了「讀取干擾」的問題。
在一範例實施例中，可以藉由判斷「讀取次數」是否大於預設門檻值來避免讀取干擾所造成的資料錯誤或遺失。以上述記憶體管理電路502重複讀取實體抹除單元610(0)的例子來說，記憶體管理電路502可以記錄對應儲存在實體抹除單元610(0)的資料被讀取的次數（即，讀取次數）。記憶體管理電路502可判斷此讀取次數是否大於預設門檻值，以決定是否搬移儲存在實體抹除單元610(0)中的資料。倘若實體抹除單元610(0)的讀取次數大於預設門檻值，記憶體管理電路502會將實體抹除單元610(0)中的資料搬移至例如其他閒置的實體抹除單元中，以防止原本儲存於實體抹除單元610(0)中的資料因重複地被讀取而產生過多的錯誤位元或資料遺失。
此外，實體抹除單元610(0)的讀取次數還可以用來判斷是否要掃描實體抹除單元610(0)。具體來說，倘若判定要對實體抹除單元610(0)進行掃描，記憶體管理電路502可以掃描實體抹除單元610(0)中的所有實體程式化單元，以取得實體抹除單元610(0)對應的「錯誤位元數」。記憶體管理電路502可判斷此錯誤位元數是否大於預設門檻值，以決定是否搬移儲存在實體抹除單元610(0)中的資料。倘若從實體抹除單元610(0)所讀取的讀取資料的錯誤位元數大於預設門檻值，記憶體管理電路502會將實體抹除單元610(0)中的資料搬移至例如其他閒置的實體抹除單元中，以防止發生儲存於實體抹除單元610(0)中的資料因重複地被讀取而產生更多的錯誤位元或資料遺失。
然而需注意的是，在先前記錄實體抹除單元的讀取次數來避免讀取干擾的方法中，記錄每一個實體抹除單元的讀取次數將佔用大量的儲存空間。基此，本發明提出一種讀取干擾檢查方法，可將多個實體抹除單元群組成一個實體單元群組，並監控此實體單元群組的讀取次數來決定掃描實體程式化單元的時機與掃描實體程式化單元的數量。藉此，在減少儲存讀取次數的空間的同時，仍可抑制讀取干擾發生的機率。
在一範例實施例中，記憶體管理電路502會將多個實體抹除單元分組為實體單元群組。換言之，此些實體抹除單元可構成多個實體單元群組，每個實體單元群組包括多個實體抹除單元，每個實體抹除單元包括多個實體程式化單元。其中，實體單元群組例如是一個晶粒（die）或平面（plane）或其他多個實體抹除單元構成的群組，本發明不在此限制。圖7是根據本發明的一範例實施例所繪示之實體單元群組的示意圖。請參照圖7，實體單元群組711包括四個實體抹除單元，即圖7所示的實體抹除單元710(0)、710(1)、710(2)、710(3)。但圖7僅為範例，本發明不在此限制每個實體單元群組所包括的實體抹除單元的數量。
在一範例實施例中，記憶體儲存裝置10可接收來自主機系統11的讀取指令。記憶體管理電路502會根據接收到的讀取指令對可複寫式非揮發性記憶體模組406中對應該讀取指令的實體程式化單元執行讀取操作，以自可複寫式非揮發性記憶體模組406中讀取相關資料。
在本範例實施例中，記憶體管理電路502會記錄每個實體單元群組的讀取次數。具體來說，記憶體管理電路502可根據執行於實體單元群組（例如，第一實體單元群組）中的多個實體程式化單元上的讀取操作的總讀取次數更新此實體單元群組的兩個計數值，此些計數值包括第一讀取次數與第二讀取次數。
舉例來說，記憶體管理電路502可在可複寫式非揮發性記憶體模組406中儲存讀取次數計數表來記錄每一個實體單元群組的讀取次數，並且記憶體管理電路502會將讀取次數計數表載入至緩衝記憶體510來維護。然而本發明並不限制以查找表的方式記錄讀取次數。記憶體管理電路502可在每次對實體程式化單元執行讀取操作時，對應地在讀取次數計數表中記錄（或更新）被執行讀取操作的實體程式化單元所屬的實體單元群組的第一讀取次數與第二讀取次數。以第一實體單元群組為例，第一實體單元群組中任意一或多個實體程式化單元被讀取時，則記憶體管理電路502可根據此（些）實體程式化單元的總讀取次數將第一實體單元群組的第一讀取次數與第二讀取次數分別加上此總讀取次數。例如，第一實體單元群組中任意一個實體程式化單元被讀取時，則記憶體管理電路502可將此第一實體單元群組的第一讀取次數與第二讀取次數分別增加1。
在一範例實施例中，記憶體管理電路502可判斷第一讀取次數是否大於預設門檻值（亦稱為第一讀取次數門檻值）。響應於判定第一讀取次數大於第一讀取次數門檻值，記憶體管理電路502會掃描當前讀取的實體抹除單元中的至少一個實體程式化單元（例如，第一實體程式化單元）以取得被掃描的實體程式化單元的錯誤位元數（亦稱為第一錯誤位元數）。例如，記憶體管理電路502可從當前讀取的實體抹除單元中隨機選擇任何一個或多個實體程式化單元進行掃描。在本範例實施例中，執行上述掃描之後，記憶體管理電路502可重置第一讀取次數以對實體單元群組的第一讀取次數重新進行計數。舉例來說，倘若記憶體管理電路502從實體抹除單元710(0)中的某一實體程式化單元讀取資料時，判定實體抹除單元710(0)所屬的實體單元群組711的第一讀取次數大於第一讀取次數門檻值，記憶體管理電路502可掃描當前讀取的實體抹除單元710(0)中的至少一個實體程式化單元以取得被掃描的實體程式化單元的第一錯誤位元數。
此外，記憶體管理電路502可判斷第二讀取次數是否大於另一預設門檻值（亦稱為第二讀取次數門檻值）。響應於判定第二讀取次數大於第二讀取次數門檻值，記憶體管理電路502會掃描實體單元群組中的至少一個實體抹除單元（例如，第一實體抹除單元）中的所有實體程式化單元以取得此些實體程式化單元的錯誤位元數（亦稱為第二錯誤位元數）。在本範例實施例中，執行上述掃描之後，記憶體管理電路502可重置第二讀取次數以對實體單元群組的第二讀取次數重新進行計數。其中，第二讀取次數門檻值大於上述第一讀取次數門檻值。
舉例來說，倘若記憶體管理電路502從實體抹除單元710(0)中的某一實體程式化單元讀取資料時，判定實體抹除單元710(0)所屬的實體單元群組711的第二讀取次數大於第二讀取次數門檻值，記憶體管理電路502可掃描實體單元群組711中的至少一個實體抹除單元中的所有實體程式化單元以取得此些實體程式化單元的第二錯誤位元數。
在一範例實施例中，記憶體管理電路502可設定每個實體單元群組對應的指標（index），以將指標對應到實體單元群組中待進行掃描的實體抹除單元。換言之，此指標反映待進行掃描的實體抹除單元。在本範例實施例中，記憶體管理電路502在判定某一實體單元群組的第二讀取次數大於第二讀取次數門檻值而將掃描此實體單元群組中的實體抹除單元時，可取得該實體單元群組對應的指標，並根據指標的指示掃描該指標對應的實體抹除單元。並且，在實體抹除單元掃描完成之後，記憶體管理電路502會將指標對應至被掃描的實體抹除單元的下一個實體抹除單元（作為待進行掃描的實體抹除單元）。值得注意的是，倘若指標指示掃描多個實體抹除單元，在此些實體抹除單元掃描完成之後，記憶體管理電路502會將指標對應至最後一個掃描的實體抹除單元的下一個實體抹除單元（作為待進行掃描的實體抹除單元）。
以圖7為例，假設實體單元群組711對應的指標對應實體抹除單元710(0)。倘若記憶體管理電路502判定實體單元群組711的第二讀取次數大於第二讀取次數門檻值而將掃描實體單元群組711中的實體抹除單元，記憶體管理電路502會掃描實體抹除單元710(0)，並將指標改為對應至下一個待進行掃描的實體抹除單元。例如，記憶體管理電路502依序將指標改為對應至實體抹除單元710(1)。在本範例實施例中，記憶體管理電路502根據指標執行多次掃描操作後，可依序掃描實體抹除單元710(0)、710(1)、710(2)、710(3)。如此，記憶體管理電路502可確保在讀取實體單元群組特定的次數（本例中為四倍的第二讀取次數門檻值）內，實體單元群組711中的每個實體抹除單元都被掃描到。
值得注意的是，記憶體管理電路502也可以不根據順序決定掃描的實體抹除單元，而設定在特定讀取次數（本例中為四倍的第二讀取次數門檻值）內掃描完實體單元群組中的所有實體抹除單元（本例中為四個實體抹除單元）即可，本發明不在此限制。例如，記憶體管理電路502可記錄每個實體單元群組的第三讀取次數，此第三讀取次數與第一讀取次數、第二讀取次數同樣是根據執行於實體單元群組中的多個實體程式化單元上的讀取操作的總讀取次數來更新。記憶體管理電路502可為每個實體單元群組設定第三讀取次數門檻值，並判斷第三讀取次數是否大於此第三讀取次數門檻值。響應於判定第三讀取次數不大於第三讀取次數門檻值，記憶體管理電路502在判定第二讀取次數大於第二讀取次數門檻值而掃描實體單元群組中的至少一個實體抹除單元時，選擇實體單元群組中未掃描過的實體抹除單元進行掃描。響應於判定第三讀取次數大於第三讀取次數門檻值，記憶體管理電路502會重置實體單元群組中已掃描過的實體抹除單元為未掃描狀態，並重置第三讀取次數，以對該實體單元群組進行下一輪的讀取干擾檢查操作。
以圖7為例，假設記憶體管理電路502在實體單元群組711的第二讀取次數大於第二讀取次數門檻值而對實體單元群組711中的實體抹除單元710(0)進行掃描，並在掃描後重置實體單元群組711的第二讀取次數。當下一次記憶體管理電路502判定實體單元群組711的第二讀取次數大於第二讀取次數門檻值且實體單元群組711的第三讀取次數不大於第三讀取次數門檻值時，記憶體管理電路502會選擇未掃描過的實體抹除單元710(1)、710(2)、710(3)進行掃描。在本範例實施例中，記憶體管理電路502對實體單元群組711執行四次掃描操作後，將會掃描實體單元群組711中的所有實體抹除單元710(0)、710(1)、710(2)、710(3)。如此，記憶體管理電路502可確保在讀取實體單元群組特定的次數（本例中為四倍的第二讀取次數門檻值，即第三讀取次數門檻值）內，實體單元群組711中的每個實體抹除單元都被掃描到。
此外，記憶體管理電路502可根據第二讀取次數門檻值以及實體單元群組中實體抹除單元的數量計算第三讀取次數門檻值。具體來說，記憶體管理電路502可將第二讀取次數門檻值乘以實體單元群組中實體抹除單元的數量得到第三讀取次數門檻值。以圖7為例，假設實體單元群組711包括的四個實體抹除單元，並且記憶體管理電路502設定第二讀取次數門檻值為2KK。記憶體管理電路502將第二讀取次數門檻值（如，2KK）乘以實體抹除的總數（如，4）得到的第三讀取次數門檻值為8KK。由於8KK次的讀取內記憶體管理電路502不會選擇掃描過的實體抹除單元進行掃描，本範例實施例的記憶體管理電路502在8KK次的讀取後，可掃描實體單元群組711中的所有實體抹除單元710(0)、710(1)、710(2)、710(3)中的所有實體程式化單元。
在一範例實施例中，記憶體管理電路502可為每個實體單元群組設定第一讀取次數門檻值以及第二讀取次數門檻值。具體來說，記憶體管理電路502可設定第二讀取次數門檻值，並根據第二讀取次數門檻值以及實體單元群組中實體程式化單元的數量計算掃描平均值。舉例來說，掃描平均值可採以下公式（1）進行計算：
AVG1 = TH2/P_Num1                      （1）
其中，AVG1為掃描平均值，TH2為第二讀取次數門檻值，P_Num1為一個實體單元群組中實體程式化單元的總數。
另外，記憶體管理電路502也可根據第二讀取次數門檻值以及實體抹除單元中實體程式化單元的數量計算掃描平均值，本發明不在此限制。舉例來說，掃描平均值可採以下公式（2）進行計算：
AVG2 = TH2/P_Num2                      （2）
其中，AVG2為掃描平均值，TH2為第二讀取次數門檻值，P_Num2為一個實體抹除單元中實體程式化單元的總數。
記憶體管理電路502可根據掃描平均值隨機產生第一讀取次數門檻值。舉例來說，記憶體管理電路502可根據掃描平均值決定一數值範圍，並在此數值範圍中隨機產生第一讀取次數門檻值。以圖7為例，假設實體單元群組711包括的四個實體抹除單元總共包括1K個實體程式化單元，並且記憶體管理電路502設定第二讀取次數門檻值為2KK。記憶體管理電路502例如可將第二讀取次數門檻值（如，2KK）除以實體程式化單元的總數（如，1K）產生掃描平均值，並從0.5倍的掃描平均值至1.5倍的掃描平均值之間隨機產生第一讀取次數門檻值。
在一範例實施例中，記憶體管理電路502可根據已知的錯誤偵測手段以取得實體程式化單元的錯誤位元數，如上述的第一錯誤位元數以及第二錯誤位元數。具體來說，記憶體管理電路502會掃描實體程式化單元以取得實體程式化單元中儲存的資料，並同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼。記憶體管理電路502藉由錯誤檢查與校正電路508根據此錯誤更正碼及/或錯誤檢查碼對所取得的資料執行錯誤檢查與校正操作，進而根據實體程式化單元所儲存的資料的錯誤位元（error bit）的數目，計算實體程式化單元的錯誤位元數。
此外，記憶體管理電路502還可根據第一錯誤位元數與第二錯誤位元數至少其中之一執行預防讀取干擾操作。具體來說，讀取干擾操作包括判斷錯誤位元數是否大於預設門檻值（亦稱為錯誤門檻值）以決定是否搬移（複製）資料。
以第一錯誤位元數為例，記憶體管理電路502可判斷第一錯誤位元數是否大於第一錯誤門檻值。響應於判定第一錯誤位元數大於第一錯誤門檻值，記憶體管理電路502可將被掃描的實體程式化單元所屬的實體抹除單元（即，當前讀取的實體抹除單元）中儲存的資料複製至其他實體抹除單元。以第二錯誤位元數為例，記憶體管理電路502可判斷第二錯誤位元數是否大於第二錯誤門檻值。響應於判定第二錯誤位元數大於第二錯誤門檻值，記憶體管理電路502可將被掃描的實體抹除單元中儲存的資料複製至其他實體抹除單元。因此，實體抹除單元被大量讀取而產生讀取干擾並造成的錯誤位元即可被移除。
圖8是根據本發明的一範例實施例所繪示之讀取干擾檢查方法的流程圖。
請參照圖8，在步驟S802中，對實體程式化單元執行讀取操作。在步驟S804中，根據執行於第一實體單元群組中的實體程式化單元上的讀取操作的總讀取次數更新第一實體單元群組的第一讀取次數與第二讀取次數。在步驟S806中，判斷第一讀取次數是否大於第一讀取次數門檻值。若判斷第一讀取次數大於第一讀取次數門檻值（即，步驟S806判斷為「是」），則在步驟S808中，掃描當前讀取的實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數。若判斷第一讀取次數不大於第一讀取次數門檻值（即，步驟S806判斷為「否」），則回到步驟S802等待執行讀取操作。在步驟S810中，判斷第二讀取次數是否大於第二讀取次數門檻值。若判斷第二讀取次數大於第二讀取次數門檻值（即，步驟S810判斷為「是」），則在步驟S812中，掃描第一實體單元群組中的至少一第一實體抹除單元中的所有實體程式化單元以取得第二錯誤位元數。若判斷第二讀取次數不大於第二讀取次數門檻值（即，步驟S810判斷為「否」），則回到步驟S802等待執行讀取操作。在步驟S814中，根據第一錯誤位元數與第二錯誤位元數至少其中之一執行預防讀取干擾操作。
然而，圖8中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖8中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明實施例提供的讀取干擾檢查方法、記憶體儲存裝置及記憶體控制電路單元，透過將多個實體抹除單元群組成一個實體單元群組，並設置兩個讀取次數門檻值來監控各實體單元群組的讀取次數，以決定實體單元群組中進行掃描的範圍。藉此，在藉由監控包括多個實體抹除單元的實體單元群組的讀取次數來減少儲存讀取次數的空間的同時，仍可抑制讀取干擾發生的機率。
具體來說，本發明實施例監控實體單元群組的讀取次數，能夠比監控每一個實體抹除單元的讀取次數佔用更少的儲存空間。再者，本發明實施例利用數值較小的第一讀取次數門檻值來判斷檢查當下讀取的實體抹除單元中隨機選擇的實體程式化單元的時機，能夠減少掃描整個實體抹除單元所耗費的時間。並且，本發明實施例還利用數值較大的第二讀取次數門檻值來判斷檢查實體單元群組中任一實體抹除單元中的所有實體程式化單元的時機，能夠避免只掃描部分實體程式化單元使得讀取干擾仍有發生的機會，從而抑制讀取干擾發生的機率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,30:記憶體儲存裝置 11,31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B),710(0)~710(3):實體抹除單元 612(0)~612(C):邏輯單元 711:實體單元群組 S802~S814:步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示之實體單元群組的示意圖。 圖8是根據本發明的一範例實施例所繪示之讀取干擾檢查方法的流程圖。
S802~S814:步驟

Claims (21)

  1. 一種讀取干擾檢查方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體單元群組，每一個所述多個實體單元群組包括多個實體抹除單元，每一個所述多個實體抹除單元包括多個實體程式化單元，其中所述多個實體單元群組包括第一實體單元群組，所述方法包括： 對所述多個實體程式化單元執行讀取操作； 根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第一讀取次數與第二讀取次數； 判斷所述第一讀取次數是否大於第一讀取次數門檻值，響應於判定所述第一讀取次數大於所述第一讀取次數門檻值，掃描當前讀取的所述實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數； 判斷所述第二讀取次數是否大於第二讀取次數門檻值，響應於判定所述第二讀取次數大於所述第二讀取次數門檻值，掃描所述第一實體單元群組中的至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得第二錯誤位元數，其中所述第二讀取次數門檻值大於所述第一讀取次數門檻值；以及 根據所述第一錯誤位元數與所述第二錯誤位元數至少其中之一執行預防讀取干擾操作。
  2. 如請求項1所述的讀取干擾檢查方法，其中掃描所述第一實體單元群組中的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數的步驟包括： 取得所述第一實體單元群組對應的指標，其中所述指標反映所述第一實體單元群組中待進行掃描的所述實體抹除單元；以及 根據所述指標的指示掃描所述指標對應的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數。
  3. 如請求項2所述的讀取干擾檢查方法，其中所述方法更包括： 在所述至少一第一實體抹除單元中的所有所述多個實體程式化單元掃描完成之後，將所述指標對應至下一個待進行掃描的所述實體抹除單元。
  4. 如請求項1所述的讀取干擾檢查方法，其中所述方法更包括： 根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第三讀取次數；以及 響應於判定所述第三讀取次數不大於第三讀取次數門檻值，在判定所述第二讀取次數大於所述第二讀取次數門檻值掃描所述第一實體單元群組中的至少一第一實體抹除單元時，選擇所述第一實體單元群組中未掃描過的所述實體抹除單元進行掃描。
  5. 如請求項1所述的讀取干擾檢查方法，其中所述方法更包括： 根據所述第二讀取次數門檻值以及所述第一實體單元群組中所述多個實體程式化單元的數量計算掃描平均值；以及 根據所述掃描平均值隨機產生所述第一讀取次數門檻值。
  6. 如請求項1所述的讀取干擾檢查方法，其中執行所述預防讀取干擾操作的步驟包括： 判斷所述第一錯誤位元數是否大於第一錯誤門檻值；以及 響應於判定所述第一錯誤位元數大於所述第一錯誤門檻值，將當前讀取的所述實體抹除單元中儲存的資料複製至其他實體抹除單元。
  7. 如請求項1所述的讀取干擾檢查方法，其中執行所述預防讀取干擾操作的步驟包括： 判斷所述第二錯誤位元數是否大於第二錯誤門檻值；以及 響應於判定所述第二錯誤位元數大於所述第二錯誤門檻值，將所述至少一第一實體抹除單元中儲存的資料複製至其他實體抹除單元。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體單元群組，每一個所述多個實體單元群組包括多個實體抹除單元，每一個所述多個實體抹除單元包括多個實體程式化單元，其中所述多個實體單元群組包括第一實體單元群組；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以對所述多個實體程式化單元執行讀取操作， 所述記憶體控制電路單元更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第一讀取次數與第二讀取次數， 所述記憶體控制電路單元更用以判斷所述第一讀取次數是否大於第一讀取次數門檻值，響應於判定所述第一讀取次數大於所述第一讀取次數門檻值，掃描當前讀取的所述實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數， 所述記憶體控制電路單元更用以判斷所述第二讀取次數是否大於第二讀取次數門檻值，響應於判定所述第二讀取次數大於所述第二讀取次數門檻值，掃描所述第一實體單元群組中的至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得第二錯誤位元數，其中所述第二讀取次數門檻值大於所述第一讀取次數門檻值，並且 所述記憶體控制電路單元更用以根據所述第一錯誤位元數與所述第二錯誤位元數至少其中之一執行預防讀取干擾操作。
  9. 如請求項8所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以取得所述第一實體單元群組對應的指標，其中所述指標反映所述第一實體單元群組中待進行掃描的所述實體抹除單元，並且 所述記憶體控制電路單元更用以根據所述指標的指示掃描所述指標對應的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數。
  10. 如請求項9所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以在所述至少一第一實體抹除單元中的所有所述多個實體程式化單元掃描完成之後，將所述指標對應至下一個待進行掃描的所述實體抹除單元。
  11. 如請求項8所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第三讀取次數，並且 所述記憶體控制電路單元更用以響應於判定所述第三讀取次數不大於第三讀取次數門檻值，在判定所述第二讀取次數大於所述第二讀取次數門檻值掃描所述第一實體單元群組中的至少一第一實體抹除單元時，選擇所述第一實體單元群組中未掃描過的所述實體抹除單元進行掃描。
  12. 如請求項8所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以根據所述第二讀取次數門檻值以及所述第一實體單元群組中所述多個實體程式化單元的數量計算掃描平均值，並且 所述記憶體控制電路單元更用以根據所述掃描平均值隨機產生所述第一讀取次數門檻值。
  13. 如請求項8所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以判斷所述第一錯誤位元數是否大於第一錯誤門檻值，並且 所述記憶體控制電路單元更用以響應於判定所述第一錯誤位元數大於所述第一錯誤門檻值，將當前讀取的所述實體抹除單元中儲存的資料複製至其他實體抹除單元。
  14. 如請求項8所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以判斷所述第二錯誤位元數是否大於第二錯誤門檻值，並且 所述記憶體控制電路單元更用以響應於判定所述第二錯誤位元數大於所述第二錯誤門檻值，將所述至少一第一實體抹除單元中儲存的資料複製至其他實體抹除單元。
  15. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體單元群組，每一個所述多個實體單元群組包括多個實體抹除單元，每一個所述多個實體抹除單元包括多個實體程式化單元，其中所述多個實體單元群組包括第一實體單元群組；以及 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以對所述多個實體程式化單元執行讀取操作， 所述記憶體管理電路更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第一讀取次數與第二讀取次數， 所述記憶體管理電路更用以判斷所述第一讀取次數是否大於第一讀取次數門檻值，響應於判定所述第一讀取次數大於所述第一讀取次數門檻值，掃描當前讀取的所述實體抹除單元中的至少一第一實體程式化單元以取得第一錯誤位元數， 所述記憶體管理電路更用以判斷所述第二讀取次數是否大於第二讀取次數門檻值，響應於判定所述第二讀取次數大於所述第二讀取次數門檻值，掃描所述第一實體單元群組中的至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得第二錯誤位元數，其中所述第二讀取次數門檻值大於所述第一讀取次數門檻值，並且 所述記憶體管理電路更用以根據所述第一錯誤位元數與所述第二錯誤位元數至少其中之一執行預防讀取干擾操作。
  16. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以取得所述第一實體單元群組對應的指標，其中所述指標反映所述第一實體單元群組中待進行掃描的所述實體抹除單元，並且 所述記憶體管理電路更用以根據所述指標的指示掃描所述指標對應的所述至少一第一實體抹除單元中的所有所述多個實體程式化單元以取得所述第二錯誤位元數。
  17. 如請求項16所述的記憶體控制電路單元，其中所述記憶體管理電路更用以在所述至少一第一實體抹除單元中的所有所述多個實體程式化單元掃描完成之後，將所述指標對應至下一個待進行掃描的所述實體抹除單元。
  18. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以根據執行於所述第一實體單元群組中的所述多個實體程式化單元上的所述讀取操作的總讀取次數更新所述第一實體單元群組的第三讀取次數，並且 所述記憶體管理電路更用以響應於判定所述第三讀取次數不大於第三讀取次數門檻值，在判定所述第二讀取次數大於所述第二讀取次數門檻值掃描所述第一實體單元群組中的至少一第一實體抹除單元時，選擇所述第一實體單元群組中未掃描過的所述實體抹除單元進行掃描。
  19. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以根據所述第二讀取次數門檻值以及所述第一實體單元群組中所述多個實體程式化單元的數量計算掃描平均值，並且 所述記憶體管理電路更用以根據所述掃描平均值隨機產生所述第一讀取次數門檻值。
  20. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以判斷所述第一錯誤位元數是否大於第一錯誤門檻值，並且 所述記憶體管理電路更用以響應於判定所述第一錯誤位元數大於所述第一錯誤門檻值，將當前讀取的所述實體抹除單元中儲存的資料複製至其他實體抹除單元。
  21. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以判斷所述第二錯誤位元數是否大於第二錯誤門檻值，並且 所述記憶體管理電路更用以響應於判定所述第二錯誤位元數大於所述第二錯誤門檻值，將所述至少一第一實體抹除單元中儲存的資料複製至其他實體抹除單元。
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