CN117636967B - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元。所述方法包括：设定分别对应于多个实体抹除单元的多个预设读取次数阈值；在背景操作中，响应于多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取第一实体抹除单元中的多条字线以取得多个第一错误比特数；根据多个第一错误比特数判断是否需要对第一实体抹除单元进行更新操作；响应于不需要对第一实体抹除单元进行更新操作，选择多条字线中具有最大的第一错误比特数的第一字线，并且侦测第一字线的电压分布变化量；以及根据电压分布变化量计算第一实体抹除单元的新读取次数阈值。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，且尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。

背景技术

智能手机、平板计算机及个人计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，闪存)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，当实体抹除单元中的一个实体程序化单元所存储的数据被进行多次（例如，读取次数达到十万次至百万次）读取操作后，此实体程序化单元所存储的数据很有可能会因为存储单元被反复地施加读取电压而产生错误比特或遗失，甚至还可能造成同一实体抹除单元中存储于其他实体程序化单元中的数据产生错误比特或遗失。此现象一般称为读取干扰（read disturb）。

为了避免读取干扰的现象，现今的存储器存储装置可基于程序化/抹除循环(PEcycle)次数以分阶段地生成多个固定的读取次数阈值。然而，采用固定的读取次数阈值会有一定的弊端。若是采用较为严苛的读取次数阈值，会造成处理成本的浪费。若是采用较为宽松的读取次数阈值，则无法实时进行预防读取干扰的操作，而导致数据遗失(data loss)问题。因此，如何订定合适的读取次数阈值实为本发明领域技术人员所致力的课题之一。

发明内容

有鉴于此，本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可因应实际使用状况自适应地调整实体抹除单元的读取次数阈值，以有效地抑制读取干扰发生的机率，并提升可复写式非易失性存储器模块的效能。

本发明的范例实施例提供一种存储器控制方法，其用于存储器存储装置。所述存储器存储装置包括可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制方法包括：设定分别对应于多个实体抹除单元的多个预设读取次数阈值；在背景操作(background operation)中，响应于多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取第一实体抹除单元中的多条字线(word lines)以取得多个第一错误比特数；根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行更新(refresh)操作；响应于不需要对所述第一实体抹除单元进行所述更新操作，选择所述多条字线中具有最大的第一错误比特数的第一字线，并且侦测第一字线的电压分布变化量(voltage distribution)；以及根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值。

在本发明的一范例实施例中，其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤包括：判断所述多个第一错误比特数是否皆小于第一阈值；以及响应于所述多个第一错误比特数皆小于所述第一阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤包括：响应于至少一第一错误比特数大于或等于所述第一阈值，对具有所述至少一第一错误比特数的至少一字线执行读取重试(read retry)操作，以取得至少一第二错误比特数。

在本发明的一范例实施例中，其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤还包括：判断所述至少一第二错误比特数是否皆小于第二阈值；以及响应于所述至少一第二错误比特数皆小于所数第二阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤还包括：响应于所述至少一第二错误比特数的至少其中之一大于或等于所数第二阈值，判断需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，其中根据所述电压分布变化量计算所述第一实体抹除单元的所述新读取次数阈值得步骤还包括：取得所述第一实体抹除单元的程序化/抹除循环次数，并根据所述程序化/抹除循环次数获取阈值上限值。

在本发明的一范例实施例中，其中根据所述电压分布变化量计算所述第一实体抹除单元的所述新读取次数阈值得步骤还包括：根据所述电压分布变化量、所述读取次数、所述程序化/抹除循环次数以及所述阈值上限值计算所述新读取次数阈值。

在本发明的一范例实施例中，其中根据所述电压分布变化量计算所述第一实体抹除单元的所述新读取次数阈值得步骤还包括：通过阈值产生模型根据所述程序化/抹除循环次数以及所述读取次数生成预测电压分布变化量；以及比较所述电压分布变化量与所述预测电压分布变化量以计算所述新读取次数阈值。

在本发明的一范例实施例中，其中所述阈值产生模型为支持向量机模型(SupportVector Machines，SVM)、决策树模型、多项式回归(Polynomial Regression)模型、线性回归(Linear Regression)模型或循环神经网络(Recurrent Neural Network，RNN)模型。

在本发明的一范例实施例中，所述存储器控制方法，还包括：读取分别对应于所述多条字线的多个实体程序化单元以取得所述多个第一错误比特数。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以分别对应于所述多个实体抹除单元的多个预设读取次数阈值。所述存储器控制电路单元还用以在背景操作中，响应于所述多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取所述第一实体抹除单元中的多条字线以取得多个第一错误比特数。所述存储器控制电路单元还用以根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行更新操作。所述存储器控制电路单元还用以响应于不需要对所述第一实体抹除单元进行更新操作，选择多条字线中具有最大的第一错误比特数的第一字线，并且侦测所述第一字线的电压分布变化量。所述存储器控制电路单元还用以根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值。

在本发明的一范例实施例中，所述存储器控制电路单元还用以判断所述多个第一错误比特数是否皆小于第一阈值。所述存储器控制电路单元还用以响应于所述多个第一错误比特数皆小于所述第一阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，所述存储器控制电路单元还用以响应于至少一第一错误比特数大于或等于所述第一阈值，对具有所述至少一第一错误比特数的至少一字线执行读取重试操作，以取得至少一第二错误比特数。

在本发明的一范例实施例中，所述存储器控制电路单元还用以判断所述至少一第二错误比特数是否皆小于第二阈值。所述存储器控制电路单元还用以响应于所述至少一第二错误比特数皆小于所数第二阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，所述存储器控制电路单元还用以响应于所述至少一第二错误比特数的至少其中之一大于或等于所数第二阈值，判断需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，所述存储器控制电路单元还用以取得所述第一实体抹除单元的程序化/抹除循环次数，并根据所述程序化/抹除循环次数获取阈值上限值。

在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述电压分布变化量、所述读取次数、所述程序化/抹除循环次数以及所述阈值上限值计算所述新读取次数阈值。

在本发明的一范例实施例中，所述存储器控制电路单元还用以通过阈值产生模型根据所述程序化/抹除循环次数以及所述读取次数生成预测电压分布变化量。所述存储器控制电路单元还用以比较所述电压分布变化量与所述预测电压分布变化量以计算所述新读取次数阈值。

在本发明的一范例实施例中，所述存储器控制电路单元还用以读取分别对应于所述多条字线的多个实体程序化单元以取得所述多个第一错误比特数。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可复写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口与所述存储器接口。所述存储器管理电路用以分别对应于所述多个实体抹除单元的多个预设读取次数阈值。所述存储器管理电路还用以在背景操作中，响应于所述多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取所述第一实体抹除单元中的多条字线以取得多个第一错误比特数。所述存储器管理电路还用以根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行更新操作。所述存储器管理电路还用以响应于不需要对所述第一实体抹除单元进行更新操作，选择多条字线中具有最大的第一错误比特数的第一字线，并且侦测所述第一字线的电压分布变化量。所述存储器管理电路根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值。

在本发明的一范例实施例中，所述存储器管理电路还用以判断所述多个第一错误比特数是否皆小于第一阈值。所述存储器管理电路还用以响应于所述多个第一错误比特数皆小于所述第一阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，所述存储器管理电路还用以响应于至少一第一错误比特数大于或等于所述第一阈值，对具有所述至少一第一错误比特数的至少一字线执行读取重试操作，以取得至少一第二错误比特数。

在本发明的一范例实施例中，所述存储器管理电路还用以判断所述至少一第二错误比特数是否皆小于第二阈值。所述存储器管理电路还用以响应于所述至少一第二错误比特数皆小于所数第二阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，所述存储器管理电路还用以响应于所述至少一第二错误比特数的至少其中之一大于或等于所数第二阈值，判断需要对所述第一实体抹除单元进行所述更新操作。

在本发明的一范例实施例中，所述存储器管理电路还用以取得所述第一实体抹除单元的程序化/抹除循环次数，并根据所述程序化/抹除循环次数获取阈值上限值。

在本发明的一范例实施例中，所述存储器管理电路还用以根据所述电压分布变化量、所述读取次数、所述程序化/抹除循环次数以及所述阈值上限值计算所述新读取次数阈值。

在本发明的一范例实施例中，所述存储器管理电路还用以通过阈值产生模型根据所述程序化/抹除循环次数以及所述读取次数生成预测电压分布变化量。所述存储器管理电路还用以比较所述电压分布变化量与所述预测电压分布变化量以计算所述新读取次数阈值。

在本发明的一范例实施例中，所述存储器管理电路还用以读取分别对应于所述多条字线的多个实体程序化单元以取得所述多个第一错误比特数。

基于上述，本发明的存储器控制方法、存储器存储装置及存储器控制电路单元可先分别对可复写式非易失性存储器模块的多个实体抹除单元设置多个预设读取次数阈值(例如是，多个较严苛的预设读取次数阈值)。在背景模式(意即，存储器存储装置处于休眠状态)中，当一实体抹除单元的读取次数大于其预设读取次数阈值时，存储器存储装置可判断是否对此实体抹除单元进行更新操作。若判断需要进行更新操作，存储器存储装置则对此实体抹除单元进行更新操作；反之，若判断不需要进行更新操作，存储器存储装置则通过此实体抹除单元中具有最大错误比特值的字线的电压分布变化量及其他关连于此实体抹除单元的当前使用状况的参数来计算新读取次数阈值。

也就是说，本发明的存储器控制方法、存储器存储装置及存储器控制电路单元可因应实际使用状况自适应地调整实体抹除单元的读取次数阈值，以避免较为严苛的预设读取次数阈值所造成的处理成本和/或由较为宽松的预设读取次数阈值所造成的数据遗失问题，可有效地抑制读取干扰发生的机率，提升可复写式非易失性存储器模块的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的系统与存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的方块图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的方块图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的存储器控制方法的流程图；

图8是根据本发明的范例实施例所示出的存储器控制方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的方块图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory, RAM)112、只读存储器(read only memory, ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可耦接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12耦接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主板20可以经由有线或无线方式耦接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive, SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near Field Communication, NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主板20也可以通过系统总线110耦接至全球定位系统(Global Positioning System, GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储装置30与系统31。

图3是根据本发明的范例实施例所示出的系统与存储装置的示意图。

请参照图3，存储装置30可与系统31搭配使用以存储数据。例如，系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储装置30可为系统31所使用的安全数码(Secure Digital, SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card, eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package, eMCP)存储装置342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的方块图。

请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。

连接接口单元41用以将存储器存储装置10耦接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通讯。在一范例实施例中，连接接口单元41是兼容于高速周边零件连接接口(Peripheral Component Interconnect Express, PCI Express)标准。在一范例实施例中，连接接口单元41亦可以是符合序列高级附件(Serial AdvancedTechnology Attachment, SATA)标准、并行高级附件(Parallel Advanced TechnologyAttachment, PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers, IEEE)1394标准、通用串行总线(Universal Serial Bus, USB)标准、SD接口标准、超高速一代(Ultra High Speed-I, UHS-I)接口标准、超高速二代(UltraHigh Speed-II, UHS-II)接口标准、存储棒(Memory Stick, MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage, UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42耦接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell, SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个位的快闪存储器模块)、多阶存储单元(Multi LevelCell, MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个位的快闪存储器模块)、三阶存储单元(Triple Level Cell, TLC) NAND型快闪存储器模块(即，一个存储单元中可存储3个位的快闪存储器模块)、四阶存储单元(Quad Level Cell, QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个位的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit, LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit, MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte, B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的方块图。

请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。

存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被刻录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以代码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令加载至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个代码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是耦接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是兼容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是兼容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是耦接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或代码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。

错误检查与校正电路54是耦接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code, ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器55是耦接至存储器管理电路51并且用以暂存数据。电源管理电路56是耦接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43的实体单元610(0)~610(B)逻辑地分组至存储区601与闲置(spare)区602。一个实体单元是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体程序化单元。例如，一个虚拟区块可包含一或多个实体抹除单元。

存储区601中的实体单元610(0)~610(A)用以存储用户数据(例如来自于主机系统11的用户数据)。例如，存储区601中的实体单元610(0)~610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)~610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

存储器管理电路51可配置逻辑单元612(0)~612(C)以映射存储区601中的实体单元610(0)~610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address, LBA)或其他的逻辑管理单元。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包含有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据未包含任何有效数据。

存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息执行对存储器存储装置10的数据存取操作。

为了订定合适的读取次数阈值，本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可因应实际使用状况自适应地调整实体抹除单元的读取次数阈值，以有效地抑制读取干扰发生的机率，提升存储器存储装置10的效能。

首先，存储器管理电路51可设定分别对应于可复写式非易失性存储器模块43中的多个实体抹除单元的多个预设读取次数阈值。具体来说，存储器管理电路51可先采用较严苛的预设读取次数阈值，以避免不能及时进行预防读取干扰的操作而导致的数据遗失等问题。

接下来，在背景操作中(例如，存储器存储装置10处于休眠状态)，当所述多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值时，存储器管理电路51可执行如图7所示的存储器控制方法。

图7是根据本发明的范例实施例所示出的存储器控制方法的流程图。请参照图7。

在步骤S701中，存储器管理电路51可读取所述第一实体抹除单元中的多条字线以取得多个第一错误比特数。具体来说，存储器管理电路51可读取分别对应于所述多条字线的多个实体程序化单元以取得所述多个第一错误比特数。

在步骤S702中，存储器管理电路51可判断所述多个第一错误比特数是否皆小于第一阈值。若是所述多个第一错误比特数皆小于所述第一阈值，则进入步骤S703；反之，若是至少一第一错误比特数大于或等于所述第一阈值，则进入步骤S706。

在步骤S703中，存储器管理电路51可判断不需要对所述第一实体抹除单元进行更新操作。

接下来，在步骤S704中，存储器管理电路51可选择所述多条字线中具有最大的第一错误比特数的第一字线，并且侦测所述第一字线的电压分布变化量。

据此，在步骤S705中，存储器管理电路51可根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值。

具体来说，存储器管理电路51可取得所述第一实体抹除单元的程序化/抹除循环次数，并根据所述程序化/抹除循环次数获取阈值上限值。所述阈值上限值可作为一校正参数，用以限定所述新读取次数阈值的上限值。

在一范例实施例中，存储器管理电路51可根据所述电压分布变化量、所述读取次数、所述程序化/抹除循环次数以及所述阈值上限值计算所述新读取次数阈值。进一步说明，存储器管理电路51可收集关联于所述第一实体抹除单元的当前使用状况的多个参数，意即，所述读取次数以及所述程序化/抹除循环次数。接下来，存储器管理电路51可根据所述读取次数以及所述程序化/抹除循环次数计算一预期电压分布变化量。

若是所述电压分布变化量大于或等于所述预期电压分布变化量，存储器管理电路51可调降所述预设读取次数阈值，以产生所述新读取次数阈值；反之，若是所述电压分布变化量小于所述预期电压分布变化量，存储器管理电路51可提高所述预设读取次数阈值，并基于所述阈值上限值产生所述新读取次数阈值。

在另一范例实施例中，存储器管理电路51可通过一阈值产生模型(未示出)根据所述程序化/抹除循环次数以及所述读取次数生成一预测电压分布变化量。在本范例实施例中，阈值产生模型可例如是支持向量机模型(Support Vector Machines，SVM)、决策树模型、多项式回归(Polynomial Regression)模型、线性回归(Linear Regression)模型或循环神经网络模型(Recurrent Neural Network，RNN)模型或是上述二者以上的组合。

接下来，存储器管理电路51可比较所述电压分布变化量与所述预测电压分布变化量以计算所述新读取次数阈值。具体来说，存储器管理电路51可比较所述电压分布变化量与所述预测电压分布变化量以获得一参考变量。

最后，存储器管理电路51可根据所述参考变量及所述阈值上限值产生所述新读取次数阈值。

据此，存储器管理电路51可因应所述第一实体抹除单元的实际使用状况自适应地调整所述第一实体抹除单元的读取次数阈值。如此一来，存储器管理电路51可提供最适合的读取次数阈值(意即，所述新读取次数阈值)给所述第一实体抹除单元，以避免提供一严苛的读取次数阈值所造成的处理成本的浪费和/或提供一宽松的读取次数阈值所造成的数据遗失(data loss)问题，以提升可复写式非易失性存储器模块43的效能。

另一方面，在步骤S706中，存储器管理电路51可对具有所述至少一第一错误比特数的至少一字线执行读取重试操作，以取得至少一第二错误比特数。

接下来，在步骤S707中，存储器管理电路51可判断所述第二错误比特数是否皆小于第二阈值。若是所述至少一第二错误比特数皆小于所述第二阈值，则进入步骤S703，并依序完成步骤S704以及步骤S705，以取得所述第一实体抹除单元的所述新读取次数阈值。关于步骤S703至步骤S705的实施细节已详述于前述内容，故不在此重述。

反之，若是所述至少一第二错误比特数的至少其中之一大于或等于所述第二阈值，则进入步骤S708。

在一范例实施例中，所述第一阈值大于或等于所述第二阈值。在另一范例实施立中，所述第一阈值小于所述第二阈值。关于所述第一阈值及所述第二阈值的设定，本发明不加以限制。

在步骤S708中，存储器管理电路51可判断需要对所述第一实体抹除单元进行所述更新操作。

最后，在步骤S709中，存储器管理电路51可对所述第一实体抹除单元进行所述更新操作。具体来说，存储器管理电路51可将所述第一实体抹除单元中存储的数据复制至可复写式非易失性存储器模块43中的其他实体抹除单元，以避免读取干扰的发生。

图8是根据本发明的范例实施例所示出的存储器控制方法的流程图。请参照图8。

在步骤S801中，设定分别对应于多个实体抹除单元的多个预设读取次数阈值。

在步骤S802中，在背景操作中，响应于所述多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取所述第一实体抹除单元中的多条字线以取得多个第一错误比特数。

在步骤S803中，根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行更新操作。

在步骤S804中，响应于不需要对所述第一实体抹除单元进行所述更新操作，选择所述多条字线中具有最大的第一错误比特数的第一字线，并且侦测所述第一字线的电压分布变化量。

在步骤S805中，根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值。

关于步骤S801至S805的实施细节，在前述的范例实施例中已有详细的说明，故不再此重述。值得注意的是，图8中各步骤可以实作为多个程序代码或是电路，本发明不加以限制。

另外，图8的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明的存储器控制方法、存储器存储装置及存储器控制电路单元可在背景模式中，当一实体抹除单元的读取次数大于其预设读取次数阈值时，存储器存储装置可判断是否此实体抹除单元进行更新操作。若判断需要进行更新操作，存储器存储装置则对此实体抹除单元进行更新操作；反之，若判断不需要进行更新操作，存储器存储装置则通过此实体抹除单元中具有最大错误比特数的字线的电压分布变化量及其他关联于此实体抹除单元的当前使用状况的参数来计算新读取次数阈值。

换言之，本发明的存储器控制方法、存储器存储装置及存储器控制电路单元可因应实际使用状况自适应地调整实体抹除单元的读取次数阈值，以避免由较为严苛的读取次数阈值所造成的处理成本的浪费和/或由较为宽松的读取次数阈值所造成的数据遗失问题，可有效地抑制读取干扰发生的机率，提升可复写式非易失性存储器模块的效能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (27)

1.一种存储器控制方法，其特征在于，用于存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元，且所述存储器控制方法包括：

设定分别对应于所述多个实体抹除单元的多个预设读取次数阈值；

在背景操作中，响应于所述多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取所述第一实体抹除单元中的多条字线以取得多个第一错误比特数；

根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行更新操作；

响应于不需要对所述第一实体抹除单元进行更新操作，选择多条字线中具有最大的第一错误比特数的第一字线，并且侦测所述第一字线的电压分布变化量；以及

根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值，

其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤包括：

判断所述多个第一错误比特数是否皆小于第一阈值；以及

响应于所述多个第一错误比特数皆小于所述第一阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

2.根据权利要求1所述的存储器控制方法，其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤还包括：

响应于至少一第一错误比特数大于或等于所述第一阈值，对具有所述至少一第一错误比特数的至少一字线执行读取重试操作，以取得至少一第二错误比特数。

3.根据权利要求2所述的存储器控制方法，其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤还包括：

判断所述至少一第二错误比特数是否皆小于第二阈值；以及

响应于所述至少一第二错误比特数皆小于所数第二阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

4.根据权利要求3所述的存储器控制方法，其中根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行所述更新操作的步骤还包括：

响应于所述至少一第二错误比特数的至少其中之一大于或等于所数第二阈值，判断需要对所述第一实体抹除单元进行所述更新操作。

5.根据权利要求1所述的存储器控制方法，其中根据所述电压分布变化量计算所述第一实体抹除单元的所述新读取次数阈值得步骤还包括：

取得所述第一实体抹除单元的程序化/抹除循环次数，并根据所述程序化/抹除循环次数获取阈值上限值。

6.根据权利要求5所述的存储器控制方法，其中根据所述电压分布变化量计算所述第一实体抹除单元的所述新读取次数阈值得步骤还包括：

根据所述电压分布变化量、所述读取次数、所述程序化/抹除循环次数以及所述阈值上限值计算所述新读取次数阈值。

7.根据权利要求5所述的存储器控制方法，其中根据所述电压分布变化量计算所述第一实体抹除单元的所述新读取次数阈值得步骤还包括：

通过阈值产生模型根据所述程序化/抹除循环次数以及所述读取次数生成预测电压分布变化量；以及

比较所述电压分布变化量与所述预测电压分布变化量以计算所述新读取次数阈值。

8.根据权利要求7所述的存储器控制方法，其中所述阈值产生模型为支持向量机模型、决策树模型、多项式回归模型、线性回归模型以及循环神经网络模型的其中之一。

9.根据权利要求1所述的存储器控制方法，还包括：

读取分别对应于所述多条字线的多个实体程序化单元以取得所述多个第一错误比特数。

10.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以耦接至主机系统；

可复写式非易失性存储器模块，包括多个实体抹除单元；以及

存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以设定分别对应于所述多个实体抹除单元的多个预设读取次数阈值，

所述存储器控制电路单元还用以在背景操作中，响应于所述多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取所述第一实体抹除单元中的多条字线以取得多个第一错误比特数，

所述存储器控制电路单元还用以根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行更新操作，

所述存储器控制电路单元还用以响应于不需要对所述第一实体抹除单元进行更新操作，选择多条字线中具有最大的第一错误比特数的第一字线，并且侦测所述第一字线的电压分布变化量，

所述存储器控制电路单元还用以根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值，

所述存储器控制电路单元还用以判断所述多个第一错误比特数是否皆小于第一阈值，并且

所述存储器控制电路单元还用以响应于所述多个第一错误比特数皆小于所述第一阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

11.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元还用以响应于至少一第一错误比特数大于或等于所述第一阈值，对具有所述至少一第一错误比特数的至少一字线执行读取重试操作，以取得至少一第二错误比特数。

12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元还用以判断所述至少一第二错误比特数是否皆小于第二阈值，并且

所述存储器控制电路单元还用以响应于所述至少一第二错误比特数皆小于所数第二阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

13.根据权利要求12所述的存储器存储装置，其中所述存储器控制电路单元还用以响应于所述至少一第二错误比特数的至少其中之一大于或等于所数第二阈值，判断需要对所述第一实体抹除单元进行所述更新操作。

14.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元还用以取得所述第一实体抹除单元的程序化/抹除循环次数，并根据所述程序化/抹除循环次数获取阈值上限值。

15.根据权利要求14所述的存储器存储装置，其中所述存储器控制电路单元还用以根据所述电压分布变化量、所述读取次数、所述程序化/抹除循环次数以及所述阈值上限值计算所述新读取次数阈值。

16.根据权利要求14所述的存储器存储装置，其中所述存储器控制电路单元还用以通过阈值产生模型根据所述程序化/抹除循环次数以及所述读取次数生成预测电压分布变化量，并且

所述存储器控制电路单元还用以比较所述电压分布变化量与所述预测电压分布变化量以计算所述新读取次数阈值。

17.根据权利要求16所述的存储器存储装置，其中所述阈值产生模型为支持向量机模型、决策树模型、多项式回归模型、线性回归模型以及循环神经网络模型的其中之一。

18.根据权利要求10所述的存储器存储装置，其中所述存储器控制电路单元还用以读取分别对应于所述多条字线的多个实体程序化单元以取得所述多个第一错误比特数。

19.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，且所述存储器控制电路单元包括：

主机接口，用以耦接主机系统；

存储器接口，用以耦接所述可复写式非易失性存储器模块；

存储器管理电路，耦接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以设定分别对应于所述多个实体抹除单元的多个预设读取次数阈值，

所述存储器管理电路还用以在背景操作中，响应于所述多个实体抹除单元中的第一实体抹除单元的读取次数大于其对应的预设读取次数阈值，读取所述第一实体抹除单元中的多条字线以取得多个第一错误比特数，

所述存储器管理电路还用以根据所述多个第一错误比特数判断是否需要对所述第一实体抹除单元进行更新操作，

所述存储器管理电路还用以响应于不需要对所述第一实体抹除单元进行更新操作，选择多条字线中具有最大的第一错误比特数的第一字线，并且侦测所述第一字线的电压分布变化量，

所述存储器管理电路还用以根据所述电压分布变化量计算所述第一实体抹除单元的新读取次数阈值，

所述存储器管理电路还用以判断所述多个第一错误比特数是否皆小于第一阈值，并且

所述存储器管理电路还用以响应于所述多个第一错误比特数皆小于所述第一阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

20.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路还用以响应于至少一第一错误比特数大于或等于所述第一阈值，对具有所述至少一第一错误比特数的至少一字线执行读取重试操作，以取得至少一第二错误比特数。

21.根据权利要求20所述的存储器控制电路单元，其中所述存储器管理电路还用以判断所述至少一第二错误比特数是否皆小于第二阈值，并且

所述存储器管理电路还用以响应于所述至少一第二错误比特数皆小于所数第二阈值，判断不需要对所述第一实体抹除单元进行所述更新操作。

22.根据权利要求21所述的存储器控制电路单元，其中所述存储器管理电路还用以响应于所述至少一第二错误比特数的至少其中之一大于或等于所数第二阈值，判断需要对所述第一实体抹除单元进行所述更新操作。

23.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路还用以取得所述第一实体抹除单元的程序化/抹除循环次数，并根据所述程序化/抹除循环次数获取阈值上限值。

24.根据权利要求23所述的存储器控制电路单元，其中所述存储器管理电路还用以根据所述电压分布变化量、所述读取次数、所述程序化/抹除循环次数以及所述阈值上限值计算所述新读取次数阈值。

25.根据权利要求23所述的存储器控制电路单元，其中所述存储器管理电路还用以通过阈值产生模型根据所述程序化/抹除循环次数以及所述读取次数生成预测电压分布变化量，并且

所述存储器管理电路还用以比较所述电压分布变化量与所述预测电压分布变化量以计算所述新读取次数阈值。

26.根据权利要求25所述的存储器控制电路单元，其中所述阈值产生模型为支持向量机模型、决策树模型、多项式回归模型、线性回归模型以及循环神经网络模型的其中之一。

27.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路还用以读取分别对应于所述多条字线的多个实体程序化单元以取得所述多个第一错误比特数。