TWI688953B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。此方法包括：記錄每一該些實體抹除單元中每一上實體程式化單元的錯誤位元數目以及每一下實體程式化單元的錯誤位元數目；根據實體抹除單元中的第一實體抹除單元的上實體程式化單元以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元；以及倘若判斷第一實體抹除單元為壞實體抹除單元時，對第一實體抹除單元上的資料執行資料搬移操作。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理方法，且特別是有關於一種根據錯誤位元的分佈判斷可複寫式非揮發性記憶體模組的品質的記憶體管理方法及使用此方法的記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可以通過實體抹除單元中最大錯誤位元數目是否超過門檻值或者門檻電壓的分佈來判斷可複寫式非揮發性記憶體模組的劣化程度。然而，倘若某一實體抹除單元中僅其中一實體程式化單元錯誤位元數目最大，而其餘實體程式化單元狀況良好，便無法僅依據最大錯誤位元數目超過門檻值來直接判斷此實體抹除單元是否已經劣化，而無法事先進行避免資料遺失的操作。
基此，要如何判斷可複寫式非揮發性記憶體模組的狀態，來對應調整可複寫式非揮發性記憶體模組的資料讀寫機制，是本領域人員研究的課題之一。
本發明提供一種記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置，其能夠判斷實體抹除單元的狀態，避免資料遺失。
本發明的一範例實施例提出一種記憶體管理方法，用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且每一實體抹除單元包括多個實體程式化單元。此方法包括：記錄每一實體抹除單元中每一上實體程式化單元的錯誤位元數目以及每一下實體程式化單元的錯誤位元數目；根據實體抹除單元中的第一實體抹除單元的上實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元；以及倘若判斷第一實體抹除單元為壞實體抹除單元時，對第一實體抹除單元上的資料執行資料搬移操作。
在本發明的一範例實施例中，上述記憶體管理方法更包括：分別計算每一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值以及下實體程式化單元的錯誤位元數目的平均值；以及倘若第一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值大於下實體程式化單元的錯誤位元數目的平均值時，判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理方法更包括：記錄每一實體抹除單元中每一中實體程式化單元的錯誤位元數目；根據該些實體抹除單元中的第一實體抹除單元的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理方法更包括：分別計算每一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值、中實體程式化單元的錯誤位元數目的平均值以及下實體程式化單元的錯誤位元數目的平均值；倘若第一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值大於中實體程式化單元的錯誤位元數目的平均值，並且中實體程式化單元的錯誤位元數目的平均值大於下實體程式化單元的錯誤位元數目的平均值時，判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理方法更包括：根據方程式
Figure 02_image001
，分別獲取每一實體抹除單元中上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，其中，
Figure 02_image003
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及此些下實體程式化單元的錯誤位元數目的平均值，
Figure 02_image004
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的標準差，
Figure 02_image005
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的方差，
Figure 02_image006
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目，
Figure 02_image007
為每一實體抹除單元的錯誤位元數目的分佈。
在本發明的一範例實施例中，上述根據上述方程式分別獲取每一實體抹除單元中上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈的步驟包括：倘若在一倍標準差內
Figure 02_image006
的出現機率為68.2%，在兩倍標準差內
Figure 02_image006
的出現機率為95.4%，在三倍標準差內
Figure 02_image006
的出現機率為99.7%時，則第一實體抹除單元對應的錯誤位元數目的分佈為常態分佈，並且判斷第一實體抹除單元非為壞實體抹除單元。
在本發明的一範例實施例中，上述根據第一實體抹除單元的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元的步驟包括：根據第一實體抹除單元的錯誤位元數目的平均值、第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目以及第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，判斷第一實體抹除單元是否為壞實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理方法更包括：倘若第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目大於第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，且第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數大於第一實體抹除單元的錯誤位元數目的平均值時，判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，上述對第一實體抹除單元上的資料執行資料搬移操作的步驟包括：將第一實體抹除單元上的資料搬移至此些實體抹除單元中的第二實體抹除單元。
本發明的一範例實施例提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且每一實體抹除單元包括多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以記錄每一實體抹除單元中上實體程式化單元的錯誤位元數目以及下實體程式化單元的錯誤位元數目。記憶體控制電路單元用以根據實體抹除單元中的第一實體抹除單元的上實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元。此外，倘若判斷第一實體抹除單元為壞實體抹除單元時，記憶體控制電路單元更用以對第一實體抹除單元上的資料執行資料搬移操作。
在本發明的一範例實施例中，記憶體控制電路單元更用以分別計算每一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值以及下實體程式化單元的錯誤位元數目的平均值。並且倘若第一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值大於下實體程式化單元的錯誤位元數目的平均值時，記憶體控制電路單元更用以判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，記憶體控制電路單元更用以記錄每一實體抹除單元中每一中實體程式化單元的錯誤位元數目，且記憶體控制電路單元更用以根據該些實體抹除單元中的第一實體抹除單元的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元。
在本發明的一範例實施例中，記憶體控制電路單元更用以分別計算每一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值、中實體程式化單元的錯誤位元數目的平均值以及下實體程式化單元的錯誤位元數目的平均值記憶體控制電路單元更用以計算每一實體抹除單元中。並且，倘若第一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值大於中實體程式化單元的錯誤位元數目的平均值，並且中實體程式化單元的錯誤位元數目的平均值大於下實體程式化單元的錯誤位元數目的平均值時，記憶體控制電路單元更用以判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據方程式
Figure 02_image001
，分別獲取每一實體抹除單元中上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，其中，
Figure 02_image003
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的平均值，
Figure 02_image004
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的標準差，
Figure 02_image005
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的方差，
Figure 02_image006
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目，
Figure 02_image007
為該些實體抹除單元的錯誤位元數目的分佈。
在本發明的一範例實施例中，倘若在一倍標準差內
Figure 02_image006
的出現機率為68.2%，在兩倍標準差內
Figure 02_image006
的出現機率為95.4%，在三倍標準差內
Figure 02_image006
的出現機率為99.7%時，則第一實體抹除單元對應錯誤位元數目的分佈為常態分佈，且所述記憶體控制電路單元更用以判斷第一實體抹除單元非為該壞實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元用以根據第一實體抹除單元的錯誤位元數目的平均值、第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目以及第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，判斷第一實體抹除單元是否為壞實體抹除單元。
在本發明的一範例實施例中，倘若第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目大於第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，且第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數大於第一實體抹除單元的錯誤位元數目的平均值時，記憶體控制電路單元判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，上述對第一實體抹除單元上的資料執行資料搬移操作的操作中，記憶體控制電路單元用以將第一實體抹除單元上的資料搬移至此些實體抹除單元中的第二實體抹除單元。
本發明的一範例實施例提出一種記憶體控制電路單元，用於控制包括多個實體抹除單元的可複寫式非揮發性記憶體模組。其中每一該些實體抹除單元包括多個實體程式化單元。此記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面以及記憶體介面。其中記憶體管理電路用以記錄每一實體抹除單元中每一上實體程式化單元的錯誤位元數目以及每一下實體程式化單元的錯誤位元數目，並且根據第一實體抹除單元的上實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元。倘若判斷第一實體抹除單元為壞實體抹除單元時，記憶體管理電路用以對第一實體抹除單元上的資料執行資料搬移操作。
在本發明的一範例實施例中，上述更用以分別計算每一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值以及下實體程式化單元的錯誤位元數目的平均值。並且，倘若第一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值大於下實體程式化單元的錯誤位元數目的平均值時，記憶體管理電路更用以判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，記憶體管理電路更用以記錄每一實體抹除單元中每一中實體程式化單元的錯誤位元數目，並且記憶體管理電路更用以根據該些實體抹除單元中的第一實體抹除單元的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元是否為壞實體抹除單元。
在本發明的一範例實施例中，記憶體管理電路更用分別計算每一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值、中實體程式化單元的錯誤位元數目的平均值以及下實體程式化單元的錯誤位元數目的平均值。並且，倘若第一實體抹除單元中上實體程式化單元的錯誤位元數目的平均值大於中實體程式化單元的錯誤位元數目的平均值，並且中實體程式化單元的錯誤位元數目的平均值大於下實體程式化單元的錯誤位元數目的平均值時，上述記憶體管理電路更用以判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理電路更用以根據方程式
Figure 02_image001
，分別獲取每一實體抹除單元中上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，其中，
Figure 02_image003
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的平均值，
Figure 02_image004
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的標準差，
Figure 02_image005
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的方差，
Figure 02_image006
為每一實體抹除單元中上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目，
Figure 02_image007
為每一實體抹除單元的錯誤位元數目的分佈。
在本發明的一範例實施例中，倘若在一倍標準差內
Figure 02_image006
的出現機率為68.2%，在兩倍標準差內
Figure 02_image006
的出現機率為95.4%，在三倍標準差內
Figure 02_image006
的出現機率為99.7%時，則第一實體抹除單元對應錯誤位元數目的分佈為常態分佈，並且上述記憶體管理電路判斷第一實體抹除單元非為壞實體抹除單元。
在本發明的一範例實施例中，上述記憶體管理電路根據第一實體抹除單元的錯誤位元數目的平均值、第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目以及第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，判斷第一實體抹除單元是否為壞實體抹除單元。
在本發明的一範例實施例中，倘若第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目大於第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，且第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數大於第一實體抹除單元的錯誤位元數目的平均值時，上述記憶體管理電路判斷第一實體抹除單元為壞實體抹除單元。
在本發明的一範例實施例中，在對第一實體抹除單元上的資料執行資料搬移操作的操作中，記憶體管理電路更用以將第一實體抹除單元上的資料搬移至此些實體抹除單元中的第二實體抹除單元。
基於上述，本發明提供了一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，根據實體抹除單元中錯誤位元數目的分佈來獲取同一實體抹除單元中分別對應於所有的上實體程式化單元以及下實體程式化單元的錯誤位元數目的平均值、標準差、中位數等參數，以判斷此實體抹除單元是否為壞實體抹除單元，由此避免資料的遺失。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。例如，若每一個記憶胞可儲存3個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元、中實體程式化單元與上實體程式化單元。以TLC NAND快閃記憶體為例，位於同一條字元線上之記憶胞的最低有效位元(Least Significant Bit, LSB)會構成一個下實體程式化單元；位於同一條字元線上之記憶胞的CSB(Central Significant Bit)會構成一個中實體程式化單元；並且位於同一條字元線上之記憶胞的最高有效位元(Most Significant Bit, MSB)會構成一個上實體程式化單元。一般來說，在TLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於中實體程式化單元、上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於中實體程式化單元、上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與判斷主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code, EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
須注意的是，在以下的範例實施例中，描述可複寫式非揮發性記憶體模組406之實體抹除單元的管理時，以“選擇”與“分組”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體抹除單元進行操作。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)分組為儲存區601與閒置(spare)區602。例如，實體抹除單元610(0)~610(A)屬於儲存區601，而實體抹除單元610(A+1)~610(B)屬於閒置區602。在本範例實施例中，一個實體抹除單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體抹除單元亦可以包含多個實體抹除單元。此外，記憶體管理電路502可利用標記等方式來將某一個實體抹除單元關聯至儲存區601與閒置區602的其中之一。
在記憶體儲存裝置10的運作過程中，某一個實體抹除單元與儲存區601或閒置區602的關連關係可能會動態地變動。例如，當接收到來自主機系統11的寫入資料時，記憶體管理電路502會從閒置區602中選擇一個實體抹除單元以儲存此寫入資料的至少一部份資料並且將這個實體抹除單元關連至儲存區601。此外，在將屬於儲存區601的某一個實體抹除單元抹除以清除其中的資料之後，記憶體管理電路502會將這個被抹除的實體抹除單元關聯至閒置區602。
在本範例實施例中，屬於閒置區602的實體抹除單元亦稱為閒置實體抹除單元，而屬於儲存區601的實體抹除單元亦可稱為非閒置(non-spare)實體抹除單元。屬於閒置區602的每一個實體抹除單元皆是被抹除的實體抹除單元並且沒有儲存任何資料，而屬於儲存區601的每一個實體抹除單元皆儲存有資料。更進一步，屬於閒置區602的每一個實體抹除單元皆不會儲存任何有效(valid)資料，而屬於儲存區601的每一個實體抹除單元皆可能儲存有效資料及/或無效(invalid)資料。
在一範例實施例中，記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體抹除單元。在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取屬於儲存區601之實體抹除單元。因此，邏輯單元612(0)~612(C)中的每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，邏輯單元612(0)~612(C)中的每一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一個邏輯單元可被映射至一或多個實體抹除單元。
在本範例實施例中，記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
在一範例實施例中，以TLC NAND型快閃記憶體模組為例說明。屬於儲存區601的實體抹除單元610（0）-610（A）的實體程式化單元被寫入資料後，由於同一個字元線上的實體程式化單元會被分類為上實體程式化單元、中實體程式化單元以及下實體程式化單元，則被寫入資料的上實體程式化單元、中實體程式化單元以及下實體程式化單元會對應產生錯誤位元。
記憶體管理電路502會記錄實體抹除單元610（0）-610（A）中每一個實體抹除單元的每一個上實體程式化單元的錯誤位元數目、每一個中實體程式化單元的錯誤位元數目以及每一個下實體程式化單元的錯誤位元數目。並且記憶體管理電路502會根據實體抹除單元610（0）-610（A）中每一個實體抹除單元的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷實體抹除單元610（0）-610（A）的其中一個實體抹除單元（例如第一實體抹除單元610（0））是否為壞實體抹除單元。在記憶體管理電路502判斷第一實體抹除單元610（0）是否為壞實體抹除單元之後，記憶體管理電路502會繼續對其它實體抹除單元進行逐個判斷，從而判斷可複寫式非揮發性記憶體模組406的狀態。
於下述範例實施例中，詳細說明記憶體管理電路502如何根據每一個實體抹除單元的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈來獲取每一個實體抹除單元中的上實體程式化單元、中實體程式化單元以及下實體程式化單元的錯誤位元數目的平均值、標準差、中位數等參數，以判斷此實體抹除單元是否為壞實體抹除單元。
在一範例實施例中，以判斷實體抹除單元610（0）-610（A）之中的第一實體抹除單元610（0）是否為壞實體抹除單元為例，記憶體管理電路502會根據第一實體抹除單元610（0）中的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈來分別計算第一實體抹除單元610（0）中所有的上實體程式化單元的錯誤位元數目的平均值XP、所有的中實體程式化單元的錯誤位元數目的平均值UP以及所有的下實體程式化單元的錯誤位元數目的平均值LP。
倘若第一實體抹除單元610（0）中所有的上實體程式化單元的錯誤位元數目的平均值XP大於所有的中實體程式化單元的錯誤位元數目的平均值UP，並且所有的中實體程式化單元的錯誤位元數目的平均值UP大於所有的下實體程式化單元的錯誤位元數目的平均值LP時，記憶體管理電路502會將第一實體抹除單元610（0）判斷為壞實體抹除單元。換句話說，當符合XP＞UP＞LP時，記憶體管理電路502會將第一實體抹除單元610（0）判斷為壞實體抹除單元，並且在將第一實體抹除單元610（0）判斷為壞實體抹除單元之後，記憶體管理電路502會對第一實體抹除單元610（0）上的資料執行資料搬移操作。
在此，在一範例實施例中，記憶體管理電路502可以將第一實體抹除單元610（0）上儲存的資料搬移至第二實體抹除單元610（1）上，並且將此第一實體抹除單元610（0）直接歸類為壞實體抹除單元，在後續的資料存取中不再使用此第一實體抹除單元610（0）。在另一範例實施例中，記憶體管理電路502也可以將第一實體抹除單元610（0）上儲存的資料搬移至閒置區602的第三實體抹除單元610（A+1）上，也就是說，記憶體管理電路502會從閒置區602中選擇第三實體抹除單元610（A+1）以儲存此資料並且將第三實體抹除單元610（A+1）關連至儲存區601。之後，記憶體管理電路502會對第一實體抹除單元610（0）執行抹除操作，在將另一資料程式化至第一實體抹除單元610（0）時，倘若在將此另一資料程式化至第一實體抹除單元610（0）期間發生程式化錯誤時，記憶體管理電路502才會將第一實體抹除單元610（0）歸類為壞實體抹除單元。
在另一範例實施例中，記憶體管理電路502可以依據第一實體抹除單元610（0）的錯誤位元數目的分佈是否為常態分佈，將第一實體抹除單元610（0）判斷為非壞實體抹除單元。
在本範例實施例中，記憶體管理電路502會根據方程式（1），分別獲取實體抹除單元610（0）-610（A）中每一個實體抹除單元的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈。
Figure 02_image001
…（1）
其中，
Figure 02_image003
為實體抹除單元610（0）-610（A）中每一個實體抹除單元的上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的平均值，
Figure 02_image004
為實體抹除單元610（0）-610（A）中每一個實體抹除單元的上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的標準差，
Figure 02_image005
為實體抹除單元610（0）-610（A）中每一個實體抹除單元的上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目的方差，
Figure 02_image006
為實體抹除單元610（0）-610（A）中每一個實體抹除單元的上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目，
Figure 02_image007
為實體抹除單元610（0）-610（A）中每一個實體抹除單元的錯誤位元數目的分佈。
圖7是根據本發明的另一範例實施例所繪示的第一實體抹除單元610（0）的錯誤位元數目的分佈的示意圖。
請參照圖7所示，一倍標準差內
Figure 02_image006
的出現機率約為68.2%，也即是滿足關係式（2），其中
Figure 02_image006
為第一實體抹除單元610（0）的上實體程式化單元、中實體程式化單元及下實體程式化單元的錯誤位元數目，
Figure 02_image011
…（2）
在兩倍標準差內
Figure 02_image006
的出現機率約為95.4%，也即是滿足關係式（3），
Figure 02_image012
…（3）
在三倍標準差內
Figure 02_image006
的出現機率約為99.7%，也即是滿足關係式（4），
Figure 02_image013
…（4）
也就是說，倘若在一倍標準差內、兩倍標準差內及三倍標準差內
Figure 02_image006
的出現機率分別約為68.2%、95.4%及99.7%時，則第一實體抹除單元610（0）的錯誤位元數目的分佈為常態分佈，記憶體管理電路502會將第一實體抹除單元610（0）判斷為非壞實體抹除單元。
在另一範例實施例中，記憶體管理電路502可以依據第一實體抹除單元610（0）的錯誤位元數目的分佈是否為偏移，判斷第一實體抹除單元610（0）是否為壞實體抹除單元。詳細地說，記憶體管理電路502會根據第一實體抹除單元610（0）的錯誤位元數目的平均值Mean、第一實體抹除單元610（0）中最多實體程式化單元對應的錯誤位元數目Mode以及第一實體抹除單元610（0）中與實體程式化單元對應的多組錯誤位元數目中的中位數Median（也即是與實體程式化單元對應的多組錯誤位元數目中的中間值），來判斷第一實體抹除單元610（0）是否為壞實體抹除單元。
請參照圖8A所示，圖8A是根據本發明的另一範例實施例所繪示的第一實體抹除單元610（0）的錯誤位元數目的分佈為右偏移的比較差的示意圖。倘若第一實體抹除單元610（0）中最多實體程式化單元對應的錯誤位元數目Mode大於第一實體抹除單元610（0）中與實體程式化單元對應的多組錯誤位元數目中的中位數Median，且第一實體抹除單元610（0）中與實體程式化單元對應的多組錯誤位元數目中的中位數Median大於第一實體抹除單元610（0）的錯誤位元數目的平均值Mean時，也即是符合Mode＞Median＞Mean時，記憶體管理電路502會判斷第一實體抹除單元610（0）為壞實體抹除單元，並且對第一實體抹除單元610（0）上儲存的資料執行資料搬移操作。前述已詳細說明此資料搬移操作，在此不再贅述。
再例如，圖8B是根據本發明的另一範例實施例所繪示的第一實體抹除單元的錯誤位元數目的分佈為未偏移的示意圖。如圖8C所示，圖8C是根據本發明的另一範例實施例所繪示的第一實體抹除單元610（0）的錯誤位元數目的分佈為左偏移比右偏移好的示意圖。倘若第一實體抹除單元610（0）的錯誤位元數目的平均值Mean大於第一實體抹除單元610（0）中與實體程式化單元對應的多組錯誤位元數目中的中位數Median，且第一實體抹除單元610（0）中與實體程式化單元對應的多組錯誤位元數目中的中位數Median大於第一實體抹除單元610（0）中最多實體程式化單元對應的錯誤位元數目Mode時，也即是符合Mean＞Median＞Mode時，記憶體管理電路502會判斷第一實體抹除單元610（0）為好實體抹除單元，而不對第一實體抹除單元610（0）上儲存的資料執行資料搬移操作。再例如，圖8D是根據本發明的另一範例實施例所繪示的第一實體抹除單元610（0）為老化狀態的錯誤位元數目的分佈示意圖。如圖8D所示，第一實體抹除單元610（0）的錯誤位元數目呈扁平化分佈，此老化狀態的第一實體抹除單元610（0）有較高機率被判定為壞實體抹除單元。值得注意的是，雖然以上說明以TLC NAND型快閃記憶體模組為例，然而，在另一範例實施例中，MLC NAND型快閃記憶體模組亦可適用。記憶體管理電路502根據第一實體抹除單元610（0）的錯誤位元數目的分佈來獲取第一實體抹除單元610（0）中的上實體程式化單元以及下實體程式化單元中的錯誤位元數目的平均值、標準差、中位數等參數，以判斷此第一實體抹除單元610（0）是否為壞實體抹除單元。舉例而言，倘若第一實體抹除單元610（0）中的上實體程式化單元的錯誤位元數目的平均值XP大於下實體程式化單元的錯誤位元數目的平均值LP時，記憶體管理電路502會將第一實體抹除單元610（0）判斷為壞實體抹除單元。換句話說，當符合XP＞LP時，記憶體管理電路502會將第一實體抹除單元610（0）判斷為壞實體抹除單元，並且在將第一實體抹除單元610（0）判斷為壞實體抹除單元之後，記憶體管理電路502會對第一實體抹除單元610（0）上的資料執行資料搬移操作。
圖9是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖9，在步驟S901中，記憶體管理電路502記錄實體抹除單元610（0）-610（A）中每一個實體抹除單元的每一個上實體程式化單元的錯誤位元數目、每一個中實體程式化單元的錯誤位元數目以及每一個下實體程式化單元的錯誤位元數目。
在步驟S903中，記憶體管理電路502根據第一實體抹除單元610（0）的上實體程式化單元的錯誤位元數目的分佈、中實體程式化單元的錯誤位元數目的分佈以及下實體程式化單元的錯誤位元數目的分佈，判斷第一實體抹除單元610（0）是否為壞實體抹除單元。
倘若判斷第一實體抹除單元610（0）為壞實體抹除單元時，在步驟S905中，記憶體管理電路502對第一實體抹除單元610（0）上的資料執行資料搬移操作。
圖10是本發明的另一範例實施例所繪示之記憶體管理方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路502記錄實體抹除單元610（0）-610（A）中每一個實體抹除單元的每一個上實體程式化單元的錯誤位元數目、每一個中實體程式化單元的錯誤位元數目以及每一個下實體程式化單元的錯誤位元數目。
在步驟S1003中，記憶體管理電路502分別計算實體抹除單元610（0）-610（A）中的每一個實體抹除單元的上實體程式化單元的錯誤位元數目的平均值XP、中實體程式化單元的錯誤位元數目的平均值UP以及下實體程式化單元的錯誤位元數目的平均值LP。
在步驟S1005中，記憶體管理電路502判斷是否符合XP＞UP＞LP，以判斷第一實體抹除單元610（0）是否為壞實體抹除單元。
倘若實體抹除單元610（0）-610（A）中的第一實體抹除單元610（0）的上實體程式化單元的錯誤位元數目的平均值XP大於中實體程式化單元的錯誤位元數目的平均值UP，並且中實體程式化單元的錯誤位元數目的平均值UP大於下實體程式化單元的錯誤位元數目的平均值LP，即符合XP＞UP＞LP時，在步驟S1007中，記憶體管理電路502會判斷第一實體抹除單元610（0）為壞實體抹除單元，並且對第一實體抹除單元610（0）上的資料執行資料搬移操作。
圖11是本發明的另一範例實施例所繪示之記憶體管理方法的流程圖。
請參照圖11，在步驟S1101中，記憶體管理電路502記錄實體抹除單元610（0）-610（A）中的每一個實體抹除單元的每一個上實體程式化單元的錯誤位元數目、每一個中實體程式化單元的錯誤位元數目以及每一個下實體程式化單元的錯誤位元數目。
在步驟S1103中，記憶體管理電路502獲取實體抹除單元610（0）-610（A）中的第一實體抹除單元610（0）的錯誤位元數目的平均值Mean、第一實體抹除單元610（0）中最多實體程式化單元對應的錯誤位元數目Mode以及第一實體抹除單元610（0）中與實體程式化單元對應的多組錯誤位元數目中的中位數Median。
在步驟S1105中，記憶體管理電路502判斷是否符合Mode ＞Median＞Mean，以判斷第一實體抹除單元610（0）是否為壞實體抹除單元。
倘若符合Mode ＞Median＞Mean時，在步驟S1107中，記憶體管理電路502判斷第一實體抹除單元610（0）為壞實體抹除單元，並且對第一實體抹除單元610（0）上的資料執行資料搬移操作。
綜上所述，本發明提供了一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，至少根據錯誤位元數目的分佈來獲取同一實體抹除單元中分別對應於所有的上實體程式化單元以及下實體程式化單元的錯誤位元數目的平均值、標準差、中位數等參數，以判斷此實體抹除單元是否為壞實體抹除單元，逐步判斷可複寫式非揮發性記憶體模組406中的所有的實體抹除單元，從而判斷此可複寫式非揮發性記憶體模組406的品質，來對應調整可複寫式非揮發性記憶體模組406的資料讀寫機制。
10:記憶體儲存裝置 11:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B):實體抹除單元 612(0)~612(C):邏輯單元 S901、S903、S905:記憶體管理方法的步驟 S1001、S1003、S1005、S1007:記憶體管理方法的步驟 S1101、S1103、S1105、S1107:記憶體管理方法的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的另一範例實施例所繪示的第一實體抹除單元610（0）的錯誤位元數目的分佈的示意圖。 圖8A、圖8B及圖8C分別是根據本發明的另一範例實施例所繪示的錯誤位元數目的分佈為右偏移、未偏移及左偏移的示意圖。 圖8A是根據本發明的另一範例實施例所繪示的第一實體抹除單元的錯誤位元數目的分佈為右偏移的比較差的示意圖。 圖8B是根據本發明的另一範例實施例所繪示的第一實體抹除單元的錯誤位元數目的分佈為未偏移的示意圖。 圖8C是根據本發明的另一範例實施例所繪示的第一實體抹除單元的錯誤位元數目的分佈為左偏移比右偏移好的示意圖。 圖8D是根據本發明的另一範例實施例所繪示的第一實體抹除單元為老化狀態的錯誤位元數目的分佈示意圖。 圖9是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。 圖10是本發明的另一範例實施例所繪示之記憶體管理方法的流程圖。 圖11是本發明的另一範例實施例所繪示之記憶體管理方法的流程圖。
S901、S903、S905:記憶體管理方法的步驟

Claims (27)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一該些實體抹除單元包括多個實體程式化單元，該記憶體管理方法包括：記錄每一該些實體抹除單元中每一上實體程式化單元的一錯誤位元數目以及每一下實體程式化單元的錯誤位元數目；根據該些實體抹除單元中的一第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該第一實體抹除單元是否為一壞實體抹除單元；以及倘若判斷該第一實體抹除單元為該壞實體抹除單元時，對該第一實體抹除單元上的一資料執行一資料搬移操作。
  2. 如申請專利範圍第1項所述的記憶體管理方法，其中根據該些實體抹除單元中的一第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈判斷該第一實體抹除單元是否為該壞實體抹除單元的步驟包括：分別計算每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的一平均值以及該些下實體程式化單元的錯誤位元數目的一平均值；以及 倘若該第一實體抹除單元中該些上實體程式化單元的錯誤位元數目的該平均值大於該些下實體程式化單元的錯誤位元數目的該平均值時，判斷該第一實體抹除單元為該壞實體抹除單元。
  3. 如申請專利範圍第1項所述的記憶體管理方法，更包括：記錄每一該些實體抹除單元中每一中實體程式化單元的一錯誤位元數目；其中根據該些實體抹除單元中的一第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈判斷該第一實體抹除單元是否為該壞實體抹除單元的步驟包括：根據該些實體抹除單元中的該第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該第一實體抹除單元是否為一壞實體抹除單元。
  4. 如申請專利範圍第3項所述的記憶體管理方法，其中根據該些實體抹除單元中的該第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該第一實體抹除單元是否為一壞實體抹除單元的步驟包括：分別計算每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的一平均值、該些中實體程式化單元的錯誤位元數 目的一平均值以及該些下實體程式化單元的錯誤位元數目的一平均值；以及倘若該第一實體抹除單元中該些上實體程式化單元的錯誤位元數目的該平均值大於該些中實體程式化單元的錯誤位元數目的該平均值，並且該些中實體程式化單元的錯誤位元數目的該平均值大於該些下實體程式化單元的錯誤位元數目的該平均值時，判斷該第一實體抹除單元為該壞實體抹除單元。
  5. 如申請專利範圍第3項所述的記憶體管理方法，其中該記憶體管理方法更包括：根據方程式(1)，分別獲取每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，
    Figure 108112510-A0305-02-0042-1
     其中，μ為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一平均值，σ為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一標準差，σ 2為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一方差，x為每一該些實體抹除單元中該些上 實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目。
  6. 如申請專利範圍第5項所述的記憶體管理方法，根據該方程式(1)分別獲取每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈的步驟包括：倘若在一倍標準差內x的出現機率為68.2%，在兩倍標準差內x的出現機率為95.4%，在三倍標準差內x的出現機率為99.7%時，則該第一實體抹除單元對應的錯誤位元數目的分佈為一常態分佈，並且判斷該第一實體抹除單元非為該壞實體抹除單元。
  7. 如申請專利範圍第3項所述的記憶體管理方法，其中根據每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該些實體抹除單元中的該第一實體抹除單元是否為該壞實體抹除單元的步驟包括：根據該第一實體抹除單元的錯誤位元數目的一平均值、該第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目以及該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的一中位數，判斷該第一實體抹除單元是否為該壞實體抹除單元。
  8. 如申請專利範圍第7項所述的記憶體管理方法，更包括：倘若該第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目大於該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，且該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數大於該第一實體抹除單元的錯誤位元數目的平均值時，判斷該第一實體抹除單元為該壞實體抹除單元。
  9. 如申請專利範圍第1項所述的記憶體管理方法，其中對該第一實體抹除單元上的該資料執行該資料搬移操作的步驟包括：將該第一實體抹除單元上的該資料搬移至該些實體抹除單元中的一第二實體抹除單元。
  10. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一該些實體抹除單元包括多個實體程式化單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以記錄每一該些實體抹除單元中每一上實體程式化單元的一錯誤位元數目以及每一下實體程式化單元的錯誤位元數目，其中該記憶體控制電路單元用以根據該些實體抹除單元之中的一第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該第一實體抹除單元是否為一壞實體抹除單元，其中倘若判斷該第一實體抹除單元為該壞實體抹除單元時，該記憶體控制電路單元更用以對該第一實體抹除單元上的一資料執行一資料搬移操作。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中，該記憶體控制電路單元更用以分別計算每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的一平均值以及該些下實體程式化單元的錯誤位元數目的一平均值，倘若該第一實體抹除單元中該些上實體程式化單元的錯誤位元數目的該平均值大於該些下實體程式化單元的錯誤位元數目的該平均值時，該記憶體控制電路單元判斷該第一實體抹除單元為該壞實體抹除單元。
  12. 申請專利範圍第10項所述的記憶體儲存裝置，其中，該記憶體控制電路單元更用以記錄每一該些實體抹除單元中每一該些中實體程式化單元的錯誤位元數目，且 該記憶體控制電路單元更用以根據該些實體抹除單元中的該第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該第一實體抹除單元是否為一壞實體抹除單元。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中，該記憶體控制電路單元更用以分別計算每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的一平均值、該些中實體程式化單元的錯誤位元數目的一平均值以及該些下實體程式化單元的錯誤位元數目的一平均值，倘若該第一實體抹除單元中該些上實體程式化單元的錯誤位元數目的平均值大於該些中實體程式化單元的錯誤位元數目的平均值，並且該些中實體程式化單元的錯誤位元數目的平均值大於該些下實體程式化單元的錯誤位元數目的平均值時，該記憶體控制電路單元更用以判斷該第一實體抹除單元為該壞實體抹除單元。
  14. 如申請專利範圍第12項所述的記憶體儲存裝置，其中，該記憶體控制電路單元更用以根據方程式(1)，分別獲取每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，
    Figure 108112510-A0305-02-0047-2
     其中，μ為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一平均值，σ為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一標準差，σ 2為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一方差，x為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目，f(x；μ,σ)為每一該些實體抹除單元的錯誤位元數目的分佈。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，該記憶體控制電路單元更用以根據該方程式(1)，分別獲取每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈的操作中，倘若在一倍標準差內x的出現機率為68.2%，在兩倍標準差內x的出現機率為95.4%，在三倍標準差內x的出現機率為99.7%時，則該第一實體抹除單元對應錯誤位元數目的分佈為一常態分 佈，該記憶體控制電路單元更用以判斷該第一實體抹除單元非為該壞實體抹除單元。
  16. 如申請專利範圍第12項所述的記憶體儲存裝置，其中，該記憶體控制電路單元更用以根據每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該些實體抹除單元中的該第一實體抹除單元是否為該壞實體抹除單元的操作中，該記憶體控制電路單元更用以根據該第一實體抹除單元的錯誤位元數目的一平均值、該第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目以及該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的一中位數，判斷該第一實體抹除單元是否為該壞實體抹除單元。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中，倘若該第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目大於該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，且該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數大於該第一實體抹除單元的錯誤位元數目的該平均值時，該記憶體控制電路單元更用以判斷該第一實體抹除單元為該壞實體抹除單元。
  18. 如申請專利範圍第10項所述的記憶體儲存裝置，其中，該記憶體控制電路單元更用以對該第一實體抹除單元上的該資料執行該資料搬移操作的操作中，該記憶體控制電路單元更用以將該第一實體抹除單元上的該資料搬移至該些實體抹除單元中的一第二實體抹除單元。
  19. 一種記憶體控制電路單元，用於控制包括多個實體抹除單元的一可複寫式非揮發性記憶體模組，其中每一該些實體抹除單元包括多個實體程式化單元，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以記錄每一該些實體抹除單元中每一上實體程式化單元的一錯誤位元數目以及每一下實體程式化單元的錯誤位元數目，其中該記憶體管理電路用以根據該些實體抹除單元之中的一第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該第一實體抹除單元是否為一壞實體抹除單元， 倘若判斷該第一實體抹除單元為該壞實體抹除單元時，該記憶體管理電路用以對該第一實體抹除單元上的一資料執行一資料搬移操作。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中，該記憶體管理電路更用以分別計算每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的一平均值以及該些下實體程式化單元的錯誤位元數目的一平均值，倘若該第一實體抹除單元中該些上實體程式化單元的錯誤位元數目的該平均值大於該些下實體程式化單元的錯誤位元數目的該平均值時，該記憶體管理電路更用以判斷該第一實體抹除單元為該壞實體抹除單元。
  21. 如申請專利範圍第19項所述的記憶體控制電路單元，其中，該記憶體管理電路更用以記錄每一該些實體抹除單元中每一該些中實體程式化單元的一錯誤位元數目，該記憶體管理電路更用以根據該些實體抹除單元中的該第一實體抹除單元的該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該第一實體抹除單元是否為一壞實體抹除單元。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中，該記憶體管理電路更用以分別計算每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的一平均值、該些中實體程式化單元的錯誤位元數目的一平均值以及該些下實體程式化單元的錯誤位元數目的一平均值，倘若該第一實體抹除單元中該些上實體程式化單元的錯誤位元數目的該平均值大於該些中實體程式化單元的錯誤位元數目的該平均值，並且該些中實體程式化單元的錯誤位元數目的該平均值大於該些下實體程式化單元的錯誤位元數目的該平均值時，該記憶體管理電路更用以判斷該第一實體抹除單元為該壞實體抹除單元。
  23. 如申請專利範圍第21項所述的記憶體控制電路單元，其中，該記憶體管理電路更用以根據方程式(1)，分別獲取每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，
    Figure 108112510-A0305-02-0051-3
     其中，μ為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元 數目的一平均值，σ為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一標準差，σ 2為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目的一方差，x為每一該些實體抹除單元中該些上實體程式化單元、該些中實體程式化單元及該些下實體程式化單元的錯誤位元數目，f(x；μ,σ)為每一該些實體抹除單元的錯誤位元數目的分佈。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中，該記憶體管理電路更用以根據該方程式(1)，分別獲取每一該些實體抹除單元中該些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈的操作中，倘若在一倍標準差內x的出現機率為68.2%，在兩倍標準差內x的出現機率為95.4%，在三倍標準差內x的出現機率為99.7%時，則該第一實體抹除單元對應錯誤位元數目的分佈為一常態分佈，該記憶體管理電路更用以判斷該第一實體抹除單元非為該壞實體抹除單元。
  25. 如申請專利範圍第21項所述的記憶體控制電路單元，其中，該記憶體管理電路更用以根據每一該些實體抹除單元中該 些上實體程式化單元的錯誤位元數目的分佈、該些中實體程式化單元的錯誤位元數目的分佈以及該些下實體程式化單元的錯誤位元數目的分佈，判斷該些實體抹除單元中的該第一實體抹除單元是否為該壞實體抹除單元的操作中，該記憶體管理電路更用以根據該第一實體抹除單元的錯誤位元數目的一平均值、該第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目以及該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的一中位數，判斷該第一實體抹除單元是否為該壞實體抹除單元。
  26. 如申請專利範圍第25項所述的記憶體控制電路單元，其中，倘若該第一實體抹除單元中最多實體程式化單元對應的錯誤位元數目大於該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數，且該第一實體抹除單元中與實體程式化單元對應的多組錯誤位元數目中的中位數大於該第一實體抹除單元的錯誤位元數目的該平均值時，該記憶體管理電路更用以判斷該第一實體抹除單元為該壞實體抹除單元。
  27. 如申請專利範圍第19項所述的記憶體控制電路單元，其中，該記憶體管理電路更用以對該第一實體抹除單元上的該資料執行該資料搬移操作的操作中，該記憶體管理電路更用以將該第一實體抹除單元上的該資料搬移至該些實體抹除單元中的一第二實體抹除單元。
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