TWI780003B - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents
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Abstract
一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括:基於第一程式化模式執行第一寫入操作,以經由多個通道將第一資料連續寫入至多個第一晶片致能區域;以及在執行第一寫入操作之後,基於第二程式化模式執行第二寫入操作,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與至少一第二晶片致能區域。所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數。
Description
本發明是有關於一種記憶體控制技術,且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
智慧型手機、平板電腦及筆記型電腦在這幾年來的成長十分迅速,使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如,快閃記憶體)具有資料非揮發性、省電、體積小,以及無機械結構等特性,所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
大多數的大容量可複寫式非揮發性記憶體模組皆支援使用多個通道對多個記憶體區域進行平行資料存取。但是,當通道的總數與可複寫式非揮發性記憶體模組中的記憶體區域的總數不相互匹配時,可複寫式非揮發性記憶體模組可能無法發揮出最佳的存取效能。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元,可提高可複寫式非揮發性記憶體模組的存取效能。
本發明的範例實施例提供一種記憶體控制方法,其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個通道與多個晶片致能區域。所述多個通道用以存取所述多個晶片致能區域。所述記憶體控制方法包括:基於第一程式化模式執行第一寫入操作,以經由所述多個通道將第一資料連續寫入至所述多個晶片致能區域中的多個第一晶片致能區域;以及在執行所述第一寫入操作之後,基於第二程式化模式執行第二寫入操作,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與所述多個晶片致能區域中的至少一第二晶片致能區域。所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數。在所述第一寫入操作中基於所述第一程式化模式所程式化的一個記憶胞用以儲存p個位元。在所述第二寫入操作中基於所述第二程式化模式所程式化的一個記憶胞用以儲存k個位元。k大於p。
在本發明的一範例實施例中,所述的記憶體控制方法更包括:在執行所述第二寫入操作之前,執行讀取操作,以從所述可複寫式非揮發性記憶體模組中讀取所述第二資料。
在本發明的一範例實施例中,所述第二資料包括儲存於所述多個第一晶片致能區域中的所述第一資料的至少一部分資料。
在本發明的一範例實施例中,所述多個第一晶片致能區域的其中之一與所述至少一第二晶片致能區域的其中之一耦接至所述多個通道中的同一個通道。
在本發明的一範例實施例中,所述多個通道包括第一通道。在所述第一寫入操作中,所述第一通道用以存取所述多個第一晶片致能區域的其中之一。在第二寫入操作中,所述第一通道用以存取所述多個第一晶片致能區域的所述其中之一及所述至少一第二晶片致能區域的其中之一。
在本發明的一範例實施例中,所述多個通道更包括第二通道。在所述第一寫入操作與所述第二寫入操作中,所述第二通道皆用以存取所述多個第一晶片致能區域的其中之另一。
在本發明的一範例實施例中,經由所述多個通道將所述第二資料連續寫入至所述多個第一晶片致能區域與所述多個晶片致能區域中的所述至少一第二晶片致能區域的操作包括:將所述第二資料的第一部分資料寫入至所述多個第一晶片致能區域;以及在將所述第二資料的所述第一部分資料寫入至所述多個第一晶片致能區域後,將所述第二資料的第二部分資料寫入至所述至少一第二晶片致能區域。
本發明的範例實施例另提供一種記憶體儲存裝置,其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個通道與多個晶片致能區域。所述多個通道用以存取所述多個晶片致能區域。所述記憶體控制電路單元用以:基於第一程式化模式執行第一寫入操作,以經由所述多個通道將第一資料連續寫入至所述多個晶片致能區域中的多個第一晶片致能區域;以及在執行所述第一寫入操作之後,基於第二程式化模式執行第二寫入操作,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與所述多個晶片致能區域中的至少一第二晶片致能區域。所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數。在所述第一寫入操作中基於所述第一程式化模式所程式化的一個記憶胞用以儲存p個位元。在所述第二寫入操作中基於所述第二程式化模式所程式化的一個記憶胞用以儲存k個位元。k大於p。
在本發明的一範例實施例中,所述記憶體控制電路單元更用以:在執行所述第二寫入操作之前,執行讀取操作,以從所述可複寫式非揮發性記憶體模組中讀取所述第二資料。
在本發明的一範例實施例中,經由所述多個通道將所述第二資料連續寫入至所述多個第一晶片致能區域與所述多個晶片致能區域中的所述至少一第二晶片致能區域的操作包括:將所述第二資料的第一部分資料寫入至所述多個第一晶片致能區域;以及在將所述第二資料的所述第一部分資料寫入至所述多個第一晶片致能區域後,將所述第二資料的第二部分資料寫入至所述至少一第二晶片致能區域。
本發明的範例實施例另提供一種記憶體控制電路單元,其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個通道與多個晶片致能區域。所述多個通道用以存取所述多個晶片致能區域。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以:基於第一程式化模式執行第一寫入操作,以經由所述多個通道將第一資料連續寫入至所述多個晶片致能區域中的多個第一晶片致能區域;以及在執行所述第一寫入操作之後,基於第二程式化模式執行第二寫入操作,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與所述多個晶片致能區域中的至少一第二晶片致能區域。其中所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數。在所述第一寫入操作中基於所述第一程式化模式所程式化的一個記憶胞用以儲存p個位元。在所述第二寫入操作中基於所述第二程式化模式所程式化的一個記憶胞用以儲存k個位元。k大於p。
在本發明的一範例實施例中,所述記憶體管理電路更用以:在執行所述第二寫入操作之前,執行讀取操作,以從所述可複寫式非揮發性記憶體模組中讀取所述第二資料。
基於上述,第一寫入操作可基於第一程式化模式執行,以經由多個通道將第一資料連續寫入至多個第一晶片致能區域。爾後,第二寫入操作可基於第二程式化模式執行,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與至少一第二晶片致能區域。特別是,所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數。藉此,可提高在特定配置條件下,可複寫式非揮發性記憶體模組的存取效能。
一般而言,記憶體儲存裝置(亦稱,記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱,控制電路)。記憶體儲存裝置可與主機系統一起使用,以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2,主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中,主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如,主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外,主機系統11可透過系統匯流排110與I/O裝置12耦接。例如,主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中,處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114,主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中,記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如,iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外,主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如,在一範例實施例中,主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中,主機系統11為電腦系統。在一範例實施例中,主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中,記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3,記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如,主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如,記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4,記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中,連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中,連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中,或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說,每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極,可以改變電荷補捉層的電子量,進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變,可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態,藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中,可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元,並且此些實體程式化單元可構成多個實體抹除單元。具體來說,同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元,則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如,一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元,並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說,在MLC NAND型快閃記憶體中,下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度,及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中,實體程式化單元為程式化的最小單元。即,實體程式化單元為寫入資料的最小單元。例如,實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁,則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇,用以儲存使用者資料,而冗餘位元區用以儲存系統資料(例如,錯誤更正碼等管理資料)。在一範例實施例中,資料位元區包含32個實體扇,且一個實體扇的大小為512位元組(byte, B)。然而,在其他範例實施例中,資料位元區中也可包含8個、16個或數目更多或更少的實體扇,並且每一個實體扇的大小也可以是更大或更小。另一方面,實體抹除單元為抹除之最小單位。亦即,每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如,實體抹除單元為實體區塊(block)。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5,記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。
記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說,記憶體管理電路51具有多個控制指令,並且在記憶體儲存裝置10運作時,此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時,等同於說明記憶體控制電路單元42的操作。
在一範例實施例中,記憶體管理電路51的控制指令是以韌體型式來實作。例如,記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示),並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時,此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中,記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如,記憶體模組中專用於存放系統資料的系統區)中。此外,記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是,此唯讀記憶體具有開機碼(boot code),並且當記憶體控制電路單元42被致能時,微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後,微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中,記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如,記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中,記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如,主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外,記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中,主機介面52是相容於PCI Express標準。然而,必須瞭解的是本發明不限於此,主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如,記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說,欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說,若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43,記憶體介面53會傳送對應的指令序列。例如,這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如,改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號,或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如,在讀取指令序列中,會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中,記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。
錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說,當記憶體管理電路51從主機系統11中接收到寫入指令時,錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code,EDC),並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後,當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼,並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中,圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中,圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中,圖5的記憶體管理電路51可包括快閃記憶體管理電路。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6,記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。
在一範例實施例中,一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中,一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中,一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。
儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如,儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如,若某一個實體單元未儲存有效資料,則此實體單元可被關聯(或加入)至閒置區602。此外,閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時,一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中,閒置區602亦稱為閒置池(free pool)。
記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中,每一個邏輯單元對應一個邏輯位址。例如,一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中,一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。
須注意的是,一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射,則表示此實體單元當前儲存的資料包括有效資料。反之,若某一實體單元當前未被任一邏輯單元映射,則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時,記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。
圖7是根據本發明的範例實施例所繪示的記憶體管理電路經由多個通道存取可複寫式非揮發性記憶體模組的示意圖。請參照圖7,可複寫式非揮發性記憶體模組43包含通道701(1)~701(n)、晶片致能區域702(1)~702(n)及703(1)~703(m)。記憶體管理電路51可經由通道701(1)~701(n)存取晶片致能區域702(1)~702(n)及703(1)~703(m)。n與m皆為大於1的正整數。
在一範例實施例中,n等於m。因此,通道701(i)中的每一個通道可耦接至標記為CE(0)的晶片致能區域702(i)與標記為CE(1)的晶片致能區域703(i)。記憶體管理電路502可經由通道701(i)來存取晶片致能區域702(i)與703(i)。在將資料寫入至可複寫式非揮發性記憶體模組43時,記憶體管理電路51可執行交錯(interleaved)寫入。例如,記憶體管理電路51可先經由通道701(1)~701(n)將一部分的資料連續寫入至可複寫式非揮發性記憶體模組43中所有標記為CE(0)的晶片致能區域702(1)~702(n),然後再經由通道701(1)~701(n)將另一部分資料連續寫入至可複寫式非揮發性記憶體模組43中所有標記為CE(1)的晶片致能區域703(1)~703(m)。透過交替存取標記為CE(0)與CE(1)的n個晶片致能區域,可達到n個通道的資料寫入效能。
須注意的是,上述n等於m的狀態,可視為可複寫式非揮發性記憶體模組43中的通道的總數與晶片致能區域的總數相互匹配(即一個通道對應於兩個晶片致能區域)的配置狀態。然而,在n不等於m(例如m小於n)的狀態下,可複寫式非揮發性記憶體模組43中的通道的總數與晶片致能區域的總數不相互匹配(例如通道701(i)對應於兩個晶片致能區域,而通道701(j)只對應於一個晶片致能區域)。在n不等於m的狀態下,若持續採用上述交錯寫入,則可複寫式非揮發性記憶體模組43的資料寫入效能可能無法達到預期水準(即n個通道的資料寫入效能)。
圖8是根據本發明的範例實施例所繪示的記憶體管理電路經由多個通道存取可複寫式非揮發性記憶體模組的示意圖。請參照圖8,在一範例實施例中,可複寫式非揮發性記憶體模組43包含通道801~804及晶片致能區域811~816。通道801耦接至晶片致能區域811與815。通道802耦接至晶片致能區域812與816。通道803耦接至晶片致能區域813。通道804耦接至晶片致能區域814。晶片致能區域811~814屬於CE(0),且晶片致能區域815與816屬於CE(1)。記憶體管理電路51可經由通道801~804存取晶片致能區域811~816。例如,通道801可用以存取晶片致能區域811與815,通道802可用以存取晶片致能區域812與816,通道803可用以存取晶片致能區域813,且通道804可用以存取晶片致能區域814。
須注意的是,在圖8的範例實施例中,可複寫式非揮發性記憶體模組43中的通道801~804的總數(4個)與晶片致能區域811~816的總數(6個)不是相互匹配的。當欲儲存來自圖1的主機系統11的資料時,若依照上述交錯寫入,則記憶體管理電路51可先經由通道801~804將一部分的資料連續寫入至標記為CE(0)的晶片致能區域811~814。此時,資料的寫入效能可維持於4個通道的資料寫入效能。但是,在後續將另一部分資料連續寫入至標記為CE(1)的晶片致能區域815與816時,資料的寫入效能將下降至2個通道的資料寫入效能(即寫入效能減少一半)。在此狀況下,主機系統11(或主機系統11的使用者)會認為記憶體儲存裝置10的資料寫入效能下降或不穩定。
在一範例實施例中,透過採用不同的程式化模式搭配客製化的資料寫入行為,可在如圖8所示的通道的總數與晶片致能區域的總數不相互匹配的狀況下,仍維持於相同或接近4個通道的資料寫入效能。須注意的是,圖8的通道的總數與晶片致能區域的總數皆為範例,非用以限制本發明。
在一範例實施例中,記憶體管理電路51可基於某一程式化模式(亦稱為第一程式化模式)執行寫入操作(亦稱為第一寫入操作),以經由多個通道將資料(亦稱為第一資料)連續寫入至多個晶片致能區域(亦稱為第一晶片致能區域)。在執行第一寫入操作之後,記憶體管理電路51可基於另一程式化模式(亦稱為第二程式化模式)執行另一寫入操作(亦稱為第二寫入操作),以經由所述多個通道將另一資料(亦稱為第二資料)連續寫入至所述多個第一晶片致能區域與至少一其餘的晶片致能區域(亦稱為第二晶片致能區域)。特別是,所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數。以圖8為例,第一晶片致能區域可包括標記為CE(0)的晶片致能區域811~814,且第二晶片致能區域可包括標記為CE(1)的晶片致能區域815與816。晶片致能區域811~814的總數(即4)大於晶片致能區域815與816的總數(即2)。
在一範例實施例中,在第一寫入操作中基於第一程式化模式所程式化的一個記憶胞用以儲存p個位元。在第二寫入操作中基於第二程式化模式所程式化的一個記憶胞用以儲存k個位元,並且k大於p。
在一範例實施例中,第一程式化模式是指SLC程式化模式、虛擬(pseudo)SLC程式化模式、下實體程式化(lower physical programming)模式、混合程式化(mixture programming)模式及少層記憶胞(less layer memory cell)模式的其中之一。在SLC程式化模式與虛擬SLC程式化模式中,一個記憶胞只儲存一個位元的資料。在下實體程式化模式中,只有下實體程式化單元會被程式化,而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中,有效資料(或真實資料)會被程式化於下實體程式化單元中,而同時虛擬資料(dummy data)會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少層記憶胞模式中,一個記憶胞儲存第一數目之位元的資料。例如,此第一數目可設為1。
在一範例實施例中,第二程式化模式是指MLC程式化模式、TLC程式化模式、QLC程式化模式或類似模式。在第二程式化模式中,一個記憶胞可儲存有一第二數目之位元的資料,其中此第二數目等於或大於2。例如,此第二數目可設為2、3或4。在另一範例實施例中,上述第一程式化模式中的第一數目(即p)與第二程式化模式中的第二數目(即k)皆可以是其他數目,只要滿足第二數目大於第一數目即可。
圖9是根據本發明的範例實施例所繪示的第一寫入操作的示意圖。請參照圖9,記憶體管理電路51可獲得資料(即第一資料)901。資料901可以是圖1的主機系統11所指示儲存的資料。例如,記憶體管理電路51可從主機系統11接收寫入指令。此寫入指令可指示儲存資料901。
記憶體管理電路51可基於第一程式化模式執行第一寫入操作,以將資料901儲存至可複寫式非揮發性記憶體模組406。例如,在第一寫入操作中,記憶體管理電路51可指示可複寫式非揮發性記憶體模組406經由通道801~804將資料901連續寫入至標記為CE(0)的晶片致能區域811~814(即第一晶片致能區域)。資料901在晶片致能區域811~814中的資料寫入順序,可藉由圖9中對實體單元的編號0~7來表示。例如,資料901中的多個資料段可基於第一程式化模式依序被寫入至晶片致能區域811中編號為0的實體單元、晶片致能區域812中編號為1的實體單元、晶片致能區域813中編號為2的實體單元、晶片致能區域814中編號為3的實體單元、晶片致能區域811中編號為4的實體單元、晶片致能區域812中編號為5的實體單元、晶片致能區域813中編號為6的實體單元及晶片致能區域814中編號為7的實體單元等,以此類推。
也就是說,在第一寫入操作中,只有標記為CE(0)的晶片致能區域811~814(即第一晶片致能區域)會被交替使用,以儲存資料901,而標記為CE(1)的晶片致能區域815與816(即第二晶片致能區域)可被略過或忽略(即不被使用)。藉此,對圖1的主機系統11而言,記憶體儲存裝置10的資料寫入效能可符合預期(即維持於相同或接近4個通道的資料寫入效能)。此外,在第一寫入操作中,透過以第一程式化模式來儲存資料,亦可提高資料寫入速度。
在執行第一寫入操作後,記憶體管理電路51可獲得第二資料。例如,在執行第一寫入操作後,記憶體管理電路51可執行讀取操作,以從可複寫式非揮發性記憶體模組43中讀取第二資料。例如,第二資料可包括在第一寫入操作中儲存於第一晶片致能區域中的第一資料的至少部分資料。然後,記憶體管理電路51可基於第二程式化模式執行第二寫入操作,以重新將第二資料回存至可複寫式非揮發性記憶體模組43中。藉此,可提高可複寫式非揮發性記憶體模組43的儲存空間使用率。
圖10A與圖10B是根據本發明的範例實施例所繪示的第二寫入操作的示意圖。須注意的是,圖10A是呈現第二寫入操作中的第一階段寫入,而圖10B是呈現第二寫入操作中的第二階段寫入。所述第一階段寫入與所述第二階段寫入可交替執行。
請參照圖10A,在執行第一寫入操作後,記憶體管理電路51可獲得資料(即第二資料)1001。例如,資料1001可包括在圖9的第一寫入操作中儲存於晶片致能區域811~814中的資料901的至少部分資料。記憶體管理電路51可從晶片致能區域811~814的至少其中之一中讀取資料1001。在獲得資料1001後,記憶體管理電路51可執行第二寫入操作,以基於第二程式化模式將資料1001回存至可複寫式非揮發性記憶體模組406中。
在第二寫入操作的第一階段寫入中,記憶體管理電路51可指示可複寫式非揮發性記憶體模組406經由通道801~804將資料1001的一部分資料(亦稱為第一部分資料)連續寫入至晶片致能區域811~814(即第一晶片致能區域)。資料1001在晶片致能區域811~814中的資料寫入順序,可藉由圖10A中對實體單元的編號0~3來表示。例如,資料1001中的多個資料段可基於第二程式化模式依序被寫入至晶片致能區域811中編號為0的實體單元、晶片致能區域812中編號為1的實體單元、晶片致能區域813中編號為2的實體單元及晶片致能區域814中編號為3的實體單元。然後,記憶體管理電路51可執行第二寫入操作的第二階段寫入。
請參照圖10B,在第二寫入操作的第二階段寫入中,記憶體管理電路51可指示可複寫式非揮發性記憶體模組406經由通道801與802將資料1001的另一部分資料(亦稱為第二部分資料)連續寫入至晶片致能區域815與816(即第二晶片致能區域)。資料1001在晶片致能區域815與816中的資料寫入順序,可藉由圖10B中對實體單元的編號4、5來表示。例如,資料1001中的多個資料段可基於第二程式化模式依序被寫入至晶片致能區域815中編號為4的實體單元及晶片致能區域816中編號為5的實體單元。
透過交替執行如圖10A與圖10B所示的兩階段寫入,在第二寫入操作中,原先只儲存於標記為CE(0)的晶片致能區域811~814中的資料可重新被儲存至所有的晶片致能區域811~816中,以有效利用可複寫式非揮發性記憶體模組406的儲存空間。此外,在第二寫入操作中,透過以第二程式化模式來儲存資料,亦可提高可複寫式非揮發性記憶體模組43的儲存空間使用率。
在一範例實施例中,圖8的通道801與802亦稱為第一通道。在第一寫入操作中,通道801與802可分別用以存取屬於CE(0)的晶片致能區域811與812,如圖9所示。在第二寫入操作中,通道801可用以存取晶片致能區域811與815,且通道802可用以存取晶片致能區域812與816,如圖10A與10B所示。
在一範例實施例中,圖8的通道803與804亦稱為第二通道。在第一寫入操作與第二寫入操作中,通道803與804只能分別用以存取屬於CE(0)的晶片致能區域813與814。通道803與804不能用以存取屬於CE(1)的任何晶片致能區域。
在一範例實施例中,第一寫入操作是用以儲存來自圖1的主機系統11且初次寫入至可複寫式非揮發性記憶體模組43的資料。因此,第一寫入操作所提供的高速寫入,可有效提高主機系統11所體驗或量測到的資料寫入效能。另一方面,第二寫入操作是用以在背景對儲存於可複寫式非揮發性記憶體模組43中的部分資料進行重新儲存,以提高每個記憶胞或實體單元的資料儲存量。透過不同的程式化模式搭配客製化的第一寫入操作與第二寫入操作,可在如圖8所示的通道的總數與晶片致能區域的總數不相互匹配的狀況下,有效提高記憶體儲存裝置10的資料寫入效能。
在一範例實施例中,用以從可複寫式非揮發性記憶體模組43中讀取第二資料的讀取操作及用以儲存所述第二資料的第二寫入操作可包含於資料整併操作中。此資料整併操作亦稱為垃圾回收(garbage collection, GC)操作。此資料整併操作可用以將有效資料從可複寫式非揮發性記憶體模組43中特定的實體單元(亦稱為來源單元)中收集出來並將所收集的有效資料集中回存到可複寫式非揮發性記憶體模組43中特定的實體單元(亦稱為目標單元)中。特別是,若某一個來源單元中的有效資料已被完整備份(即儲存至目標單元),則此來源單元可被劃分至圖6的閒置區602並且可被抹除,從而增加閒置區602中的實體單元(亦稱為閒置實體單元)的總數。
須注意的是,在前述範例實施例中,每一個晶片致能區域會被標記為CE(0)或CE(1)以便於管理,但本發明不限於此。在一範例實施例中,每一個晶片致能區域的標記皆可以被調整或移除,本發明不加以限制。
圖11是根據本發明的範例實施例所繪示的記憶體控制方法的流程圖。請參照圖11,在步驟S1101中,基於第一程式化模式執行第一寫入操作,以經由多個通道將第一資料連續寫入至多個第一晶片致能區域。在執行所述第一寫入操作之後,在步驟S1102中,基於第二程式化模式執行第二寫入操作,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與至少一第二晶片致能區域。特別是,所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數。此外,在第一寫入操作中基於第一程式化模式所程式化的一個記憶胞用以儲存n個位元,在第二寫入操作中基於第二程式化模式所程式化的一個記憶胞用以儲存m個位元,且m大於n。
然而,圖11中各步驟已詳細說明如上,在此便不再贅述。值得注意的是,圖11中各步驟可以實作為多個程式碼或是電路,本發明不加以限制。此外,圖11的方法可以搭配以上範例實施例使用,也可以單獨使用,本發明不加以限制。
綜上所述,本發明的範例實施例所提出的採用不同的程式化模式搭配客製化的資料寫入行為,可在可複寫式非揮發性記憶體模組中的通道的總數與晶片致能區域的總數不相互匹配的狀況下,有效維持甚至提高記憶體儲存裝置的資料存取效能。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置
11、31:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
41:連接介面單元
42:記憶體控制電路單元
43:可複寫式非揮發性記憶體模組
51:記憶體管理電路
52:主機介面
53:記憶體介面
54:錯誤檢查與校正電路
55:緩衝記憶體
56:電源管理電路
601:儲存區
602:替換區
610(0)~610(B):實體單元
612(0)~612(C):邏輯單元
701(0)~701(n),801~804:通道
702(0)~702(n),702(0)~702(m),811~816:晶片致能區域
901,1001:資料
S1101:步驟(基於第一程式化模式執行第一寫入操作,以經由多個通道將第一資料連續寫入至多個第一晶片致能區域)
S1102:步驟(基於第二程式化模式執行第二寫入操作,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與至少一第二晶片致能區域,其中所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數)
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。
圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
圖7是根據本發明的範例實施例所繪示的記憶體管理電路經由多個通道存取可複寫式非揮發性記憶體模組的示意圖。
圖8是根據本發明的範例實施例所繪示的記憶體管理電路經由多個通道存取可複寫式非揮發性記憶體模組的示意圖。
圖9是根據本發明的範例實施例所繪示的第一寫入操作的示意圖。
圖10A與圖10B是根據本發明的範例實施例所繪示的第二寫入操作的示意圖。
圖11是根據本發明的範例實施例所繪示的記憶體控制方法的流程圖。
S1101:步驟(基於第一程式化模式執行第一寫入操作,以經由多個通道將第一資料連續寫入至多個第一晶片致能區域)
S1102:步驟(基於第二程式化模式執行第二寫入操作,以經由所述多個通道將第二資料連續寫入至所述多個第一晶片致能區域與至少一第二晶片致能區域,其中所述多個第一晶片致能區域的總數大於所述至少一第二晶片致能區域的總數)
Claims (21)
- 一種記憶體控制方法,用於控制可複寫式非揮發性記憶體模組,其中該可複寫式非揮發性記憶體模組包括多個通道與多個晶片致能區域,該多個通道用以存取該多個晶片致能區域,且該記憶體控制方法包括: 基於第一程式化模式執行第一寫入操作,以經由該多個通道將第一資料連續寫入至該多個晶片致能區域中的多個第一晶片致能區域;以及 在執行該第一寫入操作之後,基於第二程式化模式執行第二寫入操作,以經由該多個通道將第二資料連續寫入至該多個第一晶片致能區域與該多個晶片致能區域中的至少一第二晶片致能區域, 其中該多個第一晶片致能區域的總數大於該至少一第二晶片致能區域的總數, 在該第一寫入操作中基於該第一程式化模式所程式化的一個記憶胞用以儲存p個位元,在該第二寫入操作中基於該第二程式化模式所程式化的一個記憶胞用以儲存k個位元,並且k大於p。
- 如請求項1所述的記憶體控制方法,更包括: 在執行該第二寫入操作之前,執行讀取操作,以從該可複寫式非揮發性記憶體模組中讀取該第二資料。
- 如請求項2所述的記憶體控制方法,其中該第二資料包括儲存於該多個第一晶片致能區域中的該第一資料的至少一部分資料。
- 如請求項1所述的記憶體控制方法,其中該多個第一晶片致能區域的其中之一與該至少一第二晶片致能區域的其中之一耦接至該多個通道中的同一個通道。
- 如請求項1所述的記憶體控制方法,其中該多個通道包括第一通道, 在該第一寫入操作中,該第一通道用以存取該多個第一晶片致能區域的其中之一,並且 在第二寫入操作中,該第一通道用以存取該多個第一晶片致能區域的該其中之一及該至少一第二晶片致能區域的其中之一。
- 如請求項5所述的記憶體控制方法,其中該多個通道更包括第二通道,並且 在該第一寫入操作與該第二寫入操作中,該第二通道皆用以存取該多個第一晶片致能區域的其中之另一。
- 如請求項1所述的記憶體控制方法,其中經由該多個通道將該第二資料連續寫入至該多個第一晶片致能區域與該多個晶片致能區域中的該至少一第二晶片致能區域的操作包括: 將該第二資料的第一部分資料寫入至該多個第一晶片致能區域;以及 在將該第二資料的該第一部分資料寫入至該多個第一晶片致能區域後,將該第二資料的第二部分資料寫入至該至少一第二晶片致能區域。
- 一種記憶體儲存裝置,包括: 連接介面單元,用以耦接至主機系統; 可複寫式非揮發性記憶體模組;以及 記憶體控制電路單元,耦接至該連接介面單元與該可複寫式非揮發性記憶體模組, 其中該可複寫式非揮發性記憶體模組包括多個通道與多個晶片致能區域,該多個通道用以存取該多個晶片致能區域,並且該記憶體控制電路單元用以: 基於第一程式化模式執行第一寫入操作,以經由該多個通道將第一資料連續寫入至該多個晶片致能區域中的多個第一晶片致能區域;以及 在執行該第一寫入操作之後,基於第二程式化模式執行第二寫入操作,以經由該多個通道將第二資料連續寫入至該多個第一晶片致能區域與該多個晶片致能區域中的至少一第二晶片致能區域, 其中該多個第一晶片致能區域的總數大於該至少一第二晶片致能區域的總數, 在該第一寫入操作中基於該第一程式化模式所程式化的一個記憶胞用以儲存p個位元,在該第二寫入操作中基於該第二程式化模式所程式化的一個記憶胞用以儲存k個位元,並且k大於p。
- 如請求項8所述的記憶體儲存裝置,其中該記憶體控制電路單元更用以: 在執行該第二寫入操作之前,執行讀取操作,以從該可複寫式非揮發性記憶體模組中讀取該第二資料。
- 如請求項9所述的記憶體儲存裝置,其中該第二資料包括儲存於該多個第一晶片致能區域中的該第一資料的至少一部分資料。
- 如請求項8所述的記憶體儲存裝置,其中該多個第一晶片致能區域的其中之一與該至少一第二晶片致能區域的其中之一耦接至該多個通道中的同一個通道。
- 如請求項8所述的記憶體儲存裝置,其中該多個通道包括第一通道, 在該第一寫入操作中,該第一通道用以存取該多個第一晶片致能區域的其中之一,並且 在第二寫入操作中,該第一通道用以存取該多個第一晶片致能區域的該其中之一及該至少一第二晶片致能區域的其中之一。
- 如請求項12所述的記憶體儲存裝置,其中該多個通道更包括第二通道,並且 在該第一寫入操作與該第二寫入操作中,該第二通道皆用以存取該多個第一晶片致能區域的其中之另一。
- 如請求項8所述的記憶體儲存裝置,其中經由該多個通道將該第二資料連續寫入至該多個第一晶片致能區域與該多個晶片致能區域中的該至少一第二晶片致能區域的操作包括: 將該第二資料的第一部分資料寫入至該多個第一晶片致能區域;以及 在將該第二資料的該第一部分資料寫入至該多個第一晶片致能區域後,將該第二資料的第二部分資料寫入至該至少一第二晶片致能區域。
- 一種記憶體控制電路單元,用以控制可複寫式非揮發性記憶體模組,其中該可複寫式非揮發性記憶體模組包括多個通道與多個晶片致能區域,該多個通道用以存取該多個晶片致能區域,且該記憶體控制電路單元包括: 主機介面,用以耦接至主機系統; 記憶體介面,用以耦接至該可複寫式非揮發性記憶體模組;以及 記憶體管理電路,耦接至該主機介面與該記憶體介面, 其中該記憶體管理電路用以: 基於第一程式化模式執行第一寫入操作,以經由該多個通道將第一資料連續寫入至該多個晶片致能區域中的多個第一晶片致能區域;以及 在執行該第一寫入操作之後,基於第二程式化模式執行第二寫入操作,以經由該多個通道將第二資料連續寫入至該多個第一晶片致能區域與該多個晶片致能區域中的至少一第二晶片致能區域, 其中該多個第一晶片致能區域的總數大於該至少一第二晶片致能區域的總數, 在該第一寫入操作中基於該第一程式化模式所程式化的一個記憶胞用以儲存p個位元,在該第二寫入操作中基於該第二程式化模式所程式化的一個記憶胞用以儲存k個位元,並且k大於p。
- 如請求項15所述的記憶體控制電路單元,其中該記憶體管理電路更用以: 在執行該第二寫入操作之前,執行讀取操作,以從該可複寫式非揮發性記憶體模組中讀取該第二資料。
- 如請求項16所述的記憶體控制電路單元,其中該第二資料包括儲存於該多個第一晶片致能區域中的該第一資料的至少一部分資料。
- 如請求項15所述的記憶體控制電路單元,其中該多個第一晶片致能區域的其中之一與該至少一第二晶片致能區域的其中之一耦接至該多個通道中的同一個通道。
- 如請求項15所述的記憶體控制電路單元,其中該多個通道包括第一通道, 在該第一寫入操作中,該第一通道用以存取該多個第一晶片致能區域的其中之一,並且 在第二寫入操作中,該第一通道用以存取該多個第一晶片致能區域的該其中之一及該至少一第二晶片致能區域的其中之一。
- 如請求項19所述的記憶體控制電路單元,其中該多個通道更包括第二通道,並且 在該第一寫入操作與該第二寫入操作中,該第二通道皆用以存取該多個第一晶片致能區域的其中之另一。
- 如請求項15所述的記憶體控制電路單元,其中經由該多個通道將該第二資料連續寫入至該多個第一晶片致能區域與該多個晶片致能區域中的該至少一第二晶片致能區域的操作包括: 將該第二資料的第一部分資料寫入至該多個第一晶片致能區域;以及 在將該第二資料的該第一部分資料寫入至該多個第一晶片致能區域後,將該第二資料的第二部分資料寫入至該至少一第二晶片致能區域。
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