TWI819876B - 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

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Abstract

一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：從主機系統接收第一資料；基於第一碼率編碼第一資料以產生第一奇偶資料；將第一資料與第一奇偶資料儲存於多個第一實體管理單元中；從可複寫式非揮發性記憶體模組收集第二資料；基於第二碼率編碼第二資料以產生第二奇偶資料，其中第一碼率不同於第二碼率；以及將第二資料與第二奇偶資料儲存於多個第二實體管理單元中。

Description

資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元。
行動電話、平板電腦及筆記型電腦在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
某些類型的可複寫式非揮發性記憶體模組可支援跨實體單元(例如跨實體頁)的資料編碼與解碼，例如，將K個實體頁中的資料進行跨實體頁的編碼以產生1個實體頁中的奇偶資料。爾後，這K個實體頁中的資料及這1個實體頁中的奇偶資料可用以透過跨實體頁的資料保護技術來共同保護這K個實體頁中的資料。相較於單一實體頁的資料保護技術，跨實體頁的資料保護技術可進一步提高對於資料的保護能力(及錯誤更正能力)。但是，對於單一可複寫式非揮發性記憶體模組而言，上述K的數值往往是固定的，導致在不同操作情境下部分系統資源(例如資料傳輸頻寬及儲存空間)被浪費。
本發明提供一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元，可優化在不同資料寫入情境下的資料編碼與儲存機制。
本發明的範例實施例提供一種資料儲存方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體管理單元。所述資料儲存方法包括：從主機系統接收第一資料；基於第一碼率編碼所述第一資料以產生第一奇偶資料；將所述第一資料與所述第一奇偶資料儲存於所述多個實體管理單元中的多個第一實體管理單元中；從所述可複寫式非揮發性記憶體模組收集第二資料；基於第二碼率編碼所述第二資料以產生第二奇偶資料，其中所述第一碼率不同於所述第二碼率；以及將所述第二資料與所述第二奇偶資料儲存於所述多個實體管理單元中的多個第二實體管理單元中。
在本發明的一範例實施例中，所述第一資料與所述第二資料是透過相同的程式化模式分別儲存至所述多個第一實體管理單元與所述多個第二實體管理單元中。
在本發明的一範例實施例中，所述第一奇偶資料對所述第一資料的保護能力高於所述第二奇偶資料對所述第二資料的保護能力。
在本發明的一範例實施例中，所述多個第一實體管理單元的總數少於所述多個第二實體管理單元的總數。
在本發明的一範例實施例中，所述多個實體管理單元中的每一個實體管理單元對應所述可複寫式非揮發性記憶體模組中的一晶粒、一晶片致能區域或一平面。
在本發明的一範例實施例中，所述第一碼率反映所述第一資料的資料量與所述第一奇偶資料的資料量之間的比例，所述第二碼率反映所述第二資料的資料量與所述第二奇偶資料的資料量之間的比例，且所述第一碼率低於所述第二碼率。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體管理單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以：從所述主機系統接收第一資料；基於第一碼率編碼所述第一資料以產生第一奇偶資料；發送第一寫入指令序列，其指示將所述第一資料與所述第一奇偶資料儲存於所述多個實體管理單元中的多個第一實體管理單元中；從所述可複寫式非揮發性記憶體模組收集第二資料；基於第二碼率編碼所述第二資料以產生第二奇偶資料，其中所述第一碼率不同於所述第二碼率；以及發送第二寫入指令序列，其指示將所述第二資料與所述第二奇偶資料儲存於所述多個實體管理單元中的多個第二實體管理單元中。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體管理單元。所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路。所述記憶體管理電路用以從主機系統接收第一資料。所述錯誤檢查與校正電路用以基於第一碼率編碼所述第一資料以產生第一奇偶資料。所述記憶體管理電路更用以發送第一寫入指令序列，其指示將所述第一資料與所述第一奇偶資料儲存於所述多個實體管理單元中的多個第一實體管理單元中。所述記憶體管理電路更用以從所述可複寫式非揮發性記憶體模組收集第二資料。所述錯誤檢查與校正電路更用以基於第二碼率編碼所述第二資料以產生第二奇偶資料，其中所述第一碼率不同於所述第二碼率。所述記憶體管理電路更用以發送第二寫入指令序列，其指示將所述第二資料與所述第二奇偶資料儲存於所述多個實體管理單元中的多個第二實體管理單元中。
基於上述，在從主機系統接收第一資料後，第一資料可基於第一碼率被編碼以產生第一奇偶資料，且第一資料與第一奇偶資料可儲存於可複寫式非揮發性記憶體模組中的多個第一實體管理單元中。此外，在從可複寫式非揮發性記憶體模組中收集第二資料後，第二資料可基於第二碼率被編碼以產生第二奇偶資料，且第二資料與第二奇偶資料可被儲存於可複寫式非揮發性記憶體模組中的多個第二實體管理單元中。特別是，第一碼率不同於第二碼率。透過在不同資料寫入情境下採用不同的碼率來編碼儲存於多個實體管理單元中的資料，可有效優化在不同資料寫入情境下的資料編碼與儲存機制。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。
請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收(garbage collection, GC)操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。
錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code, EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。在一範例實施例中，一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可包含多個實體程式化單元。
儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料及/或無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。
記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。A、B及C皆為正整數並可根據實務需求調整，本發明不加以限制。
須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。
圖7是根據本發明的範例實施例所繪示的記憶體儲存裝置的系統架構示意圖。
請參照圖7，可複寫式非揮發性記憶體模組43可包括多個晶片致能(Chip Enabled, CE)區域CE(0)~CE(E)。例如，可複寫式非揮發性記憶體模組43可包含一或多個晶粒(die)。晶粒是從晶圓(Wafer)上透過雷射切割而獲得。每一個晶粒可以被劃分為一或多個晶片致能區域。晶片致能區域CE(0)~CE(E)中的每一個晶片致能區域可包含一或多個平面(亦稱為記憶體平面，於圖7中標記為平面(0)~平面(P))。每一個平面可包含多個實體單元。
須注意的是，某一個晶片致能區域是否可被存取，可透過對應於此晶片致能區域的晶片致能訊號來加以管控。例如，當對應於晶片致能區域CE(i)的晶片致能訊號被上拉時，可複寫式非揮發性記憶體模組43可從晶片致能區域CE(i)讀取資料或將資料存入晶片致能區域CE(i)中。然而，若對應於晶片致能區域CE(i)的晶片致能訊號未被上拉，則可複寫式非揮發性記憶體模組43無法從晶片致能區域CE(i)讀取資料或將資料存入晶片致能區域CE(i)中。
須注意的是，在本範例實施例中，是以晶片致能區域CE(0)~CE(E)中的每一個晶片致能區域皆包含相同數量的平面作為範例。例如，晶片致能區域CE(0)包含平面701(0)~701(P)，且晶片致能區域CE(E)包含平面702(0)~702(P)，依此類推。然而，不同的晶片致能區域中的平面的總數(即E)亦可能不同，本發明不加以限制。此外，在一範例實施例中，平面(i)亦可包含多個平面。
記憶體管理電路51可經由通道(亦稱為記憶體通道)71(0)~71(D)來存取可複寫式非揮發性記憶體模組43。特別是，通道71(0)~71(D)中的每一個通道皆可用以存取特定的芯片使能區域。例如，通道71(i)可用以存取芯片使能區域(i)。此外，D、E及P的數值可根據實務需求調整，本發明不加以限制。
圖8是根據本發明的範例實施例所繪示的主機寫入操作的示意圖。
請參照圖8，記憶體管理電路51可執行主機寫入操作，以儲存來自主機系統11的資料801。例如，在主機寫入操作中，記憶體管理電路51可從主機系統11接收寫入指令。此寫入指令可指示儲存資料801。記憶體管理電路51可根據此寫入指令將資料801儲存至開啟單元(亦稱為啟動單元)81中。例如，開啟單元81可包括實體單元810(0)~810(F)。實體單元810(0)~810(F)可從圖6的閒置區602中選取。
圖9是根據本發明的範例實施例所繪示的資料整併操作的示意圖。
請參照圖9，記憶體管理電路51亦可執行資料整併操作，以釋放出新的閒置實體單元。例如，新的閒置實體單元可以被關聯或加入至閒置區602中。例如，在資料整併操作中，記憶體管理電路51可從來源單元(亦稱為來源區塊或來源節點)91中收集資料901。例如，來源單元91可包括實體單元911(0)~911(G)。實體單元911(0)~911(G)可從圖6的儲存區601中選取。所收集的資料901包括有效資料。然後，記憶體管理電路51可將資料901集中儲存至目標單元(亦稱為目標區塊或目標節點)92。例如，目標單元92可包括實體單元921(0)~921(H)。實體單元921(0)~921(H)可從圖6的閒置區602中選取。此外，在資料整併操作中，若儲存於來源單元91中的所有的有效資料皆已被收集並儲存至目標單元92，則來源單元91可被抹除並且作為新的閒置實體單元關聯或加入至閒置區602中。在一範例實施例中，資料整併操作可包括垃圾回收操作。
在一範例實施例中，記憶體管理電路51可透過多個實體管理單元來管理可複寫式非揮發性記憶體模組43中的實體單元。例如，一個實體管理單元包括多個實體單元，且一個實體管理單元可對應可複寫式非揮發性記憶體模組43中的一個晶粒、一個晶片致能區域或一個平面。此外，記憶體管理電路51可以實體管理單元作為存取單位來將資料儲存至可複寫式非揮發性記憶體模組43中或者從可複寫式非揮發性記憶體模組43中讀取資料。
須注意的是，在主機寫入操作與資料整併操作中，在將資料(亦稱為目標資料)儲存至可複寫式非揮發性記憶體模組43之前或之後，目標資料可被編碼，以利於後續讀取目標資料時更正所讀取之資料中的錯誤。例如，記憶體管理電路51可指示錯誤檢查與校正電路54對目標資料進行編碼，以產生對應於目標資料的奇偶資料。此奇偶資料可用以保護目標資料。爾後，在從可複寫式非揮發性記憶體模組43讀取目標資料時，此奇偶資料可一併被讀取。錯誤檢查與校正電路54可根據此奇偶資料來解碼目標資料，以更正目標資料中的錯誤。
須注意的是，前述由錯誤檢查與校正電路54對目標資料進行編碼，是指由錯誤檢查與校正電路54對目標資料進行多實體單元的編碼。例如，錯誤檢查與校正電路54可採用異或(exclusive OR, XOR)或里德-所羅門(Reed-solomon, RS)碼等編/解碼演算法來對目標資料進行多實體單元的編碼。此外，本發明不限制錯誤檢查與校正電路54所採用的編/解碼演算法。
在一範例實施例中，多實體單元的編碼亦稱為跨實體單元的編碼。例如，假設目標資料中的資料可被連續或分散儲存至多個實體單元，則錯誤檢查與校正電路54可對此些資料執行多實體單元的編碼，以產生所述奇偶資料。爾後，在從可複寫式非揮發性記憶體模組43讀取目標資料中的至少部分資料時，若從特定實體單元中讀取的資料中的錯誤無法基於單一實體單元中的錯誤更正碼及/或錯誤檢查碼來進行更正，則記憶體管理電路51可進一步從可複寫式非揮發性記憶體模組43中讀取所述奇偶資料。然後，錯誤檢查與校正電路54可根據所述奇偶資料對目標資料進行多實體單元的解碼，以嘗試透過多個實體單元之間的編碼保護機制來更正該錯誤。在一範例實施例中，多實體單元的解碼亦稱為跨實體單元的解碼。在一範例實施例中，跨實體單元的編碼與解碼可包括跨實體管理單元的編碼與解碼。
在一範例實施例中，記憶體管理電路51可從主機系統11接收資料(亦稱為第一資料)。例如，第一資料夾帶於一或多個寫入指令中。例如，第一資料可包括圖8中的資料801。在主機寫入操作中，記憶體管理電路51可指示可複寫式非揮發性記憶體模組43儲存第一資料。
特別是，在主機寫入操作中，記憶體管理電路51可指示錯誤檢查與校正電路54基於特定的碼率(亦稱為第一碼率)來編碼第一資料以產生奇偶資料(亦稱為第一奇偶資料)。第一奇偶資料可用以保護第一資料。然後，記憶體管理電路51可發送一或多個寫入指令序列(亦稱為第一寫入指令序列)至可複寫式非揮發性記憶體模組43。第一寫入指令序列可指示可複寫式非揮發性記憶體模組43將第一資料與第一奇偶資料儲存於多個實體管理單元中的部分實體管理單元(亦稱為第一實體管理單元)。
圖10是根據本發明的範例實施例所繪示的在主機寫入操作中對第一資料進行編碼的示意圖。
請參照圖10，在主機寫入操作中，記憶體管理電路51可指示錯誤檢查與校正電路54基於第一碼率對資料1001(0)~1001(I-1)(即第一資料)進行編碼(即多實體單元的編碼)以產生奇偶資料1002(即第一奇偶資料)。記憶體管理電路51可發送第一寫入指令序列，以指示可複寫式非揮發性記憶體模組43將資料1001(0)~1001(I-1)連續或分散儲存於實體管理單元1010(0)~1010(I-1)中並將奇偶資料1002儲存於實體管理單元1020中。須注意的是，實體管理單元1010(0)~1010(I-1)及1020分別位於不同的晶粒、晶片致能區域或平面上。此外，實體管理單元1010(0)~1010(I-1)及1020屬於前述第一實體管理單元。爾後，當讀取資料1001(0)~1001(I-1)中的至少部分資料時，錯誤檢查與校正電路54可透過奇偶資料1002及資料1001(0)~1001(I-1)中的其他部分的資料來執行多實體單元的解碼，以嘗試透過跨實體單元的資料保護機制來更正所讀取之資料中的錯誤。
另一方面，記憶體管理電路51可從可複寫式非揮發性記憶體模組43收集資料(亦稱為第二資料)。例如，第二資料包含透過資料整併操作從來源單元收集的資料。例如，第二資料可包括圖9中的資料901。在資料整併操作中，記憶體管理電路51可指示可複寫式非揮發性記憶體模組43儲存第二資料。
特別是，在資料整併操作中，記憶體管理電路51可指示錯誤檢查與校正電路54基於另一碼率(亦稱為第二碼率)來編碼第二資料以產生奇偶資料(亦稱為第二奇偶資料)。第二奇偶資料可用以保護第二資料。然後，記憶體管理電路51可發送一或多個寫入指令序列(亦稱為第二寫入指令序列)至可複寫式非揮發性記憶體模組43。第二寫入指令序列可指示可複寫式非揮發性記憶體模組43將第二資料與第二奇偶資料儲存於多個實體管理單元中的部分實體管理單元(亦稱為第二實體管理單元)。
圖11是根據本發明的範例實施例所繪示的在資料整併操作中對第二資料進行編碼的示意圖。
請參照圖11，在資料整併操作中，記憶體管理電路51可指示錯誤檢查與校正電路54基於第二碼率對資料1101(0)~1101(J-1)(即第二資料)進行編碼(即多實體單元的編碼)以產生奇偶資料1102(即第二奇偶資料)。記憶體管理電路51可發送第二寫入指令序列，以指示可複寫式非揮發性記憶體模組43將資料1101(0)~1101(J-1)連續或分散儲存於實體管理單元1110(0)~1110(J-1)中並將奇偶資料1102儲存於實體管理單元1120中。須注意的是，實體管理單元1110(0)~1110(J-1)及1120分別位於不同的晶粒、晶片致能區域或平面上。此外，實體管理單元1110(0)~1110(J-1)及1120屬於前述第二實體管理單元。爾後，當讀取資料1101(0)~1101(J-1)中的至少部分資料時，錯誤檢查與校正電路54可透過奇偶資料1102及資料1101(0)~1101(J-1)中的其他部分的資料來執行多實體單元的解碼，以嘗試透過跨實體單元的資料保護機制來更正所讀取之資料中的錯誤。
須注意的是，在圖10與圖11的範例實施例中，I小於J。例如，I與J可分別為16與32。此外，I與J的數值可根據實務需求調整，只要滿足I小於J之限制即可。
在一範例實施例中，第一實體管理單元的總數會少於第二實體管理單元的總數及/或第一資料的資料長度會短於第二資料的資料長度。以圖10與圖11為例，I小於J，故實體管理單元1010(0)~1010(I-1)與1020的總數(即I+1)會小於實體管理單元1110(0)~1110(J-1)與1120的總數(即J+1)，及/或資料1001(0)~1001(I-1)的總資料長度會短於資料1101(0)~1101(J-1)的總資料長度。
在一範例實施例中，在產生具有相同的資料長度的第一奇偶資料與第二奇偶資料的情況下，第一奇偶資料對第一資料的保護能力會高於第二奇偶資料對第二資料的保護能力。以圖10與圖11為例，I小於J，故在產生具有相同的資料長度的奇偶資料1002與1102的情況下，奇偶資料1002對資料1001(0)~1001(I-1)的保護能力可高於奇偶資料1102對資料1101(0)~1101(J-1)的保護能力。例如，假設資料1001(0)~1001(I-1)與1101(0)~1101(J-1)都包含N個錯誤位元，則資料1001(0)~1001(I-1)中的N個錯誤位元根據奇偶資料1002被更正的機率，可高於資料1101(0)~1101(J-1)中的N個錯誤位元根據奇偶資料1102而被更正的機率。
在一範例實施例中，第一碼率可反映第一資料的資料量與第一奇偶資料的資料量之間的比例，且第二碼率可反映第二資料的資料量與第二奇偶資料的資料量之間的比例，且第一碼率可低於第二碼率。例如，第一碼率與第二碼率可分別根據以下方程式(1)、(2)來計算。
第一碼率=第一資料的資料量/(第一資料的資料量+第一奇偶資料的資料量)   方程式(1)
第二碼率=第二資料的資料量/(第二資料的資料量+第二奇偶資料的資料量)   方程式(2)
以圖10與圖11為例，第一碼率可反映資料1001(0)~1001(I-1)的資料量與奇偶資料1002的資料量之間的比例(即I:1)，第二碼率可反映資料1101(0)~1101(J-1)的資料量與奇偶資料1102的資料量之間的比例(即J:1)。例如，假設I與J分別為16與32，則第一碼率與第二碼率可分別為16/17與32/33，且第一碼率小於第二碼率。在一範例實施例中，第一碼率小於第二碼率亦可反映出第一奇偶資料對第一資料的保護能力高於第二奇偶資料對第二資料的保護能力。須注意的是，在另一範例實施例中，在不同的應用管理上，亦可將第一碼率調整為高於第二碼率或等於第二碼率，視實務需求而定。
在一範例實施例中，第一資料與第二資料皆是透過相同的程式化模式分別儲存至第一實體管理單元與第二實體管理單元中。例如，所述程式化模式可包括SLC、MLC、TLC、QLC或其他程式化模式。以第一資料與第二資料皆是透過TLC程式化模式來儲存至第一實體管理單元與第二實體管理單元為例，在將第一資料與第一奇偶資料儲存於第一實體管理單元後，儲存有第一資料(與第一奇偶資料)的第一實體管理單元中的單一個記憶胞可儲存3個位元；類似的，在將第二資料與第二奇偶資料儲存於第二實體管理單元後，儲存有第二資料(與第二奇偶資料)的第二實體管理單元中的單一個記憶胞亦可儲存3個位元。或者，以第一資料與第二資料皆是透過SLC程式化模式來儲存至第一實體管理單元與第二實體管理單元為例，在將第一資料與第一奇偶資料儲存於第一實體管理單元後，儲存有第一資料(與第一奇偶資料)的第一實體管理單元中的單一個記憶胞可儲存1個位元；類似的，在將第二資料與第二奇偶資料儲存於第二實體管理單元後，儲存有第二資料(與第二奇偶資料)的第二實體管理單元中的單一個記憶胞亦可儲存1個位元。
在一範例實施例中，在儲存資料之前，記憶體管理電路51可判斷待執行的寫入操作為主機寫入操作或資料整併操作。若(響應於)待執行的寫入操作為主機寫入操作，記憶體管理電路51可指示錯誤檢查與校正電路54基於第一碼率對待儲存之資料(即第一資料)進行編碼以產生對應的奇偶資料(即第一奇偶資料)。然後，記憶體管理電路51可指示可複寫式非揮發性記憶體模組43將第一資料與第一奇偶資料儲存至第一實體管理單元中。以圖10為例，第一實體管理單元可包含I+1個實體管理單元，其中第一資料儲存於I個實體管理單元中，且第一奇偶資料儲存於1個實體管理單元中。
或者，若(響應於)待執行的寫入操作為資料整併操作，記憶體管理電路51可指示錯誤檢查與校正電路54基於第二碼率對待儲存之資料(即第二資料)進行編碼以產生對應的奇偶資料(即第二奇偶資料)。然後，記憶體管理電路51可指示可複寫式非揮發性記憶體模組43將第二資料與第二奇偶資料儲存至第二實體管理單元中。以圖11為例，第二實體管理單元可包含J+1個實體管理單元，其中第二資料儲存於J個實體管理單元中，第二奇偶資料儲存於1個實體管理單元中，且I小於J。
圖12是根據本發明的範例實施例所繪示的資料儲存方法的流程圖。
請參照圖12，在步驟S1210中，判斷待執行的寫入操作為主機寫入操作或資料整併操作。若(響應於)待執行的寫入操作為主機寫入操作，在步驟S1211中，從主機系統接收第一資料。在步驟S1212中，基於第一碼率編碼第一資料以產生第一奇偶資料。在步驟S1213中，將第一資料與第一奇偶資料儲存於多個第一實體管理單元中。或者，若(響應於)待執行的寫入操作為資料整併操作，在步驟S1221中，從可複寫式非揮發性記憶體模組收集第二資料。在步驟S1222中，基於第二碼率編碼第二資料以產生第二奇偶資料。在步驟S1223中，將第二資料與第二奇偶資料儲存於多個第二實體管理單元中。特別是，第一奇偶資料對第一資料的保護能力高於第二奇偶資料對第二資料的保護能力，第一實體管理單元的總數少於第二實體管理單元的總數，及/或第一碼率低於第二碼率。須注意的是，在圖12的一範例實施例中，步驟S1210亦可以在步驟S1211及/或S1221之後執行，本發明不加以限制。
然而，圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12中各步驟可以實作為多個程式碼或是電路，本案不加以限制。此外，圖12的方法可以搭配以上範例實施例使用，也可以單獨使用，本案不加以限制。
綜上所述，本發明的範例實施例提出的資料儲存方法、記憶體儲存裝置及記憶體控制電路單元，可在主機寫入操作中，透過相對較低的碼率來將第一資料與第一奇偶資料儲存於數量相對較少的第一實體管理單元中。藉此，可在兼顧資料存取效能的前提下，維持第一奇偶資料對第一資料的跨實體單元的保護能力。另一方面，在資料整併操作(例如垃圾回收操作)中，則可透過相對較高的碼率來將第二資料與第二奇偶資料儲存於數量相對較多的第二實體管理單元中。藉此，可在不大幅影響跨實體單元的資料保護能力的前提下，盡可能減少第二奇偶資料占用的儲存空間及/或提高儲存空間的有效利用率。因此，無論是在主機寫入操作或資料整併操作中，資料的編碼與儲存機制皆可取得較佳的平衡。
雖然本案已以實施例揭露如上，然其並非用以限定本案，任何所屬技術領域中具有通常知識者，在不脫離本案的精神和範圍內，當可作些許的更動與潤飾，故本案的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶體管理電路 52:主機介面 53:記憶體介面 54:錯誤檢查與校正電路 55:緩衝記憶體 56:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B), 810(0)~810(F), 911(0)~911(G), 921(0)~921(H):實體單元 612(0)~612(C):邏輯單元 71(0)~71(D):通道 701(0)~701(P), 702(0)~702(P):平面 CE(0)~CE(E):晶片致能區域 801, 901, 1010(0)~1010(I-1), 1101(0)~1101(J-1):資料 81:開啟單元 91:來源單元 92:目標單元 1002, 1102:奇偶資料 1010(0)~1010(I-1), 1110(0)~1110(J-1), 1020, 1120:實體管理單元 S1210:步驟(判斷待執行的寫入操作為主機寫入操作或資料整併操作) S1211:步驟(從主機系統接收第一資料) S1212:步驟(基於第一碼率編碼第一資料以產生第一奇偶資料) S1213:步驟(將第一資料與第一奇偶資料儲存於多個第一實體管理單元中) S1221:步驟(從可複寫式非揮發性記憶體模組收集第二資料) S1222:步驟(基於第二碼率編碼第二資料以產生第二奇偶資料) S1223:步驟(將第二資料與第二奇偶資料儲存於多個第二實體管理單元中)
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。 圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的範例實施例所繪示的記憶體儲存裝置的系統架構示意圖。 圖8是根據本發明的範例實施例所繪示的主機寫入操作的示意圖。 圖9是根據本發明的範例實施例所繪示的資料整併操作的示意圖。 圖10是根據本發明的範例實施例所繪示的在主機寫入操作中對第一資料進行編碼的示意圖。 圖11是根據本發明的範例實施例所繪示的在資料整併操作中對第二資料進行編碼的示意圖。 圖12是根據本發明的範例實施例所繪示的資料儲存方法的流程圖。
S1210:步驟(判斷待執行的寫入操作為主機寫入操作或資料整併操作)
S1211:步驟(從主機系統接收第一資料)
S1212:步驟(基於第一碼率編碼第一資料以產生第一奇偶資料)
S1213:步驟(將第一資料與第一奇偶資料儲存於多個第一實體管理單元中)
S1221:步驟(從可複寫式非揮發性記憶體模組收集第二資料)
S1222:步驟(基於第二碼率編碼第二資料以產生第二奇偶資料)
S1223:步驟(將第二資料與第二奇偶資料儲存於多個第二實體管理單元中)

Claims (18)

  1. 一種資料儲存方法，用於可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體管理單元，且該資料儲存方法包括： 從主機系統接收第一資料； 基於第一碼率編碼該第一資料以產生第一奇偶資料； 將該第一資料與該第一奇偶資料儲存於該多個實體管理單元中的多個第一實體管理單元中； 從該可複寫式非揮發性記憶體模組收集第二資料； 基於第二碼率編碼該第二資料以產生第二奇偶資料，其中該第一碼率不同於該第二碼率；以及 將該第二資料與該第二奇偶資料儲存於該多個實體管理單元中的多個第二實體管理單元中。
  2. 如請求項1所述的資料儲存方法，其中該第一資料與該第二資料是透過相同的程式化模式分別儲存至該多個第一實體管理單元與該多個第二實體管理單元中。
  3. 如請求項1所述的資料儲存方法，其中該第一奇偶資料對該第一資料的保護能力高於該第二奇偶資料對該第二資料的保護能力。
  4. 如請求項1所述的資料儲存方法，其中該多個第一實體管理單元的總數少於該多個第二實體管理單元的總數。
  5. 如請求項1所述的資料儲存方法，其中該多個實體管理單元中的每一個實體管理單元對應該可複寫式非揮發性記憶體模組中的一晶粒、一晶片致能區域或一平面。
  6. 如請求項1所述的資料儲存方法，其中該第一碼率反映該第一資料的資料量與該第一奇偶資料的資料量之間的比例，該第二碼率反映該第二資料的資料量與該第二奇偶資料的資料量之間的比例，且該第一碼率低於該第二碼率。
  7. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組，其包括多個實體管理單元；以及 記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以： 從該主機系統接收第一資料； 基於第一碼率編碼該第一資料以產生第一奇偶資料； 發送第一寫入指令序列，其指示將該第一資料與該第一奇偶資料儲存於該多個實體管理單元中的多個第一實體管理單元中； 從該可複寫式非揮發性記憶體模組收集第二資料； 基於第二碼率編碼該第二資料以產生第二奇偶資料，其中該第一碼率不同於該第二碼率；以及 發送第二寫入指令序列，其指示將該第二資料與該第二奇偶資料儲存於該多個實體管理單元中的多個第二實體管理單元中。
  8. 如請求項7所述的記憶體儲存裝置，其中該第一資料與該第二資料是透過相同的程式化模式分別儲存至該多個第一實體管理單元與該多個第二實體管理單元中。
  9. 如請求項7所述的記憶體儲存裝置，其中該第一奇偶資料對該第一資料的保護能力高於該第二奇偶資料對該第二資料的保護能力。
  10. 如請求項7所述的記憶體儲存裝置，其中該多個第一實體管理單元的總數少於該多個第二實體管理單元的總數。
  11. 如請求項7所述的記憶體儲存裝置，其中該多個實體管理單元中的每一個實體管理單元對應該可複寫式非揮發性記憶體模組中的一晶粒、一晶片致能區域或一平面。
  12. 如請求項7所述的記憶體儲存裝置，其中該第一碼率反映該第一資料的資料量與該第一奇偶資料的資料量之間的比例，該第二碼率反映該第二資料的資料量與該第二奇偶資料的資料量之間的比例，且該第一碼率低於該第二碼率。
  13. 一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體管理單元，且該記憶體控制電路單元包括： 主機介面，用以耦接至主機系統； 記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 錯誤檢查與校正電路；以及 記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該記憶體管理電路用以從主機系統接收第一資料， 該錯誤檢查與校正電路用以基於第一碼率編碼該第一資料以產生第一奇偶資料， 該記憶體管理電路更用以發送第一寫入指令序列，其指示將該第一資料與該第一奇偶資料儲存於該多個實體管理單元中的多個第一實體管理單元中， 該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組收集第二資料， 該錯誤檢查與校正電路更用以基於第二碼率編碼該第二資料以產生第二奇偶資料，其中該第一碼率不同於該第二碼率，並且 該記憶體管理電路更用以發送第二寫入指令序列，其指示將該第二資料與該第二奇偶資料儲存於該多個實體管理單元中的多個第二實體管理單元中。
  14. 如請求項13所述的記憶體控制電路單元，其中該第一資料與該第二資料是透過相同的程式化模式分別儲存至該多個第一實體管理單元與該多個第二實體管理單元中。
  15. 如請求項13所述的記憶體控制電路單元，其中該第一奇偶資料對該第一資料的保護能力高於該第二奇偶資料對該第二資料的保護能力。
  16. 如請求項13所述的記憶體控制電路單元，其中該多個第一實體管理單元的總數少於該多個第二實體管理單元的總數。
  17. 如請求項13所述的記憶體控制電路單元，其中該多個實體管理單元中的每一個實體管理單元對應該可複寫式非揮發性記憶體模組中的一晶粒、一晶片致能區域或一平面。
  18. 如請求項13所述的記憶體控制電路單元，其中該第一碼率反映該第一資料的資料量與該第一奇偶資料的資料量之間的比例，該第二碼率反映該第二資料的資料量與該第二奇偶資料的資料量之間的比例，且該第一碼率低於該第二碼率。
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