TWI750013B - 資料存取方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

資料存取方法、記憶體控制電路單元及記憶體儲存裝置 Download PDF

Info

Publication number
TWI750013B
TWI750013B TW110102183A TW110102183A TWI750013B TW I750013 B TWI750013 B TW I750013B TW 110102183 A TW110102183 A TW 110102183A TW 110102183 A TW110102183 A TW 110102183A TW I750013 B TWI750013 B TW I750013B
Authority
TW
Taiwan
Prior art keywords
data
unit
physical
memory
read
Prior art date
Application number
TW110102183A
Other languages
English (en)
Other versions
TW202230377A (zh
Inventor
李韋成
沈育仲
林念鴻
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW110102183A priority Critical patent/TWI750013B/zh
Priority to US17/177,214 priority patent/US11467773B2/en
Application granted granted Critical
Publication of TWI750013B publication Critical patent/TWI750013B/zh
Publication of TW202230377A publication Critical patent/TW202230377A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/657—Virtual address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本發明的一範例實施例提供一種資料存取方法，所述方法包括：從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元；依據所述記憶體控制電路單元中儲存的資料產生第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元；以及在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料。

Description

資料存取方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種記憶體資料讀取技術，且特別是有關於一種資料存取方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
可複寫式非揮發性記憶體模組通常包括多個實體抹除單元。在寫入與抹除資料的過程中，實體抹除單元會隨著電子的多次注入與移除而造成磨損。因此，在多次寫入與抹除後，實體抹除單元可能無法被正確地識別其儲存狀態，而產生錯誤位元。此外，儲存於實體抹除單元中的資料，在經過多次存取或經過長時間閒置之後，也可能會有遺失或者出現錯誤位元的狀況。如何降低錯誤位元發生的機率是此領域技術人員所致力的目標。
本發明的一範例實施例提供一種資料存取方法、記憶體控制電路單元及記憶體儲存裝置，可在讀取資料時降低產生錯誤位元的機率。
本發明的一範例實施例提供一種資料存取方法，用於由記憶體控制電路單元控制的可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一所述多個實體抹除單元包括多個實體程式化單元。所述資料存取方法包括：從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元；接收所述讀取指令後，產生第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元；以及在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，產生所述第一資料的步驟包括：計算所述第二實體程式化單元對應的資料長度；以及從所述記憶體控制電路單元中讀取所述資料長度的有效資料以產生所述第一資料。
在本發明的一範例實施例中，產生所述第一資料的步驟包括：計算所述第二實體程式化單元對應的資料長度；以及從所述記憶體控制電路單元中讀取所述資料長度的有效資料，並將所述有效資料隨機打亂以產生所述第一資料。
在本發明的一範例實施例中，在將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的步驟之前，所述方法更包括：讀取儲存在所述第一實體程式化單元的所述多個實體位址中的所述第二資料；以及對所述第二資料執行解碼操作，其中若所述解碼操作所解碼的所述第二資料具有無法更正錯誤的資料單元，依據所述記憶體控制電路單元中儲存的資料產生所述第一資料。
在本發明的一範例實施例中，所述方法更包括：在寫入所述第一資料後，重新讀取儲存在所述第一實體程式化單元中的所述第二資料。
在本發明的一範例實施例中，所述第一實體抹除單元包括多個所述第二實體程式化單元，並且所述第一資料的資料長度滿足所述多個第二實體程式化單元對應的資料長度，其中每一所述多個第二實體程式化單元為所述第一實體抹除單元中未寫入資料的實體程式化單元。
在本發明的一範例實施例中，所述可複寫式非揮發性記憶體模組是以所述多個實體抹除單元為基礎來進行管理。
在本發明的一範例實施例中，接收所述讀取指令後，所述方法更包括：判斷所述第一實體抹除單元的資料寫入狀態是否滿足預定狀態。若所述資料寫入狀態滿足所述預定狀態，直接讀取所述第二資料，用以回應所述讀取指令，若所述資料寫入狀態不滿足所述預定狀態，在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述預定狀態為所述第一實體抹除單元包括的所有實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的步驟包括：將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態；以及響應於判斷滿足所述預定狀態，讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述預定狀態為所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的步驟包括：將所述第一資料寫入至所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態；以及響應於判斷滿足所述預定狀態，讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的步驟並非回應所述主機系統發送的寫入指令。
本發明的一範例實施例提供一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝儲存器、錯誤檢查與校正電路以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一所述多個實體抹除單元包括多個實體程式化單元。記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以從所述主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元。所述記憶體管理電路更用以在接收所述讀取指令後，產生第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元。並且，所述記憶體管理電路更用以在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述記憶體管理電路更用以計算所述第二實體程式化單元對應的資料長度。並且，所述記憶體管理電路更用以從所述緩衝儲存器中讀取所述資料長度的有效資料以產生所述第一資料。
在本發明的一範例實施例中，所述記憶體管理電路更用以計算所述第二實體程式化單元對應的資料長度。並且，所述記憶體管理電路更用以從所述緩衝儲存器中讀取所述資料長度的有效資料，並將所述有效資料隨機打亂以產生所述第一資料。
在本發明的一範例實施例中，所述記憶體管理電路更用以讀取儲存在所述第一實體程式化單元的所述多個實體位址中的所述第二資料。並且，所述錯誤檢查與校正電路用以對所述第二資料執行解碼操作，其中若所述解碼操作所解碼的所述第二資料具有無法更正錯誤的資料單元，所述記憶體管理電路更用以依據所述緩衝儲存器中儲存的資料產生所述第一資料。
在本發明的一範例實施例中，所述記憶體管理電路更用以在寫入所述第一資料後，重新讀取儲存在所述第一實體程式化單元中的所述第二資料。
在本發明的一範例實施例中，所述第一實體抹除單元包括多個所述第二實體程式化單元，並且所述第一資料的資料長度滿足所述多個第二實體程式化單元對應的資料長度，其中每一所述多個第二實體程式化單元為所述第一實體抹除單元中未寫入資料的實體程式化單元。
在本發明的一範例實施例中，所述可複寫式非揮發性記憶體模組是以所述多個實體抹除單元為基礎來進行管理。
在本發明的一範例實施例中，所述記憶體管理電路更用以判斷所述第一實體抹除單元的資料寫入狀態是否滿足預定狀態。若所述資料寫入狀態滿足所述預定狀態，所述記憶體管理電路更用以直接讀取所述第二資料，用以回應所述讀取指令。若所述資料寫入狀態不滿足所述預定狀態，所述記憶體管理電路更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述預定狀態為所述第一實體抹除單元包括的所有實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體管理電路更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括：所述記憶體管理電路更用以將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態。並且，響應於判斷滿足所述預定狀態，所述記憶體管理電路更用以讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述預定狀態為所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體管理電路更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括：所述記憶體管理電路更用以將所述第一資料寫入至所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態。並且，響應於判斷滿足所述預定狀態，所述記憶體管理電路更用以讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述記憶體管理電路將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的操作並非回應所述主機系統發送的寫入指令。
本發明的一範例實施例提供一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一所述多個實體抹除單元包括多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以從所述主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元。所述記憶體控制電路單元更用以在接收所述讀取指令後，產生第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元。並且，所述記憶體控制電路單元更用以在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以計算所述第二實體程式化單元對應的資料長度。並且，所述記憶體控制電路單元更用以從所述記憶體控制電路單元中讀取所述資料長度的有效資料以產生所述第一資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以計算所述第二實體程式化單元對應的資料長度。並且，所述記憶體控制電路單元更用以從所述記憶體控制電路單元中讀取所述資料長度的有效資料，並將所述有效資料隨機打亂以產生所述第一資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以讀取儲存在所述第一實體程式化單元的所述多個實體位址中的所述第二資料。並且，所述記憶體控制電路單元更用以對所述第二資料執行解碼操作，其中若所述解碼操作所解碼的所述第二資料具有無法更正錯誤的資料單元，所述記憶體控制電路單元更用以依據所述記憶體控制電路單元中儲存的資料產生所述第一資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以在寫入所述第一資料後，重新讀取儲存在所述第一實體程式化單元中的所述第二資料。
在本發明的一範例實施例中，所述第一實體抹除單元包括多個所述第二實體程式化單元，並且所述第一資料的資料長度滿足所述多個第二實體程式化單元對應的資料長度，其中每一所述多個第二實體程式化單元為所述第一實體抹除單元中未寫入資料的實體程式化單元。
在本發明的一範例實施例中，所述可複寫式非揮發性記憶體模組是以所述多個實體抹除單元為基礎來進行管理。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以判斷所述第一實體抹除單元的資料寫入狀態是否滿足預定狀態。若所述資料寫入狀態滿足所述預定狀態，所述記憶體控制電路單元更用以直接讀取所述第二資料，用以回應所述讀取指令。若所述資料寫入狀態不滿足所述預定狀態，所述記憶體控制電路單元更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述預定狀態為所述第一實體抹除單元包括的所有實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體控制電路單元更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括：所述記憶體控制電路單元更用以將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態。並且，響應於判斷滿足所述預定狀態，所述記憶體控制電路單元更用以讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述預定狀態為所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體控制電路單元更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括：所述記憶體控制電路單元更用以將所述第一資料寫入至所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態。並且，響應於判斷滿足所述預定狀態，所述記憶體控制電路單元更用以讀取所述第二資料，用以回應所述讀取指令。
在本發明的一範例實施例中，所述記憶體控制電路單元將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的操作並非回應所述主機系統發送的寫入指令。
基於上述，本發明可將未寫滿資料狀態的實體抹除單元填滿成已寫滿資料狀態的實體抹除單元，以避免實體抹除單元為未寫滿資料狀態時，讀取所述實體抹除單元包括的實體程式化單元時所造成的錯誤位元偏高的問題。藉此，可在讀取資料時降低產生錯誤位元的機率，以減少讀取資料產生的錯誤。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱為記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱為控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。且圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於安全數位（Secure Digital, SD）介面標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合序列先進附件（Serial Advanced Technology Attachment, SATA）標準、並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等操作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘（redundancy）位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼等管理資料）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊（block），並且實體程式化單元為實體頁面（page）或實體扇區（sector），但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為單階記憶胞（Single Level Cell, SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell, MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell, TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。由相同的記憶胞所組成的實體程式化單元屬於成對頁（pair page）。例如，一記憶胞的最低有效位元（Least Significant Bit, LSB）是屬於下實體程式化單元，並且一記憶胞的最高有效位元（Most Significant Bit, MSB）是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓（以下亦稱為臨界電壓）的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極（control gate）與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為「把資料寫入至記憶胞」或「程式化（programming）記憶胞」。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作（例如，改變讀取電壓準位或執行垃圾收集操作等等）的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的記憶胞邏輯地分組為實體單元610(0)~610(B)。在本範例實施例中，實體單元610(0)~610(B)中的每一者是指一個實體抹除單元。然而，在另一範例實施例中，實體單元610(0)~610(B)中的每一者也可以包含多個實體抹除單元。
在一範例實施例中，記憶體儲存裝置10的可複寫式非揮發性記憶體模組406是以實體抹除單元為基礎（亦稱為區塊為基礎(block based)）來進行管理。記憶體管理電路502會將實體單元610(0)~610(B)邏輯地分組為儲存區601與閒置（spare）區602。儲存區601中的實體單元610(0)~610(A)儲存有資料，而閒置區602中的實體單元610(A+1)~610(B)尚未被用來儲存資料。例如，屬於儲存區601的每一個實體單元可能儲存有有效資料及/或無效資料，而屬於儲存區601的某一個實體單元被抹除之後就會被關聯至閒置區602。
在一範例實施例中，記憶體管理電路502從主機系統11接收寫入指令後，會將寫入指令對應的資料寫入儲存區601的某一個實體抹除單元。例如，寫入指令可以是循序寫入（sequential write）指令或隨機寫入（random write）指令。舉例來說，當記憶體管理電路502接受到主機系統11的循序寫入指令而欲對儲存區601的實體抹除單元進行寫入時，記憶體管理電路502會從閒置區602中提取實體抹除單元，並且將在儲存區601中欲更新的實體抹除單元中的有效舊資料與欲寫入的新資料分別寫入至從閒置區602中提取的實體抹除單元的實體程式化單元中，並且將已寫入新資料的實體抹除單元關聯為儲存區601，並且將原本儲存區601的實體抹除單元進行抹除並關聯為閒置區602。
在另一範例實施例中，當記憶體管理電路502接受到主機系統11的隨機寫入指令而欲對儲存區601的實體抹除單元進行寫入時，記憶體管理電路502會以一個實體程式化單元接續一個實體程式化單元的方式來寫入資料。具體來說，記憶體管理電路502會從閒置區602中提取一個空的實體抹除單元作為目前使用的實體抹除單元來寫入資料。並且，當此目前使用的實體抹除單元已被寫滿時，記憶體管理電路502會再從閒置區602中提取另一個空的實體抹除單元並且關聯至儲存區601，以作為目前使用的實體抹除單元，以繼續寫入其他資料。然而，本發明不在此限制資料的寫入機制。
在一範例實施例中，記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)的至少一部分。在本範例實施例中，主機系統11是透過邏輯位址（logical address, LA）來存取儲存於儲存區601中的資料，因此，邏輯單元612(0)~612(C)中的每一者是指一個邏輯位址，其中每一邏輯位址具有多個邏輯子單元以映射與邏輯位址對應的實體單元所包括的實體程式化單元。然而，在另一範例實施例中，邏輯單元612(0)~612(C)中的每一者也可以是由多個連續（例如，連續編號）的邏輯位址組成。
在一範例實施例中，為了識別資料每個邏輯位址的資料被儲存在哪個實體抹除單元，記憶體管理電路502會將邏輯單元與實體單元之間的映射關係（亦稱為邏輯-實體映射關係）記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯至實體映射表來執行對於記憶體儲存裝置10的資料存取。在一範例實施例中，邏輯至實體映射表以及特定的管理資料（例如，記錄有記憶體儲存裝置10的管理資訊的管理表格）會被儲存在不屬於儲存區601與閒置區602的其他實體單元中，以避免被使用者修改。
在一範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元之舊資料的實體單元之間的映射關係會被移除，並且此邏輯單元與儲存有屬於此邏輯單元之當前資料（或最新資料）的實體單元之間的映射關係會被建立。然而，在另一範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元的舊資料的實體單元之間的映射關係仍可被維持。
在一範例實施例中，記憶體儲存裝置10的可複寫式非揮發性記憶體模組406是以實體抹除單元為基礎來進行管理。而不管是循序寫入或隨機寫入機制，儲存區601的實體抹除單元皆可能存在已寫滿資料以及未寫滿資料兩種狀態。
圖7是根據本發明的一範例實施例所繪示的實體抹除單元的資料儲存狀態的示意圖。請參圖7，圖7中繪示為斜線陰影的實體程式化單元711(0)~711(N-2)、712(0)~712(N)為已寫入資料的實體程式化單元。每一個實體程式化單元可能儲存有有效資料及/或無效資料。在本範例實施例中，由於實體單元710(A)尚包括未程式化的實體程式化單元711(N-1)~711(N)，因此實體單元710(A)的資料寫入狀態為未寫滿資料狀態，稱為開啟（open）區塊。此外，由於實體單元710(B)包括的實體程式化單元712(0)~712(N)皆已被程式化，因此實體單元710(B)的資料寫入狀態為已寫滿資料狀態，稱為關閉（close）區塊。然而，在某些記憶體儲存裝置中，若欲讀取的實體抹除單元是未寫滿資料的狀態，讀取所述實體抹除單元中儲存的資料會造成錯誤位元（error bit）偏高的問題。
在本範例實施例中，記憶體管理電路502從主機系統11接收讀取指令後，可根據邏輯至實體映射表判斷所述讀取指令指示讀取的邏輯位址所映射的實體程式化單元（亦稱為第一實體程式化單元）及所述實體程式化單元所對應的實體抹除單元（亦稱為第一實體抹除單元）。前述讀取指令指示讀取儲存在第一實體程式化單元中的資料（亦稱為第二資料）。並且，記憶體管理電路502會判斷第一實體程式化單元所對應的第一實體抹除單元的資料寫入狀態是否滿足一預定狀態，其中滿足該預定狀態時第一實體抹除單元的資料寫入狀態為已寫滿資料狀態，不滿足該預定狀態時第一實體抹除單元的資料寫入狀態為未寫滿資料狀態。例如，記憶體管理電路502可根據邏輯至實體映射表或其他用以反應第一實體抹除單元儲存狀態之資料判斷第一實體抹除單元為開啟區塊或關閉區塊。其中，若第一實體抹除單元仍具有實體程式化單元尚未程式化則為開啟區塊，反之，若第一實體抹除單元所有實體程式化單元皆程式化完成則為關閉區塊。在一範例實施例中，預定狀態為第一實體抹除單元包括的所有實體程式化單元皆已被程式化。記憶體管理電路502可讀取邏輯至實體映射表，並根據邏輯至實體映射表判斷第一實體抹除單元包括的所有實體程式化單元是否皆已被程式化。在另一範例實施例中，預定狀態為第一實體程式化單元相同字元線所相關聯的其他實體程式化單元（成對頁）皆已被程式化。記憶體管理電路502可讀取第一實體抹除單元包括的實體程式化單元所對應的字元線，並依據讀取到的資料量判斷第一實體程式化單元相同字元線所相關聯的其他實體程式化單元是否皆已被程式化。然而，所屬技術領域通常知識者應當知曉其他判斷實體抹除單元的資料寫入狀態的方法，本發明不限於此。
在本範例實施例中，若記憶體管理電路502判斷所述實體抹除單元為關閉區塊（即，資料寫入狀態滿足預定狀態），記憶體管理電路502會直接依據前述從主機系統11接收到的讀取指令指示讀取的邏輯位址讀取儲存在第一實體程式化單元中的第二資料，用以回應該讀取指令。
在本範例實施例中，若記憶體管理電路502判斷所述實體抹除單元為開啟區塊（即，資料寫入狀態不滿足預定狀態），記憶體管理電路502會選擇資料（亦稱為第一資料），並將第一資料寫入第一實體抹除單元中未寫入資料的實體程式化單元（亦稱為第二實體程式化單元）。例如，記憶體管理電路502可根據邏輯至實體映射表判斷第一實體抹除單元中未寫入資料的第二實體程式化單元，本發明不限於此。第一實體抹除單元可以包括一或多個第二實體程式化單元，並且第一資料的資料長度滿足一或多個第二實體程式化單元對應的資料長度。在本範例實施例中，記憶體管理電路502將第一資料寫入至第二實體程式化單元的操作並非回應主機系統11發送的寫入指令。
在一範例實施例中，第一資料可以是記憶體管理電路502從緩衝記憶體508中讀取的有效資料。舉例而言，記憶體管理電路502會計算第一實體抹除單元包括的第二實體程式化單元對應的資料長度，並從緩衝記憶體508讀取所述資料長度的有效資料以產生第一資料。
在一範例實施例中，第一資料可以是記憶體管理電路502依據緩衝記憶體508中儲存的有效資料產生的虛擬資料（dummy data）。舉例而言，記憶體控制電路單元404還包括資料轉換電路（未繪示）。記憶體管理電路502會計算第一實體抹除單元包括的第二實體程式化單元對應的資料長度，並從緩衝記憶體508讀取所述資料長度的有效資料。記憶體管理電路502可將有效資料輸入至資料轉換電路，而資料轉換電路用以將輸入至資料轉換電路的有效資料隨機打亂並輸出對應的虛擬資料以產生第一資料。必須了解的是，所屬技術領域通常知識者應當知曉如何隨機打亂資料，故在此便不贅述。
在產生第一資料後，記憶體管理電路502會將第一資料填補（寫入）至第一實體抹除單元中第二實體程式化單元，以使填補後的第一實體抹除單元轉換成關閉區塊。在本範例實施例中，記憶體管理電路502在將第一資料填補（寫入）至第一實體抹除單元中第二實體程式化單元後，依據前述從主機系統11接收到的讀取指令指示讀取的邏輯位址讀取儲存在第一實體程式化單元中的第二資料，用以回應該讀取指令。
在另一範例實施例中，記憶體管理電路502在將第一資料填補（寫入）至第一實體抹除單元中第二實體程式化單元後，會再次判斷第一實體抹除單元的資料寫入狀態是否滿足預定狀態。並且，響應於判斷滿足預定狀態，記憶體管理電路502依據前述從主機系統11接收到的讀取指令指示讀取的邏輯位址讀取儲存在第一實體程式化單元中的第二資料，用以回應該讀取指令。另一方面，若判斷不滿足預定狀態，記憶體管理電路502可再次選擇資料（亦稱為第三資料），並將第三資料寫入第一實體抹除單元中未寫入資料的實體程式化單元。於此，記憶體管理電路502重覆寫入資料與判斷第一實體抹除單元的資料寫入狀態，在滿足預定狀態後讀取第二資料，用以回應該讀取指令。具體操作細節相同或相似於前述關於判斷是否滿足預定操作以及選擇資料的操作，故在此便不贅述。
舉例而言，請參圖7，假設記憶體管理電路502從主機系統11接收的讀取指令指示讀取的邏輯位址所映射的實體程式化單元為實體程式化單元711(1)，並且實體程式化單元711(1)對應的實體單元710(A)為開啟單元。記憶體管理電路502會計算實體程式化單元711(N-1)~711(N)對應的資料長度，並從緩衝記憶體508中讀取所述資料長度的有效資料以產生第一資料。接著，記憶體管理電路502會將第一資料填補（寫入）至實體程式化單元711(N-1)~711(N)，以使填補後的實體單元710(A)轉換成關閉區塊。並且在將第一資料填補（寫入）至實體程式化單元711(N-1)~711(N)後，記憶體管理電路502依據讀取指令指示讀取的邏輯位址讀取儲存在實體程式化單元為實體程式化單元711(1)中的資料。
換言之，在開啟區塊的例子中，記憶體管理電路502會利用第一資料填滿主機系統11欲讀取的實體程式化單元所對應的實體抹除單元來轉換開啟區塊成關閉區塊。並且在填滿實體抹除單元後，記憶體管理電路502再執行讀取指令來從可複寫式非揮發性記憶體模組406讀取所述讀取指令對應的資料。據此，可避免實體抹除單元為未寫滿資料狀態時，讀取所述實體抹除單元包括的實體程式化單元時所造成的錯誤位元偏高的問題。
在另一範例實施例中，記憶體管理電路502從主機系統11接收讀取指令後，會直接依據讀取指令指示讀取的邏輯位址讀取儲存在第一實體程式化單元中的第二資料。記憶體管理電路502將第二資料複製到緩衝記憶體508，並且錯誤檢查與校正電路512用以對第二資料執行解碼操作。
當欲對第二資料執行單訊框解碼操作時，原先藉由對第二資料執行單訊框編碼而產生的錯誤校正碼可一併被讀取。然後，在對應於第二資料的單訊框解碼中，基於錯誤校正碼，第二資料可被解碼與更正。在一範例實施例中，第二資料亦稱為在相應的單訊框解碼中所欲更正的目標資料。若第二資料無法藉由相應的單訊框解碼來更正，則第二資料可視為是一個具有無法更正（簡稱為UNC）錯誤的資料單元。若第二資料被單訊框解碼成功地解碼與更正，則表示相應的單訊框解碼成功，第二資料可視為是一個不具有UNC錯誤的資料單元。換言之，UNC錯誤是指資料單元中無法藉由相應的單訊框解碼來更正的錯誤。
在本範例實施例中，在第二資料具有UNC錯誤時，記憶體管理電路502才會執行前述利用第一資料填滿主機系統11欲讀取的實體程式化單元所對應的實體抹除單元來轉換開啟區塊成關閉區塊的操作，並重新執行讀取指令來從可複寫式非揮發性記憶體模組406讀取所述讀取指令對應的第二資料。具體操作細節相同或相似於前述關於開啟區塊的操作，故在此便不贅述。
圖8是根據本發明的一範例實施例所繪示的資料存取方法的流程圖。在步驟S802，從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元。在步驟S804，接收所述讀取指令後，產生第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元。在步驟S806，在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令。
值得注意的是，圖8中各步驟可以實作為多個程式碼或電路，本發明不加以限制。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明範例實施例的資料存取方法、記憶體控制電路單元及記憶體儲存裝置能夠將未寫滿資料狀態的實體抹除單元轉換成已寫滿資料狀態，以避免實體抹除單元為未寫滿資料狀態時，讀取所述實體抹除單元包括的實體程式化單元時所造成的錯誤位元偏高的問題。基此，根據本發明的資料存取方法，記憶體儲存裝置可在讀取資料時降低產生錯誤位元的機率，以減少讀取資料產生的錯誤。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,30:記憶體儲存裝置
11,31:主機系統
12:輸入/輸出（I/O）裝置
110:系統匯流排
111:處理器
112:隨機存取記憶體（RAM）
113:唯讀記憶體（ROM）
114:資料傳輸介面
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
402:連接介面單元
404:記憶體控制電路單元
406:可複寫式非揮發性記憶體模組
410(0)~410(N):實體抹除單元
502:記憶體管理電路
504:主機介面
506:記憶體介面
508:緩衝記憶體
510:電源管理電路
512:錯誤檢查與校正電路
612(0)~612(C):邏輯單元
601:儲存區
602:閒置區
610(0)~610(A),610(A+1)~610(B),710(A),710(B):實體單元
711(0)~711(N),712(0)~712(N):實體程式化單元
S802:步驟（從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元）
S804:步驟（接收所述讀取指令後，產生第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元）
S806:步驟（在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令）
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的實體抹除單元的資料儲存狀態的示意圖。 圖8是根據本發明的一範例實施例所繪示的資料存取方法的流程圖。
S802:步驟(從主機系統接收讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元)
S804:步驟(接收所述讀取指令後，產生第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元)
S806:步驟(在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令)

Claims (33)

  1. 一種資料存取方法，用於由一記憶體控制電路單元控制的一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一所述多個實體抹除單元包括多個實體程式化單元，其中所述記憶體控制電路單元包括一緩衝儲存器及一錯誤檢查與校正電路，所述資料存取方法包括：從一主機系統接收一讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元；接收所述讀取指令後，產生一第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元；以及在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令。
  2. 如請求項1所述的資料存取方法，其中產生所述第一資料的步驟包括：計算所述第二實體程式化單元對應的資料長度；以及從所述記憶體控制電路單元中讀取所述資料長度的有效資料以產生所述第一資料。
  3. 如請求項1所述的資料存取方法，其中產生所述第一資料的步驟包括：計算所述第二實體程式化單元對應的資料長度；以及 從所述記憶體控制電路單元中讀取所述資料長度的有效資料，並將所述有效資料隨機打亂以產生所述第一資料。
  4. 如請求項1所述的資料存取方法，其中在將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的步驟之前，所述方法更包括：讀取儲存在所述第一實體程式化單元的多個實體位址中的所述第二資料；以及對所述第二資料執行一解碼操作，其中若所述解碼操作所解碼的所述第二資料具有無法更正錯誤的資料單元，依據所述記憶體控制電路單元中儲存的資料產生所述第一資料。
  5. 如請求項4所述的資料存取方法，其中所述方法更包括：在寫入所述第一資料後，重新讀取儲存在所述第一實體程式化單元中的所述第二資料。
  6. 如請求項1所述的資料存取方法，其中所述第一實體抹除單元包括多個所述第二實體程式化單元，並且所述第一資料的資料長度滿足多個所述第二實體程式化單元對應的資料長度，其中每一多個所述第二實體程式化單元為所述第一實體抹除單元中未寫入資料的實體程式化單元。
  7. 如請求項1所述的資料存取方法，其中所述可複寫式非揮發性記憶體模組是以所述多個實體抹除單元為基礎來進行管理。
  8. 如請求項1所述的資料存取方法，其中接收所述讀取指令後，所述方法更包括：判斷所述第一實體抹除單元的資料寫入狀態是否滿足一預定狀態，其中若所述資料寫入狀態滿足所述預定狀態，直接讀取所述第二資料，用以回應所述讀取指令，其中若所述資料寫入狀態不滿足所述預定狀態，在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令。
  9. 如請求項8所述的資料存取方法，其中所述預定狀態為所述第一實體抹除單元包括的所有實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的步驟包括：將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態；以及響應於判斷滿足所述預定狀態，讀取所述第二資料，用以回應所述讀取指令。
  10. 如請求項8所述的資料存取方法，其中所述預定狀態為所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述 預定狀態，在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的步驟包括：將所述第一資料寫入至所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態；以及響應於判斷滿足所述預定狀態，讀取所述第二資料，用以回應所述讀取指令。
  11. 如請求項1所述的資料存取方法，其中將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的步驟並非回應所述主機系統發送的寫入指令。
  12. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一所述多個實體抹除單元包括多個實體程式化單元；一緩衝儲存器；一錯誤檢查與校正電路；以及一記憶體管理電路，耦接至所述緩衝儲存器、所述錯誤檢查與校正電路、所述主機介面與所述記憶體介面，其中所述記憶體管理電路用以從所述主機系統接收一讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏 輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元，所述記憶體管理電路更用以在接收所述讀取指令後，產生一第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元，並且所述記憶體管理電路更用以在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令。
  13. 如請求項12所述的記憶體控制電路單元，其中所述記憶體管理電路更用以計算所述第二實體程式化單元對應的資料長度，並且所述記憶體管理電路更用以從所述緩衝儲存器中讀取所述資料長度的有效資料以產生所述第一資料。
  14. 如請求項12所述的記憶體控制電路單元，其中所述記憶體管理電路更用以計算所述第二實體程式化單元對應的資料長度，並且所述記憶體管理電路更用以從所述緩衝儲存器中讀取所述資料長度的有效資料，並將所述有效資料隨機打亂以產生所述第一資料。
  15. 如請求項12所述的記憶體控制電路單元，其中所述記憶體管理電路更用以讀取儲存在所述第一實體程式化單元的多個實體位址中的所述第二資料，並且 所述錯誤檢查與校正電路用以對所述第二資料執行一解碼操作，其中若所述解碼操作所解碼的所述第二資料具有無法更正錯誤的資料單元，所述記憶體管理電路更用以依據所述緩衝儲存器中儲存的資料產生所述第一資料。
  16. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以在寫入所述第一資料後，重新讀取儲存在所述第一實體程式化單元中的所述第二資料。
  17. 如請求項12所述的記憶體控制電路單元，其中所述第一實體抹除單元包括多個所述第二實體程式化單元，並且所述第一資料的資料長度滿足多個所述第二實體程式化單元對應的資料長度，其中每一多個所述第二實體程式化單元為所述第一實體抹除單元中未寫入資料的實體程式化單元。
  18. 如請求項12所述的記憶體控制電路單元，其中所述可複寫式非揮發性記憶體模組是以所述多個實體抹除單元為基礎來進行管理。
  19. 如請求項12所述的記憶體控制電路單元，其中所述記憶體管理電路更用以判斷所述第一實體抹除單元的資料寫入狀態是否滿足一預定狀態，其中若所述資料寫入狀態滿足所述預定狀態，所述記憶體管理電路更用以直接讀取所述第二資料，用以回應所述讀取指令，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體管理電路更用以在寫入所述第一資料後讀取所述第二資料，用以 回應所述讀取指令。
  20. 如請求項19所述的記憶體控制電路單元，其中所述預定狀態為所述第一實體抹除單元包括的所有實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體管理電路更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括：所述記憶體管理電路更用以將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態，並且響應於判斷滿足所述預定狀態，所述記憶體管理電路更用以讀取所述第二資料，用以回應所述讀取指令。
  21. 如請求項19所述的記憶體控制電路單元，其中所述預定狀態為所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體管理電路更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括：所述記憶體管理電路更用以將所述第一資料寫入至所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態，並且響應於判斷滿足所述預定狀態，所述記憶體管理電路更用以讀取所述第二資料，用以回應所述讀取指令。
  22. 如請求項12所述的記憶體控制電路單元，其中所述記憶體管理電路將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的操作並非回應所述主機系統發送的寫入指令。
  23. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元，每一所述多個實體抹除單元包括多個實體程式化單元；以及一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以從所述主機系統接收一讀取指令，其中所述讀取指令指示讀取第一邏輯位址，並且所述第一邏輯位址映射至第一實體程式化單元，所述第一實體程式化單元對應至第一實體抹除單元，所述記憶體控制電路單元更用以在接收所述讀取指令後，產生一第一資料，並將所述第一資料寫入至所述第一實體抹除單元包括的第二實體程式化單元，並且所述記憶體控制電路單元更用以在寫入所述第一資料後，讀取儲存在所述第一實體程式化單元中的第二資料，用以回應所述讀取指令。
  24. 如請求項23所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以計算所述第二實體程式化單元對應的資料長度，並且所述記憶體控制電路單元更用以從所述記憶體控制電路單元中讀取所述資料長度的有效資料以產生所述第一資料。
  25. 如請求項23所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以計算所述第二實體程式化單元對應的資料長度，並且所述記憶體控制電路單元更用以從所述記憶體控制電路單元中讀取所述資料長度的有效資料，並將所述有效資料隨機打亂以產生所述第一資料。
  26. 如請求項23所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以讀取儲存在所述第一實體程式化單元的多個實體位址中的所述第二資料，並且所述記憶體控制電路單元更用以對所述第二資料執行一解碼操作，其中若所述解碼操作所解碼的所述第二資料具有無法更正錯誤的資料單元，所述記憶體控制電路單元更用以依據所述記憶體控制電路單元中儲存的資料產生所述第一資料。
  27. 如請求項26所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以在寫入所述第一資料後，重新讀取儲存在所述第一實體程式化單元中的所述第二資料。
  28. 如請求項23所述的記憶體儲存裝置，其中所述第一實體抹除單元包括多個所述第二實體程式化單元，並且所述第一資料的資料長度滿足多個所述第二實體程式化單元對應的資料長度，其中每一多個所述第二實體程式化單元為所述第一實體抹除單元中未寫入資料的實體程式化單元。
  29. 如請求項23所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組是以所述多個實體抹除單元為基礎來進行管理。
  30. 如請求項23所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以判斷所述第一實體抹除單元的資料寫入狀態是否滿足一預定狀態，其中若所述資料寫入狀態滿足所述預定狀態，所述記憶體控制電路單元更用以直接讀取所述第二資料，用以回應所述讀取指令，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體控制電路單元更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令。
  31. 如請求項30所述的記憶體儲存裝置，其中所述預定狀態為所述第一實體抹除單元包括的所有實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體控制電路單元更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括： 所述記憶體控制電路單元更用以將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態，並且響應於判斷滿足所述預定狀態，所述記憶體控制電路單元更用以讀取所述第二資料，用以回應所述讀取指令。
  32. 如請求項30所述的記憶體儲存裝置，其中所述預定狀態為所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元皆已被程式化，其中若所述資料寫入狀態不滿足所述預定狀態，所述記憶體控制電路單元更用以在寫入所述第一資料後讀取所述第二資料，用以回應所述讀取指令的運作包括：所述記憶體控制電路單元更用以將所述第一資料寫入至所述第一實體程式化單元相同字元線所相關聯的其他實體程式化單元，並判斷所述資料寫入狀態是否滿足所述預定狀態，並且響應於判斷滿足所述預定狀態，所述記憶體控制電路單元更用以讀取所述第二資料，用以回應所述讀取指令。
  33. 如請求項23所述的記憶體儲存裝置，其中所述記憶體控制電路單元將所述第一資料寫入至所述第一實體抹除單元包括的所述第二實體程式化單元的操作並非回應所述主機系統發送的寫入指令。
TW110102183A 2021-01-20 2021-01-20 資料存取方法、記憶體控制電路單元及記憶體儲存裝置 TWI750013B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110102183A TWI750013B (zh) 2021-01-20 2021-01-20 資料存取方法、記憶體控制電路單元及記憶體儲存裝置
US17/177,214 US11467773B2 (en) 2021-01-20 2021-02-17 Data accessing method, memory control circuit unit and memory storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110102183A TWI750013B (zh) 2021-01-20 2021-01-20 資料存取方法、記憶體控制電路單元及記憶體儲存裝置

Publications (2)

Publication Number Publication Date
TWI750013B true TWI750013B (zh) 2021-12-11
TW202230377A TW202230377A (zh) 2022-08-01

Family

ID=80681336

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102183A TWI750013B (zh) 2021-01-20 2021-01-20 資料存取方法、記憶體控制電路單元及記憶體儲存裝置

Country Status (2)

Country Link
US (1) US11467773B2 (zh)
TW (1) TWI750013B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826161B (zh) * 2022-12-02 2023-12-11 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070130422A1 (en) * 2005-11-25 2007-06-07 Mediatek Inc. Removable medium access method and related apparatus in an optical disc drive
TWI290325B (en) * 2004-08-09 2007-11-21 Samsung Electronics Co Ltd Memory device employing open bit line architecture for providing identical data topology on repaired memory cell block and method thereof
US20100302259A1 (en) * 2009-05-28 2010-12-02 Fujitsu Semiconductor Limited Drawing data processing method, graphics drawing system and graphics drawing data generation program
TW201346573A (zh) * 2012-05-02 2013-11-16 Transcend Information Inc 週邊裝置與其資料存取控制方法
TW202001564A (zh) * 2018-06-12 2020-01-01 晨星半導體股份有限公司 用以存取資料的方法以及相關電路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401583B (zh) * 2009-08-06 2013-07-11 Phison Electronics Corp 資料擾亂／解擾亂與資料處理方法及其控制器與儲存系統
TWI479314B (zh) * 2012-08-30 2015-04-01 Phison Electronics Corp 系統資料儲存方法、記憶體控制器與記憶體儲存裝置
KR20200064567A (ko) * 2018-11-29 2020-06-08 에스케이하이닉스 주식회사 데이터 처리 시스템 및 그것의 동작방법
KR102495910B1 (ko) * 2020-04-13 2023-02-06 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI290325B (en) * 2004-08-09 2007-11-21 Samsung Electronics Co Ltd Memory device employing open bit line architecture for providing identical data topology on repaired memory cell block and method thereof
US20070130422A1 (en) * 2005-11-25 2007-06-07 Mediatek Inc. Removable medium access method and related apparatus in an optical disc drive
US20100302259A1 (en) * 2009-05-28 2010-12-02 Fujitsu Semiconductor Limited Drawing data processing method, graphics drawing system and graphics drawing data generation program
TW201346573A (zh) * 2012-05-02 2013-11-16 Transcend Information Inc 週邊裝置與其資料存取控制方法
TW202001564A (zh) * 2018-06-12 2020-01-01 晨星半導體股份有限公司 用以存取資料的方法以及相關電路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826161B (zh) * 2022-12-02 2023-12-11 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Also Published As

Publication number Publication date
US20220229592A1 (en) 2022-07-21
US11467773B2 (en) 2022-10-11
TW202230377A (zh) 2022-08-01

Similar Documents

Publication Publication Date Title
TWI688953B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI656531B (zh) 平均磨損方法、記憶體控制電路單元與記憶體儲存裝置
TW202009942A (zh) 資料存取方法、記憶體控制電路單元與記憶體儲存裝置
TWI768764B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TW202040370A (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
CN111078146B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
TWI797464B (zh) 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元
TWI709850B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TWI750013B (zh) 資料存取方法、記憶體控制電路單元及記憶體儲存裝置
TW201908957A (zh) 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
CN112732199B (zh) 数据存取方法、存储器控制电路单元及存储器存储装置
TW202344970A (zh) 基於資料優先級的風險評估方法、記憶體儲存裝置及記憶體控制電路單元
TWI712886B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TW202221715A (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI819876B (zh) 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
TWI813362B (zh) 部分抹除管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI826161B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI834149B (zh) 表格管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI771079B (zh) 記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元
TWI724427B (zh) 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元
TWI839144B (zh) 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元
US11561719B2 (en) Flash memory control method of re-programming memory cells before erase operations, flash memory storage device and flash memory controller
CN114527941B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI814501B (zh) 映射表重建方法、記憶體儲存裝置及記憶體控制電路單元
TWI728448B (zh) 指令傳送方法、記憶體控制電路單元及記憶體儲存裝置