TW201908957A - 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

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Abstract

本發明提出一種資料寫入方法、記憶體控制電路單元及記憶體儲存裝置。所述方法包括：傳送第一資料請求指令至主機系統以取得多個資料，且所述多個資料在主機系統中是根據一順序被排列；根據第一資料請求指令，從主機系統取得所述多個資料中的第一資料，且於取得第一資料後，接續從主機系統取得所述多個資料中的第二資料；將第一資料寫入至多個字元線中一第一字元線上的對應實體頁面；以及將所述第二資料寫入至所述多個字元線中一第二字元線上的另一對應實體頁面，其中第一字元線屬於多個記憶體子模組中的第一記憶體子模組，第二字元線屬於所述多個記憶體子模組中的第二記憶體子模組，且所述第一資料以及所述第二資料在所述順序中為不連續排列。

Description

資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種資料寫入方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組包括多條字元線，並且每一條字元線上的記憶胞可形成多個用以儲存資料的實體頁面。記憶體儲存裝置的記憶體控制器通常是根據資料欲被儲存在可複寫式非揮發性記憶體模組中的起始位置與終止位置，下達指令給主機系統以取得用以欲儲存在此起始位置與終止位置之間的連續資料。
特別是，若要對多條字元線作平行地寫入時，記憶體儲存裝置通常需要大量的緩衝記憶體空間來暫存來自主機系統的連續資料。並且，在執行程式化時，記憶體控制器會從緩衝記憶體空間中挑選欲儲存在每一條字元線上的對應實體頁面的資料，並將所選出的多個資料分別寫入至每一條字元線上的實體頁面中，以達到平行寫入的效果。
然而，上述的過程通常會消耗大量的緩衝記憶體的空間，因此，倘若記憶體儲存裝置無配置大容量的緩衝記憶體，就無法執行平行寫入，而影響寫入效能。基此，如何可以達到資料的平行寫入速度並降低緩衝記憶體的使用量，為此領域技術人員所致力的目標。
本發明提供一種本發明提供一種資料寫入方法、記憶體控制電路單元及記憶體儲存裝置，可以下達指令以向主機系統取得不連續並且分別儲存在不同字元線上的多個資料，藉此可以避免記憶體儲存裝置暫存大量連續的資料而耗費過多的資源，並且可以達到同時對多個字元線上的實體頁面進行寫入的技術效果。
本發明提供一種資料寫入方法，用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括分別耦接至記憶體控制電路單元的多個記憶體子模組，所述多個記憶體子模組包括多條字元線，所述多條字元線之中同一條字元線上的多個記憶胞形成多個實體頁面，所述資料寫入方法包括：傳送第一資料請求指令至主機系統以取得多個資料，且所述多個資料在主機系統中是根據一順序被排列；根據第一資料請求指令，從主機系統取得多個資料中的第一資料；於取得第一資料後，接續從主機系統取得多個資料中的第二資料；經由一第一資料匯流排將第一資料寫入至所述多個字元線中一第一字元線上的對應實體頁面；以及經由一第二資料匯流排將所述第二資料寫入至所述多個字元線中一第二字元線上的另一對應實體頁面，其中第一字元線屬於所述多個記憶體子模組中的第一記憶體子模組，第二字元線屬於所述多個記憶體子模組中的第二記憶體子模組，且第一資料以及第二資料在所述順序中為不連續排列。
在本發明的一實施例中，第一資料包括第一子資料以及第二子資料，第二資料包括第三子資料以及第四子資料，其中將第一資料寫入至所述多個字元線中的第一字元線上的對應實體頁面的步驟包括：依序將第一子資料以及第二子資料分別寫入至第一字元線上的第一實體頁面以及第二實體頁面。其中將第二資料寫入至所述多個字元線中的第二字元線上的另一對應實體頁面的步驟包括：依序將第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面。
在本發明的一實施例中，其中在依序將第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面的步驟之後，所述資料寫入方法更包括：傳送第二資料請求指令至主機系統；根據第二資料請求指令，從主機系統取得所述多個資料中的第三資料以及第四資料；以及依序將第三資料中的第五子資料以及第六子資料分別寫入至所述第一字元線上的第五實體頁面以及第六實體頁面，並且依序將第四資料中的第七子資料以及第八子資料分別寫入至第二字元線上的第七實體頁面以及第八實體頁面，其中在所述多個資料的順序中第三資料以及第四資料為不連續。
在本發明的一實施例中，在所述多個資料的順序中第一資料以及第三資料為連續，在所述多個資料的順序中第二資料以及第四資料為連續。
在本發明的一實施例中，在所述多個資料的順序中第二資料以及第三資料為連續。
在本發明的一實施例中，第一資料請求指令用以指示主機系統傳送欲儲存在第一字元線上的對應實體頁面的第一資料以及欲儲存在第二字元線上的另一對應實體頁面的第二資料。
本發明提供一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組包括多條字元線，且所述多條字元線之中同一條字元線上的多個記憶胞形成多個實體頁面，所述記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面耦接至主機系統。記憶體介面耦接至可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至記憶體介面。記憶體管理電路耦接至主機介面以及記憶體介面。記憶體管理電路用以執行以下運作：傳送第一資料請求指令至主機系統以取得多個資料，且所述多個資料在主機系統中是根據一順序被排列；根據第一資料請求指令，從主機系統取得多個資料中的第一資料；於取得第一資料後，接續從主機系統取得多個資料中的第二資料；經由一第一資料匯流排將第一資料寫入至所述多個字元線中一第一字元線上的對應實體頁面；以及經由一第二資料匯流排將所述第二資料寫入至所述多個字元線中一第二字元線上的另一對應實體頁面，其中第一字元線屬於所述多個記憶體子模組中的第一記憶體子模組，第二字元線屬於所述多個記憶體子模組中的第二記憶體子模組，且第一資料以及第二資料在所述順序中為不連續排列。
在本發明的一實施例中，第一資料包括第一子資料以及第二子資料，第二資料包括第三子資料以及第四子資料，其中在將第一資料寫入至所述多個字元線中的第一字元線上的對應實體頁面的運作中，記憶體管理電路依序將第一子資料以及第二子資料分別寫入至第一字元線上的第一實體頁面以及第二實體頁面。在將第二資料寫入至所述多個字元線中的第二字元線上的另一對應實體頁面的運作中，記憶體管理電路依序將第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面。
在本發明的一實施例中，在依序將第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面的運作之後，記憶體管理電路傳送第二資料請求指令至主機系統。記憶體管理電路根據第二資料請求指令，從主機系統取得所述多個資料中的第三資料以及第四資料。記憶體管理電路依序將第三資料中的第五子資料以及第六子資料分別寫入至所述第一字元線上的第五實體頁面以及第六實體頁面，並且依序將第四資料中的第七子資料以及第八子資料分別寫入至第二字元線上的第七實體頁面以及第八實體頁面，其中在所述多個資料的順序中第三資料以及第四資料為不連續。
在本發明的一實施例中，在所述多個資料的順序中第一資料以及第三資料為連續，在所述多個資料的順序中第二資料以及第四資料為連續。
在本發明的一實施例中，在所述多個資料的順序中第二資料以及第三資料為連續。
在本發明的一實施例中，第一資料請求指令用以指示主機系統傳送欲儲存在第一字元線上的對應實體頁面的第一資料以及欲儲存在第二字元線上的另一對應實體頁面的第二資料。
本發明提供一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元耦接至主機系統。可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組包括多條字元線且所述多條字元線之中同一條字元線上的多個記憶胞形成多個實體頁面。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至記憶體控制電路單元。記憶體控制電路單元用以執行下述運作：傳送第一資料請求指令至主機系統以取得多個資料，且所述多個資料在主機系統中是根據一順序被排列；根據第一資料請求指令，從主機系統取得多個資料中的第一資料；於取得第一資料後，接續從主機系統取得多個資料中的第二資料；經由一第一資料匯流排將第一資料寫入至所述多個字元線中一第一字元線上的對應實體頁面；以及經由一第二資料匯流排將所述第二資料寫入至所述多個字元線中一第二字元線上的另一對應實體頁面，其中第一字元線屬於所述多個記憶體子模組中的第一記憶體子模組，第二字元線屬於所述多個記憶體子模組中的第二記憶體子模組，且第一資料以及第二資料在所述順序中為不連續排列。
在本發明的一實施例中，第一資料包括第一子資料以及第二子資料，第二資料包括第三子資料以及第四子資料，其中在將第一資料寫入至所述多個字元線中的第一字元線上的對應實體頁面的運作中，記憶體控制電路單元依序將第一子資料以及第二子資料分別寫入至第一字元線上的第一實體頁面以及第二實體頁面。在將第二資料寫入至所述多個字元線中的第二字元線上的另一對應實體頁面的運作中，記憶體控制電路單元依序將第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面。
在本發明的一實施例中，在依序將第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面的運作之後，記憶體控制電路單元傳送第二資料請求指令至主機系統。記憶體控制電路單元根據第二資料請求指令，從主機系統取得所述多個資料中的第三資料以及第四資料。記憶體控制電路單元依序將第三資料中的第五子資料以及第六子資料分別寫入至所述第一字元線上的第五實體頁面以及第六實體頁面，並且依序將第四資料中的第七子資料以及第八子資料分別寫入至第二字元線上的第七實體頁面以及第八實體頁面，其中在所述多個資料的順序中第三資料以及第四資料為不連續。
在本發明的一實施例中，在所述多個資料的順序中第一資料以及第三資料為連續，在所述多個資料的順序中第二資料以及第四資料為連續。
在本發明的一實施例中，在所述多個資料的順序中第二資料以及第三資料為連續。
在本發明的一實施例中，第一資料請求指令用以指示主機系統傳送欲儲存在第一字元線上的對應實體頁面的第一資料以及欲儲存在第二字元線上的另一對應實體頁面的第二資料。
基於上述，本發明的資料寫入方法、記憶體控制電路單元及記憶體儲存裝置藉由下達指令以向主機系統取得不連續並且分別欲儲存在不同字元線上的多個資料，由此可以避免記憶體儲存裝置暫存大量連續的資料而耗費過多的資源，並且可以達到同時對多個字元線上的實體頁面進行寫入的技術效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是符合高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準，且相容於快速非揮發性記憶體(NVM express)介面標準。具體而言，快速非揮發性記憶體介面標準為一種主機系統與記憶體裝置之間通訊的協議，其定義了記憶體儲存裝置之控制器與主機系統之作業系統之間的暫存器介面、指令集與功能集，並藉由對記憶體儲存裝置的介面標準最佳化，來促進以PCIe介面為主的記憶體儲存裝置之資料存取速度與資料傳輸速率。然而，在另一範例實施例中，連接介面單元402亦可以是符合其他適合的標準。此外，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明第一範例實施例所繪示之可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組406包括第一記憶體子模組310與第二記憶體子模組320。例如，第一記憶體子模組310與第二記憶體子模組320分別地為記憶體晶粒(die)。第一記憶體子模組310具有第一區塊面312與第二區塊面314並且第二記憶體子模組320具有第一區塊面322與第二區塊面324。第一記憶體子模組310的第一區塊面312具有實體抹除單元410(0)~410(N)，第一記憶體子模組310的第二區塊面314具有實體抹除單元420(0)~420(N)，第二記憶體子模組320的第一區塊面322具有實體抹除單元430(0)~430(N)，並且第二記憶體子模組320的第二區塊面324具有實體抹除單元440(0)~440(N)。
例如，第一記憶體子模組310與第二記憶體子模組320是分別地透過獨立的資料匯流排316與資料匯流排326耦接至記憶體控制電路單元404。基此，記憶體管理電路502可以平行(parallel)方式將資料透過資料匯流排316與資料匯流排326寫入至第一記憶體子模組310與第二記憶體子模組320。
然而，必須瞭解的是，在本發明另一範例實施例中，第一記憶體子模組310與第二記憶體子模組320亦可僅透過1個資料匯流排與記憶體控制電路單元404耦接。在此，記憶體管理電路502可以交錯(interleave)方式將資料透過單一資料匯流排寫入至第一記憶體子模組310與第二記憶體子模組320。
特別是，第一記憶體子模組310與第二記憶體子模組320可以分別包括多條字元線，而同一條字元線上的多個記憶胞會形成多個實體頁面。第一記憶體子模組310與第二記憶體子模組320的每一實體抹除單元分別具有複數個實體頁面，其中屬於同一個實體抹除單元之實體頁面可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體頁面所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體頁面、256個實體頁面或其他任意個實體頁面所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，實體頁面為寫入資料的最小單元。然而，必須瞭解的是，在本發明另一範例實施例中，寫入資料的最小單位亦可以是扇區(Sector)或其他大小。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，錯誤檢查與校正碼）。需注意的是，在另一範例實施例中，一個實體抹除單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。
值得一提的是，雖然本發明範例實施例是以包括2個記憶體子模組的可複寫式非揮發性記憶體模組406為例來描述，但本發明不限於此。
在本範例實施例中，記憶體管理電路502可以下達資料請求指令給主機系統11。此資料請求指令用以指示主機系統11傳送欲儲存在可複寫式非揮發性記憶體模組406中的一字元線上的對應實體頁面的第一資料以及欲儲存在可複寫式非揮發性記憶體模組406中的另一字元線上的另一對應實體頁面的第二資料。其中，上述用於寫入第一資料的字元線是屬於一第一記憶體子模組，上述用於寫入第二資料的字元線是屬於一第二記憶體子模組，第一記憶體子模組不同於第二記憶體子模組。第一資料以及第二資料可以是多個連續資料之中兩個互不連續資料。也就是說，在本範例實施例中，記憶體管理電路502可以不需按照資料原本的排列順序來取得所有的資料，而是可以依照資料實際儲存在實體頁面中的位置，下達資料請求指令給主機系統11以直接取得對應的資料來進行寫入。藉此，記憶體管理電路502可以不需要取得所有的資料並且將所有的資料暫存在緩衝記憶體510後再進行資料的挑選，而是直接向主機系統11取得目前寫入所需的資料，故可以降低緩衝記憶體510的使用量。
圖7是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖7，在步驟S701中，記憶體管理電路502傳送至少一第一資料請求指令至主機系統11以取得多個資料中的第一資料與第二資料，所述多個資料在主機系統中是根據一順序被排列，且第一資料以及第二資料在所述多個資料中的順序為不連續排列。其中所述第一資料請求指令用以指示主機系統11傳送欲儲存在第一字元線上的對應實體頁面的第一資料以及欲儲存在第二字元線上的另一對應實體頁面的第二資料。在步驟S703中，記憶體管理電路502根據第一資料請求指令，從主機系統11取得多個資料中的第一資料，並且於取得第一資料後，接續從主機系統11取得所述多個資料中的第二資料。之後，在步驟S705中，記憶體管理電路502將第一資料寫入至第一字元線上的對應實體頁面。最後在步驟S707中，記憶體管理電路502將第二資料寫入至第二字元線上的另一對應實體頁面。特別是，所述第一字元線屬於一第一記憶體子模組，所述第二字元線屬於一第二記憶體子模組，第一記憶體子模組不同於第二記憶體子模組。
以下以更詳細的實施例來說明本案資料寫入方法的資料寫入過程。
圖8A至圖8C是根據本發明的一範例實施例所繪示的將多個資料分別寫入至多個字元線上的實體頁面的示意圖。
請參照圖8A至圖8C，在本範例實施例中，假設可複寫式非揮發性記憶體模組406是三維(Three-Dimension，3D)NAND型快閃記憶體模組，且可複寫式非揮發性記憶體模組406中的每一條字元線上的記憶胞可形成四個實體頁面。如圖8A所示，可複寫式非揮發性記憶體模組406中例如可以包括屬於一第一記憶體子模組的字元線WL1(亦稱為，第一字元線)以及屬於一第二記憶體子模組的字元線WL2(亦稱為，第二字元線)。字元線WL1上的記憶胞形成實體頁面P1(0)~P1(3)，且字元線WL2上的記憶胞形成實體頁面P2(0)~P2 (3)。
需說明的是，在此假設記憶體管理電路502要將多個連續資料寫入至字元線WL1以及字元線WL2上的實體頁面中。所述多個連續資料包括第一資料、第二資料、第三資料以及第四資料，且所述多個資料的排列順序依序為第一資料、第三資料、第二資料以及第四資料。其中，其中第一資料包括子資料DATA0以及子資料DATA1，第三資料包括子資料DATA2以及子資料DATA3，第二資料包括子資料DATA4以及子資料DATA5，第四資料包括子資料DATA6以及子資料DATA7。也就是說，以子資料的角度來看，子資料的排列順序依序為子資料DATA0、子資料DATA1、子資料DATA2、子資料DATA3、子資料DATA4、子資料DATA5、子資料DATA6以及子資料DATA7。
當記憶體管理電路502要對字元線WL1以及字元線WL2上的實體頁面進行平行地寫入時，記憶體管理電路502會傳送至少一資料請求指令(亦稱為，第一資料請求指令)至主機系統11以請求主機系統11傳送欲儲存在字元線WL1上的實體頁面P1(0)以及實體頁面P1(1)的資料以及欲儲存在字元線WL2上的實體頁面P2(0)以及實體頁面P2(1)的資料。
接著，請參照圖8B，記憶體管理電路502會根據上述的第一資料請求指令，從主機系統11取得多個連續資料中的第一資料以及第二資料。第一資料包括欲寫入至字元線WL1上的實體頁面P1(0)中的子資料DATA0(亦稱為，第一子資料)以及欲寫入至字元線WL1上的實體頁面P1(1)中的子資料DATA1(亦稱為，第二子資料)。第二資料包括欲寫入在字元線WL2上的實體頁面P2(0)中的子資料DATA4(亦稱為，第三子資料)以及欲寫入在字元線WL2上的實體頁面P2(1)中的子資料DATA5(亦稱為，第四子資料)。也就是說，第一資料請求指令是用以取得在多個連續資料中互不連續的第一資料以及第二資料。之後，記憶體管理電路502可以依序將子資料DATA0以及子資料DATA1分別寫入至實體頁面P1(0)(亦稱為，第一實體頁面)以及實體頁面P1(1)(亦稱為，第二實體頁面)。類似地，記憶體管理電路502可以依序將子資料DATA4以及子資料DATA5分別寫入至實體頁面P2(0)(亦稱為，第三實體頁面)以及實體頁面P2(1)(亦稱為，第四實體頁面)。
之後，記憶體管理電路502可以再傳送至少一資料請求指令(亦稱為，第二資料請求指令)至主機系統11以請求主機系統11傳送欲儲存在字元線WL1上的實體頁面P1(2)以及實體頁面P1(3)中的資料以及欲儲存在字元線WL2上的實體頁面P2(2)以及實體頁面P2(3)中的資料。
請參照圖8C，記憶體管理電路502可以根據上述的第二資料請求指令，從主機系統11取得多個連續資料中的第三資料以及第四資料。第三資料包括用以寫入字元線WL1上的實體頁面P1(2)的子資料DATA2(亦稱為，第五子資料)以及用以寫入字元線WL1上的實體頁面P1(3)的子資料DATA3(亦稱為，第六子資料)。第四資料包括用以寫入字元線WL2上的實體頁面P2(2)的子資料DATA6(亦稱為，第七子資料)以及用以寫入在字元線WL2上的實體頁面P2(3)的子資料DATA7(亦稱為，第八子資料)。也就是說，第二資料請求指令是用以取得在多個連續資料中互不連續的第三資料以及第四資料。之後，記憶體管理電路502可以依序將子資料DATA2以及子資料DATA3分別寫入至實體頁面P1(2)(亦稱為，第五實體頁面)以及實體頁面P1(3)(亦稱為，第六實體頁面)。類似地，記憶體管理電路502可以依序將子資料DATA6以及子資料DATA7分別寫入至實體頁面P2(2)(亦稱為，第七實體頁面)以及實體頁面P2(3)(亦稱為，第八實體頁面)中。
特別是，在經由上述的寫入後，儲存在字元線WL(1)中最末端的實體頁面P1(2)~P1(3)的第三資料是會接續儲存在字元線WL(2)中起始的實體頁面P2(0)~P2(1)的第二資料。也就是說，在經由上述寫入操作後，資料會依序地儲存在字元線WL1與字元線WL2中。
然而需注意的是，本發明並不用於限制一字元線上的實體頁面的數目。在其他實施例中，一條字元線可以包括更多或更少的實體頁面。
圖9是根據本發明的另一範例實施例所繪示的將多個資料分別寫入至多個字元線上的實體頁面的示意圖。
請參照圖9，在本範例實施例中，假設可複寫式非揮發性記憶體模組406是三維(Three-Dimension，3D)NAND型快閃記憶體模組，且可複寫式非揮發性記憶體模組406中的每一條字元線上的記憶胞形成六個實體頁面。如圖9所示，可複寫式非揮發性記憶體模組406中例如可以包括字元線WL1、字元線WL2、字元線WL3以及字元線WL4。字元線WL1上的記憶胞形成實體頁面P1(0)~P1(5)，字元線WL2上的記憶胞形成實體頁面P2(0)~P2 (5)，字元線WL3上的記憶胞形成實體頁面P3(0)~P3 (5)，並且字元線WL4上的記憶胞形成實體頁面P4(0)~P4 (5)。其中，字元線WL1、字元線WL2、字元線WL3以及字元線WL4分別屬於不同的記憶體子模組。例如，字元線WL1屬於一第一記憶體子模組，字元線WL2屬於一第二記憶體子模組、字元線WL3屬於一第三記憶體子模組以及字元線WL4屬於一第四記憶體子模組。
當記憶體管理電路502要對字元線WL1、字元線WL2、字元線WL3以及字元線WL4上的實體頁面進行平行地寫入時，記憶體管理電路502會傳送至少一資料請求指令至主機系統11以請求主機系統11傳送欲儲存在字元線WL1上的實體頁面P1(0)~P1(1)中的資料、欲儲存在字元線WL2上的實體頁面P2(0)~P2(1)中的資料、欲儲存在字元線WL3上的實體頁面P3(0)~P3(1)中的資料以及欲儲存在字元線WL4上的實體頁面P4(0)~P4(1)中的資料。
記憶體管理電路502可以根據發送至主機系統11的資料請求指令，從主機系統11取得欲寫入至字元線WL1上的實體頁面P1(0)~P1(1)中的子資料DATA0以及子資料DATA1、欲寫入至字元線WL2上的實體頁面P2(0)~P2(1)中的子資料DATA6以及子資料DATA7、欲寫入字元線WL3上的實體頁面P3(0)~P3(1)中的子資料DATA12以及子資料DATA13以及欲寫入字元線WL4上的實體頁面P4(0)~P4(1)中的子資料DATA18以及子資料DATA19。
之後，記憶體管理電路502可以依序將子資料DATA0、子資料DATA1、子資料DATA6、子資料DATA7、子資料DATA12、子資料DATA13、子資料DATA18以及子資料DATA19分別寫入至實體頁面P1(0)、實體頁面P1(1)、實體頁面P2(0)、實體頁面P2(1) 、實體頁面P3(0)、實體頁面P3(1)、實體頁面P4(0)以及實體頁面P4(1)中。
之後，記憶體管理電路502會再傳送至少一資料請求指令至主機系統11以請求主機系統11傳送欲儲存在字元線WL1上的實體頁面P1(2)~P1(3)中的資料、欲儲存在字元線WL2上的實體頁面P2(2)~P2(3)中的資料、欲儲存在字元線WL3上的實體頁面P3(2)~P3(3)中的資料以及欲儲存在字元線WL4上的實體頁面P4(2)~P4(3)中的資料。
記憶體管理電路502可以根據發送至主機系統11的資料請求指令，從主機系統11取得欲寫入至字元線WL1上的實體頁面P1(2)~P1(3)中的子資料DATA2以及子資料DATA3、欲寫入至字元線WL2上的實體頁面P2(2)~P2(3)中的子資料DATA8以及子資料DATA9、欲寫入至字元線WL3上的實體頁面P3(2)~P3(3)中的子資料DATA14以及子資料DATA15以及欲寫入至字元線WL4上的實體頁面P4(2)~P4(3)中的子資料DATA20以及子資料DATA21。
之後，記憶體管理電路502可以依序將子資料DATA2、子資料DATA3、子資料DATA8、子資料DATA9、子資料DATA14、子資料DATA15、子資料DATA20以及子資料DATA21分別寫入至實體頁面P1(2)、實體頁面P1(3)、實體頁面P2(2)、實體頁面P2(3) 、實體頁面P3(2)、實體頁面P3(3)、實體頁面P4(2)以及實體頁面P4(3)中。
之後，記憶體管理電路502可以再傳送至少一資料請求指令至主機系統11以請求主機系統11傳送欲儲存在字元線WL1上的實體頁面P1(4)~P1(5)中的資料、欲儲存在字元線WL2上的實體頁面P2(4)~P2(5)中的資料、欲儲存在字元線WL3上的實體頁面P3(4)~P3(5)中的資料以及欲儲存在字元線WL4上的實體頁面P4(4)~P4(5)中的資料。
記憶體管理電路502可以根據發送至主機系統11的資料請求指令，從主機系統11取得欲寫入至字元線WL1上的實體頁面P1(4)~P1(5)中的子資料DATA4以及子資料DATA5、欲寫入至字元線WL2上的實體頁面P2(4)~P2(5)中的子資料DATA10以及子資料DATA11、欲寫入至字元線WL3上的實體頁面P3(4)~P3(5)中的子資料DATA16以及子資料DATA17以及欲寫入至字元線WL4上的實體頁面P4(4)~P4(5)中的子資料DATA22以及子資料DATA23。
之後，記憶體管理電路502可以依序將子資料DATA4、子資料DATA5、子資料DATA10、子資料DATA11、子資料DATA16、子資料DATA17、子資料DATA22以及子資料DATA23分別寫入至實體頁面P1(4)、實體頁面P1(5)、實體頁面P2(4)、實體頁面P2(5) 、實體頁面P3(4)、實體頁面P3(5)、實體頁面P4(4)以及實體頁面P4(5)中。
特別是，上述子資料彼此之間的順序關係依序為子資料DATA0、子資料DATA1、子資料DATA2、子資料DATA3、子資料DATA4、子資料DATA5、子資料DATA6、子資料DATA7、子資料DATA8、子資料DATA9、子資料DATA10、子資料DATA11、子資料DATA12、子資料DATA13、子資料DATA14、子資料DATA15、子資料DATA16、子資料DATA17、子資料DATA18、子資料DATA19、子資料DATA20、子資料DATA21、子資料DATA22以及子資料DATA23。由上述的內容可知，記憶體管理電路502每次可以從主機系統11取得不連續資料來對各個字元線進行寫入。此外，由圖9的內容可知，在執行完上述的寫入操作後，儲存在字元線WL2上的實體頁面P2(0)~P2(1)的子資料DATA6與DATA7是接續於儲存在字元線WL1上的實體頁面P1(4)~P1(5)的子資料DATA4與DATA5。儲存在字元線WL3上的實體頁面P3(0)~P3(1)的子資料DATA12與DATA13是接續於儲存在字元線WL2上的實體頁面P2(4)~P2(5)的子資料DATA10與DATA11。儲存在字元線WL4上的實體頁面P4(0)~P4(1)的子資料DATA18與DATA19是接續於儲存在字元線WL3上的實體頁面P3(4)~P3(5)的子資料DATA16與DATA17。
圖10是根據本發明的另一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路502傳送第一資料請求指令至主機系統11以取得多個資料中的第一資料與第二資料，所述多個資料在主機系統中是根據一順序被排列，且第一資料以及第二資料在所述多個資料中的順序為不連續排列。其中第一資料請求指令用以指示所述主機系統傳送用以儲存在第一字元線上的對應實體頁面的第一資料以及用以儲存在第二字元線上的另一對應實體頁面的第二資料。在步驟S1003中，記憶體管理電路502根據第一資料請求指令，從主機系統11取得所述多個資料中的第一資料，並且於取得第一資料後，接續從主機系統11取得所述多個資料中的第二資料。在步驟S1005中，記憶體管理電路502依序將第一資料的第一子資料以及第二子資料分別寫入至第一字元線上的第一實體頁面以及第二實體頁面。在步驟S1007中，記憶體管理電路502依序將第二資料中的第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面。在步驟S1009中，記憶體管理電路502傳送第二資料請求指令至主機系統11。在步驟S1011中，記憶體管理電路502根據第二資料請求指令，從主機系統11取得多個資料中的第三資料以及第四資料，其中第三資料以及第四資料在所述多個資料中的順序為不連續，第一資料以及第三資料在所述多個資料中的順序為連續的，第二資料以及第四資料在所述多個資料中的順序為連續的。在步驟S1013中，記憶體管理電路502依序將第三資料中的第五子資料以及第六子資料分別寫入至第一字元線上的第五實體頁面以及第六實體頁面，並且依序將第四資料中的第七子資料以及第八子資料分別寫入至第二字元線上的第七實體頁面以及第八實體頁面。特別是，所述第一字元線屬於一第一記憶體子模組，所述第二字元線屬於一第二記憶體子模組，第一記憶體子模組不同於第二記憶體子模組。
需注意的是，假設第一字元線上的第五實體頁面以及第六實體頁面為第一字元線上的最後兩個實體頁面，則在所述多個資料中的順序中第五實體頁面以及第六實體頁面所儲存的第二資料會是接續於第二字元線上起始的兩個實體頁面(即，上述的第三實體頁面以及的四實體頁面)所儲存的第三資料。
綜上所述，本發明的資料寫入方法、記憶體控制電路單元及記憶體儲存裝置可以下達指令以向主機系統取得不連續並且分別儲存在不同字元線上的多個資料，藉此可以避免記憶體儲存裝置暫存大量連續的資料而耗費過多的資源，並且可以達到同時對多個字元線上的實體頁面進行寫入的技術效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
30、10‧‧‧記憶體儲存裝置
31、11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
310‧‧‧第一記憶體子模組
320‧‧‧第二記憶體子模組
312‧‧‧第一記憶體子模組的第一區塊面
314‧‧‧第一記憶體子模組的第二區塊面
316、326‧‧‧資料匯流排
322‧‧‧第二記憶體子模組的第一區塊面
324‧‧‧第二記憶體子模組的第二區塊面
410(0)~410(N)、420(0)~420(N)、430(0)~430(N)、440(0)~440(N)‧‧‧實體抹除單元
步驟S701‧‧‧傳送第一資料請求指令至主機系統以取得多個資料，且所述多個資料在主機系統中是根據一順序被排列的步驟
步驟S703‧‧‧根據第一資料請求指令，從主機系統取得所述多個資料中的第一資料，並且於取得第一資料後，接續從主機系統取得所述多個資料中的第二資料的步驟
步驟S705‧‧‧將第一資料寫入至第一字元線上的對應實體頁面的步驟
步驟S707‧‧‧將第二資料寫入至第二字元線上的另一對應實體頁面的步驟
WL1、WL2、WL3、WL4‧‧‧字元線
P1(0)、P1(1)、P1(2)、P1(3)、P1(4)、P1(5)、P2(0)、P2(1)、P2(2)、P2(3)、P2(4)、P2(5)、P3(0)、P3(1)、P3(2)、P3(3)、P3(4)、P3(5)、P4(0)、P4(1)、P4(2)、P4(3)、P4(4)、P4(5)‧‧‧實體頁面
DATA0、DATA1、DATA2、DATA3、DATA4、DATA5、DATA6、DATA7、DATA8、DATA9、DATA10、DATA11、DATA12、DATA13、DATA14、DATA15、DATA16、DATA17、DATA18、DATA19、DATA20、DATA21、DATA22、DATA23‧‧‧子資料
步驟S1001‧‧‧傳送第一資料請求指令至主機系統以取得多個資料，且所述多個資料在主機系統中是根據一順序被排列的步驟
步驟S1003‧‧‧根據第一資料請求指令，從主機系統取得所述多個資料中的第一資料，並且於取得第一資料後，接續從主機系統取得所述多個資料中的第二資料的步驟
步驟S1005‧‧‧依序將第一資料的第一子資料以及第二子資料分別寫入至第一字元線上的第一實體頁面以及第二實體頁面的步驟
步驟S1007‧‧‧依序將第二資料中的第三子資料以及第四子資料分別寫入至第二字元線上的第三實體頁面以及第四實體頁面的步驟
步驟S1009‧‧‧傳送第二資料請求指令至主機系統的步驟
步驟S1011‧‧‧根據第二資料請求指令，從主機系統取得所述多個資料中的第三資料以及第四資料的步驟
步驟S1013‧‧‧依序將第三資料中的第五子資料以及第六子資料分別寫入至第一字元線上的第五實體頁面以及第六實體頁面，並且依序將第四資料中的第七子資料以及第八子資料分別寫入至第二字元線上的第七實體頁面以及第八實體頁面的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。 圖8A至圖8C是根據本發明的一範例實施例所繪示的將多個資料分別寫入至多個字元線上的實體頁面的示意圖。 圖9是根據本發明的另一範例實施例所繪示的將多個資料分別寫入至多個字元線上的實體頁面的示意圖。 圖10是根據本發明的另一範例實施例所繪示的資料寫入方法的流程圖。

Claims (18)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括分別耦接至一記憶體控制電路單元的多個記憶體子模組，所述多個記憶體子模組包括多條字元線，所述多條字元線之中同一條字元線上的多個記憶胞形成多個實體頁面，所述資料寫入方法包括： 傳送至少一第一資料請求指令至一主機系統以取得多個資料，且所述多個資料在所述主機系統中是根據一順序被排列； 根據所述第一資料請求指令，從所述主機系統取得所述多個資料中的一第一資料； 於取得所述第一資料後，接續從所述主機系統取得所述多個資料中的一第二資料； 將所述第一資料經由一第一資料匯流排寫入至所述多個字元線中一第一字元線上的一對應實體頁面，所述第一字元線屬於所述多個記憶體子模組中的一第一記憶體子模組；以及 將所述第二資料經由一第二資料匯流排寫入至所述多個字元線中一第二字元線上的另一對應實體頁面，所述第二字元線屬於所述多個記憶體子模組中的一第二記憶體子模組， 其中所述第一資料以及所述第二資料在所述順序中為不連續排列。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料， 其中將所述第一資料寫入至所述多個字元線中所述第一字元線上的所述對應實體頁面的步驟包括： 依序將所述第一子資料以及所述第二子資料分別寫入至所述第一字元線上的一第一實體頁面以及一第二實體頁面， 其中將所述第二資料寫入至所述多個字元線中所述第二字元線上的所述另一對應實體頁面的步驟包括： 依序將所述第三子資料以及所述第四子資料分別寫入至所述第二字元線上的一第三實體頁面以及一第四實體頁面。
  3. 如申請專利範圍第2項所述的資料寫入方法，其中在依序將所述第三子資料以及所述第四子資料分別寫入至所述第二字元線上的所述第三實體頁面以及所述第四實體頁面的步驟之後，所述資料寫入方法更包括： 傳送至少一第二資料請求指令至所述主機系統； 根據所述第二資料請求指令，從所述主機系統取得所述多個資料中的一第三資料以及一第四資料；以及 依序將所述第三資料中的一第五子資料以及一第六子資料分別寫入至所述第一字元線上的一第五實體頁面以及一第六實體頁面，並且依序將所述第四資料中的一第七子資料以及一第八子資料分別寫入至所述第二字元線上的一第七實體頁面以及一第八實體頁面， 其中在所述多個資料的順序中所述第三資料以及所述第四資料為不連續。
  4. 如申請專利範圍第3項所述的資料寫入方法，其中在所述多個資料的順序中所述第一資料以及所述第三資料為連續，在所述多個資料的順序中所述第二資料以及所述第四資料為連續。
  5. 如申請專利範圍第4項所述的資料寫入方法，其中在所述多個資料的順序中所述第二資料以及所述第三資料為連續。
  6. 如申請專利範圍第1項所述的資料寫入方法，其中所述第一資料請求指令用以指示所述主機系統傳送欲儲存在所述第一字元線上的所述對應實體頁面的所述第一資料以及欲儲存在所述第二字元線上的所述另一對應實體頁面的所述第二資料。
  7. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組包括多條字元線，且所述多條字元線之中同一條字元線上的多個記憶胞形成多個實體頁面，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至所述記憶體介面； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以傳送至少一第一資料請求指令至所述主機系統以取得多個資料，且所述多個資料在所述主機系統中是根據一順序被排列， 其中所述記憶體管理電路更用以根據所述第一資料請求指令，從所述主機系統取得所述多個資料中的一第一資料， 其中所述記憶體管理電路更用以於取得所述第一資料後，接續從所述主機系統取得所述多個資料中的一第二資料， 其中所述記憶體管理電路更用以將所述第一資料經由一第一資料匯流排寫入至所述多個字元線中一第一字元線上的一對應實體頁面，且所述第一字元線屬於所述多個記憶體子模組中的一第一記憶體子模組， 其中所述記憶體管理電路更用以將所述第二資料經由一第二資料匯流排寫入至所述多個字元線中一第二字元線上的另一對應實體頁面，且所述第二字元線屬於所述多個記憶體子模組中的一第二記憶體子模組， 其中所述第一資料以及所述第二資料在所述順序中為不連續排列。
  8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料， 其中將所述第一資料寫入至所述多個字元線中所述第一字元線上的所述對應實體頁面的運作中， 所述記憶體管理電路更用以依序將所述第一子資料以及所述第二子資料分別寫入至所述第一字元線上的一第一實體頁面以及一第二實體頁面， 其中將所述第二資料寫入至所述多個字元線中所述第二字元線上的所述另一對應實體頁面的運作中， 所述記憶體管理電路更用以依序將所述第三子資料以及所述第四子資料分別寫入至所述第二字元線上的一第三實體頁面以及一第四實體頁面。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中在依序將所述第三子資料以及所述第四子資料分別寫入至所述第二字元線上的所述第三實體頁面以及所述第四實體頁面的運作之後， 所述記憶體管理電路更用以傳送至少一第二資料請求指令至所述主機系統， 所述記憶體管理電路更用以根據所述第二資料請求指令，從所述主機系統取得所述多個資料中的一第三資料以及一第四資料， 所述記憶體管理電路更用以依序將所述第三資料中的一第五子資料以及一第六子資料分別寫入至所述第一字元線上的一第五實體頁面以及一第六實體頁面，並且依序將所述第四資料中的一第七子資料以及一第八子資料分別寫入至所述第二字元線上的一第七實體頁面以及一第八實體頁面， 其中在所述多個資料的順序中所述第三資料以及所述第四資料為不連續。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中在所述多個資料的順序中所述第一資料以及所述第三資料為連續，在所述多個資料的順序中所述第二資料以及所述第四資料為連續。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中在所述多個資料的順序中所述第二資料以及所述第三資料為連續。
  12. 如申請專利範圍第7項所述的記憶體控制電路單元，其中所述第一資料請求指令用以指示所述主機系統傳送欲儲存在所述第一字元線上的所述對應實體頁面的所述第一資料以及欲儲存在所述第二字元線上的所述另一對應實體頁面的所述第二資料。
  13. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個記憶體子模組，所述多個記憶體子模組包括多條字元線且所述多條字元線之中同一條字元線上的多個記憶胞形成多個實體頁面；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至所述記憶體控制電路單元， 其中所述記憶體控制電路單元用以傳送至少一第一資料請求指令至所述主機系統以取得多個資料，且所述多個資料在所述主機系統中是根據一順序被排列， 其中所述記憶體控制電路單元更用以根據所述第一資料請求指令，從所述主機系統取得所述多個資料中的一第一資料， 其中所述記憶體控制電路單元更用以於取得所述第一資料後，接續從所述主機系統取得所述多個資料中的一第二資料， 其中所述記憶體控制電路單元更用以將所述第一資料經由一第一資料匯流排寫入至所述多個字元線中一第一字元線上的一對應實體頁面，且所述第一字元線屬於所述多個記憶體子模組中的一第一記憶體子模組， 其中所述記憶體控制電路單元更用以將所述第二資料經由一第二資料匯流排寫入至所述多個字元線中一第二字元線上的另一對應實體頁面，且所述第二字元線屬於所述多個記憶體子模組中的一第二記憶體子模組， 其中所述第一資料以及所述第二資料在所述順序中為不連續排列。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料， 其中將所述第一資料寫入至所述多個字元線中所述第一字元線上的所述對應實體頁面的運作中， 所述記憶體控制電路單元更用以依序將所述第一子資料以及所述第二子資料分別寫入至所述第一字元線上的一第一實體頁面以及一第二實體頁面， 其中將所述第二資料寫入至所述多個字元線中所述第二字元線上的所述另一對應實體頁面的運作中， 所述記憶體控制電路單元更用以依序將所述第三子資料以及所述第四子資料分別寫入至所述第二字元線上的一第三實體頁面以及一第四實體頁面。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中在依序將所述第三子資料以及所述第四子資料分別寫入至所述第二字元線上的所述第三實體頁面以及所述第四實體頁面的運作之後， 所述記憶體控制電路單元更用以傳送至少一第二資料請求指令至所述主機系統， 所述記憶體控制電路單元更用以根據所述第二資料請求指令，從所述主機系統取得所述多個資料中的一第三資料以及一第四資料， 所述記憶體控制電路單元更用以依序將所述第三資料中的一第五子資料以及一第六子資料分別寫入至所述第一字元線上的一第五實體頁面以及一第六實體頁面，並且依序將所述第四資料中的一第七子資料以及一第八子資料分別寫入至所述第二字元線上的一第七實體頁面以及一第八實體頁面， 其中在所述多個資料的順序中所述第三資料以及所述第四資料為不連續。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中在所述多個資料的順序中所述第一資料以及所述第三資料為連續，在所述多個資料的順序中所述第二資料以及所述第四資料為連續。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中所述第二資料以及所述第三資料在所述多個資料中的順序為相互連續。
  18. 如申請專利範圍第13項所述的記憶體儲存裝置，其中所述第一資料請求指令用以指示所述主機系統傳送欲儲存在所述第一字元線上的所述對應實體頁面的所述第一資料以及欲儲存在所述第二字元線上的所述另一對應實體頁面的所述第二資料。
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