TWI658359B - 資料寫入方法、有效資料識別方法及記憶體儲存裝置 - Google Patents

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Abstract

一種資料寫入方法、有效資料識別方法及記憶體儲存裝置。本方法包括：接收第一資料；使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的至少一第一記憶體子模組的第一實體程式化單元，第一子資料中的每一個第一子資料的大小相同於預設大小；以及使用第二程式化模式將第一資料中的剩餘子資料寫入至多個記憶體子模組中的第二記憶體子模組的第二實體程式化單元，剩餘子資料的大小小於預設大小，第二記憶體子模組不同於第一記憶體子模組中最後一個用以寫入第一子資料的第三記憶體子模組。

Description

資料寫入方法、有效資料識別方法及記憶體儲存裝置
本發明是有關於一種資料寫入方法、有效資料識別方法及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
依據每個記憶胞可儲存的位元數，NAND型快閃記憶體模組可分為單階記憶胞（single level cell，SLC）NAND型快閃記憶體模組、多階記憶胞（muiti level cell，MLC）NAND型快閃記憶體模組以及複數階記憶胞（trinary level cell，TLC）NAND型快閃記憶體模組，其中SLC NAND型快閃記憶體模組的每個記憶胞可儲存1個位元的數據（即，“1”與“0”），MLC NAND型快閃記憶體模組的每個記憶胞可儲存2個位元的數據，TLC NAND型快閃記憶體模組的每個記憶胞可儲存3個位元的數據。此外，MLC NAND型快閃記憶體模組與TLC NAND型快閃記憶體模組的記憶胞也可以用來模擬SLC NAND型快閃記憶體模組，且MLC NAND型快閃記憶體模組與TLC NAND型快閃記憶體模組中用來模擬SLC NAND型快閃記憶體模組的記憶胞僅儲存1個位元的數據。
一般來說，若一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)，則屬於同一條字元線的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。特別是，在MLC NAND快閃記憶體模組中，一個下實體程式化單元與該下實體程式化單元所對應的一上實體程式化單元可以合稱為「實體程式化單元組」。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。特別是，在TLC NAND快閃記憶體模組中，一個下實體程式化單元與該下實體程式化單元所對應的中實體程式化單元與上實體程式化單元可以合稱為「實體程式化單元組」。
一般來說，可複寫式非揮發性記憶體可以包括多個記憶體子模組，而每一個記憶體子模組可以是分別地透過獨立的資料匯流排(或同一資料匯流排)耦接至記憶體控制器。基此，記憶體管理電路502可以平行(parallel)或交錯(interleave)的方式將資料透過資料匯流排寫入至各個記憶體子模組。
特別是，每一個記憶體子模組可以包括一第一區域以及一第二區域。其中，第一區域的實體程式化單元是使用一第一程式化模式(亦稱為，多頁程式化模式)進行寫入，且該第一程式化模式是以一個「實體程式化單元組」為單位進行寫入。換句話說，構成所述第一區域的實體程式化單元的多個記憶胞之中的每一個記憶胞可以儲存多個位元資料。假設一可複寫式非揮發性記憶體模組為MLC NAND型快閃記憶體模組，則在第一區域中的每個記憶胞可儲存2個位元的數據。此外，在對第一區域進行寫入時，必須一次將一筆資料寫入至一個實體程式化單元組中。若一筆資料不符合實體程式化單元組的大小，基於可複寫式非揮發性記憶體模組的儲存穩定性的問題，該筆資料會被寫入第二區域而不會被寫入至第一區域中。
此外，第二區域的實體程式化單元是使用一第二程式化模式(亦稱為，單頁程式化模式)進行寫入，且該第二程式化模式是以一個「實體程式化單元」為單位進行寫入。換句話說，構成所述第二區域的實體程式化單元的多個記憶胞之中的每一個記憶胞可以儲存僅1個位元資料。例如，第二區域中構成實體程式化單元的多個記憶胞中僅使用最低有效位元(Least Significant Bit，LSB)來儲存資料。也就是說，若是以MLC NAND型快閃記憶體模組(或TLC NAND型快閃記憶體模組)來模擬SLC NAND型快閃記憶體模組時，MLC NAND型快閃記憶體模組(或TLC NAND型快閃記憶體模組)只有「下實體程式化單元」能夠用以寫入(或儲存)資料。
在將一筆資料寫入至可複寫式非揮發性記憶體時，記憶體控制器會先將該筆資料依照「實體程式化單元組」的大小分為多個子資料，並依序地將此些符合「實體程式化單元組」的大小的子資料寫入至記憶體子模組中的第一區域。舉例來說，假設可複寫式非揮發性記憶體具有四個記憶體子模組且該筆資料可以被分為五個符合「實體程式化單元組」的大小的子資料以及一個僅符合一「實體程式化單元」的大小的剩餘子資料。此時，記憶體控制器會將前述五個符合「實體程式化單元組」的大小的子資料交錯地寫入至所述四個記憶體子模組的第一區域中。例如，第一個符合「實體程式化單元組」的大小的子資料會被寫入至第一個記憶體子模組的第一區域，第二個符合「實體程式化單元組」的大小的子資料會被寫入至第二個記憶體子模組的第一區域，以此類推。此外，在依序將前四個符合「實體程式化單元組」的大小的子資料寫入至所述四個記憶體子模組的第一區域之後，記憶體控制器會將第五個符合「實體程式化單元組」的大小的子資料寫入至第一個記憶體子模組中的第一區域。
須注意的是，基於可複寫式非揮發性記憶體模組的儲存穩定性的問題，上述僅符合一「實體程式化單元」的大小的剩餘子資料並無法被寫入上述多個記憶體子模組的第一區域中。因此，此剩餘子資料會被以「第二程式化模式」寫入至某一個記憶體子模組的第二區域中。
一般來說，第一區域與第二區域兩者在操作上是彼此獨立且彼此之間沒有順序的關係。舉例來說，在對第一區域進行寫入時，記憶體控制器會依序地對第一個記憶體子模組的第一區域進行寫入、對第二個記憶體子模組的第一區域進行寫入，以此類推。類似地，在對第二區域進行寫入時，記憶體控制器會依序地對第一個記憶體子模組的第二區域進行寫入、對第二個記憶體子模組的第二區域進行寫入，以此類推。然而，以前述範例為例，當最後一筆符合「實體程式化單元組」的大小的子資料寫入第一個記憶體子模組後，假設用於寫入符合「實體程式化單元」的大小的剩餘子資料的記憶體子模組剛好也是第一個記憶體子模組時，則記憶體控制器需須等待將符合「實體程式化單元組」的大小的子資料寫入完成後，才可以執行剩餘子資料的寫入。也就是說，當對同一個記憶體子模組的第一區域以及第二區域進行寫入時，記憶體控制器需等待可複寫式非揮發性記憶體模組將資料寫入第一區域後才能再發送指令序列以對第二區域進行寫入，而此方式並無法達成第一區域以及第二區域的同時或平行地寫入，進而造成寫入效率的降低。
本發明提供一種資料寫入方法、有效資料識別方法及記憶體儲存裝置，其能夠減少資料的寫入(或程式化)的時間，且能夠提升資料的寫入效率。此外，本發明的有效資料識別方法可以在記憶體儲存裝置重新上電後有效地識別可複寫式非揮發性記憶體模組中所儲存的有效資料。
本發明的一種資料寫入方法，用於可複寫式非揮發性記憶體模組。可複寫式非揮發性記憶體模組包括耦接至記憶體控制電路單元的多個記憶體子模組，記憶體子模組分別包括多個實體程式化單元。此資料寫入方法包括：接收第一資料；使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的至少一第一記憶體子模組的第一實體程式化單元，其中第一子資料中的每一個第一子資料的大小相同於預設大小；以及使用第二程式化模式將第一資料中第一子資料以外的剩餘子資料寫入至多個記憶體子模組中的第二記憶體子模組的第二實體程式化單元，其中剩餘子資料的大小小於預設大小，其中以第一程式化模式所程式化之實體程式化單元的儲存位元數大於以第二程式化模式所程式化之實體程式化單元的儲存的位元數且第二記憶體子模組不同於第一記憶體子模組中最後一個用以寫入第一子資料的第三記憶體子模組。
在本發明的一實施例中，其中多個記憶體子模組的寫入順序依照一順序排列，且在所述順序中第二記憶體子模組是位在第三記憶體子模組的下一個記憶體子模組。
在本發明的一實施例中，其中使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的第一記憶體子模組的第一實體程式化單元的步驟包括：分別將第一子資料中的每一個第一子資料依照該順序寫入至多個記憶體子模組中的第一記憶體子模組。
在本發明的一實施例中，其中第一實體程式化單元是由多個第一記憶胞所構成且在第一程式化模式中，構成第一實體程式化單元的多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料，第二實體程式化單元是由多個第二記憶胞所構成且在第二程式化模式中，構成第二實體程式化單元的多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
在本發明的一實施例中，上述的資料寫入方法，更包括：依序對第一子資料以及剩餘子資料進行編號以使得第一子資料具有至少一第一資料編號且剩餘子資料具有至少一第二資料編號。
在本發明的一實施例中，上述的資料寫入方法，更包括：搜尋第一資料編號中的第三資料編號，其中第三資料編號大於第一資料編號中其他的資料編號；搜尋第二資料編號中的第四資料編號，其中第四資料編號大於第二資料編號中其他的資料編號；當第四資料編號大於第三資料編號時，將第二資料編號中第五資料編號所對應的資料識別為有效資料，其中第五資料編號大於第三資料編號；以及當第四資料編號小於第三資料編號時，將第二資料編號所對應的資料識別為無效資料。
本發明的一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統；可複寫式非揮發性記憶體模組，包括多個記憶體子模組，多個記憶體子模組分別包括多個實體程式化單元；以及記憶體控制電路單元，耦接至連接介面單元與可複寫式非揮發性記憶體模組的多個記憶體子模組。記憶體控制電路單元用以接收第一資料。記憶體控制電路單元更用以使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的至少一第一記憶體子模組的第一實體程式化單元，其中第一子資料中的每一個第一子資料的大小相同於預設大小。記憶體控制電路單元更用以使用第二程式化模式將第一資料中第一子資料以外的剩餘子資料寫入至多個記憶體子模組中的第二記憶體子模組的第二實體程式化單元，其中剩餘子資料的大小小於預設大小，以第一程式化模式所程式化之實體程式化單元的儲存位元數大於以第二程式化模式所程式化之實體程式化單元的儲存的位元數，且第二記憶體子模組不同於第一記憶體子模組中最後一個用以寫入第一子資料的第三記憶體子模組。
在本發明的一實施例中， 其中多個記憶體子模組的寫入順序依照一順序排列，且在此順序中第二記憶體子模組是位在第三記憶體子模組的下一個記憶體子模組。
在本發明的一實施例中， 其中在使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的第一記憶體子模組的第一實體程式化單元的運作中，記憶體控制電路單元分別將第一子資料中的每一個第一子資料依照此順序寫入至多個記憶體子模組中的第一記憶體子模組。
在本發明的一實施例中， 其中第一實體程式化單元是由多個第一記憶胞所構成且在第一程式化模式中，構成第一實體程式化單元的多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料，第二實體程式化單元是由多個第二記憶胞所構成且在第二程式化模式中，構成第二實體程式化單元的多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
在本發明的一實施例中，其中記憶體控制電路單元依序對第一子資料以及剩餘子資料進行編號以使得第一子資料具有至少一第一資料編號且剩餘子資料具有至少一第二資料編號。
在本發明的一實施例中，其中記憶體控制電路單元搜尋第一資料編號中的第三資料編號，其中第三資料編號大於第一資料編號中其他的資料編號。記憶體控制電路單元搜尋第二資料編號中的第四資料編號，其中第四資料編號大於第二資料編號中其他的資料編號。當第四資料編號大於第三資料編號時，記憶體控制電路單元將第二資料編號中第五資料編號所對應的資料識別為有效資料，其中第五資料編號大述第三資料編號，以及當第四資料編號小於第三資料編號時，記憶體控制電路單元將第二資料編號所對應的資料識別為無效資料。
本發明的一種有效資料識別方法，用於可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組包括耦接至記憶體控制電路單元的多個記憶體子模組，多個記憶體子模組分別包括第一區域以及第二區域，且第一區域與第二區域分別包括多個實體程式化單元，所述有效資料識別方法包括：當可複寫式非揮發性記憶體模組上電時，搜尋多個記憶體子模組中的第一區域中的多個第一資料編號以取得至少一第一資料編號中的第三資料編號，其中第三資料編號大於第一資料編號中其他的資料編號；搜尋多個記憶體子模組的第二區域中的至少一第二資料編號以取得第四資料編號，其中第四資料編號大於第二資料編號中其他的資料編號；以及根據第三資料編號以及第四資料編號判斷第二區域中是否有儲存有效資料。
在本發明的一實施例中，此有效資料識別方法更包括：接收第一資料；使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的至少一第一記憶體子模組的第一實體程式化單元，依序對第一子資料進行編號以使得第一子資料具有所述第一資料編號，其中第一實體程式化單元屬於第一區域且第一子資料中的每一個第一子資料的大小相同於預設大小；以及使用第二程式化模式將第一資料中第一子資料以外的剩餘子資料寫入至多個記憶體子模組中的第二記憶體子模組的第二實體程式化單元，依序對第一子資料以外的剩餘子資料進行編號以使得剩餘子資料具有所述第二資料編號。其中，第二實體程式化單元屬於第二區域且剩餘子資料的大小小於預設大小。以第一程式化模式所程式化之實體程式化單元的儲存位元數大於以第二程式化模式所程式化之實體程式化單元的儲存的位元數，且第二記憶體子模組不同於第一記憶體子模組中最後一個用以寫入第一子資料的第三記憶體子模組。
在本發明的一實施例中，其中根據第三資料編號以及第四資料編號判斷第二區域中是否有儲存有效資料的步驟包括：當第四資料編號大於第三資料編號時，將第二區域中的第五資料編號所對應的資料識別為有效資料，其中第五資料編號大於第三資料編號；以及當第四資料編號小於第三資料編號時，將第二區域中的資料識別為無效資料。
在本發明的一實施例中，其中第一區域的實體程式化單元是由多個第一記憶胞所構成且在第一程式化模式中，構成第一區域的實體程式化單元的多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料，第二區域的實體程式化單元是由多個第二記憶胞所構成且在第二程式化模式中，構成第二區域的實體程式化單元的多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
本發明的一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統；可複寫式非揮發性記憶體模組包括多個記憶體子模組，此些記憶體子模組分別包括第一區域以及第二區域，且第一區域與第二區域分別包括多個實體程式化單元；以及記憶體控制電路單元，耦接至連接介面單元與可複寫式非揮發性記憶體模組的多個記憶體子模組。當可複寫式非揮發性記憶體模組上電時，記憶體控制電路單元用以搜尋多個記憶體子模組的第一區域中的至少一第一資料編號以取得所述第一資料編號中的第三資料編號，其中第三資料編號大於第一資料編號中其他的資料編號。記憶體控制電路單元更用以搜尋多個記憶體子模組的第二區域中的至少一第二資料編號以取得第四資料編號，其中第四資料編號大於第二資料編號中其他的資料編號。記憶體控制電路單元更用以根據第三資料編號以及第四資料編號判斷第二區域中是否有儲存有效資料。
在本發明的一實施例中，其中記憶體控制電路單元接收第一資料。記憶體控制電路單元使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的至少一第一記憶體子模組的第一實體程式化單元，依序對第一子資料進行編號以使得第一子資料具有所述第一資料編號。其中，第一實體程式化單元屬於第一區域且第一子資料中的每一個第一子資料的大小相同於一預設大小。記憶體控制電路單元使用第二程式化模式將第一資料中第一子資料以外的剩餘子資料寫入至多個記憶體子模組中的第二記憶體子模組的第二實體程式化單元，依序對第一子資料以外的剩餘子資料進行編號以使得剩餘子資料具有所述第二資料編號。其中，第二實體程式化單元屬於第二區域且剩餘子資料的大小小於預設大小。其中，以第一程式化模式所程式化之實體程式化單元的儲存位元數大於以第二程式化模式所程式化之實體程式化單元的儲存的位元數，且第二記憶體子模組不同於第一記憶體子模組中最後一個用以寫入第一子資料的第三記憶體子模組。
在本發明的一實施例中，其中在根據第三資料編號以及第四資料編號判斷第二區域中是否有儲存有效資料的運作中，當第四資料編號大於第三資料編號時，記憶體控制電路單元將第二區域中的第五資料編號所對應的資料識別為有效資料，其中第五資料編號大於第三資料編號。當第四資料編號小於第三資料編號時，記憶體控制電路單元將第二區域中的資料識別為無效資料。
在本發明的一實施例中，其中第一區域的實體程式化單元是由多個第一記憶胞所構成且在第一程式化模式中，構成第一區域的實體程式化單元的多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料。第二區域的實體程式化單元是由多個第二記憶胞所構成且在第二程式化模式中，構成第二區域的實體程式化單元的多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
基於上述，本發明的資料寫入方法、有效資料識別方法及記憶體儲存裝置能夠減少資料的寫入(或程式化)的時間，且能夠提升資料的寫入效率。此外，本發明的有效資料識別方法可以在記憶體儲存裝置重新上電後有效地識別可複寫式非揮發性記憶體模組中所儲存的有效資料。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，並且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於安全數位（Secure Digital, SD）介面標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合序列先進附件（Serial Advanced Technology Attachment, SATA）標準、並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路模組之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等操作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路模組的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
在本範例實施例中，錯誤檢查與校正電路512是以低密度奇偶檢查碼（low density parity code，LDPC）來實作。然而，在另一範例實施例中，錯誤檢查與校正電路512也可以BCH碼、迴旋碼（convolutional code）、渦輪碼（turbo code）、位元翻轉（bit flipping）等編碼/解碼演算法來實作。
具體來說，記憶體管理電路202會依據所接收之資料及對應的錯誤檢查與校正碼（以下亦稱為錯誤校正碼）來產生錯誤校正碼框（ECC Frame）並且將錯誤校正碼框寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406讀取資料時，錯誤檢查與校正電路512會根據錯誤校正碼框中的錯誤校正碼來驗證所讀取之資料的正確性。
以下描述記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
圖6是根據本發明範例實施例所繪示之可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組406包括記憶體子模組310、記憶體子模組320、記憶體子模組330以及記憶體子模組340（以下簡稱記憶體子模組310~340）。例如，記憶體子模組310~340分別地為記憶體晶粒(die)。記憶體子模組310具有第一區塊面312（包含了實體抹除單元410(0)~410(N）與第二區塊面314（包含了實體抹除單元420(0)~420(N)），記憶體子模組320具有第一區塊面322（包含了實體抹除單元430(0)~430(N)）與第二區塊面324（包含了實體抹除單元440(0)~440(N)），記憶體子模組330具有第一區塊面332（包含了實體抹除單元450(0)~450(N）與第二區塊面334（包含了實體抹除單元460(0)~460(N)），並且記憶體子模組340具有第一區塊面342（包含了實體抹除單元470(0)~470(N)）與第二區塊面344（包含了實體抹除單元480(0)~480(N)）。
例如，記憶體子模組310~340可透過1個資料匯流排與記憶體控制電路單元404耦接。在此，記憶體控制電路單元404可以用交錯(interleave)的方式將資料透過單一資料匯流排寫入至記憶體子模組310~340。
特別是，記憶體子模組310~340可以分別包括多條字元線，而同一條字元線上的多個記憶胞會形成多個實體程式化單元。記憶體子模組310~340的每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。需注意的是，在另一範例實施例中，一個實體抹除單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。
值得一提的是，雖然本發明範例實施例是以包括4個記憶體子模組的可複寫式非揮發性記憶體模組406為例來描述，但本發明不限於此。在其他實施例中，可複寫式非揮發性記憶體模組406也可以包括更多或更少的記憶體子模組。
圖7是根據本發明一範例實施例所繪示之可複寫式非揮發性記憶體模組的具體方塊圖。
在本範例實施例中，以可複寫式非揮發性記憶體模組406包括依照一順序排列的記憶體子模組310~340為例進行說明。所述記憶體子模組310具有第一區域301及第二區域302，所述記憶體子模組320具有第一區域303及第二區域304，所述記憶體子模組330具有第一區域305及第二區域306，所述記憶體子模組340具有第一區域307及第二區域308。假設可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體模組，所述記憶體子模組310~340的第一區域中的多個記憶胞中的每一個記憶胞可儲存2個位元，而同一條字元線上的記憶胞會組成一或多個實體程式化單元，且同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。特別是，第一區域301、第一區域303、第一區域305以及第一區域307（以下簡稱第一區域301~307）的實體程式化單元是使用一第一程式化模式進行寫入，且該第一程式化模式是以一個「實體程式化單元組」為單位進行寫入。第二區域302、第二區域304、第二區域306以及第二區域308（以下簡稱第二區域302~308）的實體程式化單元是使用一第二程式化模式進行寫入，且該第二程式化模式是以一個「實體程式化單元」為單位進行寫入。
在本範例實施例中，屬於同一字元線的記憶胞的最低有效位元(Least Significant Bit，LSB)會構成下實體程式化單元，且屬於同一字元線的記憶胞的最高有效位元(Most Significant Bit，MSB)會構成上實體程式化單元，且同一字元線的下實體程式化單元以及上實體程式化單元會構成一個實體程式化單元組。例如，記憶體子模組310中一字元線上的記憶胞所構成的下實體程式化單元及上實體程式化單元可以構成一個實體程式化單元組3011。記憶體子模組310的另一字元線上的記憶胞所構成的下實體程式化單元及上實體程式化單元可以構成一個實體程式化單元組3012。記憶體子模組310的另一字元線上的記憶胞所構成的下實體程式化單元及上實體程式化單元可以構成一個實體程式化單元組3013。其中，所述實體程式化單元組3011~3013屬於記憶體子模組310的第一區域301。
此外，記憶體子模組310的第二區域302可以包括實體程式化單元3021以及實體程式化單元3022。實體程式化單元3021以及實體程式化單元3022可以使用第二程式化模式進行寫入，且該第二程式化模式是以一個「實體程式化單元」為單位進行寫入。例如，在記憶體子模組310的第二區域302中，構成實體程式化單元3021~3022的多個記憶胞中僅使用最低有效位元(Least Significant Bit，LSB)來儲存資料。也就是說，若是以MLC NAND型快閃記憶體模組來模擬SLC NAND型快閃記憶體模組時，MLC NAND型快閃記憶體模組只有「下實體程式化單元」能夠用以寫入(或儲存)資料。在此，為了方便於說明，圖7中記憶體子模組310的第二區域302僅繪示兩個實體程式化單元3021~3022。
類似於上述記憶體子模組310，記憶體子模組320可以包括實體程式化單元組3031~3033。其中，所述實體程式化單元組3031~3033屬於記憶體子模組320的第一區域303。此外，記憶體子模組320的第二區域304可以包括實體程式化單元3041~3042。
類似於上述記憶體子模組310，記憶體子模組330可以包括實體程式化單元組3051~3053。其中，所述實體程式化單元組3051~3053屬於記憶體子模組330的第一區域305。此外，記憶體子模組330的第二區域306可以包括實體程式化單元3061~3062。
類似於上述記憶體子模組310，記憶體子模組340可以包括實體程式化單元組3071~3073。其中，所述實體程式化單元組3071~3073屬於記憶體子模組340的第一區域307。此外，記憶體子模組340的第二區域308可以包括實體程式化單元3081~3082。
需說明的是，在此假設記憶體控制電路單元404從主機系統11接收一寫入指令以及對應該寫入指令的一筆資料(亦稱為，第一資料)，當記憶體控制電路單元404要將此第一資料寫入至可複寫式非揮發性記憶體模組406時，記憶體控制電路單元404會先將該第一資料依照「實體程式化單元組」的大小分為多個子資料(亦稱為，第一子資料)，並依序地將此些符合「實體程式化單元組」的大小的第一子資料以交錯(interleave)的方式寫入至記憶體子模組310~340中的第一區域301~307。此外，若在第一資料中所述第一子資料以外有不符合「實體程式化單元組」的大小的剩餘子資料，則此剩餘子資料會被寫入記憶體子模組310~340的其中一個的第二區域302~308中。
詳細來說，假設記憶體控制電路單元404可以將第一資料分割為子資料DATA1~DATA15，並且記憶體控制電路單元404可以對此些子資料進行編號並將此些編號記錄於可複寫式非揮發性記憶體模組406的一系統區(未繪示)中。記憶體控制電路單元404可以發送指令序列給可複寫式非揮發性記憶體模組406以使得可複寫式非揮發性記憶體模組406的控制電路使用第一程式化模式分別將子資料DATA1~DATA2寫入至記憶體子模組310的實體程式化單元組3011的下實體程式化單元以及上實體程式化單元中。接著，記憶體控制電路單元404可以發送指令序列給可複寫式非揮發性記憶體模組406以使得可複寫式非揮發性記憶體模組406的控制電路使用第一程式化模式分別將子資料DATA3~DATA4寫入至記憶體子模組320的實體程式化單元組3031的下實體程式化單元以及上實體程式化單元中。
之後，DATA5~DATA14的寫入方式如同DATA1~DATA4的寫入方式分別寫入至記憶體子模組310~340的實體程式化單元組3051、3071、3012及3032的下實體程式化單元以及上實體程式化單元中，在此就不再贅述。
圖8是根據本發明一範例實施例所繪示之以時間角度描述寫入子資料至記憶體子模組的示意圖。特別是，圖8的範例實施例是以時間的角度來描述圖7中子資料的寫入。
請同時參照圖7與圖8，當可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD1時，可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD1寫入子資料DATA1~DATA2至記憶體子模組310。在寫入子資料DATA1~DATA2至記憶體子模組310的同時，可複寫式非揮發性記憶體模組406還可以接收記憶體控制電路單元404發送的另一指令序列CMD2。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD2寫入子資料DATA3~DATA4至記憶體子模組320。也就是說，在寫入子資料DATA1~DATA2至記憶體子模組310的期間，可複寫式非揮發性記憶體模組406的控制電路可以平行地(或同時地)寫入子資料DATA3~DATA4至記憶體子模組320。
同樣地，在寫入子資料DATA3~DATA4至記憶體子模組320期間，可複寫式非揮發性記憶體模組406還可以接收記憶體控制電路單元404的另一指令序列CMD3。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD3將子資料DATA5~DATA6寫入至記憶體子模組330。而在寫入子資料DATA5~DATA6至記憶體子模組330期間，可複寫式非揮發性記憶體模組406還可以接收記憶體控制電路單元404的另一指令序列CMD4。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD4將子資料DATA7~DATA8寫入至記憶體子模組340。
特別是，在寫入子資料DATA7~DATA8至記憶體子模組340期間，由於對應於子資料DATA1~DATA2的寫入操作已完成，故此時記憶體子模組310已處於閒置狀態。因此，可複寫式非揮發性記憶體模組406可以接收記憶體控制電路單元404的另一指令序列CMD5。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD5將子資料DATA9~DATA10寫入至記憶體子模組310。類似地，在寫入子資料DATA9~DATA10至記憶體子模組310的期間，由於對應於子資料DATA3~DATA4的寫入操作已完成，故此時記憶體子模組320已處於閒置狀態。可複寫式非揮發性記憶體模組406可以接收記憶體控制電路單元404的另一指令序列CMD6以將子資料DATA11~DATA12寫入至記憶體子模組320。類似地，在寫入子資料DATA11~DATA12至記憶體子模組320期間，由於對應於子資料DATA5~DATA6的寫入操作已完成，故此時記憶體子模組330已處於閒置狀態。可複寫式非揮發性記憶體模組406可以接收記憶體控制電路單元404的另一指令序列CMD7以將子資料DATA13~DATA14寫入至記憶體子模組330。
須注意的是，「子資料DATA1~DATA2」、「子資料DATA3~DATA4」、「子資料DATA5~DATA6」、「子資料DATA7~DATA8」、「子資料DATA9~DATA10」、「子資料DATA11~DATA12」以及「子資料DATA13~DATA14」可以分別被稱為「第一子資料」，而每一個第一子資料的大小是相同於一預設大小(即，一個實體程式化單元組的大小)。
特別是，請再次參照圖7，在可複寫式非揮發性記憶體模組406的控制電路在使用第一程式化模式分別將子資料DATA13~DATA14寫入至記憶體子模組330的實體程式化單元組3052的下實體程式化單元以及上實體程式化單元的過程中，記憶體控制電路單元404還會發送指令序列給可複寫式非揮發性記憶體模組406以使得可複寫式非揮發性記憶體模組406的控制電路使用一第二程式化模式將所述第一資料中所述第一子資料以外的剩餘子資料DATA15寫入記憶體子模組340的第二區域308的實體程式化單元3081。在此需注意的是，用於寫入所述剩餘子資料DATA15的記憶體子模組340(亦稱為，第二記憶體子模組)是不同於最後一個用以寫入所述第一子資料(即，子資料DATA13~14)的記憶體子模組330(亦稱為，第三記憶體子模組)。特別是，在本範例實施例中，上述第二記憶體子模組是位在第三記憶體子模組的下一個記憶體子模組。然而本發明不限於此，在其他實施例中，第二記憶體子模組也可以是其他與第三記憶體子模組不同的記憶體子模組(例如，記憶體子模組310或記憶體子模組320)。
更詳細來說，請再次參照圖8。在寫入子資料DATA13~DATA14至記憶體子模組330期間，由於子資料DATA7~DATA8已被寫入完成，故記憶體子模組340是處於閒置的狀態。可複寫式非揮發性記憶體模組406可以接收記憶體控制電路單元404的另一指令序列CMD8以使用第二程式化模式將子資料DATA15寫入至位在記憶體子模組330的下一個記憶體子模組340的第二區域308。也就是說，藉由此方式，在寫入子資料DATA13~DATA14的同時可以平行地寫入子資料DATA15。
在其他範例實施例中，在可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD8之後，由於此時子資料DATA9~DATA10已被寫入完成，故記憶體子模組310也是處於閒置的狀態，若交錯寫入模式仍採用在第一區域及第二區域獨立運作的模式，則可複寫式非揮發性記憶體模組406的控制電路也可以使用第二程式化模式將子資料DATA15寫入至記憶體子模組310的第二區域302。然而此時需等待交錯寫入模式放棄寫入記憶體子模組340之後，再將子資料DATA15寫入至記憶體子模組310的第二區域302。
在其他範例實施例中，假設在可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD8之後且子資料DATA11~DATA12已被寫入完成而使得記憶體子模組320處於閒置的狀態時，可複寫式非揮發性記憶體模組406的控制電路也可以使用第二程式化模式將子資料DATA15寫入至記憶體子模組320的第二區域304。然而此時需等待交錯寫入模式放棄寫入記憶體子模組340以及310之後，再將子資料DATA15寫入至記憶體子模組320的第二區域304。
以交錯寫入模式採用在第一區域及第二區域獨立運作的上述方式在寫入子資料DATA13~DATA14至記憶體子模組330期間，若要寫入子資料DATA15至記憶體子模組310則需要空下交錯模式寫入記憶體子模組340的時間，並等待可複寫式非揮發性記憶體模組406的控制電路在交錯寫入模式下發出寫入記憶體子模組310的命令；同理，若要寫入子資料DATA15至記憶體子模組320則需要空下交錯模式寫入記憶體子模組340及310的時間，並等待可複寫式非揮發性記憶體模組406的控制電路在交錯寫入模式下發出寫入記憶體子模組320的命令。也就是說，當交錯寫入模式是第一區及第二區獨立運作的模式，則子資料DATA15無論是寫入至記憶體子模組320或310的第二區域304或306，皆無法最大程度減少程式化時間。
特別是，可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD8之後，由於此時子資料DATA13~DATA14未完全寫入記憶體子模組330，若假設需要將子資料DATA15寫入至記憶體子模組330的第二區域306，則需要等待子資料DATA13~DATA14完全寫入記憶體子模組330，並且依序等待交錯模式放棄寫入記憶體子模組340、310以及320的時間之後，才能寫入子資料DATA15至記憶體子模組330。也就是說，當可複寫式非揮發性記憶體模組406的控制電路須依序對記憶體子模組330的第一區域305以及第二區域306進行寫入時，記憶體控制電路單元404需等待可複寫式非揮發性記憶體模組406的控制電路將子資料DATA13~DATA14寫入第一區域305後才能再發送指令序列CMD8以對第二區域306進行寫入，而此方式會而造成寫入效率的降低。
值得一提的是，在本範例實施例中，記憶體子模組310的第二區域302、記憶體子模組320的第二區域304、記憶體子模組330的第二區域306及記憶體子模組340的第二區域308可視為用來暫存資料的區域。若之後記憶體控制電路單元404接收到一筆子資料DATA16(未繪示)，則記憶體控制電路單元404可以將子資料DATA15複製至記憶體子模組340的實體程式化單元組3072的下實體程式化單元，並且將子資料DATA16寫入至記憶體子模組340的實體程式化單元組3072的上實體程式化單元中。此實，儲存在第二區域308中的子資料DATA15會變為無效資料。
此外，假設在圖7的狀態下可複寫式非揮發性記憶體模組406斷電後重新上電，記憶體控制電路單元404須判斷第二區域302~308中是否有儲存有效資料。具體來說，記憶體控制電路單元404可以搜尋第一區域301~307中所儲存的資料之資料編號(在此稱為第一資料編號)以取得一最大的資料編號(在此稱為第三資料編號)。其中，此第三資料編號大於所述第一資料編號中其他的資料編號。在本範例實施例中，假設第三資料編號為子資料DATA14的資料編號。此外，記憶體控制電路單元404還須搜尋第二區域302~308中所儲存的子資料的資料編號(在此稱為第二資料編號)以取得一最大的資料編號(在此稱為第四資料編號)。其中，此第四資料編號大於第二資料編號中其他的資料編號。
當上述的第四資料編號大於上述的第三資料編號時，記憶體控制電路單元404可以將第二區域302~308中大於上述第三資料編號的資料編號(亦稱為第五資料編號)所對應的資料識別為有效資料。舉例來說，在本範例實施例中，由於第三資料編號為子資料DATA14的資料編號，而在第二區域308中存有子資料DATA15且子資料DATA15的資料編號大於子資料DATA14的資料編號，故記憶體控制電路單元404可以將第二區域308中大於子資料DATA14的資料編號的子資料(即，子資料DATA15)識別為有效資料。
然而，當上述從第二區域302~308中所取得的第四資料編號小於從第一區域301~307中取得的第三資料編號時，記憶體控制電路單元404會將第二區域302、第二區域304、第二區域306及第二區域308中所儲存的資料識別為無效資料。
藉由上述方式，當可複寫式非揮發性記憶體模組406在對記憶體子模組330程式化的同時，記憶體控制電路單元404可以發送指令序列以將剩餘子資料寫入不同於用於寫入第一子資料的最後一個記憶體子模組(例如，記憶體子模組330)的記憶體子模組(例如，記憶體子模組340)。換句話說就是將第二區域的交錯寫入模式與第一區域的交錯寫入模式相關聯而非分別獨立運作，因此當可複寫式非揮發性記憶體模組406根據指令序列在寫入子資料DATA13、DATA14至記憶體子模組330時，記憶體控制電路單元404可以再發送指令序列以控制可複寫式非揮發性記憶體模組406將剩餘子資料DATA15同時程式化至屬於不同記憶體子模組的實體程式化單元中，較佳為在交錯寫入模式下剛被寫完的記憶體子模組的下一個記憶體子模組，在本實施例為記憶體子模組340。基於此方式，不僅能夠減少程式化時間，還可以提升資料的寫入效率。
圖9是根據本發明另一範例實施例所繪示之可複寫式非揮發性記憶體模組的具體方塊圖。
在本範例實施例中，以可複寫式非揮發性記憶體模組406包括依照一順序排列的記憶體子模組310~340為例進行說明。記憶體子模組310具有第一區域301及第二區域302，記憶體子模組320具有第一區域303及第二區域304，記憶體子模組330具有第一區域305及第二區域306，記憶體子模組340具有第一區域307及第二區域308。假設可複寫式非揮發性記憶體模組406為TLC NAND型快閃記憶體模組，記憶體子模組310~340的第一區域中的多個記憶胞中的每一個記憶胞可儲存3個位元，而同一條字元線上的記憶胞會組成一或多個實體程式化單元，且同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元、中實體程式化單元與上實體程式化單元。特別是，第一區域301~307的實體程式化單元是使用第一程式化模式進行寫入，且該第一程式化模式是以一個「實體程式化單元組」為單位進行寫入。第二區域302~308的實體程式化單元是使用第二程式化模式進行寫入，且該第二程式化模式是以一個「實體程式化單元」為單位進行寫入。
在本範例實施例中，屬於同一字元線的記憶胞的最低有效位元(Least Significant Bit，LSB)會構成下實體程式化單元，屬於同一字元線的記憶胞的中間有效位元(Center Significant Bit，CSB)會構成中實體程式化單元，且屬於同一字元線的記憶胞的最高有效位元(Most Significant Bit，MSB)會構成上實體程式化單元，且同一字元線的下實體程式化單元、中實體程式化單元以及上實體程式化單元會構成一個實體程式化單元組。例如，記憶體子模組310中一字元線上的記憶胞所構成的下實體程式化單元、中實體程式化單元及上實體程式化單元可以構成一個實體程式化單元組3011。記憶體子模組310的另一字元線上的記憶胞所構成的下實體程式化單元、中實體程式化單元及上實體程式化單元可以構成一個實體程式化單元組3012。記憶體子模組310的另一字元線上的記憶胞所構成的下實體程式化單元、中實體程式化單元及上實體程式化單元可以構成一個實體程式化單元組3013。其中，實體程式化單元組3011~3013屬於記憶體子模組310的第一區域301。
此外，記憶體子模組310的第二區域302可以包括實體程式化單元3021~3022。實體程式化單元3021~3022可以使用第二程式化模式進行寫入，且該第二程式化模式是以一個「實體程式化單元」為單位進行寫入。例如，在記憶體子模組310的第二區域302中，構成實體程式化單元3021~3022的多個記憶胞中僅使用最低有效位元(Least Significant Bit，LSB)來儲存資料。也就是說，若是以TLC NAND型快閃記憶體模組來模擬SLC NAND型快閃記憶體模組時，TLC NAND型快閃記憶體模組只有「下實體程式化單元」能夠用以寫入(或儲存)資料。在此，為了方便於說明，圖8中記憶體子模組310的第二區域302僅繪示兩個實體程式化單元3021~3022。
類似於上述記憶體子模組310，記憶體子模組320可以包括實體程式化單元組3031~3033。其中，實體程式化單元組3031~3033屬於記憶體子模組320的第一區域303。此外，記憶體子模組320的第二區域304可以包括實體程式化單元3041~3042。
類似於上述記憶體子模組310，記憶體子模組330可以包括實體程式化單元組3051~3053。其中，實體程式化單元組3051~3053屬於記憶體子模組330的第一區域305。此外，記憶體子模組330的第二區域306可以包括實體程式化單元3061~3062。
類似於上述記憶體子模組310，記憶體子模組340可以包括實體程式化單元組3071~3073。其中，實體程式化單元組3071~3073屬於記憶體子模組340的第一區域307。此外，記憶體子模組340的第二區域308可以包括實體程式化單元3081~3082。
需說明的是，在此假設記憶體控制電路單元404從主機系統11接收一寫入指令以及對應該寫入指令的一筆資料(亦稱為，第一資料)，當記憶體控制電路單元404要將此第一資料寫入至可複寫式非揮發性記憶體模組406時，記憶體控制電路單元404會先將該第一資料依照「實體程式化單元組」的大小分為多個子資料(亦稱為，第一子資料)，並依序地將此些符合「實體程式化單元組」的大小的第一子資料以交錯(interleave)的方式寫入至記憶體子模組310~340中的第一區域。此外，若在第一資料中第一子資料以外有不符合「實體程式化單元組」的大小的剩餘子資料，則此剩於子資料會被寫入記憶體子模組310~340的其中一個的第二區域中。
詳細來說，假設記憶體控制電路單元404可以將第一資料分割為子資料DATA1~DATA17，並且記憶體控制電路單元404可以對此些子資料進行編號並將此些編號記錄於可複寫式非揮發性記憶體模組406的一系統區(未繪示)中。記憶體控制電路單元404可以發送指令序列給可複寫式非揮發性記憶體模組406以使得可複寫式非揮發性記憶體模組406的控制電路使用第一程式化模式分別將子資料DATA1~DATA3寫入至記憶體子模組310的實體程式化單元組3011的下實體程式化單元、中實體程式化單元以及上實體程式化單元中。記憶體控制電路單元404可以發送指令序列給可複寫式非揮發性記憶體模組406以使得可複寫式非揮發性記憶體模組406的控制電路使用第一程式化模式分別將子資料DATA4~DATA6寫入至記憶體子模組320的實體程式化單元組3031的下實體程式化單元、中實體程式化單元以及上實體程式化單元中。
DATA7~DATA15的寫入方式如同前述的DATA1~DATA6，於此不再贅述。
圖10是根據本發明另一範例實施例所繪示之以時間角度描述寫入子資料至記憶體子模組的示意圖。特別是，圖10的範例實施例是以時間的角度來描述圖9中子資料的寫入。
請同時參照圖9與圖10，當可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD1時，可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD1寫入子資料DATA1~DATA3至記憶體子模組310。而在將子資料DATA1~DATA3寫入至記憶體子模組310的同時，可複寫式非揮發性記憶體模組406還可以接收記憶體控制電路單元404發送的另一指令序列CMD2。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD2寫入子資料DATA4~DATA6至記憶體子模組320。也就是說，在寫入子資料DATA1~DATA3至記憶體子模組310期間，可複寫式非揮發性記憶體模組406的控制電路可以平行地(或同時地)寫入子資料DATA4~DATA6至記憶體子模組320。
同樣地，在寫入子資料DATA4~DATA6至記憶體子模組320期間，可複寫式非揮發性記憶體模組406還可以接收記憶體控制電路單元404的另一指令序列CMD3。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD3將子資料DATA7~DATA9寫入至記憶體子模組330。而在寫入子資料DATA7~DATA9至記憶體子模組330期間，可複寫式非揮發性記憶體模組406還可以接收記憶體控制電路單元404的另一指令序列CMD4。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD4將子資料DATA10~DATA12寫入至記憶體子模組340。
特別是，在寫入子資料DATA10~DATA12至記憶體子模組340期間，由於對應於子資料DATA1~DATA3的寫入操作已完成，故此時記憶體子模組310已處於閒置狀態。因此，可複寫式非揮發性記憶體模組406可以接收記憶體控制電路單元404的另一指令序列CMD5。可複寫式非揮發性記憶體模組406的控制電路會根據指令序列CMD5將子資料DATA13~DATA15寫入至記憶體子模組310。
須注意的是，在圖9的範例實施例中，「子資料DATA1~DATA3」、「子資料DATA4~DATA6」、「子資料DATA7~DATA9」、「子資料DATA10~DATA12」、「子資料DATA13~DATA15」可以分別被稱為「第一子資料」，而每一個第一子資料的大小是相同於預設大小(即，一個實體程式化單元組的大小)。
特別是，請再次參照圖9，在可複寫式非揮發性記憶體模組406的控制電路在使用第一程式化模式分別將子資料DATA13~DATA15寫入至記憶體子模組310的實體程式化單元組3012的下實體程式化單元、中實體程式化單元以及上實體程式化單元的過程中，記憶體控制電路單元404還可以發送指令序列給可複寫式非揮發性記憶體模組406以使得可複寫式非揮發性記憶體模組406的控制電路使用第二程式化模式將第一資料中第一子資料以外的剩餘子資料DATA16~DATA17分別寫入記憶體子模組320的第二區域304的實體程式化單元3041~3042中。在此需注意的是，用於寫入剩餘子資料DATA16~DATA17的記憶體子模組320(亦稱為，第二記憶體子模組)是不同於最後一個用以寫入第一子資料(即，子資料DATA13~15)的記憶體子模組310(亦稱為，第三記憶體子模組)。特別是，在本範例實施例中，上述第二記憶體子模組是位在第三記憶體子模組的下一個記憶體子模組。然而本發明不限於此，在其他實施例中，第二記憶體子模組也可以是其他與第三記憶體子模組不同的記憶體子模組(例如，記憶體子模組330或記憶體子模組340)。
更詳細來說，請再次參照圖10。在寫入子資料DATA13~DATA15至記憶體子模組310期間，由於子資料DATA4~DATA6已被寫入完成，故記憶體子模組320是處於閒置的狀態。可複寫式非揮發性記憶體模組406可以接收記憶體控制電路單元404的另一指令序列CMD6以使用第二程式化模式將子資料DATA16~DATA17寫入至位在記憶體子模組310的下一個記憶體子模組320的第二區域304。也就是說，藉由此方式，在寫入子資料DATA13~DATA15的同時可以平行地寫入子資料DATA16~DATA17。
在其他範例實施例中，在可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD6之後，由於此時子資料DATA7~DATA9已被寫入完成，故記憶體子模組330也是處於閒置的狀態，若交錯寫入模式仍採用在第一區域及第二區域獨立運作的模式，則可複寫式非揮發性記憶體模組406的控制電路也可以使用第二程式化模式將子資料DATA16~DATA17寫入至記憶體子模組330的第二區域306。然而此時需等待交錯寫入模式放棄寫入記憶體子模組320之後，再將子資料DATA16~17寫入至記憶體子模組330的第二區域306。
在其他範例實施例中，在可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD6之後，由於此時子資料DATA10~DATA12已被寫入完成，故記憶體子模組340也是處於閒置的狀態，可複寫式非揮發性記憶體模組406的控制電路也可以使用第二程式化模式將子資料DATA16~DATA17寫入至記憶體子模組340的第二區域308。然而此時需等待交錯寫入模式放棄寫入記憶體子模組320以及330之後，再將子資料DATA16~DATA17寫入至記憶體子模組340的第二區域308。
以交錯寫入模式採用在第一區域及第二區域獨立運作的上述方式在寫入子資料DATA13~DATA15至記憶體子模組310期間，若要寫入子資料DATA16~DATA17至記憶體子模組330則需要空下交錯模式寫入記憶體子模組320的時間，並等待可複寫式非揮發性記憶體模組406的控制電路在交錯寫入模式下發出寫入記憶體子模組330的命令；同理，若要寫入子資料DATA16~DATA17至記憶體子模組340則需要空下交錯模式寫入記憶體子模組320及330的時間，並等待可複寫式非揮發性記憶體模組406的控制電路在交錯寫入模式下發出寫入記憶體子模組340的命令。也就是說，當交錯寫入模式是第一區及第二區獨立運作的模式，則子資料DATA16~DATA17無論是寫入至記憶體子模組330或340的第二區域306或308，皆無法最大程度減少程式化時間。
特別是，可複寫式非揮發性記憶體模組406接收記憶體控制電路單元404發送的指令序列CMD6之後，由於此時子資料DATA13~DATA15未完全寫入記憶體子模組310，若假設需要將子資料DATA16~DATA17寫入至記憶體子模組310的第二區域302，則需要等待子資料DATA13~DATA15完全寫入記憶體子模組310，並且依序等待交錯模式放棄寫入記憶體子模組320、330以及340的時間之後，才能寫入子資料DATA16~DATA17至記憶體子模組310的第二區域302。也就是說，當可複寫式非揮發性記憶體模組406的控制電路需依序對記憶體子模組310的第一區域301以及第二區域302進行寫入時，記憶體控制電路單元404需等待可複寫式非揮發性記憶體模組406的控制電路將子資料DATA13~DATA15寫入第一區域301後才能再發送指令序列CMD6以對第二區域302進行寫入，而此方式會造成寫入效率的降低。
值得一提的是，在本範例實施例中，第二區域302~308可視為用來暫存資料的區域。若之後記憶體控制電路單元404接收到一筆子資料DATA18(未繪示)，則記憶體控制電路單元404可以將子資料DATA16~DATA17分別複製至記憶體子模組320的實體程式化單元組3032的下實體程式化單元以及中實體程式化單元，並且將子資料DATA18寫入至記憶體子模組320的實體程式化單元組3032的上實體程式化單元中。此時，儲存在第二區域304中的子資料DATA16~DATA17會變為無效資料。
此外，假設在圖9的狀態下可複寫式非揮發性記憶體模組406斷電後重新上電，記憶體控制電路單元404須判斷第二區域302~308中是否有儲存有效資料。具體來說，記憶體控制電路單元404可以搜尋第一區域301~307中所儲存的資料之資料編號(在此稱為第一資料編號)以取得一最大的資料編號(在此稱為第三資料編號)。其中，此第三資料編號大於第一資料編號中其他的資料編號。在本範例實施例中，假設第三資料編號為子資料DATA15的資料編號。此外，記憶體控制電路單元404還須搜尋第二區域302~308中所儲存的子資料的資料編號(在此稱為第二資料編號)以取得一最大的資料編號(在此稱為第四資料編號)。其中，此第四資料編號大於第二資料編號中其他的資料編號。
當上述的第四資料編號大於上述的第三資料編號時，記憶體控制電路單元404可以將第二區域302~308中大於上述第三資料編號的資料編號(亦稱為第五資料編號)所對應的資料識別為有效資料。舉例來說，在本範例實施例中，由於第三資料編號為子資料DATA15的資料編號，而在第二區域308中存有子資料DATA17且子資料DATA17的資料編號大於子資料DATA15的資料編號，故記憶體控制電路單元404可以將第二區域308中資料編號大於子資料DATA15的資料編號的子資料(即，子資料DATA16~17)識別為有效資料。
然而，當上述從第二區域302~308中所取得的第四資料編號小於從第一區域301~307中取得的第三資料編號時，記憶體控制電路單元404會將第二區域302~308中所儲存的資料識別為無效資料。
藉由上述方式，當可複寫式非揮發性記憶體模組406在對記憶體子模組330程式化的同時，記憶體控制電路單元404可以發送指令序列以將剩餘子資料寫入不同於用於寫入第一子資料的最後一個記憶體子模組(例如，記憶體子模組310)的記憶體子模組(例如，記憶體子模組320)。換句話說就是將第二區域的交錯寫入模式與第一區域的交錯寫入模式相關聯而非分別獨立運作，因此當可複寫式非揮發性記憶體模組406在寫入子資料DATA13~15時，記憶體控制電路單元404可以再發送指令序列以控制可複寫式非揮發性記憶體模組406將剩餘子資料DATA16~17同時程式化至屬於不同記憶體子模組的實體程式化單元中，較佳為在交錯寫入模式下剛被寫完的記憶體子模組的下一個記憶體子模組，在本實施例為記憶體子模組320。基於此方式，不僅能夠減少程式化時間，還可以提升資料的寫入效率。
圖11是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖11，在步驟S1101中，記憶體控制電路單元404從主機系統11接收欲儲存在可複寫式非揮發性記憶體模組406的第一資料。在步驟S1103中，記憶體控制電路單元404使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的至少一第一記憶體子模組的第一實體程式化單元。其中，第一子資料中的每一個第一子資料的大小相同於預設大小。在步驟S1105中，記憶體控制電路單元404使用第二程式化模式將第一資料中第一子資料以外的剩餘子資料寫入至多個記憶體子模組中的第二記憶體子模組的第二實體程式化單元。其中，剩餘子資料的大小小於預設大小。特別是，第二記憶體子模組不同於第一記憶體子模組中最後一個用以寫入第一子資料的第三記憶體子模組。而在一實施例中，多個記憶體子模組依照一順序排列，且在此順序中第二記憶體子模組是位在第三記憶體子模組的下一個記憶體子模組。
此外，此資料寫入方法還可以包括以下步驟：在步驟S1107中，記憶體控制電路單元404依序對第一子資料以及剩餘子資料進行編號以使得第一子資料具有至少一第一資料編號且剩餘子資料具有至少一第二資料編號。
圖12是根據本發明的一範例實施例所繪示的有效資料識別方法的資料編號示意圖。
請參照圖12，具體說明有效資料識別方法的步驟。在本範例實施例中，以可複寫式非揮發性記憶體模組406包括依照一順序排列的記憶體子模組310~340為例進行說明。記憶體子模組310具有第一區域301及第二區域302，記憶體子模組320具有第一區域303及第二區域304，記憶體子模組330具有第一區域305及第二區域306，記憶體子模組340具有第一區域307及第二區域308。其中，第一區域301~307是使用第一程式化模式進行寫入，而第二區域302~308是使用第二程式化模式進行寫入。由於第一程式化模式以及第二程式化模式已詳述如前，故在此不再贅述。
此外，假設記憶體子模組310的第一區域301中儲存有子資料DATA0~5以及子資料DATA24~DATA29。其中，子資料DATA0~5的資料編號分別為No.0~No.5且子資料DATA24~29的資料編號分別為No.24~No.29。假設記憶體子模組320的第一區域303中儲存有子資料DATA6~11以及子資料DATA30~DATA35。其中，子資料DATA6~11的資料編號分別為No.6~No.11且子資料DATA30~35的資料編號分別為No.30~No.35。假設記憶體子模組330的第一區域305中儲存有子資料DATA12~17以及子資料DATA36~DATA41。其中，子資料DATA12~17的資料編號分別為No.12~No.17且子資料DATA36~41的資料編號分別為No.36~No.41。假設記憶體子模組340的第一區域307中儲存有子資料DATA18~23。其中，子資料DATA18~23的資料編號分別為No.18~No.23。
此外，假設記憶體子模組310的第二區域302中儲存有子資料DATA0~2。其中，子資料DATA0~2的資料編號分別為No.0~No.2。假設記憶體子模組320的第二區域304中儲存有子資料DATA12~13。其中，子資料DATA12~13的資料編號分別為No.12~No.13。假設記憶體子模組330的第二區域306中儲存有子資料DATA42~43。其中，子資料DATA42~43的資料編號分別為No.42~No.43。假設記憶體子模組340的第二區域308中儲存有子資料DATA6~8。其中，子資料DATA6~8的資料編號分別為No.6~No.8。
當可複寫式非揮發性記憶體模組406上電時，記憶體控制電路單元404會搜尋第一區域301~307以取得一最大的資料編號(在此稱為第三資料編號)。其中，此第三資料編號是大於第一區域301~307中其他的子資料的資料編號。在圖12的範例實施例中，第三資料編號為子資料DATA41所對應的資料編號No. 41。
此外，記憶體控制電路單元404還會搜尋第二區域302~308以取得一最大的資料編號(在此稱為第四資料編號)。其中，此第四資料編號是大於第二區域302~308中其他的子資料的資料編號。在圖12的範例實施例中，第四資料編號為子資料DATA43所對應的資料編號No. 43。
之後，記憶體控制電路單元404會根據所找出的第三資料編號以及所找出的第四資料編號判斷第二區域302~ 308中是否有儲存有效資料。
具體來說，當第四資料編號大於第三資料編號時，記憶體控制電路單元404會將第二區域302~308中大於第三資料編號的資料編號(亦稱為第五資料編號) 所對應的資料識別為有效資料。舉例來說，在本範例實施例中，由於第三資料編號為子資料DATA41的資料編號No.41，而在第二區域306中存有子資料DATA43且子資料DATA43的資料編號No.43大於子資料DATA41的資料編號No.41，故記憶體控制電路單元404可以將第二區域302~308中對應於資料編號No.42~No.43的子資料DATA42~43識別為有效資料。
然而，當從第二區域302~308中所取得的第四資料編號小於從第一區域301~307中取得的第三資料編號時，記憶體控制電路單元404會將第二區域302~308中所儲存的資料識別為無效資料。
圖13是根據本發明的一範例實施例所繪示的有效資料識別方法的流程圖。
請參照圖13，在步驟S1301中，當可複寫式非揮發性記憶體模組406上電時，記憶體控制電路單元404搜尋多個記憶體子模組中的第一區域中的至少一第一資料編號以取得第三資料編號，其中第三資料編號大於第一資料編號中其他的資料編號。在步驟S1303中，記憶體控制電路單元404搜尋多個記憶體子模組中的第二區域中的至少一第二資料編號以取得第四資料編號，其中第四資料編號大於第二資料編號中其他的資料編號。在步驟S1305中，記憶體控制電路單元404根據第三資料編號以及第四資料編號判斷第二區域中是否有儲存有效資料。當第四資料編號大於第三資料編號時，在步驟S1307中，記憶體控制電路單元404將第二區域中的第五資料編號所對應的資料識別為有效資料，其中第五資料編號大於第三資料編號。當第四資料編號小於第三資料編號時，在步驟S1309中，記憶體控制電路單元404將第二區域中的資料識別為無效資料。
綜上所述，本發明的資料寫入方法、有效資料識別方法及記憶體儲存裝置能夠減少資料的寫入(或程式化)的時間，且能夠提升資料的寫入效率。此外，本發明的有效資料識別方法可以在記憶體儲存裝置重新上電後有效地識別可複寫式非揮發性記憶體模組中所儲存的有效資料。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
310、320、330、340‧‧‧記憶體子模組
312、322、332、342‧‧‧第一區塊面
314、324、334、344‧‧‧第二區塊面
410(0)~410(N)、420(0)~420(N)、430(0)~430(N)、440(0)~440(N)、450(0)~450(N)、460(0)~460(N)、470(0)~470(N)、480(0)~480(N)‧‧‧實體抹除單元
301、303、305、307‧‧‧第一區域
302、304、306、308‧‧‧第二區域
3011、3012、3013、3031、3032、3033、3051、3052、3053、3071、3072、3073‧‧‧實體程式化單元組
3021、3022、3041、3042、3061、3062、3081、3082‧‧‧實體程式化單元
DATA1~DATA17‧‧‧子資料
S1101‧‧‧接收第一資料的步驟
S1103‧‧‧使用第一程式化模式將第一資料中的第一子資料寫入至多個記憶體子模組中的至少一第一記憶體子模組的第一實體程式化單元，其中第一子資料中的每一個第一子資料的大小相同於預設大小的步驟
S1105‧‧‧使用第二程式化模式將第一資料中第一子資料以外的剩餘子資料寫入至多個記憶體子模組中的第二記憶體子模組的第二實體程式化單元，其中剩餘子資料的大小小於預設大小且第二記憶體子模組不同於第一記憶體子模組中最後一個用以寫入第一子資料的第三記憶體子模組的步驟
S1107‧‧‧依序對第一子資料以及剩餘子資料進行編號以使得第一子資料具有至少一第一資料編號且剩餘子資料具有至少一第二資料編號的步驟
S1301‧‧‧當可複寫式非揮發性記憶體模組上電時，搜尋多個記憶體子模組中的第一區域中的至少一第一資料編號以取得第三資料編號，其中第三資料編號大於第一資料編號中其他的資料編號的步驟
S1303‧‧‧搜尋多個記憶體子模組中的第二區域中的至少一第二資料編號以取得第四資料編號，其中第四資料編號大於第二資料編號中其他的資料編號的步驟
S1305‧‧‧根據第三資料編號以及第四資料編號判斷第二區域中是否有儲存有效資料的步驟
S1307‧‧‧將第二區域中的第五資料編號所對應的資料識別為有效資料，其中第五資料編號大於第三資料編號的步驟
S1309‧‧‧將第二區域中的資料識別為無效資料的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路模組的概要方塊圖。 圖6是根據本發明一範例實施例所繪示之可複寫式非揮發性記憶體模組的概要方塊圖。 圖7是根據本發明一範例實施例所繪示之可複寫式非揮發性記憶體模組的具體方塊圖。 圖8是根據本發明一範例實施例所繪示之以時間角度描述寫入子資料至記憶體子模組的示意圖。 圖9是根據本發明另一範例實施例所繪示之可複寫式非揮發性記憶體模組的具體方塊圖。 圖10是根據本發明另一範例實施例所繪示之以時間角度描述寫入子資料至記憶體子模組的示意圖。 圖11是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。 圖12是根據本發明的另一範例實施例所繪示的有效資料識別方法的資料編號示意圖。 圖13是根據本發明的另一範例實施例所繪示的有效資料識別方法的流程圖。

Claims (20)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括耦接至一記憶體控制電路單元的多個記憶體子模組，所述多個記憶體子模組分別包括多個實體程式化單元，所述資料寫入方法包括： 接收一第一資料； 使用一第一程式化模式將所述第一資料中的一第一子資料寫入至所述多個記憶體子模組中的至少一第一記憶體子模組的一第一實體程式化單元，其中所述第一子資料中的每一個第一子資料的大小相同於一預設大小；以及 使用一第二程式化模式將所述第一資料中所述第一子資料以外的一剩餘子資料寫入至所述多個記憶體子模組中的一第二記憶體子模組的一第二實體程式化單元，其中所述剩餘子資料的大小小於所述預設大小， 其中以所述第一程式化模式所程式化之實體程式化單元的儲存位元數大於以所述第二程式化模式所程式化之實體程式化單元的儲存的位元數； 其中所述第二記憶體子模組不同於所述第一記憶體子模組中最後一個用以寫入所述第一子資料的一第三記憶體子模組。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中所述多個記憶體子模組的寫入順序依照一順序排列，且在所述順序中所述第二記憶體子模組是位在所述第三記憶體子模組的下一個記憶體子模組。
  3. 如申請專利範圍第2項所述的資料寫入方法，其中使用所述第一程式化模式將所述第一資料中的所述第一子資料寫入至所述多個記憶體子模組中的所述第一記憶體子模組的所述第一實體程式化單元的步驟包括： 分別將所述第一子資料中的每一個第一子資料依照所述順序寫入至所述多個記憶體子模組中的所述第一記憶體子模組。
  4. 如申請專利範圍第1項所述的資料寫入方法，其中 所述第一實體程式化單元是由多個第一記憶胞所構成且在所述第一程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料， 所述第二實體程式化單元是由多個第二記憶胞所構成且在所述第二程式化模式中，構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
  5. 如申請專利範圍第1項所述的資料寫入方法，更包括： 依序對所述第一子資料以及所述剩餘子資料進行編號以使得所述第一子資料具有至少一第一資料編號且所述剩餘子資料具有至少一第二資料編號。
  6. 如申請專利範圍第5項所述的資料寫入方法，更包括： 搜尋所述第一資料編號中的一第三資料編號，其中所述第三資料編號大於所述第一資料編號中其他的資料編號； 搜尋所述第二資料編號中的一第四資料編號，其中所述第四資料編號大於所述第二資料編號中其他的資料編號； 當所述第四資料編號大於所述第三資料編號時，將所述第二資料編號中一第五資料編號所對應的資料識別為有效資料，其中所述第五資料編號大於所述第三資料編號；以及 當所述第四資料編號小於所述第三資料編號時，將所述第二資料編號所對應的資料識別為無效資料。
  7. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別包括多個實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組的所述多個記憶體子模組， 所述記憶體控制電路單元用以接收一第一資料， 所述記憶體控制電路單元更用以使用一第一程式化模式將所述第一資料中的一第一子資料寫入至所述多個記憶體子模組中的至少一第一記憶體子模組的一第一實體程式化單元，其中所述第一子資料中的每一個第一子資料的大小相同於一預設大小， 所述記憶體控制電路單元更用以使用一第二程式化模式將所述第一資料中所述第一子資料以外的一剩餘子資料寫入至所述多個記憶體子模組中的一第二記憶體子模組的一第二實體程式化單元，其中所述剩餘子資料的大小小於所述預設大小， 其中以所述第一程式化模式所程式化之實體程式化單元的儲存位元數大於以所述第二程式化模式所程式化之實體程式化單元的儲存的位元數， 其中所述第二記憶體子模組不同於所述第一記憶體子模組中最後一個用以寫入所述第一子資料的一第三記憶體子模組。
  8. 如申請專利範圍第7項所述的記憶體儲存裝置，其中所述多個記憶體子模組的寫入順序依照一順序排列，且在所述順序中所述第二記憶體子模組是位在所述第三記憶體子模組的下一個記憶體子模組。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中在使用所述第一程式化模式將所述第一資料中的所述第一子資料寫入至所述多個記憶體子模組中的所述第一記憶體子模組的所述第一實體程式化單元的運作中， 所述記憶體控制電路單元分別將所述第一子資料中的每一個第一子資料依照所述順序寫入至所述多個記憶體子模組中的所述第一記憶體子模組。
  10. 如申請專利範圍第7項所述的記憶體儲存裝置，其中 所述第一實體程式化單元是由多個第一記憶胞所構成且在所述第一程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料， 所述第二實體程式化單元是由多個第二記憶胞所構成且在所述第二程式化模式中，構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
  11. 如申請專利範圍第7項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元依序對所述第一子資料以及所述剩餘子資料進行編號以使得所述第一子資料具有至少一第一資料編號且所述剩餘子資料具有至少一第二資料編號。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元搜尋所述第一資料編號中的一第三資料編號，其中所述第三資料編號大於所述第一資料編號中其他的資料編號， 所述記憶體控制電路單元搜尋所述第二資料編號中的一第四資料編號，其中所述第四資料編號大於所述第二資料編號中其他的資料編號， 當所述第四資料編號大於所述第三資料編號時，所述記憶體控制電路單元將所述第二資料編號中一第五資料編號所對應的資料識別為有效資料，其中所述第五資料編號大於所述第三資料編號，以及 當所述第四資料編號小於所述第三資料編號時，所述記憶體控制電路單元將所述第二資料編號所對應的資料識別為無效資料。
  13. 一種有效資料識別方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括耦接至一記憶體控制電路單元的多個記憶體子模組，所述多個記憶體子模組分別包括一第一區域以及一第二區域，且所述第一區域與所述第二區域分別包括多個實體程式化單元，所述有效資料識別方法包括： 當所述可複寫式非揮發性記憶體模組上電時，搜尋所述多個記憶體子模組的所述第一區域中的至少一第一資料編號以取得一第三資料編號，其中所述第三資料編號大於所述第一資料編號中其他的資料編號； 搜尋所述多個記憶體子模組的所述第二區域中的至少一第二資料編號以取得一第四資料編號，其中所述第四資料編號大於所述第二資料編號中其他的資料編號；以及 根據所述第三資料編號以及所述第四資料編號判斷所述第二區域中是否有儲存一有效資料。
  14. 如申請專利範圍第13項所述的有效資料識別方法，其中更包括： 接收一第一資料； 使用一第一程式化模式將所述第一資料中的一第一子資料寫入至所述多個記憶體子模組中的至少一第一記憶體子模組的一第一實體程式化單元，依序對所述第一子資料進行編號以使得所述第一子資料具有所述第一資料編號，其中所述第一實體程式化單元屬於所述第一區域且所述第一子資料中的每一個第一子資料的大小相同於一預設大小；以及 使用一第二程式化模式將所述第一資料中所述第一子資料以外的一剩餘子資料寫入至所述多個記憶體子模組中的一第二記憶體子模組的一第二實體程式化單元，依序對所述第一子資料以外的剩餘子資料進行編號以使得所述剩餘子資料具有所述第二資料編號，其中所述第二實體程式化單元屬於所述第二區域且所述剩餘子資料的大小小於所述預設大小， 其中以所述第一程式化模式所程式化之實體程式化單元的儲存位元數大於以所述第二程式化模式所程式化之實體程式化單元的儲存的位元數， 其中所述第二記憶體子模組不同於所述第一記憶體子模組中最後一個用以寫入所述第一子資料的一第三記憶體子模組。
  15. 如申請專利範圍第13項所述的有效資料識別方法，其中根據所述第三資料編號以及所述第四資料編號判斷所述第二區域中是否有儲存所述有效資料的步驟包括： 當所述第四資料編號大於所述第三資料編號時，將所述第二區域中一第五資料編號所對應的資料識別為所述有效資料，其中所述第五資料編號大於所述第三資料編號；以及 當所述第四資料編號小於所述第三資料編號時，將所述第二區域中的資料識別為無效資料。
  16. 如申請專利範圍第15項所述的有效資料識別方法，其中 所述第一區域的實體程式化單元是由多個第一記憶胞所構成且在所述第一程式化模式中，構成所述第一區域的實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料， 所述第二區域的實體程式化單元是由多個第二記憶胞所構成且在所述第二程式化模式中，構成所述第二區域的實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
  17. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組分別包括一第一區域以及一第二區域，且所述第一區域與所述第二區域分別包括多個實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組的所述多個記憶體子模組， 當所述可複寫式非揮發性記憶體模組上電時，所述記憶體控制電路單元用以搜尋所述多個記憶體子模組的所述第一區域中的至少一第一資料編號以取得一第三資料編號，其中所述第三資料編號大於所述第一資料編號中其他的資料編號， 其中所述記憶體控制電路單元更用以搜尋所述多個記憶體子模組的所述第二區域中的至少一第二資料編號以取得一第四資料編號，其中所述第四資料編號大於所述第二資料編號中其他的資料編號， 其中所述記憶體控制電路單元更用以根據所述第三資料編號以及所述第四資料編號判斷所述第二區域中是否有儲存一有效資料。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元接收一第一資料， 所述記憶體控制電路單元使用一第一程式化模式將所述第一資料中的一第一子資料寫入至所述多個記憶體子模組中的至少一第一記憶體子模組的一第一實體程式化單元，依序對所述第一子資料進行編號以使得所述第一子資料具有所述第一資料編號，其中所述第一實體程式化單元屬於第一區域且所述第一子資料中的每一個第一子資料的大小相同於一預設大小，以及 所述記憶體控制電路單元使用一第二程式化模式將所述第一資料中所述第一子資料以外的一剩餘子資料寫入至所述多個記憶體子模組中的一第二記憶體子模組的一第二實體程式化單元，依序對所述第一子資料以外的剩餘子資料進行編號以使得所述剩餘子資料具有所述第二資料編號，其中所述第二實體程式化單元屬於第二區域且所述剩餘子資料的大小小於所述預設大小， 其中以所述第一程式化模式所程式化之實體程式化單元的儲存位元數大於以所述第二程式化模式所程式化之實體程式化單元的儲存的位元數， 其中所述第二記憶體子模組不同於所述第一記憶體子模組中最後一個用以寫入所述第一子資料的一第三記憶體子模組。
  19. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在根據所述第三資料編號以及所述第四資料編號判斷所述第二區域中是否有儲存所述有效資料的運作中， 當所述第四資料編號大於所述第三資料編號時，所述記憶體控制電路單元將所述第二區域中一第五資料編號所對應的資料識別為所述有效資料，其中所述第五資料編號大於所述第三資料編號，以及 當所述第四資料編號小於所述第三資料編號時，所述記憶體控制電路單元將所述第二區域中的資料識別為無效資料。
  20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中 所述第一區域的實體程式化單元是由多個第一記憶胞所構成且在所述第一程式化模式中，構成所述第一區域的實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料， 所述第二區域的實體程式化單元是由多個第二記憶胞所構成且在所述第二程式化模式中，構成所述第二區域的第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。
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