TW201913353A - 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents
資料儲存方法、記憶體控制電路單元及記憶體儲存裝置 Download PDFInfo
- Publication number
- TW201913353A TW201913353A TW106129385A TW106129385A TW201913353A TW 201913353 A TW201913353 A TW 201913353A TW 106129385 A TW106129385 A TW 106129385A TW 106129385 A TW106129385 A TW 106129385A TW 201913353 A TW201913353 A TW 201913353A
- Authority
- TW
- Taiwan
- Prior art keywords
- data
- unit
- memory
- sub
- entity
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Computer Security & Cryptography (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
本發明提出一種資料儲存方法、記憶體控制電路單元及記憶體儲存裝置。所述方法包括:從主機系統接收第一寫入指令;根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應第一寫入指令的第一資料或使用第二模式寫入第一資料;當使用第一模式寫入第一資料時,使用第一模式將第一資料寫入至實體抹除單元中的第一實體抹除單元中;以及當使用第二模式寫入第一資料時,使用第二模式將第一資料寫入至實體抹除單元中的第二實體抹除單元中。
Description
本發明是有關於一種資料儲存方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速,使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性,因此,近年可複寫式非揮發性記憶體產業成為電子產業中相當熱門的一環。例如,以快閃記憶體作為儲存媒體的固態硬碟(Solid-state drive)已廣泛應用作為電腦主機的硬碟,以提升電腦的存取效能。
本發明提出一種資料儲存方法、記憶體控制電路單元及記憶體儲存裝置,可以動態地根據可使用的緩衝記憶體狀態來決定不同的資料寫入方式。藉此提高記憶體儲存裝置在使用上的彈性。
本發明提供一種資料儲存方法,用於具有可複寫式非揮發性記憶體模組的記憶體儲存裝置,所述可複寫式非揮發性記憶體模組包括多個實體抹除單元,且所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元,所述資料儲存方法包括:從主機系統接收第一寫入指令;根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應所述第一寫入指令的第一資料或使用第二模式寫入所述第一資料;當根據可使用的所述緩衝記憶體狀態判斷使用所述第一模式寫入所述第一資料時,使用第一模式將所述第一資料寫入至所述多個實體抹除單元中的第一實體抹除單元中;以及當根據可使用的所述緩衝記憶體狀態判斷使用所述第二模式寫入所述第一資料時,使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的第二實體抹除單元中。
在本發明的一實施例中,使用第一模式將第一資料寫入至所述多個實體抹除單元中的第一實體抹除單元中的步驟包括:將第一資料以及用以校正第一資料的第一同位資訊寫入至多個實體抹除單元中的第一實體抹除單元中。其中使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的步驟包括:將第一資料以及用以校正第一資料的第二同位資訊寫入至多個實體抹除單元中的第二實體抹除單元中,其中第一同位資訊的數量大於第二同位資訊的數量。
在本發明的一實施例中,其中根據可使用的所述緩衝記憶體狀態,判斷使用所述第一模式寫入所述第一資料或使用所述第二模式寫入所述第一資料的步驟包括:判斷所述主機系統的第一緩衝記憶體是否可以使用;當所述主機系統的所述第一緩衝記憶體可以使用時,使用所述第一模式寫入所述第一資料;以及當所述主機系統的所述第一緩衝記憶體不可以使用時,使用所述第二模式寫入該第一資料。
在本發明的一實施例中,其中所述第一同位資訊包括第三同位資訊以及第四同位資訊,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的步驟包括:將所述第一資料中的第一子資料暫存至所述第一緩衝記憶體中,產生對應所述第一子資料的所述第三同位資訊並將所述第三同位資訊暫存於所述第一緩衝記憶體中;將所述第一資料中的第二子資料暫存至所述記憶體儲存裝置的第二緩衝記憶體中,產生對應所述第二子資料的所述第四同位資訊並將所述第四同位資訊暫存於所述第二緩衝記憶體中;將所述第一子資料以及所述第三同位資訊分別從所述第一緩衝記憶體寫入至所述第一實體抹除單元中的第一實體程式化單元以及第二實體程式化單元;將所述第二子資料以及所述第四同位資訊從所述第二緩衝記憶體寫入至所述第一實體抹除單元中的第三實體程式化單元以及第四實體程式化單元;以及使用第一旗標標記所述第一實體抹除單元以表示所述第一實體抹除單元是使用所述第一模式進行程式化。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的步驟包括:將所述第一資料暫存至所述記憶體儲存裝置的所述第二緩衝記憶體中,產生對應所述第一資料的所述第二同位資訊並將所述第二同位資訊暫存於所述第二緩衝記憶體中;將所述第一資料以及所述第二同位資訊從所述第二緩衝記憶體分別寫入至所述第二實體抹除單元中的第五實體程式化單元以及第六實體程式化單元;以及使用第二旗標標記所述第二實體抹除單元以表示所述第二實體抹除單元是使用所述第二模式進行寫入。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的步驟之後,所述第一實體抹除單元僅能使用所述第一模式進行程式化。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的步驟之後,所述第二實體抹除單元僅能使用所述第二模式進行寫入。
在本發明的一實施例中,所述第一模式與所述第二模式分別根據不同的演算法產生用於校正一相對應資料的同位資訊。
在本發明的一實施例中,可複寫式非揮發性記憶體模組包括分別耦接至記憶體控制電路單元的多個記憶體子模組,所述多個記憶體子模組包括多個字元線,其中使用第一模式將第一資料寫入至多個實體抹除單元中的第一實體抹除單元中的步驟包括:將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中;將第一資料中的第三子資料經由第一資料匯流排寫入至多個字元線中第一字元線上的第七實體程式化單元,所述第一字元線屬於多個記憶體子模組中的第一記憶體子模組;以及將第一資料中的第四子資料經由第二資料匯流排寫入至多個字元線中第二字元線上的第八實體程式化單元,第二字元線屬於多個記憶體子模組中的第二記憶體子模組。其中使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的步驟包括:傳送至少一第一資料請求指令至主機系統;根據第一資料請求指令,從主機系統取得第三子資料以及第四子資料;將第三子資料經由第一資料匯流排寫入至多個字元線中第一字元線上的第七實體程式化單元;以及將第四子資料經由第二資料匯流排寫入至多個字元線中第二字元線上的第八實體程式化單元,其中在第一資料中第三子資料以及第四子資料為不連續。
在本發明的一實施例中,其中可複寫式非揮發性記憶體模組包括多個字元線,其中使用第一模式將第一資料寫入至多個實體抹除單元中的第一實體抹除單元中的步驟包括:將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中;將第一資料中的第五子資料寫入至多個字元線中第三字元線上的第九實體程式化單元;將第一資料中的第六子資料寫入至多個字元線中第四字元線上的第十實體程式化單元;以及根據第五子資料以及第六子資料產生第五同位資訊,並將第五同位資訊儲存至第十一實體程式化單元中。其中使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的步驟包括:將第一資料中的第五子資料以及第六子資料分別寫入至多個字元線中第五字元線上的第十二實體程式化單元以及第十三實體程式化單元;以及根據第五子資料以及第六子資料產生第六同位資訊,並將第六同位資訊儲存至第十四實體程式化單元中。
本發明提供一種記憶體控制電路單元,用於控制可複寫式非揮發性記憶體模組,其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元,且所述多個實體抹除單元之中的每一個實體程式化單元包括多個實體程式化單元,所述記憶體控制電路單元包括:主機介面、記憶體介面以及記憶體管理電路。主機介面耦接至主機系統。記憶體介面耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面以及所述記憶體介面。記憶體管理電路用以執行下述運作:從主機系統接收第一寫入指令;根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應所述第一寫入指令的第一資料或使用第二模式寫入所述第一資料;當根據可使用的所述緩衝記憶體狀態判斷使用所述第一模式寫入所述第一資料時,使用第一模式將所述第一資料寫入至所述多個實體抹除單元中的第一實體抹除單元中;以及當根據可使用的所述緩衝記憶體狀態判斷使用所述第二模式寫入所述第一資料時,使用第二模式將所述第一資料寫入至所述多個實體抹除單元中的第二實體抹除單元中。
在本發明的一實施例中,在使用第一模式將第一資料寫入至所述多個實體抹除單元中的第一實體抹除單元中的運作中,記憶體管理電路將第一資料以及用以校正第一資料的第一同位資訊寫入至多個實體抹除單元中的第一實體抹除單元中。其中在使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的運作中,記憶體管理電路將第一資料以及用以校正第一資料的第二同位資訊寫入至多個實體抹除單元中的第二實體抹除單元中,其中第一同位資訊的數量大於第二同位資訊的數量。
在本發明的一實施例中,其中根據可使用的所述緩衝記憶體,判斷使用所述第一模式寫入所述第一資料或使用所述第二模式寫入所述第一資料的運作中,記憶體管理電路判斷所述主機系統的第一緩衝記憶體是否可以使用。當所述主機系統的所述第一緩衝記憶體可以使用時,記憶體管理電路使用所述第一模式寫入所述第一資料;以及當所述主機系統的所述第一緩衝記憶體不可以使用時,記憶體管理電路使用所述第二模式寫入所述第一資料。
在本發明的一實施例中,其中所述第一同位資訊包括第三同位資訊以及第四同位資訊,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中,記憶體管理電路將所述第一資料中的第一子資料暫存至所述第一緩衝記憶體中,產生對應所述第一子資料的所述第三同位資訊並將所述第三同位資訊暫存於所述第一緩衝記憶體中,將所述第一資料中的第二子資料暫存至所述記憶體儲存裝置的第二緩衝記憶體中,產生對應所述第二子資料的所述第四同位資訊並將所述第四同位資訊暫存於所述第二緩衝記憶體中,將所述第一子資料以及所述第三同位資訊分別從所述第一緩衝記憶體寫入至所述第一實體抹除單元中的第一實體程式化單元以及第二實體程式化單元,將所述第二子資料以及所述第四同位資訊從所述第二緩衝記憶體寫入至所述第一實體抹除單元中的第三實體程式化單元以及第四實體程式化單元,以及使用第一旗標標記所述第一實體抹除單元以表示所述第一實體抹除單元是使用所述第一模式進行程式化。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中,記憶體管理電路將所述第一資料暫存至所述記憶體儲存裝置的所述第二緩衝記憶體中,產生對應所述第一資料的所述第二同位資訊並將所述第二同位資訊暫存於所述第二緩衝記憶體中,將所述第一資料以及所述第二同位資訊從所述第二緩衝記憶體分別寫入至所述第二實體抹除單元中的第五實體程式化單元以及第六實體程式化單元,以及使用第二旗標標記所述第二實體抹除單元以表示所述第二實體抹除單元是使用所述第二模式進行寫入。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作之後,所述第一實體抹除單元僅能使用所述第一模式進行程式化。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作之後,所述第二實體抹除單元僅能使用所述第二模式進行寫入。
在本發明的一實施例中,所述第一模式與所述第二模式分別根據不同的演算法產生用於校正一相對應資料的同位資訊。
在本發明的一實施例中,可複寫式非揮發性記憶體模組包括分別耦接至記憶體控制電路單元的多個記憶體子模組,所述多個記憶體子模組包括多個字元線,其中在使用第一模式將第一資料寫入至多個實體抹除單元中的第一實體抹除單元中的運作中,記憶體管理電路將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中,將第一資料中的第三子資料經由第一資料匯流排寫入至多個字元線中第一字元線上的第七實體程式化單元,所述第一字元線屬於多個記憶體子模組中的第一記憶體子模組;以及記憶體管理電路將第一資料中的第四子資料經由第二資料匯流排寫入至多個字元線中第二字元線上的第八實體程式化單元,第二字元線屬於多個記憶體子模組中的第二記憶體子模組。其中在使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的運作中,記憶體管理電路傳送至少一第一資料請求指令至主機系統,根據第一資料請求指令,從主機系統取得第三子資料以及第四子資料,將第三子資料經由第一資料匯流排寫入至多個字元線中第一字元線上的第七實體程式化單元,以及將第四子資料經由第二資料匯流排寫入至多個字元線中第二字元線上的第八實體程式化單元,其中在第一資料中第三子資料以及第四子資料為不連續。
在本發明的一實施例中,其中可複寫式非揮發性記憶體模組包括多個字元線,其中在使用第一模式將第一資料寫入至多個實體抹除單元中的第一實體抹除單元中的運作中,記憶體管理電路將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中,將第一資料中的第五子資料寫入至多個字元線中第三字元線上的第九實體程式化單元,將第一資料中的第六子資料寫入至多個字元線中第四字元線上的第十實體程式化單元,以及根據第五子資料以及第六子資料產生第五同位資訊,並將第五同位資訊儲存至第十一實體程式化單元中。其中在使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的運作中,記憶體管理電路將第一資料中的第五子資料以及第六子資料分別寫入至多個字元線中第五字元線上的第十二實體程式化單元以及第十三實體程式化單元;以及根據第五子資料以及第六子資料產生第六同位資訊,並將第六同位資訊儲存至第十四實體程式化單元中。
本發明提供一種記憶體儲存裝置,此記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元且所述多個實體抹除單元之中的每一個實體抹除單元包括多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。記憶體控制電路單元用以執行下述運作:從主機系統接收第一寫入指令;根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應所述第一寫入指令的第一資料或使用第二模式寫入所述第一資料;當根據可使用的所述緩衝記憶體狀態判斷使用所述第一模式寫入所述第一資料時,使用第一模式將所述第一資料寫入至所述多個實體抹除單元中的第一實體抹除單元中;以及當根據可使用的所述緩衝記憶體狀態判斷使用所述第二模式寫入所述第一資料時,使用第二模式將所述第一資料寫入至所述多個實體抹除單元中的第二實體抹除單元中。
在本發明的一實施例中,在使用第一模式將第一資料寫入至所述多個實體抹除單元中的第一實體抹除單元中的運作中,記憶體控制電路單元將第一資料以及用以校正第一資料的第一同位資訊寫入至多個實體抹除單元中的第一實體抹除單元中。其中在使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的運作中,記憶體控制電路單元將第一資料以及用以校正第一資料的第二同位資訊寫入至多個實體抹除單元中的第二實體抹除單元中,其中第一同位資訊的數量大於第二同位資訊的數量。
在本發明的一實施例中,其中根據可使用的所述緩衝記憶體,判斷使用所述第一模式寫入所述第一資料或使用所述第二模式寫入所述第一資料的運作中,記憶體控制電路單元判斷所述主機系統的第一緩衝記憶體是否可以使用。當所述主機系統的所述第一緩衝記憶體可以使用時,記憶體控制電路單元使用所述第一模式寫入所述第一資料;以及當所述主機系統的所述第一緩衝記憶體不可以使用時,記憶體控制電路單元使用所述第二模式寫入所述第一資料。
在本發明的一實施例中,其中所述第一同位資訊包括第三同位資訊以及第四同位資訊,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中,記憶體控制電路單元將所述第一資料中的第一子資料暫存至所述第一緩衝記憶體中,產生對應所述第一子資料的所述第三同位資訊並將所述第三同位資訊暫存於所述第一緩衝記憶體中,將所述第一資料中的第二子資料暫存至所述記憶體儲存裝置的第二緩衝記憶體中,產生對應所述第二子資料的所述第四同位資訊並將所述第四同位資訊暫存於所述第二緩衝記憶體中,將所述第一子資料以及所述第三同位資訊分別從所述第一緩衝記憶體寫入至所述第一實體抹除單元中的第一實體程式化單元以及第二實體程式化單元,將所述第二子資料以及所述第四同位資訊從所述第二緩衝記憶體寫入至所述第一實體抹除單元中的第三實體程式化單元以及第四實體程式化單元,以及使用第一旗標標記所述第一實體抹除單元以表示所述第一實體抹除單元是使用所述第一模式進行程式化。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中,記憶體控制電路單元將所述第一資料暫存至所述記憶體儲存裝置的所述第二緩衝記憶體中,產生對應所述第一資料的所述第二同位資訊並將所述第二同位資訊暫存於所述第二緩衝記憶體中,將所述第一資料以及所述第二同位資訊從所述第二緩衝記憶體分別寫入至所述第二實體抹除單元中的第五實體程式化單元以及第六實體程式化單元,以及使用第二旗標標記所述第二實體抹除單元以表示所述第二實體抹除單元是使用所述第二模式進行寫入。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作之後,所述第一實體抹除單元僅能使用所述第一模式進行程式化。
在本發明的一實施例中,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作之後,所述第二實體抹除單元僅能使用所述第二模式進行寫入。
在本發明的一實施例中,所述第一模式與所述第二模式分別根據不同的演算法產生用於校正一相對應資料的同位資訊。
在本發明的一實施例中,可複寫式非揮發性記憶體模組包括分別耦接至記憶體控制電路單元的多個記憶體子模組,所述多個記憶體子模組包括多個字元線,其中在使用第一模式將第一資料寫入至多個實體抹除單元中的第一實體抹除單元中的運作中,記憶體控制電路單元將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中,將第一資料中的第三子資料經由第一資料匯流排寫入至多個字元線中第一字元線上的第七實體程式化單元,所述第一字元線屬於多個記憶體子模組中的第一記憶體子模組,以及將第一資料中的第四子資料經由第二資料匯流排寫入至多個字元線中第二字元線上的第八實體程式化單元,第二字元線屬於多個記憶體子模組中的第二記憶體子模組。其中在使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的運作中,記憶體控制電路單元傳送至少一第一資料請求指令至主機系統,根據第一資料請求指令,從主機系統取得第三子資料以及第四子資料,將第三子資料經由第一資料匯流排寫入至多個字元線中第一字元線上的第七實體程式化單元,以及將第四子資料經由第二資料匯流排寫入至多個字元線中第二字元線上的第八實體程式化單元,其中在第一資料中第三子資料以及第四子資料為不連續。
在本發明的一實施例中,其中可複寫式非揮發性記憶體模組包括多個字元線,其中在使用第一模式將第一資料寫入至多個實體抹除單元中的第一實體抹除單元中的運作中,記憶體控制電路單元將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中,將第一資料中的第五子資料寫入至多個字元線中第三字元線上的第九實體程式化單元,將第一資料中的第六子資料寫入至多個字元線中第四字元線上的第十實體程式化單元,以及根據第五子資料以及第六子資料產生第五同位資訊,並將第五同位資訊儲存至第十一實體程式化單元中。其中在使用第二模式將第一資料寫入至多個實體抹除單元中的第二實體抹除單元中的運作中,記憶體控制電路單元將第一資料中的第五子資料以及第六子資料分別寫入至多個字元線中第五字元線上的第十二實體程式化單元以及第十三實體程式化單元,以及根據第五子資料以及第六子資料產生第六同位資訊,並將第六同位資訊儲存至第十四實體程式化單元中。
基於上述,本發明提出的一種資料儲存方法、記憶體控制電路單元及記憶體儲存裝置,可以動態地根據可使用的緩衝記憶體狀態來決定不同的資料寫入方式。藉此提高記憶體儲存裝置在使用上的彈性。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
一般而言,記憶體儲存裝置(亦稱,記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱,控制電路)。通常記憶體儲存裝置是與主機系統一起使用,以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2,主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中,主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如,主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外,主機系統11是透過系統匯流排110與I/O裝置12耦接。例如,主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中,處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114,主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如,iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外,主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如,在一範例實施例中,主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中,所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中,主機系統是以電腦系統來作說明,然而,圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3,在另一範例實施例中,主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統,而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4,記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中,連接介面單元402是符合高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準,且相容於快速非揮發性記憶體(NVM express)介面標準。具體而言,快速非揮發性記憶體介面標準為一種主機系統與記憶體裝置之間通訊的協議,其定義了記憶體儲存裝置之控制器與主機系統之作業系統之間的暫存器介面、指令集與功能集,並藉由對記憶體儲存裝置的介面標準最佳化,來促進以PCIe介面為主的記憶體儲存裝置之資料存取速度與資料傳輸速率。然而,在另一範例實施例中,連接介面單元402亦可以是符合其他適合的標準。此外,連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中,或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell,TLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說,每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極,可以改變電荷補捉層的電子量,進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變,可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態,藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中,可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元,並且此些實體程式化單元會構成多個實體抹除單元。具體來說,同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元,則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如,一記憶胞的最低有效位元(Least Significant Bit,LSB)是屬於下實體程式化單元,並且一記憶胞的最高有效位元(Most Significant Bit,MSB)是屬於上實體程式化單元。一般來說,在MLC NAND型快閃記憶體中,下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度,及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中,實體程式化單元為程式化的最小單元。即,實體程式化單元為寫入資料的最小單元。例如,實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面,則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇,用以儲存使用者資料,而冗餘位元區用以儲存系統資料(例如,錯誤更正碼等管理資料)。在本範例實施例中,資料位元區包含32個實體扇,且一個實體扇的大小為512位元組(byte, B)。然而,在其他範例實施例中,資料位元區中也可包含8個、16個或數目更多或更少的實體扇,並且每一個實體扇的大小也可以是更大或更小。另一方面,實體抹除單元為抹除之最小單位。亦即,每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如,實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5,記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說,記憶體管理電路502具有多個控制指令,並且在記憶體儲存裝置10運作時,此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時,等同於說明記憶體控制電路單元404的操作。
在本範例實施例中,記憶體管理電路502的控制指令是以韌體型式來實作。例如,記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示),並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時,此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中,記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如,記憶體模組中專用於存放系統資料的系統區)中。此外,記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是,此唯讀記憶體具有開機碼(boot code),並且當記憶體控制電路單元404被致能時,微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後,微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外,在另一範例實施例中,記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如,記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中,記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說,主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中,主機介面504是相容於SATA標準。然而,必須瞭解的是本發明不限於此,主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說,欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說,若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406,記憶體介面506會傳送對應的指令序列。例如,這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如,改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號,或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如,在讀取指令序列中,會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中,記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說,當記憶體管理電路502從主機系統11中接收到寫入指令時,錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code,EDC),並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後,當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼,並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。須注意的是,在此描述可複寫式非揮發性記憶體模組406之管理時,“選擇”與“分組”等詞是邏輯上的操作概念。也就是說,可複寫式非揮發性記憶體模組406中各實體元件的實際位置並未更動,而是邏輯上對可複寫式非揮發性記憶體模組406的部分實體元件進行操作。
請參照圖6,記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體抹除單元610(0)~610(A)是用以儲存資料,而替換區602中的實體抹除單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體抹除單元。例如,若從某一個實體抹除單元中讀取的資料所包含的錯誤過多而無法被更正時,此實體抹除單元會被視為是損壞的實體抹除單元。須注意的是,若替換區602中沒有可用的實體抹除單元,則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態,而無法再寫入資料。
需注意的是,在另一範例實施例中,一個實體抹除單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體抹除單元610(0)~610(A)。在本範例實施例中,每一個邏輯單元是指一個邏輯位址。然而,在另一範例實施例中,一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外,邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體抹除單元。
記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時,記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的存取操作。
在本範例實施例中,當記憶體管理電路502從主機系統11接收到一第一寫入指令時,記憶體管理電路502會根據可使用的緩衝記憶體的空間,判斷使用第一模式寫入上述第一寫入指令的第一資料至可複寫式非揮發性記憶體模組406或使用第二模式寫入上述的第一資料至可複寫式非揮發性記憶體模組406。例如,記憶體管理電路502會判斷主機系統11的隨機存取記憶體112中是否有被劃分給記憶體管理電路502使用的記憶體空間(在此稱為,第一緩衝記憶體)或此第一緩衝記憶體的空間大小是否大於一門檻值等。
當主機系統11的隨機存取記憶體112中有配置上述第一緩衝記憶體給記憶體管理電路502使用或第一緩衝記憶體的空間足夠時,記憶體管理電路502會使用第一模式寫入至可複寫式非揮發性記憶體模組406的實體抹除單元中的一實體抹除單元(以下稱為,第一實體抹除單元)中。
當主機系統11的隨機存取記憶體112中沒有配置上述第一緩衝記憶體給記憶體管理電路502使用或第一緩衝記憶體空間不夠時,記憶體管理電路502會使用第二模式將第一資料寫入至可複寫式非揮發性記憶體模組406的實體抹除單元中的一實體抹除單元(以下稱為,第二實體抹除單元)中。
圖7是根據本發明的一範例實施例所繪示的資料儲存方法的流程圖。
在步驟S701中,記憶體管理電路502從主機系統11接收第一寫入指令。在步驟S703中,根據可使用的緩衝記憶體狀態,記憶體管理電路502判斷使用第一模式寫入對應第一寫入指令的第一資料或使用第二模式寫入第一資料。在本範例實施例中,緩衝記憶體狀態例如是主機系統11中可用於支援緩衝記憶體510運作的額外容量大小、緩衝記憶體510的配置狀況或者是主機11的緩衝記憶體是否可以被記憶體管理電路502使用的狀態。
當根據可使用的緩衝記憶體狀態判斷使用第一模式寫入第一資料時,在步驟S705中,記憶體管理電路502使用第一模式將第一資料寫入至第一實體抹除單元中。
當根據可使用的緩衝記憶體判斷使用第二模式寫入第一資料時,在步驟S707中,記憶體管理電路502使用第二模式將第一資料寫入至第二實體抹除單元中。
以下以多個詳細的實施例來說明使用第一模式與第二模式進行寫入的過程。
[第一範例實施例]
傳統上,快閃記憶體儲存裝置之快閃記憶體控制器配置有緩衝記憶體,並且從主機系統接收到寫入指令與多筆資料時,快閃記憶體控制器會先將此些資料暫存於緩衝記憶體,並根據此些資料計算相對應的同位資訊。之後,快閃記憶體控制器才會將上述的資料與同位資訊從緩衝記憶體中寫入至快閃記憶體的一實體抹除單元中。特別是,受限於緩衝記憶體的可用資源,通常緩衝記憶體中可用於計算同位資訊的資源較少而無法同時產生較大量的同位資訊。因此,實體抹除單元中通常只存有少量的同位資訊可以用於偵錯。例如,一實體抹除單元中只存有一筆同位資訊可以用於對該實體抹除單元中的實體程式化單元進行錯誤更正。
需注意的是,雖然可以從主機系統的隨機存取記憶體中劃分出部分的空間(在此稱為,主機緩衝記憶體空間)供快閃記憶體儲存裝置使用以提升快閃記憶體控制器可以使用的資源。然而,由於上述的主機緩衝記憶體空間可能會被主機系統收回或移除,當主機緩衝記憶體空間被移除時,可能會造成同位資訊的計算或儲存上的錯誤。其原因在於,當主機緩衝記憶體空間被移除時,快閃記憶體控制器並沒有足夠的資源(例如,緩衝記憶體的空間)來產生數量等同於主機緩衝記憶體空間未被移除時的同位資訊。
為了避免上述情況發生,傳統的方法仍是維持根據快閃記憶體控制器中緩衝記憶體的可用資源來產生對應數量的同位資訊。然而,由於此方式產生的同位資訊的數量較少,對於儲存在實體抹除單元中的資料的保護程度也相對地較低。而本發明的第一範例實施例主要用於解決上述的問題。
圖8A與圖8B是根據本發明的第一範例實施例所繪示的使用第一模式進行寫入的示意圖。
請同時參照圖8A與圖8B,假設主機系統11下達一寫入指令(以下稱為第一寫入指令),並且對應於寫入指令的第一資料可以分為子資料SDATA1、子資料SDATA2、子資料SDATA3與子資料SDATA4。此時,記憶體管理電路502會根據可使用的緩衝記憶體的空間,判斷使用第一模式寫入上述第一資料至可複寫式非揮發性記憶體模組406或使用第二模式寫入上述第一資料至可複寫式非揮發性記憶體模組406。在此將子資料SDATA1與子資料SDATA2統稱為「第一子資料」,將子資料SDATA3與子資料SDATA4統稱為「第二子資料」。
在圖8A與圖8B的實施例中,假設主機系統11的隨機存取記憶體112中有劃分出第一緩衝記憶體710給記憶體管理電路502使用。此時,記憶體管理電路502可以使用第一模式來對第一資料進行寫入。詳細來說,記憶體管理電路502例如可以先將子資料SDATA1暫存至第一緩衝記憶體710中的暫存區701a,並且在第一緩衝記憶體710中的暫存區701b中記錄一同位資訊P1(亦稱為,第三同位資訊)。在此假設先前並未有其他暫存在暫存區701b中的同位資訊,故此時同位資訊P1的値相同於子資料SDATA1的數值。之後,記憶體管理電路502會選取一個實體抹除單元(例如,實體抹除單元610(A+1)),並且將子資料SDATA1從第一緩衝記憶體710中寫入至實體抹除單元610(A+1)(亦稱為,第一實體抹除單元)的實體程式化單元701(0)中。
類似地,記憶體管理電路502例如可以先將子資料SDATA2暫存至記憶體控制電路單元404的緩衝記憶體510(亦稱為,第二緩衝記憶體)中的暫存區501a,並且在緩衝記憶體510中的暫存區501b中記錄一同位資訊P2(亦稱為,第四同位資訊)。在此假設先前並未有其他暫存在暫存區501b中的同位資訊,故此時同位資訊P2的値相同於子資料SDATA2的數值。之後,記憶體管理電路502會將子資料SDATA2從緩衝記憶體510中寫入至實體抹除單元610(A+1)的實體程式化單元701(1)中。
類似地,記憶體管理電路502例如可以將子資料SDATA3暫存至第一緩衝記憶體710中的暫存區701a,並且更新暫存區701b中所記錄的同位資訊P1。例如,記憶體管理電路502會使用子資料SDATA3的數値與暫存在暫存區701a中的同位資訊P1的數值進行互斥或(XOR)運算以產生新的同位資訊P1,並且將此新的同位資訊P1暫存至暫存區701b中。之後,記憶體管理電路502會將子資料SDATA3從第一緩衝記憶體710中寫入至實體抹除單元610(A+1)的實體程式化單元701(2)中。
類似地,記憶體管理電路502例如可以將子資料SDATA4暫存至緩衝記憶體510中的暫存區501a,並且更新暫存區501b中所記錄的同位資訊P2。例如,記憶體管理電路502會使用子資料SDATA4的數値與暫存在暫存區501a中的同位資訊P2的數值進行互斥或(XOR)運算以產生新的同位資訊P2,並且將此新的同位資訊P2暫存至暫存區501b中。之後,記憶體管理電路502會將子資料SDATA4從緩衝記憶體510中寫入至實體抹除單元610(A+1)的實體程式化單元701(3)中。
之後,記憶體管理電路502可以將第一緩衝記憶體710中的同位資訊P1寫入至實體抹除單元610(A+1)的實體程式化單元701(4)中。記憶體管理電路502可以將緩衝記憶體510中的同位資訊P2寫入至實體抹除單元610(A+1)的實體程式化單元701(5)中。在此須說明的是,同位資訊P1、P2可以統稱為「第一同位資訊」,且第一同位資訊是用以校正使用第一模式寫入的第一資料。然而在一實施例中,第一同位資訊也可以是用以校正其他對應的資料。
此外,實體程式化單元701(0)、701(2)可以統稱為「第一實體程式化單元」;實體程式化單元701(4)可以稱為「第二實體程式化單元」;實體程式化單元701(1)、701(3)可以統稱為「第三實體程式化單元」;實體程式化單元701(5)可以稱為「第四實體程式化單元」。
此外,記憶體管理電路502還會使用第一旗標標記此實體抹除單元610(A+1)以表示實體抹除單元610(A+1)是使用第一模式進行寫入。之後當記憶體管理電路502需再對實體抹除單元610(A+1)進行寫入時,記憶體管理電路502可以根據第一旗標得知實體抹除單元610(A+1)只能使用第一模式進行寫入。例如,假設之後記憶體管理電路502從主機系統接收到另一寫入指令以及對應此寫入指令的子資料SDATA5、子資料SDATA6、子資料SDATA7以及子資料SDATA8時,記憶體管理電路502可以使用如上述寫入子資料SDATA1、子資料SDATA2、子資料SDATA3以及子資料SDATA4,將子資料SDATA5、子資料SDATA6、子資料SDATA7以及子資料SDATA8使用第一模式分別寫入至實體抹除單元610(A+1)的實體程式化單元701(6)~701(9)。記憶體管理電路502也會根據子資料SDATA5以及子資料SDATA7產生同位資訊P3並將同位資訊P3寫入至實體抹除單元610(A+1)的實體程式化單元701(10)。記憶體管理電路502也會根據子資料SDATA6以及子資料SDATA8產生同位資訊P4並將同位資訊P4寫入至實體抹除單元610(A+1)的實體程式化單元701(11)。
圖9A與圖9B是根據本發明的第一範例實施例所繪示的使用第二模式進行寫入的示意圖。
請同時參照圖9A與圖9B,類似於圖8A與圖8B,假設主機系統11下達寫入指令(以下稱為第一寫入指令),且對應第一寫入指令的第一資料可以分為子資料SDATA1、子資料SDATA2、子資料SDATA3與子資料SDATA4。此時,記憶體管理電路502會根據可使用的緩衝記憶體的空間,判斷使用第一模式寫入上述的第一資料至可複寫式非揮發性記憶體模組406或使用第二模式寫入上述的第一資料至可複寫式非揮發性記憶體模組406。
不同的是,在圖9A與圖9B的實施例中,假設主機系統11的隨機存取記憶體112中沒有劃分出第一緩衝記憶體710給記憶體管理電路502使用。此時,記憶體管理電路502會使用第二模式來對第一資料進行寫入。詳細來說,記憶體管理電路502例如可以先將子資料SDATA1暫存至緩衝記憶體510中的暫存區501a,並且在緩衝記憶體510中的暫存區501b中記錄一同位資訊P5(亦稱為,第二同位資訊),此第二同位資訊是用以校正使用第二模式寫入的第一資料。然而在一實施例中,第二同位資訊也可以是用以校正其他對應的資料。
在此假設先前並未有其他暫存在暫存區501b中的同位資訊,故此時同位資訊P5的値相同於子資料SDATA1的數值。之後,記憶體管理電路502會選取一個實體抹除單元(例如,實體抹除單元610(A+2)),並且將子資料SDATA1從緩衝記憶體510中寫入至實體抹除單元610(A+2)(亦稱為,第二實體抹除單元)的實體程式化單元702(0)中。
類似地,記憶體管理電路502例如可以將子資料SDATA2暫存至緩衝記憶體510中的暫存區501a,並且更新暫存區501b中所記錄的同位資訊P5。例如,記憶體管理電路502會使用子資料SDATA2的數値與暫存在暫存區501b中的同位資訊P5的數值進行互斥或(XOR)運算以產生新的同位資訊P5,並且將此新的同位資訊P5暫存至暫存區501b中。之後,記憶體管理電路502會將子資料SDATA2從緩衝記憶體510中寫入至實體抹除單元610(A+2)的實體程式化單元701(1)中。
類似地,記憶體管理電路502例如可以將子資料SDATA3暫存至緩衝記憶體510中的暫存區501a,並且更新暫存區501b中所記錄的同位資訊P5。例如,記憶體管理電路502會使用子資料SDATA3的數値與暫存在暫存區501b中的同位資訊P5的數值進行互斥或(XOR)運算以產生新的同位資訊P5,並且將此新的同位資訊P5暫存至暫存區501b中。之後,記憶體管理電路502會將子資料SDATA3從緩衝記憶體510中寫入至實體抹除單元610(A+2)的實體程式化單元701(2)中。
類似地,記憶體管理電路502例如可以將子資料SDATA4暫存至緩衝記憶體510中的暫存區501a,並且更新暫存區501b中所記錄的同位資訊P5。例如,記憶體管理電路502會使用子資料SDATA4的數値與暫存在暫存區501b中的同位資訊P5的數值進行互斥或(XOR)運算以產生新的同位資訊P5,並且將此新的同位資訊P2暫存至暫存區501b中。之後,記憶體管理電路502會將子資料SDATA4從緩衝記憶體510中寫入至實體抹除單元610(A+2)的實體程式化單元701(3)中。
之後,記憶體管理電路502可以將緩衝記憶體510中的同位資訊P5寫入至實體抹除單元610(A+2)的實體程式化單元701(4)中。在此須說明的是,實體程式化單元702(0)~701(3)可以統稱為「第五實體程式化單元」;實體程式化單元702(4)可以稱為「第六實體程式化單元」。
此外,記憶體管理電路502還會使用一第二旗標標記此實體抹除單元610(A+2)以表示實體抹除單元610(A+2)是使用第二模式進行寫入。之後當記憶體管理電路502需再對實體抹除單元610(A+2)進行寫入時,記憶體管理電路502可以根據第二旗標得知實體抹除單元610(A+2)只能使用第二模式進行寫入。例如,假設之後記憶體管理電路502從主機系統接收到另一寫入指令以及對應此寫入指令的子資料SDATA5、子資料SDATA6、子資料SDATA7以及子資料SDATA8時,記憶體管理電路502可以使用如上述寫入子資料SDATA1、子資料SDATA2、子資料SDATA3、子資料SDATA4以及同位資訊P5的方式,將子資料SDATA5、子資料SDATA6、子資料SDATA7以及子資料SDATA8使用第二模式分別寫入至實體抹除單元610(A+2)的實體程式化單元702(5)~702(8)。記憶體管理電路502也會根據子資料SDATA5、子資料SDATA6、子資料SDATA7以及子資料SDATA8產生同位資訊P6並將同位資訊P6寫入至實體抹除單元610(A+2)的實體程式化單元702(9)。
特別是,由圖8B與圖9B的內容可知,使用第一模式寫入第一資料時,可以儲存較多關於第一資料的同位資訊(即,同位資訊P1、P2),而使用第二模式寫入第一資料時,所儲存的關於第一資料的同位資訊(即,同位資訊P5)較少。而藉由使用上述第一旗標以及第二旗標的方式,可以讓此兩種資料儲存模式共存,並且可以在使用第一模式的情況下,提高資料的保護能力。
圖10是根據本發明的第一範例實施例所繪示的資料儲存方法的流程圖。
請參照圖10,在步驟S1001中,記憶體管理電路502從主機系統11接收第一寫入指令。在步驟S1003中,記憶體管理電路502判斷主機系統11的第一緩衝記憶體是否可以使用。
當主機系統11的第一緩衝記憶體可以使用時,在步驟S1005中,記憶體管理電路502會將對應第一寫入指令的第一資料中的第一子資料暫存至第一緩衝記憶體中,產生對應第一子資料的第三同位資訊並將第三同位資訊暫存於第一緩衝記憶體中。在步驟S1007中,記憶體管理電路502會將第一資料中的第二子資料暫存至記憶體儲存裝置10的第二緩衝記憶體中,產生對應第二子資料的第四同位資訊並將第四同位資訊暫存於第二緩衝記憶體中。在步驟S1009中,記憶體管理電路502會將第一子資料以及第三同位資訊分別從第一緩衝記憶體寫入至第一實體抹除單元中的第一實體程式化單元以及第二實體程式化單元。在步驟S1011中,記憶體管理電路502會將第二子資料以及第四同位資訊從第二緩衝記憶體寫入至第一實體抹除單元中的第三實體程式化單元以及第四實體程式化單元。在步驟S1013中,記憶體管理電路502會使用第一旗標標記第一實體抹除單元以表示第一實體抹除單元是使用第一模式進行程式化。
特別是,上述步驟S1005至步驟S1013的寫入模式可以統稱為「第一模式」。
此外,當主機系統11的第一緩衝記憶體不可以使用時,在步驟S1015中,記憶體管理電路502會將對應第一寫入指令的第一資料暫存至記憶體儲存裝置10的第二緩衝記憶體中,產生對應第一資料的第二同位資訊並將第二同位資訊暫存於第二緩衝記憶體中。在步驟S1017中,記憶體管理電路502會將第一資料以及第二同位資訊從第二緩衝記憶體分別寫入至第二實體抹除單元中的第五實體程式化單元以及第六實體程式化單元。在步驟S1019中,記憶體管理電路502會使用第二旗標標記第二實體抹除單元以表示第二實體抹除單元是使用第二模式進行程式化。
特別是,上述步驟S1015至步驟S1019的寫入模式可以統稱為「第二模式」。
在此須說明的是,在本發明的一實施例中,第一模式與第二模式也可以分別是根據不同的演算法產生用於校正一相對應資料的同位資訊。例如,當緩衝記憶體的空間足夠時,可以在第一模式中使用運算較複雜且安全性較高的演算法來產生同位資訊;相對地,當緩衝記憶體的空間不足時,可以在第二模式中使用運算較簡單且安全性較低的演算法來產生同位資訊。而須注意的是,本發明並不用於限定第一模式中用於產生同位資訊的演算法以及第二模式中用於產生同位資訊的演算法。
基於上述,在第一實施例中,可以動態地根據可使用的緩衝記憶體的空間大小來產生對應的同位資訊。當緩衝記憶體的空間足夠時,可以使用第一模式根據寫入資料寫入較多的同位資訊至實體抹除單元中,並使用一標記來標示此實體抹除單元是使用第一模式進行寫入;當緩衝記憶體的空間不足時,可以使用第二模式根據寫入資料寫入較少的同位資訊至實體抹除單元中,並使用另一標記來標示此實體抹除單元是使用第二模式進行寫入。藉此,可以根據可用的緩衝記憶體空間調整同位資訊的儲存方式,並且可以提高儲存在實體抹除單元中資料的保護程度。
[第二範例實施例]
圖11A至圖11C是根據本發明的第二範例實施例所繪示的使用第一模式與第二模式進行寫入的示意圖。
請參照圖11A至圖11C,在本範例實施例中,假設可複寫式非揮發性記憶體模組406是三維(Three-Dimension,3D)NAND型快閃記憶體模組,可複寫式非揮發性記憶體模組406中包括多個記憶體子模組且此些記憶體子模組包括多個字元線。在本範例實施例中,可複寫式非揮發性記憶體模組406中的每一條字元線上的記憶胞假設可形成四個實體程式化單元。如圖11A所示,可複寫式非揮發性記憶體模組406中例如可以包括屬於上述多個記憶體子模組中的一第一記憶體子模組的字元線WL1(亦稱為,第一字元線)以及屬於上述多個記憶體子模組中的一第二記憶體子模組的字元線WL2(亦稱為,第二字元線)。字元線WL1上的記憶胞形成實體程式化單元P1(0)~P1(3),且字元線WL2上的記憶胞形成實體程式化單元P2(0)~P2 (3)。
需說明的是,在此假設記憶體管理電路502要將一第一資料寫入至字元線WL1以及字元線WL2上的實體程式化單元中。所述第一資料中包括多個子資料,此些子資料依序為子資料DATA0、子資料DATA1、子資料DATA2、子資料DATA3、子資料DATA4、子資料DATA5、子資料DATA6以及子資料DATA7。
假設記憶體管理電路502從主機系統11接收到關於要寫入上述第一資料的第一寫入指令時,記憶體管理電路502可以判斷可用的緩衝記憶體的狀態,並根據可用的緩衝記憶體狀態決定使用第一模式來寫入第一資料或使用第二模式來寫入第二資料。緩衝記憶體的狀態已詳述如前,故在此不再贅述。
當記憶體管理電路502決定使用第一模式來寫入第一資料時,記憶體管理電路502可以直接從主機系統11接收完整的第一資料並將此第一資料暫存於記憶體管理電路502可使用的緩衝記憶體中(例如,主機11所提供的緩衝記憶體與記憶體儲存裝置10中的緩衝記憶體504中),並且以下述的方式來進行資料平行的寫入。
詳細來說,當記憶體管理電路502要對字元線WL1以及字元線WL2上的實體程式化單元進行平行地寫入時,記憶體管理電路502會直接地從暫存在緩衝記憶體中的完整的第一資料挑選欲儲存在字元線WL1上的實體程式化單元P1(0)以及實體程式化單元P1(1)的資料以及欲儲存在字元線WL2上的實體程式化單元P2(0)以及實體程式化單元P2(1)的資料。
接著,請參照圖11B,記憶體管理電路502例如可以挑選第一資料中的子資料DATA0、子資料DATA1、子資料DATA4與子資料DATA5。其中,子資料DATA0與子資料DATA1可以統稱為第三子資料,子資料DATA4與子資料DATA5可以統稱為第四子資料。特別是,在第一資料中,上述的第三子資料以及第四子資料為不連續。須注意的是,子資料DATA0是將被寫入至字元線WL1上的實體程式化單元P1(0)中的子資料,子資料DATA1是將被寫入至字元線WL1上的實體程式化單元P1(1)中的子資料DATA1,子資料DATA4是將被寫入至字元線WL2上的實體程式化單元P2(0)中的子資料,子資料DATA5是將被寫入至字元線WL2上的實體程式化單元P2(1)中的子資料。
之後,記憶體管理電路502可以依序將子資料DATA0以及子資料DATA1分別寫入至實體程式化單元P1(0)以及實體程式化單元P1(1)。類似地,記憶體管理電路502可以依序將子資料DATA4以及子資料DATA5分別寫入至實體程式化單元P2(0)以及實體程式化單元P2(1)。其中,實體程式化單元P1(0)以及實體程式化單元P1(1)可以統稱為第七實體程式化單元,實體程式化單元P2(0)以及實體程式化單元P2(1) 可以統稱為第八實體程式化單元。
之後,記憶體管理電路502會再次地從暫存在緩衝記憶體中的完整的第一資料挑選欲儲存在字元線WL1上的實體程式化單元P1(2)以及實體程式化單元P1(3)的資料以及欲儲存在字元線WL2上的實體程式化單元P2(2)以及實體程式化單元P2(3)的資料。
之後,請參照圖11C,記憶體管理電路502例如可以挑選第一資料中的子資料DATA2、子資料DATA3、子資料DATA6與子資料DATA7。須注意的是,子資料DATA2是將被寫入至字元線WL1上的實體程式化單元P1(2)中的子資料,子資料DATA3是將被寫入至字元線WL1上的實體程式化單元P1(3)中的子資料。子資料DATA6是將被寫入至字元線WL2上的實體程式化單元P2(2)中的子資料,子資料DATA7是將被寫入至字元線WL2上的實體程式化單元P2(3)中的子資料。
之後,記憶體管理電路502可以依序將子資料DATA2以及子資料DATA3分別寫入至實體程式化單元P1(2)以及實體程式化單元P1(3)。類似地,記憶體管理電路502可以依序將子資料DATA6以及子資料DATA7分別寫入至實體程式化單元P2(2)以及實體程式化單元P2(3)。藉此方式,可以完成以第一模式進行寫入的操作。
然而,當欲使用第二模式進行寫入時(例如,可使用的緩衝記憶體不夠或是主機系統10沒有提供緩衝記憶體空間供記憶體管理電路502時),記憶體管理電路502會改為使用傳送資料請求指令的方式來請求在平行寫入時所需的資料。
詳細來說,當記憶體管理電路502決定使用第二模式來寫入第一資料時,記憶體管理電路502可以傳送第一資料請求指令至主機系統11以請求欲儲存在字元線WL1上的實體程式化單元P1(0)以及實體程式化單元P1(1)的子資料DATA0與子資料DATA1,且第一資料請求指令還會向主機系統11請求欲儲存在字元線WL2上的實體程式化單元P2(0)以及實體程式化單元P2(1)的子資料DATA6以及子資料DATA7。藉由此方式,記憶體管理電路502即可以不用暫存完整的第一資料。
在從主機系統11取得子資料DATA0、子資料DATA1、子資料DATA6與子資料DATA7後,記憶體管理電路502可以根據類似圖11B的方式依序將子資料DATA0以及子資料DATA1分別寫入至實體程式化單元P1(0)以及實體程式化單元P1(1),以及依序將子資料DATA4以及子資料DATA5分別寫入至實體程式化單元P2(0)以及實體程式化單元P2(1)。
之後,記憶體管理電路502可以再傳送另一資料請求指令至主機系統11以請求欲儲存在字元線WL1上的實體程式化單元P1(2)以及實體程式化單元P1(3)的子資料DATA2與子資料DATA3,且此另一資料請求指令還會向主機系統11請求欲儲存在字元線WL2上的實體程式化單元P2(2)以及實體程式化單元P2(3)的子資料DATA6以及子資料DATA7。
在從主機系統11取得子資料DATA2、子資料DATA3、子資料DATA6與子資料DATA7後,記憶體管理電路502可以根據類似圖11C的方式依序將子資料DATA2以及子資料DATA3分別寫入至實體程式化單元P1(2)以及實體程式化單元P1(3),以及依序將子資料DATA6以及子資料DATA7分別寫入至實體程式化單元P2(2)以及實體程式化單元P2(3)。
也就是說,在第二範例實施例中,當緩衝記憶體不夠使用時,可以使用第二模式的資料請求指令來向主機系統11請求所需的資料來進行平行寫入,而不需如第一模式暫存所有的第一資料。
特別是,在經由上述的寫入後,儲存在字元線WL(1)中最末端的實體頁面P1(2)~P1(3)的資料是會接續儲存在字元線WL(2)中起始的實體頁面P2(0)~P2(1)的資料。也就是說,在經由上述寫入操作後,資料會依序地儲存在字元線WL1與字元線WL2中。
然而需注意的是,本發明並不用於限制一字元線上的實體頁面的數目。在其他實施例中,一條字元線可以包括更多或更少的實體頁面。
圖12是根據本發明的第二範例實施例所繪示的資料儲存方法的流程圖。
請參照圖12,在步驟S1201中,記憶體管理電路502從主機系統11接收第一寫入指令。在步驟S1203中,記憶體管理電路502根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應第一寫入指令的第一資料或使用第二模式寫入所述第一資料。
當記憶體管理電路502判斷使用第一模式寫入對應第一寫入指令的第一資料時,在步驟S1205中,記憶體管理電路502會將對應第一寫入指令的第一資料暫存至記憶體儲存裝置10的緩衝記憶體510中。之後在步驟S1207中,記憶體管理電路502會將第一資料中的第三子資料經由第一資料匯流排寫入至第一字元線上的第七實體程式化單元。其中,所述第一字元線屬於上述多個記憶體子模組中的第一記憶體子模組。最後在步驟1209中,記憶體管理電路502會將第一資料中的第四子資料經由第二資料匯流排寫入至第二字元線上的第八實體程式化單元。其中,所述第二字元線屬於所述多個記憶體子模組中的第二記憶體子模組。
然而,當記憶體管理電路502判斷使用第二模式寫入對應第一寫入指令的第一資料時,在步驟S1211中,記憶體管理電路502會傳送第一資料請求指令至所述主機系統11。在步驟S1213中,記憶體管理電路502會根據所述第一資料請求指令,從所述主機系統11取得上述的第三子資料以及上述的第四子資料。在步驟S1215中,記憶體管理電路502會將第三子資料經由第一資料匯流排寫入至第一字元線上的第七實體程式化單元。在步驟S1217中, 記憶體管理電路502會將第四子資料經由第二資料匯流排寫入至第二字元線上的第八實體程式化單元。
須注意的是,在第一資料中,上述的第三子資料以及上述的第四子資料為不連續。
基於上述,在第二範例實施例中,可以動態地根據可使用的緩衝記憶體的空間大小來決定是否暫存所有欲寫入的資料,或者改為使用指令向主機系統11請求欲寫入的資料中的部分資料,藉此達到平行寫入的效果。
[第三範例實施例]
在第三範例實施例中,記憶體管理電路502可以根據可用的緩衝記憶體狀態,判斷是否將對應第一寫入指令的第一資料寫入至單一一個字元線或是分散寫入多個字元線中。特別是,由於可複寫式非揮發性記憶體本身的物理特性,當一資料皆被儲存在單一字元線時,當在存取該資料時在解碼的過程中發生失敗的機率可能較高,因此可以考量可用的緩衝記憶體狀態,來決定將資料寫入至單一一個字元線或是分散寫入多個字元線中。
在第三範例實施例中,假設記憶體管理電路502從主機系統11接收到關於要寫入第一資料的第一寫入指令時,記憶體管理電路502可以判斷可用的緩衝記憶體的狀態,並根據可用的緩衝記憶體狀態決定使用第一模式來寫入第一資料或使用第二模式來寫入第二資料。緩衝記憶體的狀態已詳述如前,故在此不再贅述。此外,在此假設第三範例實施例中的第一資料包括一第五子資料以及一第六子資料。
當記憶體管理電路502決定使用第一模式來寫入第一資料時,記憶體管理電路502將第一資料暫存至所述記憶體儲存裝置的緩衝記憶體504中。之後,記憶體管理電路502會將第一資料中的第五子資料從緩衝記憶體506中寫入至多個字元線中的一字元線(亦稱為,第三字元線)上的一實體程式化單元(亦稱為,第九實體程式化單元)中。之後,記憶體管理電路502會將第一資料中的第六子資料從緩衝記憶體506中寫入至所述多個字元線中一字元線(亦稱為,第四字元線)上的一實體程式化單元(亦稱為,第十實體程式化單元)。最後,記憶體管理電路502會根據第五子資料以及第六子資料產生一用於錯誤檢查或更正的同位資訊(亦稱為,第五同位資訊),並將此第五同位資訊儲存至一實體程式化單元(亦稱為,第十一實體程式化單元)中。
當記憶體管理電路502決定使用第二模式來寫入第一資料時,記憶體管理電路502會按照主機系統11傳送第五子資料以及第六子資料的順序,依序將第五子資料以及第六子資料寫入至多個字元線中的一字元線(亦稱為,第五字元線)上的一實體程式化單元(亦稱為,第十二實體程式化單元)與另一實體程式化單元(亦稱為,第十三實體程式化單元)中。之後,記憶體管理電路502會根據第五子資料以及第六子資料產生一用於錯誤檢查或更正的同位資訊(亦稱為,第六同位資訊),並將此第六同位資訊儲存至一實體程式化單元(亦稱為,第十四實體程式化單元)中。也就是說,在本範例實施例中,當緩衝記憶體的可用空間足夠時,會使用第一模式以將寫入指令的資料分散寫入至多個不同的字元線中。然而,當緩衝記憶體的可用空間不夠時,會使用第二模式以將寫入指令的資料寫入至同一字元線中。而當資料分散寫入至多個不同的字元線中時,之後在存取該資料時可以提高解碼的成功機率。
圖13是根據本發明的第三範例實施例所繪示的資料儲存方法的流程圖。
請參照圖13,在步驟S1301中,記憶體管理電路502從主機系統11接收第一寫入指令。在步驟S1303中,記憶體管理電路502根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應第一寫入指令的第一資料或使用第二模式寫入所述第一資料。
當記憶體管理電路502判斷使用第一模式寫入對應第一寫入指令的第一資料時,在步驟S1305中,記憶體管理電路502將對應第一寫入指令的第一資料暫存至記憶體儲存裝置10的緩衝記憶體510中。在步驟S1307中,記憶體管理電路502將第一資料中的第五子資料寫入至第三字元線上的第九實體程式化單元。在步驟S1309中,記憶體管理電路502將第一資料中的第六子資料寫入至第四字元線上的第十實體程式化單元。最後,在步驟S1311中,記憶體管理電路502根據第五子資料以及第六子資料產生第五同位資訊,並將第五同位資訊儲存至第十一實體程式化單元中。
當記憶體管理電路502判斷使用第二模式寫入對應第一寫入指令的第一資料時,在步驟S1313中,記憶體管理電路502將第一資料中的第五子資料以及第六子資料分別寫入至第五字元線上的第十二實體程式化單元以及第十三實體程式化單元。最後在步驟S1315中,記憶體管理電路502根據第五子資料以及第六子資料產生第六同位資訊,並將第六同位資訊儲存至一第十四實體程式化單元中。
基於上述,在第三範例實施例中,可以動態地根據可使用的緩衝記憶體的空間大小來決定是否將資料寫入至同一字元現中或是分散寫入不同的字元線中,而當資料被分散寫入不同的自元線時,可以提高該資料在存取時解碼的成功機率。
綜上所述,本發明提出的一種資料儲存方法、記憶體控制電路單元及記憶體儲存裝置,可以動態地根據可使用的緩衝記憶體狀態來決定不同的資料寫入方式。藉此提高記憶體儲存裝置在使用上的彈性。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
30、10‧‧‧記憶體儲存裝置
31、11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧儲存區
602‧‧‧取代區
610(0)~610(B)‧‧‧實體抹除單元
612(0)~612(C)‧‧‧邏輯單元
步驟S701‧‧‧從主機系統接收第一寫入指令的步驟
步驟S703‧‧‧根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應第一寫入指令的第一資料或使用第二模式寫入第一資料的步驟
步驟S705‧‧‧使用第一模式將第一資料寫入至第一實體抹除單元中的步驟
步驟S707‧‧‧使用第二模式將第一資料寫入至第二實體抹除單元中的步驟
SDATA1、SDATA2、SDATA3、SDATA4、SDATA5、SDATA6、SDATA7、SDATA8‧‧‧子資料
710‧‧‧第一緩衝記憶體
701a、701b、501a、501b‧‧‧暫存區
P1、P2、P3、P4、P5、P6‧‧‧同位資訊
步驟S1001‧‧‧從主機系統接收第一寫入指令的步驟
步驟S1003‧‧‧判斷主機系統的第一緩衝記憶體是否可以使用的步驟
步驟S1005‧‧‧將對應第一寫入指令的第一資料中的第一子資料暫存至第一緩衝記憶體中,產生對應第一子資料的第三同位資訊並將第三同位資訊暫存於第一緩衝記憶體中的步驟
步驟S1007‧‧‧將第一資料中的第二子資料暫存至記憶體儲存裝置的第二緩衝記憶體中,產生對應第二子資料的第四同位資訊並將第四同位資訊暫存於第二緩衝記憶體中的步驟
步驟S1009‧‧‧將第一子資料以及第三同位資訊分別從第一緩衝記憶體寫入至第一實體抹除單元中的第一實體程式化單元以及第二實體程式化單元的步驟
步驟S1011‧‧‧將第二子資料以及第四同位資訊從第二緩衝記憶體寫入至第一實體抹除單元中的第三實體程式化單元以及第四實體程式化單元的步驟
步驟S1013‧‧‧使用第一旗標標記第一實體抹除單元以表示第一實體抹除單元是使用第一模式進行程式化的步驟
步驟S1015‧‧‧將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中,產生對應第一資料的第二同位資訊並將第二同位資訊暫存於第二緩衝記憶體中的步驟
步驟S1017‧‧‧將第一資料以及第二同位資訊從第二緩衝記憶體分別寫入至第二實體抹除單元中的第五實體程式化單元以及第六實體程式化單元的步驟
步驟S1019‧‧‧使用第二旗標標記第二實體抹除單元以表示第二實體抹除單元是使用第二模式進行程式化的步驟
P1(0)、P1(1)、P1(2)、P1(3)、P2(0)、P2(1)、P2(2)、P2(3)‧‧‧實體程式化單元
WL1、WL2‧‧‧字元線
DATA0、DATA1、DATA2、DATA3、DATA4、DATA5、DATA6、DATA7‧‧‧子資料
步驟S1201‧‧‧從主機系統接收第一寫入指令的步驟
步驟S1203‧‧‧根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應第一寫入指令的第一資料或使用第二模式寫入所述第一資料的步驟
步驟S1205‧‧‧將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中的步驟
步驟S1207‧‧‧將第一資料中的第三子資料經由第一資料匯流排寫入至多個字元線中一第一字元線上的第七實體程式化單元的步驟
步驟S1209‧‧‧將第一資料中的第四子資料經由第二資料匯流排寫入至多個字元線中一第二字元線上的第八實體程式化單元的步驟
步驟S1211‧‧‧傳送第一資料請求指令至主機系統的步驟
步驟S1213‧‧‧根據第一資料請求指令,從主機系統取得第三子資料以及第四子資料的步驟
步驟S1215‧‧‧將第三子資料經由第一資料匯流排寫入至第一字元線上的第七實體程式化單元的步驟
步驟S1217‧‧‧將第四子資料經由第二資料匯流排寫入至第二字元線上的第八實體程式化單元的步驟
步驟S1301‧‧‧從主機系統接收第一寫入指令的步驟
步驟S1303‧‧‧根據可使用的緩衝記憶體狀態,判斷使用第一模式寫入對應第一寫入指令的第一資料或使用第二模式寫入所述第一資料的步驟
步驟S1305‧‧‧將對應第一寫入指令的第一資料暫存至記憶體儲存裝置的第二緩衝記憶體中的步驟
步驟S1307‧‧‧將第一資料中的第五子資料寫入至多個字元線中一第三字元線上的第九實體程式化單元的步驟
步驟S1309‧‧‧將第一資料中的第六子資料寫入至多個字元線中一第四字元線上的第十實體程式化單元的步驟
步驟S1311‧‧‧根據第五子資料以及第六子資料產生第五同位資訊,並將第五同位資訊儲存至第十一實體程式化單元中的步驟
步驟S1313‧‧‧將第一資料中的第五子資料以及第六子資料分別寫入至多個字元線中一第五字元線上的第十二實體程式化單元以及第十三實體程式化單元的步驟
步驟S1315‧‧‧根據第五子資料以及第六子資料產生第六同位資訊,並將第六同位資訊儲存至第十四實體程式化單元中的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的資料儲存方法的流程圖。 圖8A與圖8B是根據本發明的第一範例實施例所繪示的使用第一模式進行寫入的示意圖。 圖9A與圖9B是根據本發明的第一範例實施例所繪示的使用第二模式進行寫入的示意圖。 圖10是根據本發明的第一範例實施例所繪示的資料儲存方法的流程圖。 圖11A至圖11C是根據本發明的第二範例實施例所繪示的使用第一模式與第二模式進行寫入的示意圖。 圖12是根據本發明的第二範例實施例所繪示的資料儲存方法的流程圖。 圖13是根據本發明的第三範例實施例所繪示的資料儲存方法的流程圖。
Claims (30)
- 一種資料儲存方法,用於具有一可複寫式非揮發性記憶體模組的一記憶體儲存裝置,所述可複寫式非揮發性記憶體模組包括多個實體抹除單元,且所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元,所述資料儲存方法包括: 從一主機系統接收一第一寫入指令; 根據可使用的一緩衝記憶體狀態,判斷使用一第一模式寫入對應所述第一寫入指令的一第一資料或使用一第二模式寫入所述第一資料; 當根據可使用的所述緩衝記憶體狀態判斷使用所述第一模式寫入所述第一資料時,使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元中;以及 當根據可使用的所述緩衝記憶體狀態判斷使用所述第二模式寫入所述第一資料時,使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元中。
- 如申請專利範圍第1項所述的資料儲存方法,其中使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的步驟包括: 將所述第一資料以及用以校正所述第一資料的一第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中, 其中使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的步驟包括: 將所述第一資料以及用以校正第一資料的一第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中, 其中所述第一同位資訊的數量大於所述第二同位資訊的數量。
- 如申請專利範圍第2項所述的資料儲存方法,其中根據可使用的所述緩衝記憶體狀態,判斷使用所述第一模式寫入所述第一資料或使用所述第二模式寫入所述第一資料的步驟包括: 判斷所述主機系統的一第一緩衝記憶體是否可以使用; 當所述主機系統的所述第一緩衝記憶體可以使用時,使用所述第一模式寫入所述第一資料;以及 當所述主機系統的所述第一緩衝記憶體不可以使用時,使用所述第二模式寫入所述第一資料。
- 如申請專利範圍第3項所述的資料儲存方法,其中所述第一同位資訊包括一第三同位資訊以及一第四同位資訊,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的步驟包括: 將所述第一資料中的一第一子資料暫存至所述第一緩衝記憶體中,產生對應所述第一子資料的所述第三同位資訊並將所述第三同位資訊暫存於所述第一緩衝記憶體中; 將所述第一資料中的一第二子資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中,產生對應所述第二子資料的所述第四同位資訊並將所述第四同位資訊暫存於所述第二緩衝記憶體中; 將所述第一子資料以及所述第三同位資訊分別從所述第一緩衝記憶體寫入至所述第一實體抹除單元中的一第一實體程式化單元以及一第二實體程式化單元; 將所述第二子資料以及所述第四同位資訊從所述第二緩衝記憶體寫入至所述第一實體抹除單元中的一第三實體程式化單元以及一第四實體程式化單元;以及 使用一第一旗標標記所述第一實體抹除單元以表示所述第一實體抹除單元是使用所述第一模式進行程式化。
- 如申請專利範圍第4項所述的資料儲存方法,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的步驟包括: 將所述第一資料暫存至所述記憶體儲存裝置的所述第二緩衝記憶體中,產生對應所述第一資料的所述第二同位資訊並將所述第二同位資訊暫存於所述第二緩衝記憶體中; 將所述第一資料以及所述第二同位資訊從所述第二緩衝記憶體分別寫入至所述第二實體抹除單元中的一第五實體程式化單元以及一第六實體程式化單元;以及 使用一第二旗標標記所述第二實體抹除單元以表示所述第二實體抹除單元是使用所述第二模式進行寫入。
- 如申請專利範圍第2項所述的資料儲存方法,其中將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的步驟之後,所述第一實體抹除單元僅能使用所述第一模式進行程式化。
- 如申請專利範圍第2項所述的資料儲存方法,其中將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的步驟之後,所述第二實體抹除單元僅能使用所述第二模式進行程式化。
- 如申請專利範圍第1項所述的資料儲存方法,其中所述第一模式與所述第二模式分別根據不同的演算法產生用於校正一相對應資料的一同位資訊。
- 如申請專利範圍第1項所述的資料儲存方法,其中所述可複寫式非揮發性記憶體模組包括分別耦接至一記憶體控制電路單元的多個記憶體子模組,所述多個記憶體子模組包括多個字元線,其中使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的步驟包括: 將對應所述第一寫入指令的所述第一資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中; 將所述第一資料中的一第三子資料經由一第一資料匯流排寫入至所述多個字元線中一第一字元線上的一第七實體程式化單元,所述第一字元線屬於所述多個記憶體子模組中的一第一記憶體子模組;以及 將所述第一資料中的一第四子資料經由一第二資料匯流排寫入至所述多個字元線中一第二字元線上的一第八實體程式化單元,所述第二字元線屬於所述多個記憶體子模組中的一第二記憶體子模組, 其中使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的步驟包括: 傳送至少一第一資料請求指令至所述主機系統; 根據所述第一資料請求指令,從所述主機系統取得所述第三子資料以及所述第四子資料; 將所述第三子資料經由所述第一資料匯流排寫入至所述多個字元線中所述第一字元線上的所述第七實體程式化單元;以及 將所述第四子資料經由所述第二資料匯流排寫入至所述多個字元線中所述第二字元線上的所述第八實體程式化單元, 其中在所述第一資料中所述第三子資料以及所述第四子資料為不連續。
- 如申請專利範圍第1項所述的資料儲存方法,其中所述可複寫式非揮發性記憶體模組包括多個字元線,其中使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的步驟包括: 將對應所述第一寫入指令的所述第一資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中; 將所述第一資料中的一第五子資料寫入至所述多個字元線中一第三字元線上的一第九實體程式化單元; 將所述第一資料中的一第六子資料寫入至所述多個字元線中一第四字元線上的一第十實體程式化單元;以及 根據所述第五子資料以及所述第六子資料產生一第五同位資訊,並將所述第五同位資訊儲存至一第十一實體程式化單元中, 其中使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的步驟包括: 將所述第一資料中的所述第五子資料以及所述第六子資料分別寫入至所述多個字元線中一第五字元線上的一第十二實體程式化單元以及一第十三實體程式化單元;以及 根據所述第五子資料以及所述第六子資料產生一第六同位資訊,並將所述第六同位資訊儲存至一第十四實體程式化單元中。
- 一種記憶體控制電路單元,用於控制一可複寫式非揮發性記憶體模組,其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元,且所述多個實體抹除單元之中的每一個實體程式化單元包括多個實體程式化單元,所述記憶體控制電路單元包括: 一主機介面,用以耦接至一主機系統; 一記憶體介面,用以耦接至所述可複寫式非揮發性記憶體模組; 一記憶體管理電路,耦接至所述主機介面以及所述記憶體介面, 其中所述記憶體管理電路用以從該主機系統接收一第一寫入指令, 其中所述記憶體管理電路更用以根據可使用的一緩衝記憶體狀態,判斷使用一第一模式寫入對應所述第一寫入指令的一第一資料或使用一第二模式寫入所述第一資料, 當根據可使用的所述緩衝記憶體狀態判斷使用所述第一模式寫入所述第一資料時,所述記憶體管理電路更用以使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元中, 當根據可使用的所述緩衝記憶體狀態判斷使用所述第二模式寫入所述第一資料時,所述記憶體管理電路更用以使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元中。
- 如申請專利範圍第11項所述的記憶體控制電路單元,其中在使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中, 所述記憶體管理電路將所述第一資料以及用以校正所述第一資料的一第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中, 其中在使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中, 所述記憶體管理電路將所述第一資料以及用以校正所述第一資料的一第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中, 其中所述第一同位資訊的數量大於所述第二同位資訊的數量。
- 如申請專利範圍第12項所述的記憶體控制電路單元,其中在根據可使用的所述緩衝記憶體狀態,判斷使用所述第一模式寫入所述第一資料或使用所述第二模式寫入所述第一資料的運作中, 所述記憶體管理電路更用以判斷所述主機系統的一第一緩衝記憶體是否可以使用, 當所述主機系統的所述第一緩衝記憶體可以使用時,所述記憶體管理電路使用所述第一模式寫入所述第一資料,以及 當所述主機系統的該第一緩衝記憶體不可以使用時,所述記憶體管理電路使用所述第二模式寫入所述第一資料。
- 如申請專利範圍第13項所述的記憶體控制電路單元,其中所述第一同位資訊包括一第三同位資訊以及一第四同位資訊,其中在將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元之中的所述第一實體抹除單元中的運作中, 所述記憶體管理電路更用以將所述第一資料中的一第一子資料暫存至所述第一緩衝記憶體中,產生對應所述第一子資料的所述第三同位資訊並將所述第三同位資訊暫存於所述第一緩衝記憶體中, 所述記憶體管理電路更用以將所述第一資料中的一第二子資料暫存至所述記憶體控制電路單元的一第二緩衝記憶體中,產生對應所述第二子資料的所述第四同位資訊並將所述第四同位資訊暫存於所述第二緩衝記憶體中, 所述記憶體管理電路更用以將所述第一子資料以及所述第三同位資訊分別從所述第一緩衝記憶體寫入至所述第一實體抹除單元中的一第一實體程式化單元以及一第二實體程式化單元, 所述記憶體管理電路更用以將所述第二子資料以及所述第四同位資訊從所述第二緩衝記憶體寫入至所述第一實體抹除單元中的一第三實體程式化單元以及一第四實體程式化單元,以及 所述記憶體管理電路更用以使用一第一旗標標記所述第一實體抹除單元以表示所述第一實體抹除單元是使用所述第一模式進行程式化。
- 如申請專利範圍第14項所述的記憶體控制電路單元,其中在將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元之中的該第二實體抹除單元中的運作中, 所述記憶體管理電路更用以將所述第一資料暫存至所述記憶體儲存裝置的所述第二緩衝記憶體中,產生對應所述第一資料的所述第二同位資訊並將所述第二同位資訊暫存於所述第二緩衝記憶體中, 所述記憶體管理電路更用以將所述第一資料以及所述第二同位資訊從所述第二緩衝記憶體分別寫入至所述第二實體抹除單元中的一第五實體程式化單元以及一第六實體程式化單元,以及 所述記憶體管理電路更用以使用一第二旗標標記所述第二實體抹除單元以表示所述第二實體抹除單元是使用所述第二模式進行程式化。
- 如申請專利範圍第12項所述的記憶體控制電路單元,其中在將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元之中的所述第一實體抹除單元中的運作之後,所述第一實體抹除單元僅能使用所述第一模式進行程式化。
- 如申請專利範圍第12項所述的記憶體控制電路單元,其中在將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元之中的該第二實體抹除單元中的運作之後,所述第二實體抹除單元僅能使用所述第二模式進行程式化。
- 如申請專利範圍第11項所述的記憶體控制電路單元,其中所述第一模式與所述第二模式分別根據不同的演算法產生用於校正一相對應資料的一同位資訊。
- 如申請專利範圍第11項所述的記憶體控制電路單元,其中所述可複寫式非揮發性記憶體模組包括分別耦接至該記憶體控制電路單元的多個記憶體子模組,所述多個記憶體子模組包括多個字元線,其中在使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中, 所述記憶體管理電路將對應所述第一寫入指令的所述第一資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中, 所述記憶體管理電路將所述第一資料中的一第三子資料經由一第一資料匯流排寫入至所述多個字元線中一第一字元線上的一第七實體程式化單元,所述第一字元線屬於所述多個記憶體子模組中的一第一記憶體子模組,以及 所述記憶體管理電路將所述第一資料中的一第四子資料經由一第二資料匯流排寫入至所述多個字元線中一第二字元線上的一第八實體程式化單元,所述第二字元線屬於所述多個記憶體子模組中的一第二記憶體子模組, 其中在使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中, 所述記憶體管理電路傳送至少一第一資料請求指令至所述主機系統, 所述記憶體管理電路根據所述第一資料請求指令,從所述主機系統取得所述第三子資料以及所述第四子資料, 所述記憶體管理電路將所述第三子資料經由所述第一資料匯流排寫入至所述多個字元線中所述第一字元線上的所述第七實體程式化單元,以及 所述記憶體管理電路將所述第四子資料經由所述第二資料匯流排寫入至所述多個字元線中所述第二字元線上的所述第八實體程式化單元, 其中在所述第一資料中所述第三子資料以及所述第四子資料為不連續。
- 如申請專利範圍第11項所述的記憶體控制電路單元,其中所述可複寫式非揮發性記憶體模組包括多個字元線,其中在使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中, 所述記憶體管理電路將對應所述第一寫入指令的所述第一資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中, 所述記憶體管理電路將所述第一資料中的一第五子資料寫入至所述多個字元線中一第三字元線上的一第九實體程式化單元, 所述記憶體管理電路將所述第一資料中的一第六子資料寫入至所述多個字元線中一第四字元線上的一第十實體程式化單元,以及 所述記憶體管理電路根據所述第五子資料以及所述第六子資料產生一第五同位資訊,並將所述第五同位資訊儲存至一第十一實體程式化單元中, 其中在使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中, 所述記憶體管理電路將所述第一資料中的所述第五子資料以及所述第六子資料分別寫入至所述多個字元線中一第五字元線上的一第十二實體程式化單元以及一第十三實體程式化單元,以及 所述記憶體管理電路根據所述第五子資料以及所述第六子資料產生一第六同位資訊,並將所述第六同位資訊儲存至一第十四實體程式化單元中。
- 一種記憶體儲存裝置,包括: 一連接介面單元,用以耦接至一主機系統; 一可複寫式非揮發性記憶體模組,包括多個實體抹除單元,且所述多個實體抹除單元之中的每一個實體抹除單元包括多個實體程式化單元;以及 一記憶體控制電路單元,耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組, 其中所述記憶體控制電路單元用以從所述主機系統接收一第一寫入指令, 其中所述記憶體控制電路單元更用以根據可使用的一緩衝記憶體狀態,判斷使用一第一模式寫入對應所述第一寫入指令的一第一資料或使用一第二模式寫入所述第一資料, 當根據可使用的所述緩衝記憶體狀態判斷使用所述第一模式寫入所述第一資料時,所述記憶體控制電路單元更用以使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元中, 當根據可使用的所述緩衝記憶體狀態判斷使用所述第二模式寫入所述第一資料時,所述記憶體控制電路單元更用以使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元之中的一第二實體抹除單元中。
- 如申請專利範圍第21項所述的記憶體儲存裝置,其中在使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中, 所述記憶體控制電路單元將所述第一資料以及用以校正所述第一資料的一第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中, 其中在使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中, 所述記憶體控制電路單元將所述第一資料以及用以校正所述第一資料的一第二同位資訊寫入至所述多個實體抹除單元中的所述第二實體抹除單元中, 其中所述第一同位資訊的數量大於所述第二同位資訊的數量。
- 如申請專利範圍第22項所述的記憶體儲存裝置,其中在根據可使用的所述緩衝記憶體狀態,判斷使用所述第一模式寫入所述第一資料或使用所述第二模式寫入所述第一資料的運作中, 所述記憶體控制電路單元更用以判斷所述主機系統的一第一緩衝記憶體是否可以使用, 當所述主機系統的所述第一緩衝記憶體可以使用時,所述記憶體控制電路單元使用所述第一模式寫入所述第一資料,以及 當所述主機系統的所述第一緩衝記憶體不可以使用時,所述記憶體控制電路單元更用以使用所述第二模式寫入所述第一資料。
- 如申請專利範圍第23項所述的記憶體儲存裝置,其中所述第一同位資訊包括一第三同位資訊以及一第四同位資訊,其中在將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中, 所述記憶體控制電路單元更用以將所述第一資料中的一第一子資料暫存至所述第一緩衝記憶體中,產生對應所述第一子資料的所述第三同位資訊並將所述第三同位資訊暫存於所述第一緩衝記憶體中, 所述記憶體控制電路單元更用以將所述第一資料中的一第二子資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中,產生對應所述第二子資料的所述第四同位資訊並將所述第四同位資訊暫存於所述第二緩衝記憶體中, 所述記憶體控制電路單元更用以將所述第一子資料以及所述第三同位資訊分別從所述第一緩衝記憶體寫入至所述第一實體抹除單元中的一第一實體程式化單元以及一第二實體程式化單元, 所述記憶體控制電路單元更用以將所述第二子資料以及所述第四同位資訊從所述第二緩衝記憶體寫入至所述第一實體抹除單元中的一第三實體程式化單元以及一第四實體程式化單元,以及 所述記憶體控制電路單元更用以使用一第一旗標標記所述第一實體抹除單元以表示所述第一實體抹除單元是使用所述第一模式進行程式化。
- 如申請專利範圍第24項所述的記憶體儲存裝置,其中在將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元之中的所述第二實體抹除單元中的運作中, 所述記憶體控制電路單元更用以將所述第一資料暫存至所述記憶體儲存裝置的所述第二緩衝記憶體中,產生對應所述第一資料的所述第二同位資訊並將所述第二同位資訊暫存於所述第二緩衝記憶體中, 所述記憶體控制電路單元更用以將所述第一資料以及所述第二同位資訊從所述第二緩衝記憶體分別寫入至所述第二實體抹除單元中的一第五實體程式化單元以及一第六實體程式化單元,以及 所述記憶體控制電路單元更用以使用一第二旗標標記所述第二實體抹除單元以表示所述第二實體抹除單元是使用所述第二模式進行程式化。
- 如申請專利範圍第22項所述的記憶體儲存裝置,其中在將所述第一資料以及對應所述第一資料的所述第一同位資訊寫入至所述多個實體抹除單元之中的所述第一實體抹除單元中的運作之後,所述第一實體抹除單元僅能使用所述第一模式進行程式化。
- 如申請專利範圍第22項所述的記憶體儲存裝置,其中在將所述第一資料以及對應所述第一資料的所述第二同位資訊寫入至所述多個實體抹除單元之中的該第二實體抹除單元中的運作之後,所述第二實體抹除單元僅能使用所述第二模式進行程式化。
- 如申請專利範圍第21項所述的記憶體儲存裝置,其中所述第一模式與所述第二模式分別根據不同的演算法產生用於校正一相對應資料的一同位資訊。
- 如申請專利範圍第21項所述的記憶體儲存裝置,其中所述可複寫式非揮發性記憶體模組包括分別耦接至該記憶體控制電路單元的多個記憶體子模組,所述多個記憶體子模組包括多個字元線,其中在使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中, 所述記憶體控制電路單元將對應所述第一寫入指令的所述第一資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中, 所述記憶體控制電路單元將所述第一資料中的一第三子資料經由一第一資料匯流排寫入至所述多個字元線中一第一字元線上的一第七實體程式化單元,所述第一字元線屬於所述多個記憶體子模組中的一第一記憶體子模組,以及 所述記憶體控制電路單元將所述第一資料中的一第四子資料經由一第二資料匯流排寫入至所述多個字元線中一第二字元線上的一第八實體程式化單元,所述第二字元線屬於所述多個記憶體子模組中的一第二記憶體子模組, 其中在使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中, 所述記憶體控制電路單元傳送至少一第一資料請求指令至所述主機系統, 所述記憶體控制電路單元根據所述第一資料請求指令,從所述主機系統取得所述第三子資料以及所述第四子資料, 所述記憶體控制電路單元將所述第三子資料經由所述第一資料匯流排寫入至所述多個字元線中所述第一字元線上的所述第七實體程式化單元,以及 所述記憶體控制電路單元將所述第四子資料經由所述第二資料匯流排寫入至所述多個字元線中所述第二字元線上的所述第八實體程式化單元, 其中在所述第一資料中所述第三子資料以及所述第四子資料為不連續。
- 如申請專利範圍第21項所述的記憶體儲存裝置,其中所述可複寫式非揮發性記憶體模組包括多個字元線,其中在使用所述第一模式將所述第一資料寫入至所述多個實體抹除單元中的所述第一實體抹除單元中的運作中, 所述記憶體控制電路單元將對應所述第一寫入指令的所述第一資料暫存至所述記憶體儲存裝置的一第二緩衝記憶體中, 所述記憶體控制電路單元將所述第一資料中的一第五子資料寫入至所述多個字元線中一第三字元線上的一第九實體程式化單元, 所述記憶體控制電路單元將所述第一資料中的一第六子資料寫入至所述多個字元線中一第四字元線上的一第十實體程式化單元,以及 所述記憶體控制電路單元根據所述第五子資料以及所述第六子資料產生一第五同位資訊,並將所述第五同位資訊儲存至一第十一實體程式化單元中, 其中在使用所述第二模式將所述第一資料寫入至所述多個實體抹除單元中的所述第二實體抹除單元中的運作中, 所述記憶體控制電路單元將所述第一資料中的所述第五子資料以及所述第六子資料分別寫入至所述多個字元線中一第五字元線上的一第十二實體程式化單元以及一第十三實體程式化單元,以及 所述記憶體控制電路單元根據所述第五子資料以及所述第六子資料產生一第六同位資訊,並將所述第六同位資訊儲存至一第十四實體程式化單元中。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106129385A TWI648675B (zh) | 2017-08-29 | 2017-08-29 | 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置 |
US15/729,666 US10824368B2 (en) | 2017-08-29 | 2017-10-10 | Data storing method, memory control circuit unit and memory storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106129385A TWI648675B (zh) | 2017-08-29 | 2017-08-29 | 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI648675B TWI648675B (zh) | 2019-01-21 |
TW201913353A true TW201913353A (zh) | 2019-04-01 |
Family
ID=65437221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106129385A TWI648675B (zh) | 2017-08-29 | 2017-08-29 | 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10824368B2 (zh) |
TW (1) | TWI648675B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10872656B1 (en) | 2019-06-10 | 2020-12-22 | Phison Electronics Corp. | Data writing method, memory control circuit unit and memory storage device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102432551B1 (ko) * | 2018-02-13 | 2022-08-16 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4207876B2 (ja) * | 2004-09-30 | 2009-01-14 | ティアック株式会社 | 光ディスク装置 |
US7917685B2 (en) * | 2006-05-04 | 2011-03-29 | Micron Technology, Inc. | Method for reading a multilevel cell in a non-volatile memory device |
CN101548271B (zh) * | 2006-12-08 | 2012-12-05 | 桑德福斯公司 | 多个存储装置中的数据冗余 |
US8307241B2 (en) * | 2009-06-16 | 2012-11-06 | Sandisk Technologies Inc. | Data recovery in multi-level cell nonvolatile memory |
KR102108839B1 (ko) * | 2013-06-12 | 2020-05-29 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 사용자 장치 및 그것의 데이터 쓰기 방법 |
US9348695B2 (en) * | 2014-05-21 | 2016-05-24 | Sandisk Technologies Inc. | System and method of storing redundancy data |
CN105426112A (zh) * | 2014-08-28 | 2016-03-23 | 广明光电股份有限公司 | 固态硬盘动态调整高速缓冲区的方法 |
TWI596476B (zh) * | 2015-11-27 | 2017-08-21 | 群聯電子股份有限公司 | 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元 |
-
2017
- 2017-08-29 TW TW106129385A patent/TWI648675B/zh active
- 2017-10-10 US US15/729,666 patent/US10824368B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10872656B1 (en) | 2019-06-10 | 2020-12-22 | Phison Electronics Corp. | Data writing method, memory control circuit unit and memory storage device |
TWI717751B (zh) * | 2019-06-10 | 2021-02-01 | 群聯電子股份有限公司 | 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置 |
Also Published As
Publication number | Publication date |
---|---|
TWI648675B (zh) | 2019-01-21 |
US20190065101A1 (en) | 2019-02-28 |
US10824368B2 (en) | 2020-11-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI579696B (zh) | 資料重建方法與系統及其記憶體控制電路單元 | |
TWI592799B (zh) | 映射表更新方法、記憶體控制電路單元及記憶體儲存裝置 | |
CN109491588B (zh) | 存储器管理方法、存储器控制电路单元与存储器存储装置 | |
TWI486766B (zh) | 資料處理方法、記憶體控制器與記憶體儲存裝置 | |
TWI646543B (zh) | 資料編碼方法、資料解碼方法以及儲存控制器 | |
TWI676176B (zh) | 資料整併方法、記憶體儲存裝置及記憶體控制電路單元 | |
TW201913382A (zh) | 解碼方法、記憶體儲存裝置及記憶體控制電路單元 | |
TWI717751B (zh) | 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置 | |
TWI658402B (zh) | 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置 | |
TWI797464B (zh) | 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元 | |
TWI648675B (zh) | 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置 | |
TWI709850B (zh) | 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 | |
TWI805379B (zh) | 基於資料優先級的風險評估方法、記憶體儲存裝置及記憶體控制電路單元 | |
CN113724774B (zh) | 解码方法、存储器存储装置及存储器控制电路单元 | |
TWI783522B (zh) | 資料重建方法、記憶體儲存裝置及記憶體控制電路單元 | |
CN113140253B (zh) | 存储器管理方法、存储器存储装置及存储器控制电路单元 | |
TWI597731B (zh) | 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 | |
TWI727203B (zh) | 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 | |
CN109460372B (zh) | 数据存储方法、存储器控制电路单元及存储器存储装置 | |
TWI777519B (zh) | 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 | |
TWI771079B (zh) | 記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元 | |
CN112445416B (zh) | 冷区域判断方法、存储器控制电路单元与存储器存储装置 | |
CN113419683B (zh) | 存储器存取方法、存储器存储装置及存储器控制电路单元 | |
TWI764771B (zh) | 跨框編碼管理方法、記憶體儲存裝置及記憶體控制電路單元 | |
TWI777087B (zh) | 資料管理方法、記憶體控制電路單元以及記憶體儲存裝置 |