TWI777519B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

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Abstract

一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：根據多個候選管理資訊中的第一管理資訊來使用第一讀取電壓準位從第一實體單元讀取第一資料；解碼所述第一資料並記錄所述第一資料的第一錯誤位元資訊；以及根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊，其中所述排序資訊反映所述多個候選管理資訊在解碼操作中的使用順序。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。
行動電話與筆記型電腦等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。
一般來說，在將資料儲存至可複寫式非揮發性記憶體模組之前，資料會先被編碼。當欲讀取資料時，可對所讀取的資料進行解碼，以嘗試更正其中的錯誤。此外，用於讀取資料的讀取電壓準位之設定對所讀取之資料的正確性也影響很大。一般來說，可複寫式非揮發性記憶體模組中可儲存有多個管理表格。當欲讀取資料時，這些管理表格可根據一預設順序進行查詢，以根據此些管理表格中排序最前面的管理表格中的資訊來決定當次讀取所使用的讀取電壓準位。若使用此讀取電壓準位所讀取的資料無法被正確的解碼，則排序在此管理表格之後的下一個管理表格中的資訊可被查詢以決定下一次的讀取所使用的讀取電壓準位。但是，根據所述預設順序來依序查詢此些管理表格，可能會因為可複寫式非揮發性記憶體模組中記憶胞的臨界電壓分布發生變化而導致資料解碼效率下降。
本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可提高資料解碼效率。
本發明的範例實施例提供一種記憶體管理方法，其用於記憶體儲存裝置。所述記憶體儲存裝置包括可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體管理方法包括：根據多個候選管理資訊中的第一管理資訊來使用第一讀取電壓準位從所述多個實體單元中的第一實體單元讀取第一資料；解碼所述第一資料並記錄所述第一資料的第一錯誤位元資訊；以及根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊，其中所述排序資訊反映所述多個候選管理資訊在解碼操作中的使用順序。
在本發明的一範例實施例中，根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊的步驟包括：提高所述多個候選管理資訊中的第二管理資訊的使用優先權，以使所述第二管理資訊在下一次的解碼操作中，先於所述第一管理資訊被使用。
在本發明的一範例實施例中，根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊的步驟包括：根據所述多個候選管理資訊中的第二管理資訊來使用第二讀取電壓準位從所述第一實體單元讀取第二資料，其中所述第二讀取電壓準位不同於所述第一讀取電壓準位；解碼所述第二資料並記錄所述第二資料的第二錯誤位元資訊；以及根據所述第二錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊。
在本發明的一範例實施例中，根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊的步驟包括：執行搜尋操作以尋找第三讀取電壓準位；以及根據所述搜尋操作的執行結果調整與所述多個候選管理資訊有關的所述排序資訊。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：根據所述第一錯誤位元資訊更新計數值；以及若所述計數值不大於第二臨界值，不調整所述排序資訊。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以根據多個候選管理資訊中的第一管理資訊來發送第一讀取指令序列，其指示使用第一讀取電壓準位從所述多個實體單元中的第一實體單元讀取第一資料。所述記憶體控制電路單元更用以解碼所述第一資料並記錄所述第一資料的第一錯誤位元資訊。所述記憶體控制電路單元更用以根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊，其中所述排序資訊反映所述多個候選管理資訊在解碼操作中的使用順序。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據所述第一錯誤位元資訊更新計數值。若所述計數值不大於第二臨界值，所述記憶體控制電路單元不調整所述排序資訊。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路。所述記憶體管理電路用以根據多個候選管理資訊中的第一管理資訊來發送第一讀取指令序列，其指示使用第一讀取電壓準位從所述多個實體單元中的第一實體單元讀取第一資料。所述錯誤檢查與校正電路用以解碼所述第一資料並記錄所述第一資料的第一錯誤位元資訊。所述記憶體管理電路更用以根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊，其中所述排序資訊反映所述多個候選管理資訊在解碼操作中的使用順序。
在本發明的一範例實施例中，所述第一錯誤位元資訊反映所述第一資料中的錯誤位元的總數。
在本發明的一範例實施例中，根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊的操作包括：提高所述多個候選管理資訊中的第二管理資訊的使用優先權，以使所述第二管理資訊在下一次的解碼操作中，先於所述第一管理資訊被使用。
在本發明的一範例實施例中，所述第一資料中的一錯誤位元的總數大於第一臨界值，且所述第一資料可被成功解碼。
在本發明的一範例實施例中，根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊的操作包括：根據所述多個候選管理資訊中的第二管理資訊發送第二讀取指令序列，其指示使用第二讀取電壓準位從所述第一實體單元讀取第二資料，其中所述第二讀取電壓準位不同於所述第一讀取電壓準位；所述錯誤檢查與校正電路解碼所述第二資料並記錄所述第二資料的第二錯誤位元資訊；以及根據所述第二錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊。
在本發明的一範例實施例中，所述第二資料中的錯誤位元的總數不大於第一臨界值，且所述第二資料可被成功解碼。
在本發明的一範例實施例中，根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的所述排序資訊的操作包括：執行搜尋操作以尋找第三讀取電壓準位；以及根據所述搜尋操作的執行結果調整與所述多個候選管理資訊有關的所述排序資訊。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據所述第一錯誤位元資訊更新計數值。若所述計數值不大於第二臨界值，所述記憶體管理電路不調整所述排序資訊。
基於上述，在根據多個候選管理資訊中的第一管理資訊來使用第一讀取電壓準位從第一實體單元讀取第一資料後，第一資料可被解碼且第一資料的第一錯誤位元資訊可被記錄。爾後，可根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊。藉此，可有效提高後續根據此排序資訊來執行資料讀取時的資料正確性，進而提高資料解碼效率。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在一範例實施例中，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元402與主機系統11通訊。在一範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。在一範例實施例中，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404耦接至連接介面單元402與可複寫式非揮發性記憶體模組406。記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在一範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406中的實體單元610(0)~610(C)邏輯地分組至儲存區601、閒置(spare)區602及系統區603。儲存區601中的實體單元610(0)~610(A)儲存有資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)尚未用來儲存資料(例如有效資料)。系統區603中的實體單元610(B+1)~610(C)用以儲存管理資訊(亦稱為系統資料)，例如邏輯至實體映射表、壞塊管理表、裝置型號或其他類型的管理資訊。
當欲儲存資料時，記憶體管理電路502可從閒置區602的實體單元610(A+1)~610(B)中選擇至少一實體單元並且將來自主機系統11或來自儲存區601中至少一實體單元的資料儲存至所選的實體單元中。同時，所選的實體單元可被關聯至儲存區601。此外，若儲存區601中的部分實體單元未儲存有效資料(即只有儲存無效資料)，則此些實體單元可被重新關聯至閒置區602。
記憶體管理電路502可配置邏輯單元612(0)~612(D)以映射儲存區601中的實體單元610(0)~610(A)。邏輯單元612(0)~612(D)中的每一者可被映射至一或多個實體單元。在一範例實施例中，一個實體單元可以是指一個實體位址。在一範例實施例中，一個實體單元也可以是指一個實體程式化單元、一個實體抹除單元或由多個連續或不連續的實體位址組成。在一範例實施例中，一個邏輯單元是指一個邏輯位址。在一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，須注意的是，在一範例實施例中，記憶體管理電路502可不配置映射至系統區603的邏輯單元，以防止儲存於系統區603的管理資訊被使用者修改。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。邏輯至實體映射表是儲存於系統區603的實體單元中。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯至實體映射表來執行對於記憶體儲存裝置10的資料存取操作。
在一範例實施例中，記憶體管理電路502可將多個管理表格儲存於系統區603中。每一個管理表格中的資訊亦稱為候選管理資訊並可用以決定一個讀取電壓準位。例如，所述候選管理資訊可包括一個電壓偏移值。此電壓偏移值可用以調整一個基準電壓準位以獲得一個讀取電壓準位。所決定的讀取電壓準位可用以讀取儲存區601中的實體單元以獲得此實體單元所儲存的資料。
在一範例實施例中，錯誤檢查與校正電路508可對從實體單元中讀取的資料執行解碼操作，以嘗試更正此資料中的錯誤位元。例如，錯誤檢查與校正電路508可支援低密度奇偶檢查碼(Low Density Parity Check code, LDPC code)或BCH等各式編/解碼演算法。若某一解碼操作可成功解碼某一資料，則成功解碼的資料可被輸出，例如傳送給主機系統10以回覆主機系統10的讀取請求。然而，若某一解碼操作無法成功解碼某一資料，則記憶體管理電路502可使用不同的讀取電壓準位來再次讀取第一實體單元，以嘗試減少所讀取之資料中的錯誤位元的總數及/或提高對所讀取之資料的解碼成功率。爾後，錯誤檢查與校正電路508可再次對所讀取之資料進行解碼。
圖7是根據本發明的一範例實施例所繪示的管理表格及其使用順序的示意圖。圖8是根據本發明的一範例實施例所繪示的在解碼操作中依序使用不同的讀取電壓準位來讀取資料的示意圖。
請參照圖7，假設管理表格701(0)~701(E)儲存於圖6的系統區603中。管理表格701(0)~701(E)中的資訊(即候選管理資訊)可分別用以決定圖8中的讀取電壓準位801(0)~801(E)。例如，管理表格701(0)中的資訊可用以決定讀取電壓準位801(0)，管理表格701(i)中的資訊可用以決定讀取電壓準位801(i)，且管理表格701(E)中的資訊可用以決定讀取電壓準位801(E)。i可以為大於0且小於E的正整數。
須注意的是，在針對從同一個實體單元中讀取的資料的解碼操作中，管理表格701(0)~701(E)的使用順序如圖7所示。例如，此使用順序可反映出，管理表格701(0)的使用優先權高於管理表格701(i)的使用優先權，且管理表格701(i)的使用優先權高於管理表格701(E)的使用優先權。此外，管理表格701(0)~701(E)的使用順序之資訊可記載於一排序資訊中。此排序資訊亦可儲存於圖6的系統區603中。
請參照圖8，當欲從某一實體單元(亦稱為第一實體單元)讀取資料時，記憶體管理電路502可查詢所述排序資訊以獲得管理表格701(0)~701(E)的使用順序之資訊。在一範例實施例中，所述排序資訊反映管理表格701(0)的使用優先權最高。因此，記憶體管理電路502可先根據管理表格701(0)中的資訊決定讀取電壓準位801(0)。然後，記憶體管理電路502可根據讀取電壓準位801(0)發送讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用讀取電壓準位801(0)來讀取第一實體單元中的資料。
在一範例實施例中，假設第一實體單元中的多個記憶胞的臨界電壓分布包括狀態810與820。屬於狀態810的記憶胞用以儲存某一位元(或位元組合)。屬於狀態820的記憶胞用以儲存另一位元(或另一位元組合)。例如，屬於狀態810的記憶胞可用以儲存位元“1”(或者位元組合“111”)，及/或屬於狀態820的記憶胞可用以儲存位元“0”(或者位元組合“000”)等，本發明不加以限制。
根據接收到的讀取指令序列，可複寫式非揮發性記憶體模組406可將讀取電壓準位801(0)施加至第一實體單元中的多個記憶胞。若某一記憶胞可被讀取電壓準位801(0)導通(例如此記憶胞的臨界電壓小於讀取電壓準位801(0))，則記憶體管理電路502可判定此記憶胞屬於狀態810。反之，若某一記憶胞未被讀取電壓準位801(0)導通(例如此記憶胞的臨界電壓大於讀取電壓準位801(0))，則記憶體管理電路502可判定此記憶胞屬於狀態820。藉此，記憶體管理電路502可獲得使用讀取電壓準位801(0)從第一實體單元中讀取的資料。例如，此資料可反映讀取電壓準位801(0)對第一實體單元中的記憶胞的導通狀態。然後，錯誤檢查與校正電路508可對此資料進行解碼。若此資料可被成功解碼，則錯誤檢查與校正電路508可輸出成功解碼的資料。
然而，若使用讀取電壓準位801(0)讀取的資料無法被成功解碼，則記憶體管理電路502可根據所述排序資訊讀取管理表格701(i)中的資訊。記憶體管理電路502可根據管理表格701(i)中的資訊決定下一個讀取電壓準位，即讀取電壓準位801(i)。記憶體管理電路502可根據讀取電壓準位801(i)發送讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用讀取電壓準位801(i)來讀取第一實體單元中的資料。根據此讀取指令序列，可複寫式非揮發性記憶體模組406可將讀取電壓準位801(i)施加至第一實體單元中的多個記憶胞。藉此，記憶體管理電路502可獲得使用讀取電壓準位801(i)從第一實體單元中讀取的資料。此資料可反映讀取電壓準位801(i)對第一實體單元中的記憶胞的導通狀態。然後，錯誤檢查與校正電路508可對此資料進行解碼。若此資料可被成功解碼，則錯誤檢查與校正電路508可輸出成功解碼的資料。
依此類推，若使用讀取電壓準位801(i)讀取的資料無法被成功解碼，則記憶體管理電路502可根據所述排序資訊讀取管理表格701(E)中的資訊。記憶體管理電路502可根據管理表格701(E)中的資訊決定下一個讀取電壓準位，即讀取電壓準位801(E)。然後，記憶體管理電路502可根據讀取電壓準位801(E)發送讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用讀取電壓準位801(E)來讀取第一實體單元中的資料。根據此讀取指令序列，可複寫式非揮發性記憶體模組406可將讀取電壓準位801(E)施加至第一實體單元中的多個記憶胞。藉此，記憶體管理電路502可獲得使用讀取電壓準位801(E)來從第一實體單元讀取的資料。此資料可反映讀取電壓準位801(E)對第一實體單元中的記憶胞的導通狀態。然後，錯誤檢查與校正電路508可對此資料進行解碼。
在一範例實施例中，圖8的範例實施例中可重複執行的解碼操作亦稱為硬解碼操作。此硬解碼操作可用以重覆針對使用不同的讀取電壓準位從第一實體單元中讀取的資料進行解碼，直到管理表格701(0)~701(E)被用盡或者所讀取的資料被成功解碼為止。須注意的是，圖8的讀取電壓準位801(0)~801(E)各別的電壓位置、讀取電壓準位801(0)~801(E)的總數以及狀態810、820的型態皆為範例，非用以限定本發明。
在一範例實施例中，在根據管理表格701(0)~701(E)中的某一管理資訊(亦稱為第一管理資訊)來使用某一讀取電壓準位(亦稱為第一讀取電壓準位)從第一實體單元讀取資料(亦稱為第一資料)後，錯誤檢查與校正電路508可解碼此第一資料並記錄此第一資料的錯誤位元資訊(亦稱為第一錯誤位元資訊)。第一錯誤位元資訊可反映第一資料中的錯誤位元的總數。例如，第一錯誤位元資訊可包括第一資料的位元錯誤率(Bit Error Rate, BER)。記憶體管理電路502可根據此第一錯誤位元資訊來調整與管理表格701(0)~701(E)有關的排序資訊。例如，此排序資訊可反映管理表格701(0)~701(E)在解碼操作中的使用順序，如圖7所示。
圖9是根據本發明的一範例實施例所繪示的調整排序資訊的示意圖。請參照圖9，在一範例實施例中，在調整與管理表格701(0)~701(E)有關的排序資訊的操作中，管理表格701(i)的使用優先權可被提高至高於管理表格701(0)的使用優先權。因此，調整後的排序資訊可反映出，管理表格701(i)的使用優先權高於管理表格701(0)的使用優先權，且管理表格701(0)的使用優先權高於管理表格701(E)的使用優先權。當下次根據此排序資訊來使用(例如查詢)管理表格701(0)~701(E)時，管理表格701(i)可先於管理表格701(0)被讀取，以優先根據管理表格701(i)中的資訊決定相應的讀取電壓準位(例如讀取電壓準位801(i))並執行對應的資料讀取與解碼操作。關於根據管理表格701(0)~701(E)來決定讀取電壓準位並執行對應的資料讀取與解碼操作的操作細節已詳述於圖8的範例實施例中，在此便不贅述。
在一範例實施例中，使用讀取電壓準位801(i)從第一實體單元中讀取的資料中的錯誤位元的總數少於使用讀取電壓準位801(0)從第一實體單元中讀取的資料中的錯誤位元的總數。因此，在如圖9所示的提高管理表格701(i)的使用優先權後，有機會提高下次根據管理表格701(0)~701(E)所執行的解碼操作的解碼效率。
在一範例實施例中，在成功解碼第一資料後，記憶體管理電路502可根據第一錯誤位元資訊判斷第一資料中的錯誤位元的總數是否大於一臨界值(亦稱為第一臨界值)。若第一資料中的錯誤位元的總數大於第一臨界值，記憶體管理電路502可執行前述調整與管理表格701(0)~701(E)有關的排序資訊的操作。
在一範例實施例中，假設管理表格701(0)中的資訊為第一管理資訊，讀取電壓準位801(0)為第一讀取電壓準位，且使用讀取電壓準位801(0)從第一實體單元中讀取的資料為第一資料。在判定第一資料中的錯誤位元的總數大於第一臨界值後，記憶體管理電路502可調整所述排序資訊，以將管理表格701(i)的使用優先權提高至高於管理表格701(0)的使用優先權。藉此，有機會提高爾後硬解碼操作的資料解碼效率。換言之，在一範例實施例中，記憶體管理電路502調整所述排序資訊之操作，可以是響應於第一資料中的錯誤位元的總數大於第一臨界值而執行。
在一範例實施例中，在調整與管理表格701(0)~701(E)有關的排序資訊的操作中，記憶體管理電路502可根據管理表格701(0)~701(E)中的另一管理資訊(亦稱為第二管理資訊)來使用另一讀取電壓準位(亦稱為第二讀取電壓準位)從第一實體單元讀取資料(亦稱為第二資料)。第二讀取電壓準位不同於第一讀取電壓準位。錯誤檢查與校正電路508可解碼此第二資料並記錄此第二資料的錯誤位元資訊(亦稱為第二錯誤位元資訊)。第二錯誤位元資訊可反映此第二資料中的錯誤位元的總數。記憶體管理電路502可根據此第二錯誤位元資訊調整與管理表格701(0)~701(E)有關的排序資訊。
在一範例實施例中，假設管理表格701(i)中的資訊為第二管理資訊，讀取電壓準位801(i)為第二讀取電壓準位，且使用讀取電壓準位801(i)從第一實體單元中讀取的資料為第二資料。在調整所述排序資訊的操作中，記憶體管理電路502可根據管理表格701(i)使用讀取電壓準位801(i)來讀取第一實體單元以獲得第二資料，且錯誤檢查與校正電路508可解碼此第二資料並記錄第二錯誤位元資訊。在成功解碼第二資料後，記憶體管理電路502可根據第二錯誤位元資訊判斷第二資料中的錯誤位元的總數是否不大於所述第一臨界值。若第二資料中的錯誤位元的總數不大於所述第一臨界值，記憶體管理電路502可調整所述排序資訊。例如，記憶體管理電路502可將管理表格701(i)的使用優先權提高至高於管理表格701(0)的使用優先權，如圖9所示。
在一範例實施例中，在調整與管理表格701(0)~701(E)有關的排序資訊的操作中，若管理表格701(0)~701(E)已被用盡，且仍未讀取到錯誤位元的總數不大於所述第一臨界值的資料(即第二資料)，則記憶體管理電路502可執行一個搜尋操作以尋找一讀取電壓準位(亦稱為第三讀取電壓準位)。記憶體管理電路502可根據此搜尋操作的執行結果調整與管理表格701(0)~701(E)有關的排序資訊。
在一範例實施例中，此搜尋操作可用以尋找圖8中的讀取電壓準位801(j)(即第三讀取電壓準位)。相較於圖8中的其餘讀取電壓準位，使用讀取電壓準位801(j)從第一實體單元中讀取的資料可具有較少或最少的錯誤位元。在一範例實施例中，用於尋找第三讀取電壓準位的搜尋操作亦稱為最佳讀取電壓準位搜尋操作及/或第三讀取電壓準位亦稱為最佳讀取電壓準位。
在一範例實施例中，在調整與管理表格701(0)~701(E)有關的排序資訊的操作中，記憶體管理電路502可根據第三讀取電壓準位從管理表格701(0)~701(E)中選擇可用以決定此第三讀取電壓準位的管理表格，例如管理表格701(j)。然後，記憶體管理電路502可將管理表格701(j)的使用優先權提高至高於管理表格701(0)的使用優先權。當下次根據此排序資訊來使用(例如查詢)管理表格701(0)~701(E)時，管理表格701(j)可先於管理表格701(0)被讀取，以優先根據管理表格701(j)中的資訊決定相應的讀取電壓準位(例如讀取電壓準位801(j))並執行對應的資料讀取與解碼操作。
在一範例實施例中，記憶體管理電路502可根據第一錯誤位元資訊更新一個計數值。此計數值可反映在過去一段時間內執行的解碼操作中，有多少筆資料中的錯誤位元的總數大於所述第一臨界值，且此些資料皆被成功解碼。以圖8為例，假設當前此計數值為P。在成功解碼使用讀取電壓準位801(1)所讀取的第一資料後，若第一錯誤位元資訊反映第一資料中的錯誤位元的總數大於所述第一臨界值，則記憶體管理電路502可將此計數值更新為P+1。
在一範例實施例中，在調整所述排序資訊之前，記憶體管理電路502可判斷此計數值是否大於另一臨界值(亦稱為第二臨界值)。若此計數值大於第二臨界值，記憶體管理電路502可執行調整所述排序資訊之操作。然而，若此計數值不大於第二臨界值，則記憶體管理電路502可暫不調整所述排序資訊。藉此，可避免所述排序資訊被過於頻繁地調整及/或提高所調整的排序資訊的準確率。
在一範例實施例中，在開始執行硬解碼操作後，若管理表格701(0)~701(E)已被用盡且仍無法成功解碼從第一實體單元讀取的資訊，則記憶體管理電路502可指示錯誤檢查與校正電路508進入軟解碼模式。在軟解碼模式中，更多的讀取電壓準位可用以讀取第一實體單元，以獲得更多可用以提高解碼成功率的輔助資訊。在此些輔助資訊的輔助下，錯誤檢查與校正電路508的解碼成功率可被提升。但是，相較於硬解碼操作，在軟解碼模式中執行的解碼操作需耗費更多時間。在一範例實施例中，在軟解碼模式中執行的解碼操作亦稱為軟解碼操作。
圖10是根據本發明的一範例實施例所繪示的軟解碼操作的示意圖。請參照圖10，在軟解碼操作中，多個讀取電壓準位(亦稱為軟讀取電壓準位)1001(0)~1001(4)可被用以讀取第一實體單元中的記憶胞。特別是，讀取電壓準位1001(0)~1001(4)可用以將第一實體單元中的記憶胞的臨界電壓分布劃分為多個電壓區域1002(0)~1002(5)，如圖10所示。例如，電壓區域1002(1)位於讀取電壓準位1001(0)與1001(1)之間，依此類推。根據讀取電壓準位1001(0)~1001(4)對第一實體單元中的某一記憶胞的讀取結果，此記憶胞的臨界電壓可被決定為屬於電壓區域1002(0)~1002(5)中的某一電壓區域中。然後，對應於此電壓區域的解碼資訊(例如對數相似性比值(Log Likelihood Ratio, LLR))可被用以解碼從此記憶胞讀取的資料。此外，讀取電壓準位1001(0)~1001(4)對第一實體單元的讀取結果還可以有更多用法，以提高軟解碼操作的解碼成功率，本發明不加以限制。
圖11是根據本發明的一範例實施例所繪示的記憶體管理方法的示意圖。請參照圖11，在步驟S1101中，根據多個候選管理資訊中的第一管理資訊來使用第一讀取電壓準位從第一實體單元讀取第一資料。在步驟S1102中，解碼所述第一資料並記錄所述第一資料的第一錯誤位元資訊。在步驟S1103中，根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊。所述排序資訊可反映所述多個候選管理資訊在解碼操作中的使用順序。
圖12是根據本發明的一範例實施例所繪示的記憶體管理方法的示意圖。請參照圖12，在步驟S1201中，根據一候選管理資訊來使用一讀取電壓準位從一實體單元讀取資料。在步驟S1202中，對此資料執行硬解碼操作。在步驟S1203中，判斷此資料是否被成功解碼。若此資料被成功解碼，可接續執行圖13的步驟S1301。
若在步驟S1203中判定此資料未被成功解碼，在步驟S1204中，根據另一候選管理資訊來使用另一讀取電壓準位從所述實體單元讀取資料。在步驟S1205中，對此資料執行硬解碼操作。在步驟S1206中，判斷此資料是否被成功解碼。若此資料被成功解碼，在步驟S1207中，根據此成功解碼的資料調整與所述候選管理資訊有關的排序資訊。例如，當前在步驟S1204中使用的候選管理資訊的使用優先權可被提高，如圖9所示。
若在步驟S1206中判定此資料未被成功解碼，則在步驟S1208中，判斷所有的候選管理資訊是否已被用盡。若還有尚未使用的候選管理資訊，則可根據尚未使用的候選管理資訊重複執行步驟S1204。此外，若在步驟S1208中判定所有的候選管理資訊皆已被用盡，則在步驟S1209中，執行軟解碼操作。
圖13是根據本發明的一範例實施例所繪示的記憶體管理方法的示意圖。請參照圖13，在步驟S1301中，判斷當前解碼成功的資料中的錯誤位元的總數是否大於第一臨界值。若當前解碼成功的資料中的錯誤位元的總數未大於第一臨界值，在步驟S1302中，下一個操作可被執行。例如，下一個操作可包括從下一個實體單元讀取資料並對其解碼等，本發明不加以限制。
若在步驟S1301中判定當前解碼成功的資料中的錯誤位元的總數大於第一臨界值，在步驟S1303中，更新一個計數值。例如，可將此計數值從P更新為P+1。在步驟S1304中，判斷更新後的計數值是否大於第二臨界值。若更新後的計數值未大於第二臨界值，可進入步驟S1302。
若在步驟S1304中判定更新後的計數值大於第二臨界值，在步驟S1305中，根據與圖12的步驟S1201中使用的候選管理資訊不同的另一候選管理資訊，來使用另一讀取電壓準位從所述實體單元讀取資料。在步驟S1306中，對此資料執行硬解碼操作。在步驟S1307中，判斷此資料是否被成功解碼且此資料中的錯誤位元的總數是否不大於第一臨界值。若此資料被成功解碼且此資料中的錯誤位元的總數不大於第一臨界值，可執行圖12的步驟S1207。
若在步驟S1307中判定此資料未被成功解碼及/或此資料中的錯誤位元的總數大於第一臨界值，在步驟S1308中，判斷所有的候選管理資訊是否已被用盡。若還有尚未使用的候選管理資訊，則可根據尚未使用的候選管理資訊重複執行步驟S1305。此外，若在步驟S1308中判定所有的候選管理資訊皆已被用盡，則在步驟S1309中，執行最佳讀取電壓準位的搜尋操作。在確定最佳讀取電壓準位後，可根據此最佳讀取電壓準位執行圖12的步驟S1207。
然而，圖11至圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11至圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖11至圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提出的範例實施例可動態根據解碼成功的資料所對應的錯誤位元資訊來調整與多個候選管理資訊有關的排序資訊。藉此，可有效提高後續根據此排序資訊來執行資料讀取時的資料正確性，從而提高資料解碼效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,30:記憶體儲存裝置 11,31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:閒置區 603:系統區 610(0)~610(C):實體單元 612(0)~612(D):邏輯單元 701(0)~701(E):管理表格 810,820:狀態 801(0)~801(E),1001(0)~1001(4):讀取電壓準位 1002(0)~1002(5):電壓區間 S1101:步驟(根據多個候選管理資訊中的第一管理資訊來使用第一讀取電壓準位從第一實體單元讀取第一資料) S1102:步驟(解碼所述第一資料並記錄所述第一資料的第一錯誤位元資訊) S1103:步驟(根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊) S1201:步驟(根據一候選管理資訊來使用一讀取電壓準位從一實體單元讀取資料) S1202:步驟(執行硬解碼操作) S1203:步驟(解碼成功?) S1204:步驟(根據另一候選管理資訊來使用另一讀取電壓準位從所述實體單元讀取資料) S1205:步驟(執行硬解碼操作) S1206:步驟(解碼成功?) S1207:步驟(調整與所述候選管理資訊有關的排序資訊) S1208:步驟(候選管理資訊已用盡?) S1209:步驟(執行軟解碼操作) S1301:步驟(資料中的錯誤位元的總數大於第一臨界值?) S1302:步驟(執行下一操作) S1303:步驟(更新計數值) S1304:步驟(計數值大於第二臨界值?) S1305:步驟(根據另一候選管理資訊使用另一讀取電壓準位從所述實體單元讀取資料) S1306:步驟(執行硬解碼操作) S1307:步驟(解碼成功且資料中的錯誤位元的總數不大於第一臨界值?) S1308:步驟(候選管理資訊已用盡?) S1309:步驟(執行最佳讀取電壓準位的搜尋操作)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的管理表格及其使用順序的示意圖。 圖8是根據本發明的一範例實施例所繪示的在解碼操作中依序使用不同的讀取電壓準位來讀取資料的示意圖。 圖9是根據本發明的一範例實施例所繪示的調整排序資訊的示意圖。 圖10是根據本發明的一範例實施例所繪示的軟解碼操作的示意圖。 圖11是根據本發明的一範例實施例所繪示的記憶體管理方法的示意圖。 圖12是根據本發明的一範例實施例所繪示的記憶體管理方法的示意圖。 圖13是根據本發明的一範例實施例所繪示的記憶體管理方法的示意圖。
S1101:步驟(根據多個候選管理資訊中的第一管理資訊來使用第一讀取電壓準位從第一實體單元讀取第一資料)
S1102:步驟(解碼所述第一資料並記錄所述第一資料的第一錯誤位元資訊)
S1103:步驟(根據所述第一錯誤位元資訊調整與所述多個候選管理資訊有關的排序資訊)

Claims (24)

  1. 一種記憶體管理方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體單元，且該記憶體管理方法包括： 根據多個候選管理資訊中的一第一管理資訊來使用一第一讀取電壓準位從該多個實體單元中的一第一實體單元讀取一第一資料； 解碼該第一資料並記錄該第一資料的一第一錯誤位元資訊；以及 根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的一排序資訊，其中該排序資訊反映該多個候選管理資訊在一解碼操作中的一使用順序。
  2. 如請求項1所述的記憶體管理方法，其中該第一錯誤位元資訊反映該第一資料中的一錯誤位元的總數。
  3. 如請求項1所述的記憶體管理方法，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的步驟包括： 提高該多個候選管理資訊中的一第二管理資訊的一使用優先權，以使該第二管理資訊在下一次的解碼操作中，先於該第一管理資訊被使用。
  4. 如請求項1所述的記憶體管理方法，其中該第一資料中的一錯誤位元的總數大於一第一臨界值，且該第一資料可被成功解碼。
  5. 如請求項1所述的記憶體管理方法，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的步驟包括： 根據該多個候選管理資訊中的一第二管理資訊來使用一第二讀取電壓準位從該第一實體單元讀取一第二資料，其中該第二讀取電壓準位不同於該第一讀取電壓準位； 解碼該第二資料並記錄該第二資料的一第二錯誤位元資訊；以及 根據該第二錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊。
  6. 如請求項5所述的記憶體管理方法，其中該第二資料中的一錯誤位元的總數不大於一第一臨界值，且該第二資料可被成功解碼。
  7. 如請求項1所述的記憶體管理方法，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的步驟包括： 執行一搜尋操作以尋找一第三讀取電壓準位；以及 根據該搜尋操作的一執行結果調整與該多個候選管理資訊有關的該排序資訊。
  8. 如請求項1所述的記憶體管理方法，更包括： 根據該第一錯誤位元資訊更新一計數值；以及 若該計數值不大於一第二臨界值，不調整該排序資訊。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以根據多個候選管理資訊中的一第一管理資訊來發送一第一讀取指令序列，其指示使用一第一讀取電壓準位從該多個實體單元中的一第一實體單元讀取一第一資料， 該記憶體控制電路單元更用以解碼該第一資料並記錄該第一資料的一第一錯誤位元資訊，並且 該記憶體控制電路單元更用以根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的一排序資訊，其中該排序資訊反映該多個候選管理資訊在一解碼操作中的一使用順序。
  10. 如請求項9所述的記憶體儲存裝置，其中該第一錯誤位元資訊反映該第一資料中的一錯誤位元的總數。
  11. 如請求項9所述的記憶體儲存裝置，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的操作包括： 提高該多個候選管理資訊中的一第二管理資訊的一使用優先權，以使該第二管理資訊在下一次的解碼操作中，先於該第一管理資訊被使用。
  12. 如請求項9所述的記憶體儲存裝置，其中該第一資料中的一錯誤位元的總數大於一第一臨界值，且該第一資料可被成功解碼。
  13. 如請求項9所述的記憶體儲存裝置，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的操作包括： 根據該多個候選管理資訊中的一第二管理資訊發送一第二讀取指令序列，其指示使用一第二讀取電壓準位從該第一實體單元讀取一第二資料，其中該第二讀取電壓準位不同於該第一讀取電壓準位； 解碼該第二資料並記錄該第二資料的一第二錯誤位元資訊；以及 根據該第二錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊。
  14. 如請求項13所述的記憶體儲存裝置，其中該第二資料中的一錯誤位元的總數不大於一第一臨界值，且該第二資料可被成功解碼。
  15. 如請求項9所述的記憶體儲存裝置，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的操作包括： 執行一搜尋操作以尋找一第三讀取電壓準位；以及 根據該搜尋操作的一執行結果調整與該多個候選管理資訊有關的該排序資訊。
  16. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該第一錯誤位元資訊更新一計數值，並且 若該計數值不大於一第二臨界值，該記憶體控制電路單元不調整該排序資訊。
  17. 一種記憶體控制電路單元，用以控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，且該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該記憶體管理電路用以根據多個候選管理資訊中的一第一管理資訊來發送一第一讀取指令序列，其指示使用一第一讀取電壓準位從該多個實體單元中的一第一實體單元讀取一第一資料， 該錯誤檢查與校正電路用以解碼該第一資料並記錄該第一資料的一第一錯誤位元資訊，並且 該記憶體管理電路更用以根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的一排序資訊，其中該排序資訊反映該多個候選管理資訊在一解碼操作中的一使用順序。
  18. 如請求項17所述的記憶體控制電路單元，其中該第一錯誤位元資訊反映該第一資料中的一錯誤位元的總數。
  19. 如請求項17所述的記憶體控制電路單元，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的操作包括： 提高該多個候選管理資訊中的一第二管理資訊的一使用優先權，以使該第二管理資訊在下一次的解碼操作中，先於該第一管理資訊被使用。
  20. 如請求項17所述的記憶體控制電路單元，其中該第一資料中的一錯誤位元的總數大於一第一臨界值，且該第一資料可被成功解碼。
  21. 如請求項17所述的記憶體控制電路單元，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的操作包括： 根據該多個候選管理資訊中的一第二管理資訊發送一第二讀取指令序列，其指示使用一第二讀取電壓準位從該第一實體單元讀取一第二資料，其中該第二讀取電壓準位不同於該第一讀取電壓準位； 該錯誤檢查與校正電路解碼該第二資料並記錄該第二資料的一第二錯誤位元資訊；以及 根據該第二錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊。
  22. 如請求項21所述的記憶體控制電路單元，其中該第二資料中的一錯誤位元的總數不大於一第一臨界值，且該第二資料可被成功解碼。
  23. 如請求項17所述的記憶體控制電路單元，其中根據該第一錯誤位元資訊調整與該多個候選管理資訊有關的該排序資訊的操作包括： 執行一搜尋操作以尋找一第三讀取電壓準位；以及 根據該搜尋操作的一執行結果調整與該多個候選管理資訊有關的該排序資訊。
  24. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該第一錯誤位元資訊更新一計數值，並且 若該計數值不大於一第二臨界值，該記憶體管理電路不調整該排序資訊。
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