TW202321924A - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：發送第一操作指令序列至可複寫式非揮發性記憶體模組，以指示可複寫式非揮發性記憶體模組中的第一記憶體模組執行第一操作；獲得對應於第一操作的第一時間臨界值；更新對應於第一記憶體模組的第一計數值；以及響應於第一計數值達到第一時間臨界值，發送第一查詢指令序列至可複寫式非揮發性記憶體模組，以查詢第一記憶體模組的狀態。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。
行動電話與筆記型電腦等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。
一般來說，若可複寫式非揮發性記憶體模組包含多個記憶體模組，則每個記憶體模組可能會單獨用來執行資料讀取或資料寫入。為了獲得每個記憶體模組當前的狀態(例如處於忙碌或待命)，記憶體控制器一般是每隔一段時間就透過輪詢的方式來依序向每個記憶體模組詢問其當前狀態。然而，隨著可複寫式非揮發性記憶體模組中包含的記憶體模組的數量越來越多，每一次輪詢所花費的時間就越長，導致系統運作效率降低。
有鑑於此，本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可提高記憶體模組的狀態查詢效率。
本發明的範例實施例提供一種記憶體管理方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶體模組。所述記憶體管理方法包括：發送第一操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述多個記憶體模組中的第一記憶體模組執行第一操作；獲得對應於所述第一操作的第一時間臨界值；更新對應於第一記憶體模組的第一計數值；以及響應於所述第一計數器的第一計數值達到所述第一時間臨界值，發送第一查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第一記憶體模組的狀態。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：若所述第一計數值未達到所述第一時間臨界值，不發送所述第一查詢指令序列。
在本發明的一範例實施例中，獲得對應於所述第一操作的第一時間臨界值的步驟包括：根據所述第一操作的類型，獲得對應於所述第一操作的所述第一時間臨界值。
在本發明的一範例實施例中，根據所述第一操作的所述指令類型，獲得對應於所述第一操作的所述第一時間臨界值的步驟包括：響應於所述第一操作的所述類型為第一類操作，將所述第一時間臨界值決定為第一時間值；以及響應於所述第一操作的所述類型為第二類操作，將所述第一時間臨界值決定為第二時間值，其中所述第一時間值不同於所述第二時間值。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：根據所述第一操作的實際完成時間，調整所述第一時間臨界值。
在本發明的一範例實施例中，獲得對應於所述第一操作的所述第一時間臨界值的步驟包括：從所述可複寫式非揮發性記憶體模組接收對應於所述第一記憶體模組的時間評估資訊；以及根據所述時間評估資訊決定所述第一時間臨界值。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：發送第二操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述多個記憶體模組中的第二記憶體模組執行第二操作；獲得對應於所述第二操作的第二時間臨界值，其中所述第二時間臨界值不同於所述第一時間臨界值；更新對應於所述第二記憶體模組的第二計數值；以及響應於所述第二計數值達到所述第二時間臨界值，發送第二查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第二記憶體模組的狀態。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：發送第三操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述第一記憶體模組執行第三操作；獲得對應於所述第三操作的第三時間臨界值，其中所述第三時間臨界值不同於所述第一時間臨界值；更新對應於所述第三記憶體模組的第三計數值；以及響應於所述第三計數值達到所述第三時間臨界值，發送第三查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第一記憶體模組的狀態。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶體模組。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以：發送第一操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述多個記憶體模組中的第一記憶體模組執行第一操作；獲得對應於所述第一操作的第一時間臨界值；更新對應於所述第一記憶體模組的第一計數值；以及響應於所述第一計數值達到所述第一時間臨界值，發送第一查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第一記憶體模組的狀態。
在本發明的一範例實施例中，若所述第一計數值未達到所述第一時間臨界值，所述記憶體控制電路單元不發送所述第一查詢指令序列。
在本發明的一範例實施例中，獲得對應於所述第一操作的第一時間臨界值的操作包括：根據所述第一操作的類型，獲得對應於所述第一操作的所述第一時間臨界值。
在本發明的一範例實施例中，根據所述第一操作的所述指令類型，獲得對應於所述第一操作的所述第一時間臨界值的操作包括：響應於所述第一操作的所述類型為第一類操作，將所述第一時間臨界值決定為第一時間值；以及響應於所述第一操作的所述類型為第二類操作，將所述第一時間臨界值決定為第二時間值，其中所述第一時間值不同於所述第二時間值。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：根據所述第一操作的實際完成時間，調整所述第一時間臨界值。
在本發明的一範例實施例中，獲得對應於所述第一操作的所述第一時間臨界值的操作包括：從所述可複寫式非揮發性記憶體模組接收對應於所述第一記憶體模組的時間評估資訊；以及根據所述時間評估資訊決定所述第一時間臨界值。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：發送第二操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述多個記憶體模組中的第二記憶體模組執行第二操作；獲得對應於所述第二操作的第二時間臨界值，其中所述第二時間臨界值不同於所述第一時間臨界值；更新對應於所述第二記憶體模組的第二計數值；以及響應於所述第二計數值達到所述第二時間臨界值，發送第二查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第二記憶體模組的狀態。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：發送第三操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述第一記憶體模組執行第三操作；獲得對應於所述第三操作的第三時間臨界值，其中所述第三時間臨界值不同於所述第一時間臨界值；更新對應於所述第三記憶體模組的第三計數值；以及響應於所述第三計數值達到所述第三時間臨界值，發送第三查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第一記憶體模組的狀態。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以：發送第一操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述多個記憶體模組中的第一記憶體模組執行第一操作；獲得對應於所述第一操作的第一時間臨界值；更新對應於所述第一記憶體模組的第一計數值；以及響應於所述第一計數值達到所述第一時間臨界值，發送第一查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第一記憶體模組的狀態。
在本發明的一範例實施例中，若所述第一計數值未達到所述第一時間臨界值，所述記憶體管理電路不發送所述第一查詢指令序列。
在本發明的一範例實施例中，所述記憶體管理電路更用以：根據所述第一操作的實際完成時間，調整所述第一時間臨界值。
在本發明的一範例實施例中，所述記憶體管理電路更用以：發送第二操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述多個記憶體模組中的第二記憶體模組執行第二操作；獲得對應於所述第二操作的第二時間臨界值，其中所述第二時間臨界值不同於所述第一時間臨界值；更新對應於所述第二記憶體模組的第二計數值；以及響應於所述第二計數值達到所述第二時間臨界值，發送第二查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第二記憶體模組的狀態。
在本發明的一範例實施例中，所述記憶體管理電路更用以：發送第三操作指令序列至所述可複寫式非揮發性記憶體模組，以指示所述第一記憶體模組執行第三操作；獲得對應於所述第三操作的第三時間臨界值，其中所述第三時間臨界值不同於所述第一時間臨界值；更新對應於所述第三記憶體模組的第三計數值；以及響應於所述第三計數值達到所述第三時間臨界值，發送第三查詢指令序列至所述可複寫式非揮發性記憶體模組，以查詢所述第一記憶體模組的狀態。
基於上述，在發送第一操作指令序列至可複寫式非揮發性記憶體模組以指示第一記憶體模組執行第一操作後，對應於所述第一操作的第一時間臨界值可被獲得且對應於第一記憶體模組的第一計數值可被更新。爾後，響應於所述第一計數值達到所述第一時間臨界值，第一查詢指令序列可被發送至所述可複寫式非揮發性記憶體模組，以查詢所述第一記憶體模組的狀態。相較於傳統的輪詢機制，本發明的範例實施例提出的記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可有效提高記憶體模組的狀態查詢效率。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。
記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。
錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。
在一範例實施例中，一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中，一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中，一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。
儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。
記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。
須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。
圖7是根據本發明的範例實施例所繪示的記憶體管理電路經由多個通道與可複寫式非揮發性記憶體模組通訊的示意圖。請參照圖7，可複寫式非揮發性記憶體模組43可包括多個記憶體模組71(0)~71(n)。n可為任意正整數。記憶體模組71(0)~71(n)中的每一個記憶體模組可包含多個實體單元。記憶體模組71(0)~71(n)中的每一個記憶體模組可單獨執行資料讀取、寫入或抹除等操作。此外，記憶體模組71(0)~71(n)中的多個記憶體模組也可平行執行資料讀取、寫入或抹除等操作。例如，記憶體模組71(0)~71(n)中的一個記憶體模組可以是指一個平面(plane)、一個晶片致能(Chip Enable, CE)區域、一個晶粒(die)或者其他的實體管理單位。
記憶體管理電路51可經由通道70(0)~70(n)分別與記憶體模組71(0)~71(n)通訊。例如，記憶體管理電路51可經由通道70(i)下達操作指令給記憶體模組71(i)。記憶體模組71(i)可經由通道70(i)接收此操作指令並執行相應的操作行為。此外，記憶體模組71(i)可經由通道70(i)將資料回傳給記憶體管理電路51。或者，在一範例實施例中，記憶體模組71(0)~71(n)中的多個記憶體模組亦可共用同一個通道70(i)。
記憶體管理電路51可發送一個操作指令序列(亦稱為第一操作指令序列)至可複寫式非揮發性記憶體模組43，以指示記憶體模組71(0)~71(n)中的某一個記憶體模組(亦稱為第一記憶體模組)執行特定操作(亦稱為第一操作)。例如，假設第一記憶體模組為記憶體模組71(i)，則記憶體模組71(i)可根據第一操作指令序列執行第一操作。例如，第一操作可包括從記憶體模組71(i)中的至少一實體單元讀取資料、將資料寫入至記憶體模組71(i)中的至少一實體單元、或者抹除記憶體模組71(i)中的至少一實體單元。
另外，記憶體管理電路51可獲得對應於第一操作的一個時間臨界值(亦稱為第一時間臨界值)。第一時間臨界值可接近第一記憶體模組執行第一操作所需的時間。例如，假設第一記憶體模組完整執行第一操作所需的時間約為30微秒(μs)，則第一時間臨界值可接近及/或略小於30微秒。
在發送第一操作指令序列之後，記憶體管理電路51可持續更新對應於第一記憶體模組的計數值(亦稱為第一計數值)。第一計數值可正相關於記憶體管理電路51下達第一操作指令序列後所經過的時間長度。例如，假設第一計數值為20，表示記憶體管理電路51下達第一操作指令序列後已經經過了大約20微秒。
在一範例實施例中，記憶體管理電路51可判斷第一計數值是否達到(例如大於或等於)第一時間臨界值。若第一計數值達到第一時間臨界值，表示第一記憶體模組所執行的第一操作有很高的機率已經完成或者接近完成。若第一記憶體模組所執行的第一操作已經完成，則第一記憶體模組可切換至待命(ready)狀態。在待命狀態下，第一記憶體模組可開始執行下一個操作。此外，若第一計數值未達到第一時間臨界值，表示第一記憶體模組所執行的第一操作有很高的機率尚未完成。若第一記憶體模組所執行的第一操作尚未完成，則第一記憶體模組可持續處於忙碌(busy)狀態。在忙碌狀態下，第一記憶體模組不能執行其他操作。
響應於第一計數值達到第一時間臨界值，記憶體管理電路51可發送一個查詢指令序列(亦稱為第一查詢指令序列)至可複寫式非揮發性記憶體模組43，以查詢第一記憶體模組的狀態。例如，假設第一記憶體模組為記憶體模組71(i)，則第一查詢指令序列可經由通道70(i)傳輸。響應於第一查詢指令序列，可複寫式非揮發性記憶體模組43可回傳一個狀態資訊(亦稱為第一狀態資訊)給記憶體管理電路51。記憶體管理電路51可根據此狀態資訊獲得第一記憶體模組的狀態。例如，假設第一記憶體模組為記憶體模組71(i)，則第一狀態資訊可經由通道70(i)傳輸。或者，在一範例實施例中，若第一計數值未達到第一時間臨界值，則記憶體管理電路51可不發送第一查詢指令序列。
圖8是根據本發明的範例實施例所繪示的詢問記憶體模組的狀態的示意圖。請參照圖7與圖8，在一範例實施例中，在某一時間點(亦稱為第一時間點)，記憶體管理電路51可發送查詢指令序列至可複寫式非揮發性記憶體模組43，以查詢記憶體模組71(0)與71(2)的狀態。但是，記憶體模組71(1)被跳過。響應於所述查詢指令序列，記憶體模組71(0)與71(2)可將各自的狀態回報給記憶體管理電路51，但記憶體模組71(1)不須回報其狀態給記憶體管理電路51。藉此，可針對任務即將完成或已經完成的記憶體模組(例如記憶體模組71(0)與71(2))進行狀態查詢。另一方面，針對任務明顯尚未完成的記憶體模組(例如記憶體模組71(1))，則可暫不查詢其狀態，以避免佔用記憶體管理電路51與可複寫式非揮發性記憶體模組43之間的通訊頻寬。此外，在圖8的範例實施例中，在第一時間點，更多或更少的記憶體模組的狀態可被查詢，及/或更多或更少的記憶體模組可被跳過，本發明不加以限制。
在一範例實施例中，記憶體管理電路51可根據第一操作的類型，獲得對應於第一操作的第一時間臨界值。例如，根據不同類型的第一操作，所獲得的第一時間臨界值可能不同。
在一範例實施例中，響應於第一操作的類型為第一類操作，記憶體管理電路51可將第一時間臨界值決定為某一時間值(亦稱為第一時間值)。或者，響應於第一操作的類型為第二類操作，記憶體管理電路51可將第一時間臨界值決定為另一時間值(亦稱為第二時間值)。第一時間值可不同於第二時間值。例如，假設第一操作為讀取操作，則第一時間臨界值可被決定為27或30微秒。或者，假設第一操作為寫入操作，則第一時間臨界值可被決定為115或120微秒。
圖9是根據本發明的範例實施例所繪示的不同類型的操作所對應的時間臨界值的示意圖。請參照圖9，在一範例實施例中，記憶體管理電路51可查詢表格資訊91，以獲得對應於特定類型之操作的時間臨界值。表格資訊91可儲存於可複寫式非揮發性記憶體模組43中。例如，表格資訊91中可記載不同類型的操作(A)、操作(B)及操作(C)所分別對應的時間臨界值T(A)、T(B)及T(C)。例如，操作(A)、操作(B)及操作(C)可分別為讀取操作、寫入操作及抹除操作。根據第一操作的類型，記憶體管理電路51可從表格資訊91中獲得對應於第一操作的第一時間臨界值。例如，假設第一操作屬於操作(A)，則記憶體管理電路51可根據時間臨界值T(A)來設定第一時間臨界值。
在一範例實施例中，記憶體管理電路51可記錄第一操作的實際完成時間。然後，記憶體管理電路51可根據第一操作的實際完成時間，調整第一時間臨界值。例如，假設第一操作屬於表格資訊91中的操作(A)。在第一記憶體模組執行第一操作後，記憶體管理電路51可記錄第一操作的實際完成時間並根據此實際完成時間來更新或調整表格資訊91中的時間臨界值T(A)。藉此，可根據各個記憶體模組的最新狀態來持續維護表格資訊91。
在一範例實施例中，在發送第一操作指令序列之後，記憶體管理電路51可從可複寫式非揮發性記憶體模組43接收對應於第一記憶體模組的時間評估資訊。此時間評估資訊可反映第一記憶體模組執行第一操作所需的時間長度。例如，假設第一記憶體模組為記憶體模組70(i)且記憶體模組70(i)完整執行第一操作所需的時間長度約為30微秒。可複寫式非揮發性記憶體模組43可經由通道70(i)將對應於第一記憶體模組的時間評估資訊傳送給記憶體管理電路51。記憶體管理電路51可根據此時間評估資訊獲得記憶體模組70(i)完整執行第一操作所需的時間長度約為30微秒。然後，記憶體管理電路51可根據此時間評估資訊決定第一時間臨界值，例如將第一時間臨界值設定為27微秒(例如30×0.9=27)。
請回到圖7，在一範例實施例中，記憶體管理電路51可發送另一操作指令序列(亦稱為第二操作指令序列)至可複寫式非揮發性記憶體模組43，以指示可複寫式非揮發性記憶體模組43中的另一記憶體模組(亦稱為第二記憶體模組)執行特定操作(亦稱為第二操作)。記憶體管理電路51可獲得對應於第二操作的時間臨界值(亦稱為第二時間臨界值)。特別是，第二時間臨界值可不同於第一時間臨界值。例如，第一時間臨界值可為27微秒(對應於第一操作為讀取操作)，且第二時間臨界值可為115微秒(對應於第二操作為寫入操作)。
在發送第二操作指令序列之後，記憶體管理電路51可持續更新對應於第二記憶體模組的計數值(亦稱為第二計數值)。響應於第二計數值達到第二時間臨界值，記憶體管理電路51可發送查詢指令序列(亦稱為第二查詢指令序列)至可複寫式非揮發性記憶體模組43，以查詢第二記憶體模組的狀態。此外，若第二計數值未達到第二時間臨界值，則記憶體管理電路51可不發送第二查詢指令序列。相關的操作細節可參照前述範例實施例之說明，在此便不贅述。
在一範例實施例中，記憶體管理電路51可發送另一操作指令序列(亦稱為第三操作指令序列)至可複寫式非揮發性記憶體模組43，以指示第一記憶體模組執行特定操作(亦稱為第三操作)。記憶體管理電路51可獲得對應於第三操作的時間臨界值(亦稱為第三時間臨界值)。特別是，第三時間臨界值可不同於第一時間臨界值。例如，第一時間臨界值可為27微秒(對應於第一操作為讀取操作)，且第三時間臨界值可為115微秒(對應於第三操作為寫入操作)。
在發送第三操作指令序列之後，記憶體管理電路51可持續更新對應於第一記憶體模組的第一計數值。響應於第一計數值達到第三時間臨界值，記憶體管理電路51可發送查詢指令序列(亦稱為第三查詢指令序列)至可複寫式非揮發性記憶體模組43，以查詢第一記憶體模組的狀態。此外，若第一計數值未達到第三時間臨界值，則記憶體管理電路51可不發送第三查詢指令序列。相關的操作細節可參照前述範例實施例之說明，在此便不贅述。
在一範例實施例中，若經查詢所獲得的某一記憶體模組(例如第一記憶體模組)的狀態為忙碌狀態，則此記憶體模組可被加入至一個輪詢清單。爾後，記憶體管理電路51每隔一段時間就可根據此輪詢清單再次發送查詢指令序列來查詢此記憶體模組的狀態，直到此記憶體模組的狀態切換至待命狀態為止。此外，記憶體管理電路51可下達新的操作指令序列給處於待命狀態的記憶體模組，以指示處於待命狀態的記憶體模組執行下一個操作。
圖10是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。請參照圖10，在步驟S1001中，發送第一操作指令序列至可複寫式非揮發性記憶體模組，以指示第一記憶體模組執行第一操作。在步驟S1002中，獲得對應於第一操作的第一時間臨界值。在步驟S1003中，更新對應於第一記憶體模組的第一計數值。在步驟S1004中，判斷第一計數值是否達到第一時間臨界值。響應於第一計數值達到第一時間臨界值，在步驟S1005中，發送第一查詢指令序列至可複寫式非揮發性記憶體模組，以查詢第一記憶體模組的狀態。或者，若第一計數值未達到第一時間臨界值，可重複步驟S1004。
然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提出的範例實施例可針對特定記憶體模組所執行的操作任務設定時間臨界值。爾後，只有當對應於此記憶體模組的計數值滿足此時間臨界值時，才對此記憶體模組進行狀態查詢。藉此，即便記憶體模組的總數持續增加，仍可有效提高記憶體模組的狀態查詢效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶體管理電路 52:主機介面 53:記憶體介面 54:錯誤檢查與校正電路 55:緩衝記憶體 56:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 70(0)~70(n):通道 71(0)~71(n):記憶體模組 91:表格資訊 S1001:步驟(發送第一操作指令序列至可複寫式非揮發性記憶體模組，以指示第一記憶體模組執行第一操作) S1002:步驟(獲得對應於第一操作的第一時間臨界值) S1003:步驟(更新對應於第一記憶體模組的第一計數值) S1004:步驟(第一計數值是否達到第一時間臨界值) S1005:步驟(發送第一查詢指令序列至可複寫式非揮發性記憶體模組，以查詢第一記憶體模組的狀態)
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。 圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的範例實施例所繪示的記憶體管理電路經由多個通道與可複寫式非揮發性記憶體模組通訊的示意圖。 圖8是根據本發明的範例實施例所繪示的詢問記憶體模組的狀態的示意圖。 圖9是根據本發明的範例實施例所繪示的不同類型的操作所對應的時間臨界值的示意圖。 圖10是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。
S1001:步驟(發送第一操作指令序列至可複寫式非揮發性記憶體模組，以指示第一記憶體模組執行第一操作)
S1002:步驟(獲得對應於第一操作的第一時間臨界值)
S1003:步驟(更新對應於第一記憶體模組的第一計數值)
S1004:步驟(第一計數值是否達到第一時間臨界值)
S1005:步驟(發送第一查詢指令序列至可複寫式非揮發性記憶體模組，以查詢第一記憶體模組的狀態)

Claims (24)

  1. 一種記憶體管理方法，用於可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個記憶體模組，該記憶體管理方法包括： 發送第一操作指令序列至該可複寫式非揮發性記憶體模組，以指示該多個記憶體模組中的第一記憶體模組執行第一操作； 獲得對應於該第一操作的第一時間臨界值； 更新對應於該第一記憶體模組的第一計數值；以及 響應於該第一計數值達到該第一時間臨界值，發送第一查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第一記憶體模組的狀態。
  2. 如請求項1所述的記憶體管理方法，更包括： 若該第一計數值未達到該第一時間臨界值，不發送該第一查詢指令序列。
  3. 如請求項1所述的記憶體管理方法，其中獲得對應於該第一操作的第一時間臨界值的步驟包括： 根據該第一操作的類型，獲得對應於該第一操作的該第一時間臨界值。
  4. 如請求項3所述的記憶體管理方法，其中根據該第一操作的該指令類型，獲得對應於該第一操作的該第一時間臨界值的步驟包括： 響應於該第一操作的該類型為第一類操作，將該第一時間臨界值決定為第一時間值；以及 響應於該第一操作的該類型為第二類操作，將該第一時間臨界值決定為第二時間值， 其中該第一時間值不同於該第二時間值。
  5. 如請求項1所述的記憶體管理方法，更包括： 根據該第一操作的實際完成時間，調整該第一時間臨界值。
  6. 如請求項1所述的記憶體管理方法，其中獲得對應於該第一操作的該第一時間臨界值的步驟包括： 從該可複寫式非揮發性記憶體模組接收對應於該第一記憶體模組的時間評估資訊；以及 根據該時間評估資訊決定該第一時間臨界值。
  7. 如請求項1所述的記憶體管理方法，更包括： 發送第二操作指令序列至該可複寫式非揮發性記憶體模組，以指示該多個記憶體模組中的第二記憶體模組執行第二操作； 獲得對應於該第二操作的第二時間臨界值，其中該第二時間臨界值不同於該第一時間臨界值； 更新對應於該第二記憶體模組的第二計數值；以及 響應於該第二計數值達到該第二時間臨界值，發送第二查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第二記憶體模組的狀態。
  8. 如請求項1所述的記憶體管理方法，更包括： 發送第三操作指令序列至該可複寫式非揮發性記憶體模組，以指示該第一記憶體模組執行第三操作； 獲得對應於該第三操作的第三時間臨界值，其中該第三時間臨界值不同於該第一時間臨界值； 更新對應於該第三記憶體模組的第三計數值；以及 響應於該第三計數值達到該第三時間臨界值，發送第三查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第一記憶體模組的狀態。
  9. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組，包括多個記憶體模組；以及 記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以： 發送第一操作指令序列至該可複寫式非揮發性記憶體模組，以指示該多個記憶體模組中的第一記憶體模組執行第一操作； 獲得對應於該第一操作的第一時間臨界值； 更新對應於該第一記憶體模組的第一計數值；以及 響應於該第一計數值達到該第一時間臨界值，發送第一查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第一記憶體模組的狀態。
  10. 如請求項9所述的記憶體儲存裝置，其中若該第一計數值未達到該第一時間臨界值，該記憶體控制電路單元不發送該第一查詢指令序列。
  11. 如請求項9所述的記憶體儲存裝置，其中獲得對應於該第一操作的第一時間臨界值的操作包括： 根據該第一操作的類型，獲得對應於該第一操作的該第一時間臨界值。
  12. 如請求項11所述的記憶體儲存裝置，其中根據該第一操作的該指令類型，獲得對應於該第一操作的該第一時間臨界值的操作包括： 響應於該第一操作的該類型為第一類操作，將該第一時間臨界值決定為第一時間值；以及 響應於該第一操作的該類型為第二類操作，將該第一時間臨界值決定為第二時間值， 其中該第一時間值不同於該第二時間值。
  13. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 根據該第一操作的實際完成時間，調整該第一時間臨界值。
  14. 如請求項9所述的記憶體儲存裝置，其中獲得對應於該第一操作的該第一時間臨界值的操作包括： 從該可複寫式非揮發性記憶體模組接收對應於該第一記憶體模組的時間評估資訊；以及 根據該時間評估資訊決定該第一時間臨界值。
  15. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 發送第二操作指令序列至該可複寫式非揮發性記憶體模組，以指示該多個記憶體模組中的第二記憶體模組執行第二操作； 獲得對應於該第二操作的第二時間臨界值，其中該第二時間臨界值不同於該第一時間臨界值； 更新對應於該第二記憶體模組的第二計數值；以及 響應於該第二計數值達到該第二時間臨界值，發送第二查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第二記憶體模組的狀態。
  16. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 發送第三操作指令序列至該可複寫式非揮發性記憶體模組，以指示該第一記憶體模組執行第三操作； 獲得對應於該第三操作的第三時間臨界值，其中該第三時間臨界值不同於該第一時間臨界值； 更新對應於該第三記憶體模組的第三計數值；以及 響應於該第三計數值達到該第三時間臨界值，發送第三查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第一記憶體模組的狀態。
  17. 一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個記憶體模組，該記憶體控制電路單元包括： 主機介面，用以耦接至主機系統； 記憶體介面，用以耦接至可複寫式非揮發性記憶體模組；以及 記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以： 發送第一操作指令序列至該可複寫式非揮發性記憶體模組，以指示該多個記憶體模組中的第一記憶體模組執行第一操作； 獲得對應於該第一操作的第一時間臨界值； 更新對應於該第一記憶體模組的第一計數值；以及 響應於該第一計數值達到該第一時間臨界值，發送第一查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第一記憶體模組的狀態。
  18. 如請求項17所述的記憶體控制電路單元，其中若該第一計數值未達到該第一時間臨界值，該記憶體管理電路不發送該第一查詢指令序列。
  19. 如請求項17所述的記憶體控制電路單元，其中獲得對應於該第一操作的第一時間臨界值的操作包括： 根據該第一操作的類型，獲得對應於該第一操作的該第一時間臨界值。
  20. 如請求項19所述的記憶體控制電路單元，其中根據該第一操作的該指令類型，獲得對應於該第一操作的該第一時間臨界值的操作包括： 響應於該第一操作的該類型為第一類操作，將該第一時間臨界值決定為第一時間值；以及 響應於該第一操作的該類型為第二類操作，將該第一時間臨界值決定為第二時間值， 其中該第一時間值不同於該第二時間值。
  21. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 根據該第一操作的實際完成時間，調整該第一時間臨界值。
  22. 如請求項17所述的記憶體控制電路單元，其中獲得對應於該第一操作的該第一時間臨界值的操作包括： 從該可複寫式非揮發性記憶體模組接收對應於該第一記憶體模組的時間評估資訊；以及 根據該時間評估資訊決定該第一時間臨界值。
  23. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 發送第二操作指令序列至該可複寫式非揮發性記憶體模組，以指示該多個記憶體模組中的第二記憶體模組執行第二操作； 獲得對應於該第二操作的第二時間臨界值，其中該第二時間臨界值不同於該第一時間臨界值； 更新對應於該第二記憶體模組的第二計數值；以及 響應於該第二計數值達到該第二時間臨界值，發送第二查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第二記憶體模組的狀態。
  24. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 發送第三操作指令序列至該可複寫式非揮發性記憶體模組，以指示該第一記憶體模組執行第三操作； 獲得對應於該第三操作的第三時間臨界值，其中該第三時間臨界值不同於該第一時間臨界值； 更新對應於該第三記憶體模組的第三計數值；以及 響應於該第三計數值達到該第三時間臨界值，發送第三查詢指令序列至該可複寫式非揮發性記憶體模組，以查詢該第一記憶體模組的狀態。
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