TWI802068B - 記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置 Download PDF

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Abstract

提供一種記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置。此方法包括：在主動模式中，計數所述記憶體儲存裝置的閒置時間；響應於所述閒置時間大於閒置閾值，指示所述記憶體儲存裝置由所述主動模式進入第一低耗電模式；在所述第一低耗電模式中，計數所述記憶體儲存裝置的第一等待時間；以及響應於所述第一等待時間大於第一等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入第二低耗電模式，其中所述第二低耗電模式的耗電量低於所述第一低耗電模式的耗電量。

Description

記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（rewritable non-volatile memory module）（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，當記憶體儲存裝置閒置一段時間後，會進入閒置模式以省電及/或執行一些背景操作。然而記憶體儲存裝置處於閒置模式時的電力消耗較大，會無謂地增加功耗。因此，如何降低記憶體儲存裝置的功耗是本領域技術人員所致力的議題。
本發明提供一種記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置，可改善上述問題。
本發明的範例實施例提供一種記憶體效能優化方法，用於記憶體儲存裝置。所述記憶體儲存裝置包括記憶體控制電路單元與可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括緩衝記憶體。所述方法包括：在主動模式中，計數所述記憶體儲存裝置的閒置時間；響應於所述閒置時間大於閒置閾值，指示所述記憶體儲存裝置由所述主動模式進入第一低耗電模式；在所述第一低耗電模式中，計數所述記憶體儲存裝置的第一等待時間；以及響應於所述第一等待時間大於一第一等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入第二低耗電模式。其中所述第二低耗電模式的耗電量低於所述第一低耗電模式的耗電量。
在本發明的一實施例中，上述的指示所述記憶體儲存裝置由所述主動模式進入所述第一低耗電模式的步驟包括：將所述緩衝記憶體中暫存的程式碼以及邏輯-實體位址映射表以外的資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組的電源。
在本發明的一實施例中，上述的指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式的步驟包括：將所述緩衝記憶體中暫存的所有資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組以及所述緩衝記憶體的電源。
在本發明的一實施例中，上述的方法更包括：響應於符合執行背景操作的條件，在所述第一低耗電模式中計數所述記憶體儲存裝置的第二等待時間；響應於所述第二等待時間大於第二等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入背景模式；在執行完所述背景操作之後，指示所述記憶體儲存裝置由所述背景模式進入所述第一低耗電模式，並在所述第一低耗電模式中計數所述記憶體儲存裝置的第三等待時間；以及響應於所述第三等待時間大於第三等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式。
在本發明的一實施例中，上述的第二等待閾值小於所述第一等待閾值。
在本發明的一實施例中，上述的第三等待閾值等於所述第一等待閾值減去所述第二等待閾值。
本發明的範例實施例提供一種記憶體控制電路單元，用於控制包括可複寫式非揮發性記憶體模組的記憶體儲存裝置。所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體以及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面與所述緩衝記憶體。所述記憶體管理電路用以在主動模式中，計數所述記憶體儲存裝置的閒置時間。所述記憶體管理電路更用以響應於所述閒置時間大於閒置閾值，指示所述記憶體儲存裝置由所述主動模式進入第一低耗電模式。所述記憶體管理電路更用以在所述第一低耗電模式中，計數所述記憶體儲存裝置的第一等待時間。並且，所述記憶體管理電路更用以響應於所述第一等待時間大於第一等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入第二低耗電模式。其中所述第二低耗電模式的耗電量低於所述第一低耗電模式的耗電量。
在本發明的一實施例中，上述的指示所述記憶體儲存裝置由所述主動模式進入所述第一低耗電模式的操作中，所述記憶體管理電路更用以將所述緩衝記憶體中暫存的程式碼以及邏輯-實體位址映射表以外的資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組的電源。
在本發明的一實施例中，上述的指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式的操作中，所述記憶體管理電路更用以將所述緩衝記憶體中暫存的所有資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組以及所述緩衝記憶體的電源。
在本發明的一實施例中，上述的記憶體管理電路更用以：響應於符合執行背景操作的條件，在所述第一低耗電模式中計數所述記憶體儲存裝置的第二等待時間；響應於所述第二等待時間大於第二等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入背景模式；在執行完所述背景操作之後，指示所述記憶體儲存裝置由所述背景模式進入所述第一低耗電模式，並在所述第一低耗電模式中計數所述記憶體儲存裝置的第三等待時間；以及響應於所述第三等待時間大於第三等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式。
在本發明的一實施例中，上述的第二等待閾值小於所述第一等待閾值。
在本發明的一實施例中，上述的第三等待閾值等於所述第一等待閾值減去所述第二等待閾值。
本發明的範例實施例提供一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元包括緩衝記憶體。所述記憶體控制電路單元用以在主動模式中，計數所述記憶體儲存裝置的閒置時間。所述記憶體控制電路單元更用以響應於所述閒置時間大於閒置閾值，指示所述記憶體儲存裝置由所述主動模式進入第一低耗電模式。所述記憶體控制電路單元更用以在所述第一低耗電模式中，計數所述記憶體儲存裝置的第一等待時間。並且，所述記憶體控制電路單元更用以響應於所述第一等待時間大於第一等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入第二低耗電模式。其中所述第二低耗電模式的耗電量低於所述第一低耗電模式的耗電量。
在本發明的一實施例中，上述的指示所述記憶體儲存裝置由所述主動模式進入所述第一低耗電模式的操作中，所述記憶體控制電路單元更用以將所述緩衝記憶體中暫存的程式碼以及邏輯-實體位址映射表以外的資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組的電源。
在本發明的一實施例中，上述的指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式的操作中，所述記憶體控制電路單元更用以將所述緩衝記憶體中暫存的所有資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組以及所述緩衝記憶體的電源。
在本發明的一實施例中，上述的記憶體控制電路單元更用以：響應於符合執行背景操作的條件，在所述第一低耗電模式中計數所述記憶體儲存裝置的第二等待時間；響應於所述第二等待時間大於第二等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入背景模式；在執行完所述背景操作之後，指示所述記憶體儲存裝置由所述背景模式進入所述第一低耗電模式，並在所述第一低耗電模式中計數所述記憶體儲存裝置的第三等待時間；以及響應於所述第三等待時間大於第三等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式。
在本發明的一實施例中，上述的第二等待閾值小於所述第一等待閾值。
在本發明的一實施例中，上述的第三等待閾值等於所述第一等待閾值減去所述第二等待閾值。
基於上述，本發明實施例提供的記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置，配置不同耗電量的低耗電模式。在第一層級的低耗電模式中，緩衝記憶體仍暫存必要資料，而能夠在降低記憶體儲存裝置的功耗的同時仍可快速響應主機的要求。在第二層級的低耗電模式中，記憶體儲存裝置的耗電量更低，而能夠更加省電。基於不同層級的低耗電模式，記憶體儲存裝置可更好地在省電與系統效能之間取得平衡。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組（rewritable non-volatile memory module）與控制器（亦稱，控制電路）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位（Secure Digital, SD）卡32、小型快閃（Compact Flash, CF）卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded Multi Media Card, eMMC）341及/或嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、SD介面標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞（Single Level Cell, SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個位元的快閃記憶體模組）、多階記憶胞（Multi Level Cell, MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元的快閃記憶體模組）、三階記憶胞（Triple Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元的快閃記憶體模組）、四階記憶胞（Quad Level Cell，QLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存4個位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓（以下亦稱為臨界電壓）的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極（control gate）與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化（programming）記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元（Least Significant Bit，LSB）是屬於下實體程式化單元，並且一記憶胞的最高有效位元（Most Significant Bit，MSB）是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面（page）或是實體扇（sector）。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘（redundancy）位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料（例如，錯誤更正碼等管理資料）。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組（byte, B）。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊（block）。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有開機碼（boot code），並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作（例如，改變讀取電壓準位或執行垃圾回收操作等等）的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼（error correcting code, ECC）及/或錯誤檢查碼（error detecting code，EDC），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。緩衝記憶體510可以是靜態隨機存取記憶體（Static Random Access Memory, SRAM）、或動態隨機存取記憶體（Dynamic Random Access Memory, DRAM）等，本發明並不加以限制。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃（flash）記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置區602。儲存區601中的實體單元610(0)~610(A)以及閒置區602中的實體單元610(A+1)~610(B)是用以儲存來自於主機系統11的資料。具體來說，儲存區601的實體單元是被視為已儲存資料的實體單元，而閒置區602的實體單元是用以替換儲存區601的實體單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會使用從閒置區602中提取實體單元來寫入資料，以替換儲存區601的實體單元。
在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係（亦稱為邏輯-實體位址映射關係）記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在預設情況下，記憶體儲存裝置10是操作在主動模式（active mode）。在主動模式中，記憶體管理電路502可接收來自主機系統11的指令，以執行資料讀取、資料寫入或資料抹除等操作。例如，根據來自主機系統11的讀取指令，記憶體管理電路502可從可複寫式非揮發性記憶體模組406讀取主機系統11所請求的資料。或者，根據來自主機系統11的寫入指令，記憶體管理電路502可將來自主機系統11的資料寫入至可複寫式非揮發性記憶體模組406。或者，根據來自主機系統11的刪除指令，記憶體管理電路502可將主機系統11所指示的資料從可複寫式非揮發性記憶體模組406抹除。
在某些情況下，記憶體管理電路502可指示記憶體儲存裝置10進入背景模式（background mode）。在背景模式中，記憶體管理電路502可執行背景操作。一般來說，背景操作不包含由主機系統11所指示執行之操作。例如，背景操作可包括由記憶體管理電路502自主執行的各式管理操作，包括用於釋放閒置實體單元的資料整併操作（亦稱為垃圾回收操作）、用於延長記憶體儲存裝置10之壽命的損耗平衡操作及/或用於更新系統資訊（或管理資訊）的表格更新操作等等。此外，在進入背景模式之後，記憶體管理電路502可指示記憶體儲存裝置10離開背景模式並進入主動模式，以處理來自主機系統11的指令。另一方面，在執行完背景操作之後，記憶體管理電路502可指示記憶體儲存裝置10離開背景模式並進入低耗電模式。
在一範例實施例中，記憶體管理電路502可依據記憶體儲存裝置10的當前狀態判斷是否符合執行背景操作的條件。響應於判定符合執行背景操作的條件，記憶體管理電路502可指示記憶體儲存裝置10進入背景模式。舉例來說，當依據記憶體儲存裝置10屬於閒置狀態一段時間（例如，在預設時間未從主機系統11接收到任何指令）或者當閒置區602中空的實體單元的數目小於預設門檻值時，記憶體管理電路502會對儲存區601中的有效資料進行資料整併操作，以釋放出空的實體單元。此外，損耗平衡操作、表格更新操作或其他之背景操作分別有對應的執行條件，在此不逐一贅述。
在某些情況下，記憶體管理電路502可指示記憶體儲存裝置10進入低耗電模式。在低耗電模式中，記憶體管理電路502可不執行任何由主機系統11所指示執行之操作或背景操作。在一範例實施例中，低耗電模式可設定為多個等級，不同等級的低耗電模式限定了記憶體儲存裝置10中各項元件的運作。
例如，假設低耗電模式設定為兩個等級，包括第一低耗電模式以及第二低耗電模式。當記憶體儲存裝置10所進入的低耗電模式是第一低耗電模式，記憶體管理電路502可切斷可複寫式非揮發性記憶體模組406的電源並在緩衝記憶體510中僅儲存必要的資料，例如韌體運行的程式碼以及必要的映射表。具體來說，在記憶體儲存裝置10進入第一低耗電模式時，記憶體管理電路502可將緩衝記憶體510中暫存的程式碼以及邏輯-實體位址映射表以外的資料回存至可複寫式非揮發性記憶體模組406，並切斷可複寫式非揮發性記憶體模組406的電源。換言之，在第一低耗電模式中，記憶體管理電路502不會切斷緩衝記憶體510的電源，緩衝記憶體510仍可儲存必要資料。於此，在第一低耗電模式接收到來自主機系統11的指令時，記憶體管理電路可快速響應主機指令。
當記憶體儲存裝置10所進入的低耗電模式是第二低耗電模式，記憶體管理電路502可切斷可複寫式非揮發性記憶體模組406以及緩衝記憶體510的電源，從而進入最省電的模式以減少功耗。具體來說，在記憶體儲存裝置10進入第二低耗電模式時，記憶體管理電路502可將緩衝記憶體510中暫存的所有資料回存至可複寫式非揮發性記憶體模組406，並切斷可複寫式非揮發性記憶體模組406以及緩衝記憶體510的電源。
在一範例實施例中，記憶體儲存裝置10在第二低耗電模式中的耗電量低於記憶體儲存裝置10在第一低耗電模式中的耗電量。於此，記憶體儲存裝置10在第二低耗電模式中的功耗低於記憶體儲存裝置10在第一低耗電模式中的功耗。
在以下範例實施例中，為了說明方便，主動模式亦稱為第一模式、背景模式亦稱為第二模式，第一低耗電模式亦稱為第三模式，並且第二低耗電模式亦稱為第四模式。圖7是根據本發明的一範例實施例所繪示的控制記憶體儲存裝置的操作模式的示意圖。請參照圖7，假設在時間點T(0)，記憶體儲存裝置10操作於第一模式。在第一模式中，記憶體儲存裝置10可執行主機指令，並且記憶體管理電路502在執行完主機指令時可計數記憶體儲存裝置10的閒置時間。
在本範例實施例中，假設在時間點T(1)，可複寫式非揮發性記憶體模組406完成來自主機系統11的最後一個指令所指示的操作。在此情形下，記憶體儲存裝置10在時間點T(1)開始閒置。響應於記憶體儲存裝置10開始閒置，記憶體管理電路502可從時間點T(1)開始計數記憶體儲存裝置10的閒置時間T(idle)。接著，記憶體管理電路502可持續判斷閒置時間T(idle)是否大於預設的閒置閾值，並在判定閒置時間T(idle)大於閒置閾值時指示記憶體儲存裝置10由第一模式進入第三模式。
在本範例實施例中，假設在時間點T(2)，記憶體管理電路502判定閒置時間T(idle)大於閒置閾值。響應於此判定結果，在時間點T(2)之後，記憶體管理電路502指示記憶體儲存裝置10離開第一模式並進入第三模式。在此情形下，記憶體儲存裝置10在時間點T(2)開始進入第一級的低耗電模式。在第三模式中，記憶體管理電路502可從時間點T(2)開始計數記憶體儲存裝置10的等待時間T(wait) （即，第一等待時間）。接著，記憶體管理電路502可持續判斷等待時間T(wait)是否大於預設的等待閾值（即，第一等待閾值），並在判定等待時間T(wait)大於第一等待閾值時指示記憶體儲存裝置10由第三模式進入第四模式。
在本範例實施例中，假設在時間點T(3)，記憶體管理電路502判定等待時間T(wait)大於第一等待閾值。響應於此判定結果，在時間點T(3)之後，記憶體管理電路502指示記憶體儲存裝置10離開第三模式並進入第四模式。在此情形下，記憶體儲存裝置10在時間點T(2)開始進入第二級的低耗電模式。此第四模式的耗電量低於第三模式的耗電量。在進入第四模式之後，假設在時間點T(4)記憶體管理電路502接收到來自主機系統11的新的指令（例如寫入指令）。響應於此新的指令，在時間點T(4)之後，記憶體管理電路502可指示記憶體儲存裝置10離開第四模式並進入第一模式。在第一模式中，記憶體管理電路502可指示可複寫式非揮發性記憶體模組406執行此新的指令所指示之操作（例如寫入操作）。
需注意的是，在圖7的範例實施例中，進入第三模式及第四模式的時間點（即，時間點T(2)、T(3)）是由記憶體管理電路502所自主決定的，而離開第四模式的時間點（即，時間點T(4)）則是根據接收到下一個主機指令的時間點而決定的。換言之，記憶體管理電路502對圖7中的時間點T(2)、T(3)之決定具有控制權，而不對時間點T(4)之決定具有控制權。
圖8是根據本發明的一範例實施例所繪示的記憶體儲存裝置的操作電流值與多個模式的關係圖。參照圖8中與圖7對應的關係圖800，時間點T(3)到時間點T(4)之間第四模式的操作電流值低於時間點T(2)到時間點T(3)之間第三模式的操作電流值。
圖9是根據本發明的一範例實施例所繪示的控制記憶體儲存裝置的操作模式的示意圖。請參照圖9，假設在時間點T(0’)，記憶體儲存裝置10操作於第一模式。在第一模式中，記憶體儲存裝置10可執行主機指令，並且記憶體管理電路502在執行完主機指令時可計數記憶體儲存裝置10的閒置時間。
在本範例實施例中，假設在時間點T(1’)，可複寫式非揮發性記憶體模組406完成來自主機系統11的最後一個指令所指示的操作。在此情形下，記憶體儲存裝置10在時間點T(1’)開始閒置。響應於記憶體儲存裝置10開始閒置，記憶體管理電路502可從時間點T(1’)開始計數記憶體儲存裝置10的閒置時間T(idle)。接著，記憶體管理電路502可持續判斷閒置時間T(idle)是否大於預設的閒置閾值，並在判定閒置時間T(idle)大於閒置閾值時指示記憶體儲存裝置10由第一模式進入第三模式。
然而，記憶體管理電路502可能會在符合執行背景操作的條件時，在特定時間（例如，不需處理主機指令時）指示記憶體儲存裝置10進入第二模式。例如，記憶體管理電路502可在第一模式中判斷是否符合執行背景操作的條件。
在本範例實施例中，假設在時間點T(2’)，記憶體管理電路502判定閒置時間T(idle)大於閒置閾值。響應於此判定結果，在時間點T(2’)之後，記憶體管理電路502指示記憶體儲存裝置10離開第一模式並進入第三模式。在此情形下，記憶體儲存裝置10在時間點T(2’)開始進入第一級的低耗電模式。在第三模式中，記憶體管理電路502可從時間點T(2’)開始計數記憶體儲存裝置10的等待時間T(wait’)（即，第二等待時間）。接著，響應於記憶體儲存裝置10的狀態被判定為符合執行背景操作的條件，記憶體管理電路502可持續判斷等待時間T(wait’)是否大於預設的等待閾值（即，第二等待閾值），並在判定等待時間T(wait’)大於等待閾值時指示記憶體儲存裝置10由第三模式進入第四模式。在一範例實施例中，第二等待閾值可不同於前述實施例的第一等待閾值，本發明不在此限制。例如，第二等待閾值可小於第一等待閾值。
值得注意的是，本範例實施例在判定需要執行背景操作時，會先進入第一級的低功耗模式繼續等待主機指令，相較於一般在閒置一大段時間等待主機指令後直接進入背景模式可更為省電。
在本範例實施例中，假設在時間點T(3’)，記憶體管理電路502指示記憶體儲存裝置10進入第二模式。在第二模式中，記憶體管理電路502會執行背景操作。在此情形下，等待時間T(wait’)不大於第二等待閾值。在本範例實施例中，假設在時間點T(4’)，記憶體管理電路502完成背景操作。在記憶體儲存裝置10執行完背景操作之後，記憶體管理電路502指示記憶體儲存裝置10離開第二模式並進入第三模式，並且在第三模式中計數記憶體儲存裝置10的等待時間T(wait’’)（亦稱為第三等待時間）。例如，記憶體管理電路502從時間點T(4’)開始計數記憶體儲存裝置10的等待時間T(wait’’)。接著，記憶體管理電路502可持續判斷等待時間T(wait’’)是否大於預設的等待閾值（即，第三等待閾值），並在判定等待時間T(wait’’)大於等待閾值時指示記憶體儲存裝置10由第三模式進入第四模式。在一範例實施例中，第三等待閾值可不同於第一等待閾值或第二等待閾值，本發明不在此限制。例如，記憶體管理電路502可依據第一等待閾值及第二等待閾值計算第三等待閾值。例如，第三等待閾值等於第一等待閾值減去第二等待閾值。
在本範例實施例中，假設在時間點T(5’)，記憶體管理電路502判定等待時間T(wait’’)大於第三等待閾值。響應於此判定結果，在時間點T(5’)之後，記憶體管理電路502指示記憶體儲存裝置10離開第三模式並進入第四模式。在此情形下，記憶體儲存裝置10在時間點T(5’)開始進入第二級的低耗電模式。此第四模式的耗電量低於第三模式的耗電量。在進入第四模式之後，假設在時間點T(6’)記憶體管理電路502接收到來自主機系統11的新的指令（例如寫入指令）。響應於此新的指令，在時間點T(6’)之後，記憶體管理電路502可指示記憶體儲存裝置10離開第四模式並進入第一模式。在第一模式中，記憶體管理電路502可指示可複寫式非揮發性記憶體模組406執行此新的指令所指示之操作（例如寫入操作）。
需注意的是，在圖9的範例實施例中，進入第二模式、第三模式及第四模式的時間點（即，時間點T(2’)、T(3’)、T(4’)、T(5’)）是由記憶體管理電路502所自主決定的，而離開第四模式的時間點（即，時間點T(6’)）則是根據接收到下一個主機指令的時間點而決定的。換言之，記憶體管理電路502對圖7中的時間點T(2’)、T(3’)、T(4’)、T(5’)之決定具有控制權，而不對時間點T(6’)之決定具有控制權。
圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的操作電流值與多個模式的關係圖。參照圖8中與圖7對應的關係圖800與圖10中與圖9對應的關係圖1000，圖8中時間點T(2)到時間點T(3)之間的等待時間T(wait)等於圖10中時間點T(2’)到時間點T(3’)之間的等待時間T(wait’)和時間點T(4’)到時間點T(5’)之間的等待時間T(wait’’)的總合。
在一範例實施例中，若在第二模式、第三模式或第四模式中接收到來自主機系統11的新的指令，記憶體管理電路502可在開始閒置時重新計數閒置時間。亦即，回到圖7的時間點T(0)或圖9的時間點T(0’)再次依據前述範例實施例的條件進行判斷。
圖11是根據本發明的一範例實施例所繪示的記憶體效能優化方法的流程圖。請參照圖11，在步驟S1102中，在主動模式中，計數記憶體儲存裝置的閒置時間。在步驟S1104中，響應於閒置時間大於閒置閾值，指示記憶體儲存裝置由主動模式進入第一低耗電模式。在步驟S1106中，在第一低耗電模式中，計數記憶體儲存裝置的第一等待時間。在步驟S1108中，響應於第一等待時間大於第一等待閾值，指示記憶體儲存裝置由所述第一低耗電模式進入第二低耗電模式。
然而，圖11中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明實施例提供的記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置，配置不同耗電量的低耗電模式。在第一層級的低耗電模式中，緩衝記憶體仍暫存必要資料，而能夠在降低記憶體儲存裝置的功耗的同時仍可快速響應主機的要求。在第二層級的低耗電模式中，記憶體儲存裝置的耗電量更低，而能夠更加省電。基於不同層級的低耗電模式，記憶體儲存裝置可更好地在省電與系統效能之間取得平衡。此外，本發明實施例的記憶體儲存裝置在判定需要執行背景操作時，會先進入第一級的低功耗模式繼續等待主機指令，相較於一般在閒置一大段時間等待主機指令後直接進入背景模式可更為省電。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30: 記憶體儲存裝置 11, 31: 主機系統 110: 系統匯流排 111: 處理器 112: 隨機存取記憶體 113: 唯讀記憶體 114: 資料傳輸介面 12: 輸入/輸出（I/O）裝置 20: 主機板 201: 隨身碟 202: 記憶卡 203: 固態硬碟 204: 無線記憶體儲存裝置 205: 全球定位系統模組 206: 網路介面卡 207: 無線傳輸裝置 208: 鍵盤 209: 螢幕 210: 喇叭 32: SD卡 33: CF卡 34: 嵌入式儲存裝置 341: 嵌入式多媒體卡 342: 嵌入式多晶片封裝儲存裝置 402: 連接介面單元 404: 記憶體控制電路單元 406: 可複寫式非揮發性記憶體模組 502: 記憶體管理電路 504: 主機介面 506: 記憶體介面 508: 錯誤檢查與校正電路 510: 緩衝記憶體 512: 電源管理電路 601: 儲存區 602: 閒置區 610(0)~610(B): 實體單元 612(0)~612(C): 邏輯單元 T(0)~T(4), T(0’)~T(6’): 時間點 T(idle): 閒置時間 T(wait), T(wait’), T(wait’’): 等待時間 800, 100: 關係圖 S1102~S1108: 步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的控制記憶體儲存裝置的操作模式的示意圖。 圖8是根據本發明的一範例實施例所繪示的記憶體儲存裝置的操作電流值與多個模式的關係圖。 圖9是根據本發明的一範例實施例所繪示的控制記憶體儲存裝置的操作模式的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的操作電流值與多個模式的關係圖。 圖11是根據本發明的一範例實施例所繪示的記憶體效能優化方法的流程圖。
S1102~S1108: 步驟

Claims (18)

  1. 一種記憶體效能優化方法，用於一記憶體儲存裝置，所述記憶體儲存裝置包括一記憶體控制電路單元與一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括一緩衝記憶體，所述方法包括： 在一主動模式中，計數所述記憶體儲存裝置的閒置時間； 響應於所述閒置時間大於一閒置閾值，指示所述記憶體儲存裝置由所述主動模式進入一第一低耗電模式； 在所述第一低耗電模式中，計數所述記憶體儲存裝置的第一等待時間；以及 響應於所述第一等待時間大於一第一等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入一第二低耗電模式，其中所述第二低耗電模式的耗電量低於所述第一低耗電模式的耗電量。
  2. 如請求項1所述的記憶體效能優化方法，其中指示所述記憶體儲存裝置由所述主動模式進入所述第一低耗電模式的步驟包括： 將所述緩衝記憶體中暫存的程式碼以及邏輯-實體位址映射表以外的資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組的電源。
  3. 如請求項1所述的記憶體效能優化方法，其中指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式的步驟包括： 將所述緩衝記憶體中暫存的所有資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組以及所述緩衝記憶體的電源。
  4. 如請求項1所述的記憶體效能優化方法，其中所述方法更包括： 響應於符合執行背景操作的條件，在所述第一低耗電模式中計數所述記憶體儲存裝置的第二等待時間； 響應於所述第二等待時間大於一第二等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入一背景模式； 在執行完所述背景操作之後，指示所述記憶體儲存裝置由所述背景模式進入所述第一低耗電模式，並在所述第一低耗電模式中計數所述記憶體儲存裝置的第三等待時間；以及 響應於所述第三等待時間大於一第三等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式。
  5. 如請求項4所述的記憶體效能優化方法，其中所述第二等待閾值小於所述第一等待閾值。
  6. 如請求項4所述的記憶體效能優化方法，其中所述第三等待閾值等於所述第一等待閾值減去所述第二等待閾值。
  7. 一種記憶體控制電路單元，用於控制包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，且所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組； 一緩衝記憶體；以及 一記憶體管理電路，耦接至所述主機介面、所述記憶體介面與所述緩衝記憶體， 其中所述記憶體管理電路用以在一主動模式中，計數所述記憶體儲存裝置的閒置時間， 所述記憶體管理電路更用以響應於所述閒置時間大於一閒置閾值，指示所述記憶體儲存裝置由所述主動模式進入一第一低耗電模式， 所述記憶體管理電路更用以在所述第一低耗電模式中，計數所述記憶體儲存裝置的第一等待時間，並且 所述記憶體管理電路更用以響應於所述第一等待時間大於一第一等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入一第二低耗電模式，其中所述第二低耗電模式的耗電量低於所述第一低耗電模式的耗電量。
  8. 如請求項7所述的記憶體控制電路單元，其中指示所述記憶體儲存裝置由所述主動模式進入所述第一低耗電模式的操作中， 所述記憶體管理電路更用以將所述緩衝記憶體中暫存的程式碼以及邏輯-實體位址映射表以外的資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組的電源。
  9. 如請求項7所述的記憶體控制電路單元，其中指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式的操作中， 所述記憶體管理電路更用以將所述緩衝記憶體中暫存的所有資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組以及所述緩衝記憶體的電源。
  10. 如請求項7所述的記憶體控制電路單元，其中所述記憶體管理電路更用以： 響應於符合執行背景操作的條件，在所述第一低耗電模式中計數所述記憶體儲存裝置的第二等待時間； 響應於所述第二等待時間大於一第二等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入一背景模式； 在執行完所述背景操作之後，指示所述記憶體儲存裝置由所述背景模式進入所述第一低耗電模式，並在所述第一低耗電模式中計數所述記憶體儲存裝置的第三等待時間；以及 響應於所述第三等待時間大於一第三等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式。
  11. 如請求項10所述的記憶體控制電路單元，其中所述第二等待閾值小於所述第一等待閾值。
  12. 如請求項10所述的記憶體控制電路單元，其中所述第三等待閾值等於所述第一等待閾值減去所述第二等待閾值。
  13. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元包括一緩衝記憶體， 其中所述記憶體控制電路單元用以在一主動模式中，計數所述記憶體儲存裝置的閒置時間， 所述記憶體控制電路單元更用以響應於所述閒置時間大於一閒置閾值，指示所述記憶體儲存裝置由所述主動模式進入一第一低耗電模式， 所述記憶體控制電路單元更用以在所述第一低耗電模式中，計數所述記憶體儲存裝置的第一等待時間，並且 所述記憶體控制電路單元更用以響應於所述第一等待時間大於一第一等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入一第二低耗電模式，其中所述第二低耗電模式的耗電量低於所述第一低耗電模式的耗電量。
  14. 如請求項13所述的記憶體儲存裝置，其中指示所述記憶體儲存裝置由所述主動模式進入所述第一低耗電模式的操作中， 所述記憶體控制電路單元更用以將所述緩衝記憶體中暫存的程式碼以及邏輯-實體位址映射表以外的資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組的電源。
  15. 如請求項13所述的記憶體儲存裝置，其中指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式的操作中， 所述記憶體控制電路單元更用以將所述緩衝記憶體中暫存的所有資料回存至所述可複寫式非揮發性記憶體模組，並切斷所述可複寫式非揮發性記憶體模組以及所述緩衝記憶體的電源。
  16. 如請求項13所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以： 響應於符合執行背景操作的條件，在所述第一低耗電模式中計數所述記憶體儲存裝置的第二等待時間； 響應於所述第二等待時間大於一第二等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入一背景模式； 在執行完所述背景操作之後，指示所述記憶體儲存裝置由所述背景模式進入所述第一低耗電模式，並在所述第一低耗電模式中計數所述記憶體儲存裝置的第三等待時間；以及 響應於所述第三等待時間大於一第三等待閾值，指示所述記憶體儲存裝置由所述第一低耗電模式進入所述第二低耗電模式。
  17. 如請求項16所述的記憶體儲存裝置，其中所述第二等待閾值小於所述第一等待閾值。
  18. 如請求項16所述的記憶體儲存裝置，其中所述第三等待閾值等於所述第一等待閾值減去所述第二等待閾值。
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