CN110333770B - 存储器管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种存储器管理方法，其用于存储器存储装置。所述存储器管理方法包括：在第一模式中，检测所述存储器存储装置执行至少一操作事件的效率信息；以及根据所述效率信息，调整临界值。所述临界值用以决定是否使所述存储器存储装置进入所述第一模式。

Description

存储器管理方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，当存储器存储装置闲置一段固定时间后，存储器存储装置会进入背景模式(亦称为闲置模式)，以省电和/或执行一些背景操作，例如执行用于释放闲置实体单元的垃圾回收操作等等。此外，在进入背景模式后，若接收到来自主机系统的指令，则存储器存储装置可能会立即离开背景模式并进入正常模式，以在正常模式中执行主机系统所下达的指令。然而，用于决定是否进入背景模式的时间参数一般都是预设的。对于不同用途的存储器存储装置或不同操作习惯的使用者来说，预设的时间参数可能会让存储器存储装置频繁地在背景模式与正常模式之间切换，无谓地浪费系统效能。或者，在某些情况下，太晚进入背景模式也可能增加无谓的电力消耗。
发明内容
本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可改善上述问题。
本发明的范例实施例提供一种存储器管理方法，其用于存储器存储装置。所述存储器管理方法包括：在第一模式中，检测所述存储器存储装置执行至少一操作事件的效率信息；以及根据所述效率信息，调整临界值。所述临界值用以决定是否使所述存储器存储装置进入所述第一模式。
在本发明的一范例实施例中，根据所述效率信息调整所述临界值的步骤包括：若所述效率信息符合第一条件，将所述临界值增加一调整值。
在本发明的一范例实施例中，根据所述效率信息调整所述临界值的步骤包括：若所述效率信息符合第二条件，将所述临界值减少一调整值。
在本发明的一范例实施例中，所述的存储器管理方法还包括：若所述效率信息符合第三条件，不调整所述临界值。
在本发明的一范例实施例中，所述的存储器管理方法还包括：在第二模式中，计数时间信息；以及响应于所述时间信息满足所述临界值，指示所述存储器存储装置进入所述第一模式。
在本发明的一范例实施例中，检测所述存储器存储装置执行所述至少一操作事件的所述效率信息的步骤包括：获得所述至少一操作事件中的至少一第一类事件的第一总数；获得所述至少一操作事件中的至少一第二类事件的第二总数；以及根据所述第一总数与所述第二总数获得所述效率信息。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以在第一模式中，检测所述存储器存储装置执行至少一操作事件的效率信息，并且所述存储器控制电路单元还用以根据所述效率信息，调整一临界值。所述临界值用以决定是否使所述存储器存储装置进入所述第一模式。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述效率信息调整所述临界值的操作包括：若所述效率信息符合第一条件，将所述临界值增加一调整值。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述效率信息调整所述临界值的操作包括：若所述效率信息符合第二条件，将所述临界值减少一调整值。
在本发明的一范例实施例中，若所述效率信息符合第三条件，所述存储器控制电路单元不调整所述临界值。
在本发明的一范例实施例中，所述存储器控制电路单元还用以在第二模式中，计数时间信息，并且响应于所述时间信息满足所述临界值，所述存储器控制电路单元还用以指示所述存储器存储装置进入所述第一模式。
在本发明的一范例实施例中，所述存储器控制电路单元检测所述存储器存储装置执行所述至少一操作事件的所述效率信息的操作包括：获得所述至少一操作事件中的至少一第一类事件的第一总数；获得所述至少一操作事件中的至少一第二类事件的第二总数；以及根据所述第一总数与所述第二总数获得所述效率信息。
本发明的范例实施例另提供一种存储器控制电路单元，其用于控制包括可复写式非易失性存储器模块的存储器存储装置。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以在第一模式中，检测所述存储器存储装置执行至少一操作事件的效率信息，并且所述存储器管理电路还用以根据所述效率信息，调整一临界值。所述临界值用以决定是否使所述存储器存储装置进入所述第一模式。
在本发明的一范例实施例中，所述存储器管理电路根据所述效率信息调整所述临界值的操作包括：若所述效率信息符合第一条，将所述临界值增加一调整值。
在本发明的一范例实施例中，所述存储器管理电路根据所述效率信息调整所述临界值的操作包括：若所述效率信息符合第二条件，将所述临界值减少一调整值。
在本发明的一范例实施例中，若所述效率信息符合一第三条件，所述存储器管理电路不调整所述临界值。
在本发明的一范例实施例中，所述至少一操作事件包括对于所述可复写式非易失性存储器模块的表格读取事件、数据获取事件及数据写入事件的至少其中之一。
在本发明的一范例实施例中，所述效率信息反映所述至少一操作事件的执行的成功率。
在本发明的一范例实施例中，所述存储器管理电路还用以在第二模式中，计数时间信息，并且响应于所述时间信息满足所述临界值，所述存储器管理电路还用以指示所述存储器存储装置进入所述第一模式。
在本发明的一范例实施例中，所述时间信息反映所述存储器存储装置在所述第二模式中的闲置时间。
在本发明的一范例实施例中，所述存储器管理电路检测所述存储器存储装置执行所述至少一操作事件的所述效率信息的操作包括：获得所述至少一操作事件中的至少一第一类事件的第一总数；获得所述至少一操作事件中的至少一第二类事件的第二总数；以及根据所述第一总数与所述第二总数获得所述效率信息。
基于上述，在第一模式中，存储器存储装置执行至少一操作事件的效率信息可被检测。根据所述效率信息，用于决定是否使存储器存储装置进入第一模式的一个临界值可被调整。例如，在经过至少一次对于所述临界值的调整后，所述临界值可被调整至一个最佳的客制化数值。基于这个客制化数值，存储器存储装置可更好地在省电与系统效能之间取得平衡。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图；
图8是根据本发明的一范例实施例所示出的存储器管理方法的流程图；
图9是根据本发明的一范例实施例所示出的存储器管理方法的流程图。
附图标记说明
10、30：存储器存储装置
11、31：主机系统
110：系统总线
111：处理器
112：随机存取存储器
113：只读存储器
114：数据传输接口
12：输入/输出(I/O)装置
20：主机板
201：U盘
202：存储卡
203：固态硬盘
204：无线存储器存储装置
205：全球定位系统模块
206：网络接口卡
207：无线传输装置
208：键盘
209：屏幕
210：喇叭
32：SD卡
33：CF卡
34：嵌入式存储装置
341：嵌入式多媒体卡
342：嵌入式多芯片封装存储装置
402：连接接口单元
404：存储器控制电路单元
406：可复写式非易失性存储器模块
502：存储器管理电路
504：主机接口
506：存储器接口
508：错误检查与校正电路
510：缓冲存储器
512：电源管理电路
601：存储区
602：替换区
610(0)～610(B)、710、720：实体单元
612(0)～612(C)：逻辑单元
T(idle)：时间信息
T(0)、T(1)、T(2)：时间点
S801：步骤(在第一模式中，检测存储器存储装置执行至少一操作事件的效率信息)
S802：步骤(根据效率信息，调整临界值，其中临界值用以决定是否使存储器存储装置进入第一模式)
S901：步骤(在第二模式中，计数时间信息，其中时间信息反应存储器存储装置在第二模式中的闲置时间。)
S902：步骤(时间信息是否满足一个临界值)
S903：步骤(指示存储器存储装置进入第一模式)
S904：步骤(检测存储器存储装置在第一模式中执行至少一操作事件的效率信息)
S905：步骤(根据效率信息，调整此临界值)
S906：步骤(是否离开第一模式)
S907：步骤(进入第二模式)
具体实施方式
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通讯。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLCNAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通讯。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。
错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。须注意的是，若替换区602中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。
在本范例实施例中，每一个实体单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体单元。
存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。
在预设情况下，存储器存储装置10是操作在正常模式。在正常模式中，存储器管理电路502可接收来自主机系统11的指令，以执行数据读取、数据写入或数据抹除等操作。例如，根据来自主机系统11的读取指令，存储器管理电路502可从可复写式非易失性存储器模块406读取主机系统11所请求的数据。或者，根据来自主机系统11的写入指令，存储器管理电路502可将来自主机系统11的数据写入至可复写式非易失性存储器模块406。或者，根据来自主机系统11的删除指令，存储器管理电路502可将主机系统11所指示的数据从可复写式非易失性存储器模块406抹除。
在某些情况下，存储器管理电路502可指示存储器存储装置10进入背景模式。在背景模式中，存储器管理电路502可执行背景操作。一般来说，背景操作不包含由主机系统11所指示执行的操作。例如，背景操作可包括由存储器管理电路502自主执行的各式管理操作，包括用于释放闲置实体单元的数据整并操作(亦称为垃圾回收操作)、用于延长存储器存储装置10的寿命的损耗平衡操作和/或用于更新系统信息(或管理信息)的表格更新操作等等。此外，在进入背景模式之后，存储器管理电路502可指示存储器存储装置10离开背景模式并进入正常模式，以处理来自主机系统11的指令。
在一范例实施例中，一个背景操作可对应至少一个操作事件。数据整并操作可包含对于可复写式非易失性存储器模块406的至少一表格读取事件、至少一数据获取事件及至少一数据写入事件。表格读取事件用于从可复写式非易失性存储器模块406读取管理信息(例如逻辑-实体地址映射表所记载的映射信息)。数据获取事件用于根据所读取的管理信息从作为来源节点的实体单元收集有效数据。数据写入事件则用于将所收集的有效数据写入至作为目标节点的实体单元。损耗平衡操作可包括将数据在不同损耗等级的实体单元之间进行搬移的数据读取事件与数据写入事件。表格更新操作可包括根据缓冲存储器510中的数据更新可复写式非易失性存储器模块406中的特定管理表格(例如逻辑-实体地址映射表)的数据写入事件等。此外，实务上，所述背景操作还可以包含在背景模式中由存储器管理电路502自主执行的其他类型的事件，在此不逐一描述。
在进入背景模式后，存储器管理电路502可指示可复写式非易失性存储器模块406执行背景操作的一或多个操作事件。一个操作事件可能被成功地执行或者失败。例如，在一范例实施例中，在进入背景模式后，存储器管理电路502可指示可复写式非易失性存储器模块406执行一个表格读取事件。在存储器存储装置10离开背景模式之前，若此表格读取事件被执行完毕，则此表格读取事件可被视为一个成功地执行的事件。然而，在另一范例实施例中，在完成此表格读取事件之前，存储器存储装置10被指示离开背景模式。在此情况下，此未完成的表格读取事件即为一个失败的事件(或未被成功地执行的事件)。
图7是根据本发明的一范例实施例所示出的控制存储器存储装置的操作模式的示意图。在以下范例实施例中，为了说明方便，背景模式亦称为第一模式，且正常模式亦称为第二模式。请参照图7，假设当前存储器存储装置10操作于第二模式(即正常模式)。在第二模式中，存储器管理电路502可计数时间信息T(idle)。时间信息T(idle)可反映存储器存储装置10在第二模式中的闲置时间。
在本范例实施例中，假设在时间点T(0)，可复写式非易失性存储器模块406完成来自主机系统11的最后一个指令所指示的操作。因此，在时间点T(0)，存储器存储装置10开始闲置。响应于存储器存储装置10开始闲置，存储器管理电路502可从时间点T(0)开始计数时间信息T(idle)。存储器管理电路502可持续判断时间信息T(idle)是否满足一个临界值THR。例如，存储器管理电路502可判断时间信息T(idle)所对应的时间长度是否等于(或大于)临界值THR。若时间信息T(idle)所对应的时间长度等于(或大于)临界值THR，存储器管理电路502可判定时间信息T(idle)满足临界值THR。然而，若时间信息T(idle)所对应的时间长度小于临界值THR，存储器管理电路502可判定时间信息T(idle)不满足临界值THR。
在本范例实施例中，假设在时间点T(1)，存储器管理电路502判定时间信息T(idle)满足临界值THR。因此，在时间点T(1)之后，存储器管理电路502指示存储器存储装置10进入第一模式(即背景模式)。在进入第一模式之后，假设在时间点T(2)，存储器管理电路502接收到来自主机系统11的新的指令(例如写入指令)。响应于此新的指令，在时间点T(2)之后，存储器管理电路502可指示存储器存储装置10离开第一模式并进入第二模式。在第二模式中，存储器管理电路502可指示可复写式非易失性存储器模块406执行此新的指令所指示的操作(例如写入操作)。此外，在背景模式中(即时间点T(1)至T(2)之间)，存储器管理电路502可指示可复写式非易失性存储器模块406执行背景操作的至少一个操作事件。
须注意的是，在图7的范例实施例中，进入第一模式的时间点(即时间点T(1))是由存储器管理电路502所自主决定的，而离开第一模式的时间点(即时间点T(2))则是根据接收到下一个主机指令的时间点而决定的。换言之，存储器管理电路502(只)对图7中的时间点T(1)的决定具有控制权，而不对时间点T(2)的决定具有控制权。
在一范例实施例中，每次的存储器存储装置10的操作模式的切换都会造成额外的系统功耗。因此，若在背景模式中(例如时间点T(1)至T(2)之间)，被成功执行的事件的总数在所有已执行的事件中的占比越多，则表示此次用于进入与离开第一模式的额外系统功耗是越值得的。反之，若在背景模式中(例如时间点T(1)至T(2)之间)，被成功执行的事件的总数在所有已执行的事件中的占比越少，则表示此次用于进入与离开第一模式的额外系统功耗越不值得。若背景模式中被成功执行的事件的总数在所有已执行的事件中的占比越多，则可以在额外系统功耗与成功执行的操作事件之间取得越佳的平衡，进而提升存储器存储装置10的系统性能。
在一范例实施例中，存储器管理电路502可检测在第一模式中，存储器存储装置10执行至少一个操作事件的效率信息。例如，此效率信息可反映在第一模式中至少一操作事件的执行的成功率。根据此效率信息，存储器管理电路502可动态调整用于决定是否使存储器存储装置10进入第一模式的临界值THR。
在一范例实施例中，存储器管理电路502可获得在第一模式中执行的所有操作事件中的第一类事件的总数(亦称为第一总数)并获得在第一模式中执行的所有操作事件中的第二类事件的总数(亦称为第二总数)。例如，第一类事件可为成功执行的操作事件，而第二类事件可为失败的操作事件。存储器管理电路502可根据第一总数与第二总数来获得所述效率信息。例如，存储器管理电路502可根据以下方程序(1)来获得所述效率信息。
EI＝CS/(CS+CF)…(1)
在方程序(1)中，EI表示所述效率信息，CS表示第一总数(即成功执行的操作事件的总数)，且CF表示第二总数(即失败的操作事件的总数)。须注意的是，方程序(1)还可以被加入其余逻辑运算或以相似功能的逻辑运算取代，本发明不加以限制。
在一范例实施例中，存储器管理电路502可判断所获得的效率信息是否符合特定条件并根据判断结果来调整或不调整临界值THR。在一范例实施例中，存储器管理电路502可判断所获得的效率信息是否符合某一条件(亦称为第一条件)。例如，存储器管理电路502可判断所获得的效率信息的数值是否小于一个评估值(亦称为第一评估值)。在一范例实施例中，第一评估值可为0.9(即90％)或介于0与1之间的其他数值。若所获得的效率信息的数值小于第一评估值，存储器管理电路502可判定所获得的效率信息符合第一条件。若所获得的效率信息符合第一条件，存储器管理电路502可加大临界值THR。例如，存储器管理电路502可将当前使用的临界值THR增加一个调整值ΔV1，藉此动态更新下一次使用的临界值THR。
在一范例实施例中，若所获得的效率信息的数值不小于第一评估值，存储器管理电路502可进一步判断所获得的效率信息的数值是否大于或等于另一评估值(亦称为第二评估值)。在一范例实施例中，第二评估值可为1(即100％)或介于0与1之间的其他数值，且第二评估值可大于第一评估值。若所获得的效率信息的数值大于或等于第二评估值，存储器管理电路502可判定所获得的效率信息符合第二条件。若所获得的效率信息符合第二条件，存储器管理电路502可减少临界值THR。例如，存储器管理电路502可将当前使用的临界值THR增加减少一个调整值ΔV2，藉此动态更新下一次使用的临界值THR。
在一范例实施例中，若所获得的效率信息的数值介于第一评估值与第二评估值之间，则存储器管理电路502可判定所获得的效率信息符合第三条件。若所获得的效率信息符合第三条件，存储器管理电路502可暂不调整当前使用的临界值THR。
以图7为例，通过评估过去在第一模式执行的操作事件的效率信息并根据评估结果来动态调整下一次用于判断是否进入第一模式的临界值THR，下一次进入第一模式的时间点T(1)可根据主机系统11的操作习惯或特性而被最佳化。
在一范例实施例中，每一次进入与离开第一模式而获得的效率信息皆可以直接用于更新下一次使用的临界值THR。然而，本发明不限于此。在另一范例实施例中，多次进入与离开第一模式所收集到的效率信息可以被整体评估以更新临界值THR。例如，在多次进入的第一模式中，成功执行的操作事件的总数与失败的操作事件的总数可以被统计并通过方程序(1)或类似算法来获得相应的效率信息。此效率信息亦可用于更新往后用于决定是否进入第一模式的临界值THR。
在图7的一范例实施例中，时间点T(1)与T(2)之间的时间范围亦可以被分割为多个子时间范围。在每一个子时间范围内，成功执行的操作事件的总数与失败的操作事件的总数可以被统计并通过方程序(1)或类似算法来获得相应的效率信息。此效率信息亦可用于更新往后用于决定是否进入第一模式的临界值THR。
在一范例实施例中，存储器存储装置10在第一模式中的耗电量低于存储器存储装置10在第二模式中的耗电量。在一范例实施例中，存储器存储装置10在第一模式中的系统效能低于存储器存储装置10在第二模式中的系统效能。在一范例实施例中，第一模式亦称为省电模式。
图8是根据本发明的一范例实施例所示出的存储器管理方法的流程图。请参照图8，在步骤S801中，在第一模式中，检测存储器存储装置执行至少一操作事件的效率信息。在步骤S802中，根据效率信息，调整临界值，其中临界值用以决定是否使存储器存储装置进入第一模式。
图9是根据本发明的一范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤S901中，在第二模式中，计数时间信息，其中时间信息反应存储器存储装置在第二模式中的闲置时间。在步骤S902中，判断时间信息是否满足一个临界值。此临界值用以决定是否使存储器存储装置进入第一模式。若时间信息不满足此临界值，可回到步骤S901。若时间信息满足此临界值，在步骤S903中，指示存储器存储装置进入第一模式。
在步骤S904中，检测存储器存储装置在第一模式中执行至少一操作事件的效率信息。在步骤S905中，根据效率信息，调整此临界值。在步骤S906中，判断存储器存储装置是否离开第一模式。若存储器存储装置未离开第一模式，可回到步骤S904。若存储器存储装置已离开第一模式，在步骤S907中，指示存储器存储装置进入第二模式并回到步骤S901。
然而，图8与图9中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图8与图9中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图8与图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，在第一模式中，存储器存储装置执行至少一操作事件的效率信息可被检测。根据所述效率信息，用于决定是否使存储器存储装置进入第一模式的一个临界值可被调整。例如，在经过至少一次对于所述临界值的调整后，所述临界值可被调整至一个最佳的客制化数值。基于这个客制化数值，存储器存储装置可更好地在省电与系统效能之间取得平衡。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (15)

1.一种存储器管理方法，用于存储器存储装置，所述存储器存储装置包括存储器控制电路单元及可复写式非易失性存储器模块，且所述存储器管理方法包括：
当所述存储器控制电路单元在背景模式下执行的多个操作事件中的第一操作事件在所述存储器存储装置离开背景模式之前完成时，判定所述第一操作事件为成功执行操作事件，其中所述多个操作事件包括对于所述可复写式非易失性存储器模块的表格读取事件、数据获取事件及数据写入事件的至少其中之一；
当所述存储器控制电路单元在背景模式下执行的所述多个操作事件中的第二操作事件在所述存储器存储装置离开背景模式之前未完成时，判定所述第二操作事件为失败执行操作事件；
获得所述成功执行操作事件的第一总数，其中在背景模式中，所述存储器存储装置根据所述多个操作事件执行背景操作；
获得所述失败执行操作事件的第二总数；
根据所述第一总数及所述第二总数，获取成功率；
根据所述成功率，调整临界值；
在正常模式中，计数时间信息；以及
响应于所述时间信息满足所述临界值，指示所述存储器存储装置进入所述背景模式，以执行所述背景操作。
2.根据权利要求1所述的存储器管理方法，其中根据所述成功率调整所述临界值的步骤包括：
若所述成功率符合第一条件，将所述临界值增加调整值。
3.根据权利要求1所述的存储器管理方法，其中根据所述成功率调整所述临界值的步骤包括：
若所述成功率符合第二条件，将所述临界值减少调整值。
4.根据权利要求1所述的存储器管理方法，还包括：
若所述成功率符合第三条件，不调整所述临界值。
5.根据权利要求1所述的存储器管理方法，其中所述时间信息反映所述存储器存储装置在所述正常模式中的闲置时间。
6.一种存储器存储装置，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
当所述存储器控制电路单元在背景模式下执行的多个操作事件中的第一操作事件在所述存储器存储装置离开背景模式之前完成时，判定所述第一操作事件为成功执行操作事件，其中所述多个操作事件包括对于所述可复写式非易失性存储器模块的表格读取事件、数据获取事件及数据写入事件的至少其中之一；
当所述存储器控制电路单元在背景模式下执行的所述多个操作事件中的第二操作事件在所述存储器存储装置离开背景模式之前未完成时，判定所述第二操作事件为失败执行操作事件；
获得所述成功执行操作事件的第一总数，获得所述失败执行操作事件的第二总数，以及根据所述第一总数及所述第二总数，获取成功率，其中在背景模式中，所述存储器存储装置根据所述多个操作事件执行背景操作；
所述存储器控制电路单元还用以根据所述成功率，调整临界值；
在正常模式中，计数时间信息；以及
响应于所述时间信息满足所述临界值，指示所述存储器存储装置进入所述背景模式，以执行所述背景操作。
7.根据权利要求6所述的存储器存储装置，其中所述存储器控制电路单元根据所述成功率调整所述临界值的操作包括：
若所述成功率符合第一条件，将所述临界值增加调整值。
8.根据权利要求6所述的存储器存储装置，其中所述存储器控制电路单元根据所述成功率调整所述临界值的操作包括：
若所述成功率符合第二条件，将所述临界值减少调整值。
9.根据权利要求6所述的存储器存储装置，其中若所述成功率符合第三条件，所述存储器控制电路单元不调整所述临界值。
10.根据权利要求6所述的存储器存储装置，其中所述时间信息反映所述存储器存储装置在所述正常模式中的闲置时间。
11.一种存储器控制电路单元，用于控制包括可复写式非易失性存储器模块的存储器存储装置，且所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以：
当所述存储器控制电路单元在背景模式下执行的多个操作事件中的第一操作事件在所述存储器存储装置离开背景模式之前完成时，判定所述第一操作事件为成功执行操作事件，其中所述多个操作事件包括对于所述可复写式非易失性存储器模块的表格读取事件、数据获取事件及数据写入事件的至少其中之一；
当所述存储器控制电路单元在背景模式下执行的所述多个操作事件中的第二操作事件在所述存储器存储装置离开背景模式之前未完成时，判定所述第二操作事件为失败执行操作事件；
获得所述成功执行操作事件的第一总数，获得所述失败执行操作事件的第二总数，以及根据所述第一总数及所述第二总数，获取成功率，其中在背景模式中，所述存储器存储装置根据所述多个操作事件执行背景操作；
所述存储器管理电路还用以根据所述成功率，调整临界值；
在正常模式中，计数时间信息；以及
响应于所述时间信息满足所述临界值，指示所述存储器存储装置进入所述背景模式，以执行所述背景操作。
12.根据权利要求11所述的存储器控制电路单元，其中所述存储器管理电路根据所述成功率调整所述临界值的操作包括：
若所述成功率符合第一条件，将所述临界值增加调整值。
13.根据权利要求11所述的存储器控制电路单元，其中所述存储器管理电路根据所述成功率调整所述临界值的操作包括：
若所述成功率符合第二条件，将所述临界值减少调整值。
14.根据权利要求11所述的存储器控制电路单元，其中若所述成功率符合第三条件，所述存储器管理电路不调整所述临界值。
15.根据权利要求11所述的存储器控制电路单元，其中所述时间信息反映所述存储器存储装置在所述正常模式中的闲置时间。
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