TWI705331B - 有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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Abstract

有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置。所述方法包括：獲得對應於第一區域的第一系統參數以及對應於第二區域的第二系統參數；判斷第一系統參數是否大於第二系統參數；當第一系統參數大於第二系統參數時，優先從第二區域選擇第三實體抹除單元，並使用第三實體抹除單元執行有效資料合併操作；以及當第一系統參數非大於第二系統參數時，優先從第一區域選擇第四實體抹除單元，並使用第四實體抹除單元執行有效資料合併操作。

Description

有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
一般來說，可複寫式非揮發性記憶體模組的實體抹除單元可以邏輯地分組為SLC區域與TLC區域。SLC區域中的實體抹除單元的數量以及TLC區域中的實體抹除單元的數量是在可複寫式非揮發性記憶體模組出廠前被設定。而針對使用者的使用習慣不同或應用程式的運作邏輯的不同，SLC區域中的實體抹除單元被使用的比例也會不同於TLC區域中的實體抹除單元被使用的比例。因此，當可複寫式非揮發性記憶體模組到達生命週期的末期(例如，所有的實體抹除單元的磨損程度値的總和大於一門檻值)時， SLC區域與TLC區域的其中之一可能尚未到達該區域所能承受的最大寫入量(例如，寫入次數)。
然而，如何在可複寫式非揮發性記憶體模組到達生命週期的末期時，SLC區域與TLC區域皆同時達到所能承受的最大寫入量，是本領域技術人員所欲解決的問題之一。
本發明提供一種有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置，可以在可複寫式非揮發性記憶體模組到達生命週期的末期時，SLC區域與TLC區域同時達到所能承受的最大寫入量。
本發明提出一種有效資料合併方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元至少被分組為一第一區域與一第二區域，所述第一區域包括所述多個實體抹除單元中的多個第一實體抹除單元且所述第二區域包括所述多個實體抹除單元中的多個第二實體抹除單元，所述有效資料合併方法包括：當執行一有效資料合併操作時，獲得對應於所述第一區域的一第一系統參數以及對應於所述第二區域的一第二系統參數；判斷所述第一系統參數是否大於所述第二系統參數；當所述第一系統參數大於所述第二系統參數時，優先從所述第二區域的所述第二實體抹除單元中選擇一第三實體抹除單元，並使用所述第三實體抹除單元執行所述有效資料合併操作；以及當所述第一系統參數非大於所述第二系統參數時，優先從所述第一區域的所述第一實體抹除單元中選擇一第四實體抹除單元，並使用所述第四實體抹除單元執行所述有效資料合併操作。
在本發明的一實施例中，所述多個第一實體抹除單元中的每一個第一實體抹除單元僅藉由使用一單頁程式化模式被程式化，且所述多個第二實體抹除單元中的每一個第二實體抹除單元僅藉由使用一多頁程式化模式被程式化。
在本發明的一實施例中，使用所述第三實體抹除單元執行所述有效資料合併操作的步驟包括：從至少一第五實體抹除單元中複製至少一有效資料，使用一多頁程式化模式將所述有效資料寫入至所述第三實體抹除單元，並對所述第五實體抹除單元進行一抹除操作。使用所述第四實體抹除單元執行所述有效資料合併操作的步驟包括：從所述第五實體抹除單元中複製所述有效資料，使用一單頁程式化模式將所述有效資料寫入至所述第四實體抹除單元，並對所述第五實體抹除單元進行所述抹除操作。
在本發明的一實施例中，所述多個實體抹除單元至少被分組為一儲存區以及一閒置區，所述第三體抹除單元以及所述第四體抹除單元屬於所述閒置區，且所述第五實體抹除單元屬於所述儲存區。
在本發明的一實施例中，所述第一系統參數與所述第二系統參數至少包括一磨損程度値以及寫入放大因子的至少其中之一。
本發明提出一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括：主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元至少被分組為一第一區域與一第二區域，所述第一區域包括所述多個實體抹除單元中的多個第一實體抹除單元且所述第二區域包括所述多個實體抹除單元中的多個第二實體抹除單元。記憶體管理電路耦接至該主機介面與該記憶體介面並用以執行下述運作：當執行一有效資料合併操作時，獲得對應於所述第一區域的一第一系統參數以及對應於所述第二區域的一第二系統參數；判斷所述第一系統參數是否大於所述第二系統參數；當所述第一系統參數大於所述第二系統參數時，優先從所述第二區域的所述第二實體抹除單元中選擇一第三實體抹除單元，並使用所述第三實體抹除單元執行所述有效資料合併操作；以及當所述第一系統參數非大於所述第二系統參數時，優先從所述第一區域的所述第一實體抹除單元中選擇一第四實體抹除單元，並使用所述第四實體抹除單元執行所述有效資料合併操作。
在本發明的一實施例中，所述多個第一實體抹除單元中的每一個第一實體抹除單元僅藉由使用一單頁程式化模式被程式化，且所述多個第二實體抹除單元中的每一個第二實體抹除單元僅藉由使用一多頁程式化模式被程式化。
在本發明的一實施例中，在使用所述第三實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體管理電路更用以從至少一第五實體抹除單元中複製至少一有效資料，使用一多頁程式化模式將所述有效資料寫入至所述第三實體抹除單元，並對所述第五實體抹除單元進行一抹除操作。在使用所述第四實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體管理電路更用以從所述第五實體抹除單元中複製所述有效資料，使用一單頁程式化模式將所述有效資料寫入至所述第四實體抹除單元，並對所述第五實體抹除單元進行所述抹除操作。
在本發明的一實施例中，所述多個實體抹除單元至少被分組為一儲存區以及一閒置區，所述第三體抹除單元以及所述第四體抹除單元屬於所述閒置區，且所述第五實體抹除單元屬於所述儲存區。
在本發明的一實施例中，所述第一系統參數與所述第二系統參數至少包括一磨損程度値以及寫入放大因子的至少其中之一。
本發明提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元至少被分組為一第一區域與一第二區域，所述第一區域包括所述多個實體抹除單元中的多個第一實體抹除單元且所述第二區域包括所述多個實體抹除單元中的多個第二實體抹除單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組並用以執行下述運作：當執行一有效資料合併操作時，獲得對應於所述第一區域的一第一系統參數以及對應於所述第二區域的一第二系統參數；判斷所述第一系統參數是否大於所述第二系統參數；當所述第一系統參數大於所述第二系統參數時，優先從所述第二區域的所述第二實體抹除單元中選擇一第三實體抹除單元，並使用所述第三實體抹除單元執行所述有效資料合併操作；以及當所述第一系統參數非大於所述第二系統參數時，優先從所述第一區域的所述第一實體抹除單元中選擇一第四實體抹除單元，並使用所述第四實體抹除單元執行所述有效資料合併操作。
在本發明的一實施例中，所述多個第一實體抹除單元中的每一個第一實體抹除單元僅藉由使用一單頁程式化模式被程式化，且所述多個第二實體抹除單元中的每一個第二實體抹除單元僅藉由使用一多頁程式化模式被程式化。
在本發明的一實施例中，在使用所述第三實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體控制電路單元更用以從至少一第五實體抹除單元中複製至少一有效資料，使用一多頁程式化模式將所述有效資料寫入至所述第三實體抹除單元，並對所述第五實體抹除單元進行一抹除操作。在使用所述第四實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體控制電路單元更用以從所述第五實體抹除單元中複製所述有效資料，使用一單頁程式化模式將所述有效資料寫入至所述第四實體抹除單元，並對所述第五實體抹除單元進行所述抹除操作。
在本發明的一實施例中，所述多個實體抹除單元至少被分組為一儲存區以及一閒置區，所述第三體抹除單元以及所述第四體抹除單元屬於所述閒置區，且所述第五實體抹除單元屬於所述儲存區。
在本發明的一實施例中，所述第一系統參數與所述第二系統參數至少包括一磨損程度値以及寫入放大因子的至少其中之一。
基於上述，本發明的有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置可以根據對應於SLC區域的系統參數以及對應於TLC區域的系統參數，從SLC區域與區域的其中之一選擇在執行有效資料合併操作中用於寫入的實體抹除單元，藉此讓SLC區域與TLC區域兩者在使用上的比例接近。藉由此方式，可以避免可複寫式非揮發性記憶體模組到達生命週期的末期時，SLC區域與TLC區域的其中之一可能尚未到達該區域所能承受的最大寫入量。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線的方式耦接至記憶體儲存裝置10。耦接或無線傳輸至記憶體儲存裝置10，其中記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。其中，無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的各種類型記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各種類型的式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(B)。例如，實體抹除單元410(0)~410(B)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。例如，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。
在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“選擇”與“分組”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體抹除單元進行操作。
請參照圖6，在本範例實施例中，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)與邏輯地分組為儲存區與閒置(spare)區。儲存區中的實體抹除單元儲存有資料，而閒置區中的實體抹除單元尚未被用來儲存資料。例如，屬於儲存區的每一個實體抹除單元可能儲存有有效資料及/或無效資料，而屬於儲存區的某一個實體抹除單元被抹除之後就會被關聯至閒置區。當屬於儲存區的某一個實體抹除單元被寫滿之後，某一個實體抹除單元會被從閒置區選擇並且被關聯至儲存區，以儲存其他資料。
此外，在本範例實施例中，記憶體管理電路502還會進一步地將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域601(亦稱為，第一區域)與TLC區域602(亦稱為，第二區域)，並配置邏輯單元612(0)~612(C)以映射SLC區域601之實體抹除單元610(0)~610(A)中的部分實體抹除單元，以及TLC區域602之實體抹除單元610(A+1)~610(B)中的部分實體抹除單元。例如，在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取SLC區域601與TLC區域602中的資料，因此，邏輯單元612(0)~612(C)中的每一個邏輯單元是指一個邏輯位址。此外，邏輯單元612(0)~612(C)中的每一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。並且，邏輯單元612(0)~612(C)中的每一個邏輯單元可被映射至一或多個實體抹除單元。值得注意的是，在本發明範例實施例中，是以記憶體管理電路502將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域601與TLC區域602的例子進行說明，然而，本發明並不限於此。例如，在另一範例實施例中，記憶體管理電路502亦可以是將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域與MLC區域。
記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
特別是，在本範例實施例中，記憶體管理電路502還會將屬於SLC區域601的實體抹除單元610(0)~610(A)(亦稱為，第一實體抹除單元)配置為初始地基於一單頁程式化模式來程式化並且將屬於TLC區域602的實體抹除單元610(A+1)~610(B)(亦稱為，第二實體抹除單元)初始地配置為基於多頁程式化模式來程式化。一般來說，基於單頁程式化模式來程式化記憶胞之程式化速度會高於基於多頁程式化模式來程式化記憶胞之程式化速度。此外，基於單頁程式化模式而被儲存之資料的可靠度也往往高於基於多頁程式化模式而被儲存之資料的可靠度。在本實施例中，屬於SLC區域601的實體抹除單元610(0)~610(A) 僅會藉由單頁程式化模式被程式化，且屬於TLC區域602的實體抹除單元610(A+1)~610(B) 僅會藉由多頁程式化模式被程式化。
在本範例實施例中，單頁程式化模式是指單層記憶胞(single layer memory cell, SLC)模式、下實體程式化(lower physical programming)模式、混合程式化(mixture programming)模式及少層記憶胞(less layer memory cell)模式的其中之一。在單層記憶胞模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料(或，真實資料)會被程式化於下實體程式化單元中，而同時虛擬資料(dummy data)會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少層記憶胞模式中，一個記憶胞儲存一第一數目之位元的資料。例如，此第一數目可設為“1”。
在本範例實施例中，多頁程式化模式是指多階記憶胞(MLC)程式化模式、複數階(TLC)記憶胞程式化模式或類似模式。在多頁程式化模式中，一個記憶胞儲存有一第二數目之位元的資料，其中此第二數目等於或大於“2”。例如，此第二數目可設為2或3。在另一範例實施例中，上述單頁程式化模式中的第一數目與多頁程式化模式中的第二數目皆可以是其他數目，只要滿足第二數目大於第一數目即可。
一般來說，SLC區域601中的實體抹除單元的數量以及TLC區域602中的實體抹除單元的數量是在可複寫式非揮發性記憶體模組406出廠前被設定。而針對使用者的使用習慣不同或應用程式的運作邏輯的不同，SLC區域601中的實體抹除單元被使用的比例也會不同於TLC區域602中的實體抹除單元被使用的比例。因此，當可複寫式非揮發性記憶體模組406到達生命週期的末期(例如，所有的實體抹除單元的磨損程度値的總和大於一門檻值)時， SLC區域601與TLC區域602的其中之一可能尚未到達該區域所能承受的最大寫入量(例如，寫入次數)。然而，如何在可複寫式非揮發性記憶體模組406到達生命週期的末期時，SLC區域601與TLC區域602皆同時達到所能承受的最大寫入量，是本領域技術人員所欲解決的問題之一。
因此，本發明提出一種有效資料合併方法，可以根據對應於SLC區域601的系統參數以及對應於TLC區域602的系統參數，從SLC區域601中與TLC區域602的其中之一選擇在執行有效資料合併操作中用於寫入的實體抹除單元(亦稱為，目的實體抹除單元)，藉此讓SLC區域601與TLC區域602兩者在使用上的比例接近。藉由上述方式，可以避免可複寫式非揮發性記憶體模組406到達生命週期的末期時，SLC區域601與TLC區域602的其中之一可能尚未到達該區域所能承受的最大寫入量。
更詳細來說，圖7是根據本發明的一範例實施例所繪示之有效資料合併方法的流程圖。
請參照圖7，當可複寫式非揮發性記憶體模組406的閒置區中閒置的實體抹除單元的個數為非大於一預先定義值時，在步驟S700中，記憶體管理電路502會執行一有效資料合併操作。具體來說，當閒置區中閒置的實體抹除單元的個數為非大於預先定義值時，代表閒置區中可用於寫入的實體抹除單元已不夠用，而記憶體管理電路502亦會藉由執行有效資料合併操作以釋放更多的空間給閒置區。
當要執行有效資料合併操作時，在步驟S701中，記憶體管理電路502會獲得對應於SLC區域601的一系統參數(亦稱為，第一系統參數)以及對應於TLC區域602的一系統參數(亦稱為，第二系統參數)。在本實施例中，第一系統參數與第二系統參數兩者的類型相同且至少包括一磨損程度値以及寫入放大因子的至少其中之一。在此，磨損程度値是與實體抹除單元的抹除次數、程式化次數、讀取次數、錯誤位元數及錯誤位元率的至少其中之一有關。換句話說，以第一系統參數為例，第一系統參數可以是SLC區域601中所有的實體抹除單元的抹除次數的總和、程式化次數的總和、讀取次數的總和、錯誤位元數的總和或錯誤位元率。而寫入放大因子可以由本領域技術人員所熟知，在此不再贅述。
在獲得第一系統參數與第二系統參數後，在步驟S703中，記憶體管理電路502會判斷第一系統參數是否大於第二系統參數。
當第一系統參數大於第二系統參數時，代表SLC區域601的使用率是高於TLC區域602的使用率。因此，在步驟S705中，記憶體管理電路502會優先從所述TLC區域602的所述第二實體抹除單元610(A+1)~610(B)中選擇於閒置區的一實體抹除單元(亦稱為，第三實體抹除單元)作為有效資料合併操作中用於寫入的目的實體抹除單元。之後，在步驟S707中，記憶體管理電路502會從儲存區的至少一實體抹除單元(亦稱為，第五實體抹除單元)中複製有效資料，並使用多頁程式化模式將前述的有效資料寫入至所選出的第三實體抹除單元。之後，記憶體管理電路502可以對第五實體抹除單元進行一抹除操作，並且重新將第五實體抹除單元關聯置閒置區中。
當第一系統參數非大於第二系統參數時，代表SLC區域601的使用率是低於TLC區域602的使用率。因此，在步驟S709中，記憶體管理電路502會優先從所述SLC區域601的實體抹除單元610(0)~610(A)中選擇屬於閒置區的一實體抹除單元(亦稱為，第四實體抹除單元)作為有效資料合併操作中用於寫入的目的實體抹除單元。之後，在步驟S711中，記憶體管理電路502會從儲存區的至少一實體抹除單元(亦稱為，第五實體抹除單元)中複製有效資料，並使用單頁程式化模式將前述的有效資料寫入至所選出的第四實體抹除單元。之後，記憶體管理電路502可以對第五實體抹除單元進行一抹除操作，並且重新將第五實體抹除單元關聯置閒置區中。
在此需說明的是，在前述步驟S705中，在某些情況下記憶體管理電路502可能無法從TLC區域602的實體抹除單元610(A+1)~610(B)中選擇屬於閒置區的實體抹除單元(例如，TLC區域602的實體抹除單元610(A+1)~610(B)中不具屬於閒置區的實體抹除單元時)。在此情況下，當在步驟S705中記憶體管理電路502無法從TLC區域602的實體抹除單元610(A+1)~610(B)中選擇屬於閒置區的實體抹除單元時，記憶體管理電路502例如可以執行從SLC區域601的實體抹除單元610(0)~610(A)中尋找並選擇屬於閒置區的實體抹除單元的運作以執行有效資料合併操作。類似地，在前述步驟S709中，在某些情況下記憶體管理電路502可能無法從SLC區域601的實體抹除單元610(0)~610(A)中選擇屬於閒置區的實體抹除單元(例如，SLC區域601的實體抹除單元610(0)~610(A)中不具屬於閒置區的實體抹除單元時)。在此情況下，當在步驟S709中記憶體管理電路502無法從SLC區域601的實體抹除單元610(0)~610(A)中選擇屬於閒置區的實體抹除單元時，記憶體管理電路502例如可以執行從TLC區域602的實體抹除單元610(A+1)~610(B)中尋找並選擇屬於閒置區的實體抹除單元的運作以執行有效資料合併操作。
綜上所述，本發明的有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置可以根據對應於SLC區域的系統參數以及對應於TLC區域的系統參數，從SLC區域與TLC區域的其中之一選擇在執行有效資料合併操作中用於寫入的實體抹除單元，藉此讓SLC區域與TLC區域兩者在使用上的比例接近。藉由此方式，可以避免可複寫式非揮發性記憶體模組到達生命週期的末期時，SLC區域與TLC區域的其中之一可能尚未到達該區域所能承受的最大寫入量。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置
11、31:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
402:連接介面單元
404:記憶體控制電路單元
406:可複寫式非揮發性記憶體模組
502:記憶體管理電路
504:主機介面
506:記憶體介面
508:錯誤檢查與校正電路
510:緩衝記憶體
512:電源管理電路
601:LC區域
602:MLC區域
610(0)~610(B):實體抹除單元
612(0)~612(C):邏輯單元
S700:執行有效資料合併操作的步驟
S701:獲得對應於第一區域的第一系統參數以及對應於第二區域的第二系統參數的步驟
S703:判斷第一系統參數是否大於第二系統參數的步驟
S705:優先從第二區域的第二實體抹除單元中選擇第三實體抹除單元的步驟
S707:從第五實體抹除單元中複製有效資料，使用多頁程式化模式將有效資料寫入至第三實體抹除單元，並對第五實體抹除單元進行抹除操作的步驟
S709:優先從第一區域的第一實體抹除單元中選擇第四實體抹除單元的步驟
S711:從第五實體抹除單元中複製有效資料，使用單頁程式化模式將有效資料寫入至第四實體抹除單元，並對第五實體抹除單元進行抹除操作的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示之有效資料合併方法的流程圖。
S700:執行有效資料合併操作的步驟
S701:獲得對應於第一區域的第一系統參數以及對應於第二區域的第二系統參數的步驟
S703:判斷第一系統參數是否大於第二系統參數的步驟
S705:優先從第二區域的第二實體抹除單元中選擇第三實體抹除單元的步驟
S707:從第五實體抹除單元中複製有效資料，使用多頁程式化模式將有效資料寫入至第三實體抹除單元，並對第五實體抹除單元進行抹除操作的步驟
S709:優先從第一區域的第一實體抹除單元中選擇第四實體 抹除單元的步驟
S711:從第五實體抹除單元中複製有效資料，使用單頁程式化模式將有效資料寫入至第四實體抹除單元，並對第五實體抹除單元進行抹除操作的步驟

Claims (15)

  1. 一種有效資料合併方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元至少被分組為一第一區域與一第二區域，所述第一區域包括所述多個實體抹除單元中的多個第一實體抹除單元且所述第二區域包括所述多個實體抹除單元中的多個第二實體抹除單元，所述有效資料合併方法包括：當執行一有效資料合併操作時，獲得對應於所述第一區域的一第一系統參數以及對應於所述第二區域的一第二系統參數；判斷所述第一系統參數是否大於所述第二系統參數；當所述第一系統參數大於所述第二系統參數時，優先從所述第二區域的所述第二實體抹除單元中選擇一第三實體抹除單元，並使用所述第三實體抹除單元執行所述有效資料合併操作；以及當所述第一系統參數非大於所述第二系統參數時，優先從所述第一區域的所述第一實體抹除單元中選擇一第四實體抹除單元，並使用所述第四實體抹除單元執行所述有效資料合併操作。
  2. 如申請專利範圍第1項所述的有效資料合併方法，其中所述多個第一實體抹除單元中的每一個第一實體抹除單元僅藉由使用一單頁程式化模式被程式化，且所述多個第二實體抹除單元中的每一個第二實體抹除單元僅藉由使用一多頁程式化模式被程式化。
  3. 如申請專利範圍第1項所述的有效資料合併方法，其中使用所述第三實體抹除單元執行所述有效資料合併操作的步驟包括：從至少一第五實體抹除單元中複製至少一有效資料，使用一多頁程式化模式將所述有效資料寫入至所述第三實體抹除單元，並對所述第五實體抹除單元進行一抹除操作，其中使用所述第四實體抹除單元執行所述有效資料合併操作的步驟包括：從所述第五實體抹除單元中複製所述有效資料，使用一單頁程式化模式將所述有效資料寫入至所述第四實體抹除單元，並對所述第五實體抹除單元進行所述抹除操作。
  4. 如申請專利範圍第3項所述的有效資料合併方法，其中所述多個實體抹除單元至少被分組為一儲存區以及一閒置區，所述第三實體抹除單元以及所述第四實體抹除單元屬於所述閒置區，且所述第五實體抹除單元屬於所述儲存區。
  5. 如申請專利範圍第1項所述的有效資料合併方法，其中所述第一系統參數與所述第二系統參數至少包括一磨損程度值以及寫入放大因子的至少其中之一。
  6. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模 組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元至少被分組為一第一區域與一第二區域，所述第一區域包括所述多個實體抹除單元中的多個第一實體抹除單元且所述第二區域包括所述多個實體抹除單元中的多個第二實體抹除單元；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中當執行一有效資料合併操作時，所述記憶體管理電路用以獲得對應於所述第一區域的一第一系統參數以及對應於所述第二區域的一第二系統參數，其中所述記憶體管理電路更用以判斷所述第一系統參數是否大於所述第二系統參數，當所述第一系統參數大於所述第二系統參數時，所述記憶體管理電路更用以優先從所述第二區域的所述第二實體抹除單元中選擇一第三實體抹除單元，並使用所述第三實體抹除單元執行所述有效資料合併操作，以及當所述第一系統參數非大於所述第二系統參數時，所述記憶體管理電路更用以優先從所述第一區域的所述第一實體抹除單元中選擇一第四實體抹除單元，並使用所述第四實體抹除單元執行所述有效資料合併操作。
  7. 如申請專利範圍第6項所述的記憶體控制電路單元，其中所述多個第一實體抹除單元中的每一個第一實體抹除單元僅藉由使用一單頁程式化模式被程式化，且所述多個第二實體抹除單 元中的每一個第二實體抹除單元僅藉由使用一多頁程式化模式被程式化。
  8. 如申請專利範圍第6項所述的記憶體控制電路單元，其中在使用所述第三實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體管理電路更用以從至少一第五實體抹除單元中複製至少一有效資料，使用一多頁程式化模式將所述有效資料寫入至所述第三實體抹除單元，並對所述第五實體抹除單元進行一抹除操作，其中在使用所述第四實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體管理電路更用以從所述第五實體抹除單元中複製所述有效資料，使用一單頁程式化模式將所述有效資料寫入至所述第四實體抹除單元，並對所述第五實體抹除單元進行所述抹除操作。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述多個實體抹除單元至少被分組為一儲存區以及一閒置區，所述第三實體抹除單元以及所述第四實體抹除單元屬於所述閒置區，且所述第五實體抹除單元屬於所述儲存區。
  10. 如申請專利範圍第6項所述的記憶體控制電路單元，其中所述第一系統參數與所述第二系統參數至少包括一磨損程度值以及寫入放大因子的至少其中之一。
  11. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元至少被分組為一第一區域與一第二區域，所述第一區域包括所述多個實體抹除單元中的多個第一實體抹除單元且所述第二區域包括所述多個實體抹除單元中的多個第二實體抹除單元；以及一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中當執行一有效資料合併操作時，所述記憶體控制電路單元用以獲得對應於所述第一區域的一第一系統參數以及對應於所述第二區域的一第二系統參數，其中所述記憶體控制電路單元更用以判斷所述第一系統參數是否大於所述第二系統參數，當所述第一系統參數大於所述第二系統參數時，所述記憶體控制電路單元更用以優先從所述第二區域的所述第二實體抹除單元中選擇一第三實體抹除單元，並使用所述第三實體抹除單元執行所述有效資料合併操作，當所述第一系統參數非大於所述第二系統參數時，所述記憶體控制電路單元更用以優先從所述第一區域的所述第一實體抹除單元中選擇一第四實體抹除單元，並使用所述第四實體抹除單元執行所述有效資料合併操作。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中所述多個第一實體抹除單元中的每一個第一實體抹除單元僅藉由使用一單頁程式化模式被程式化，且所述多個第二實體抹除單元中的每一個第二實體抹除單元僅藉由使用一多頁程式化模式被程式化。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中在使用所述第三實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體控制電路單元更用以從至少一第五實體抹除單元中複製至少一有效資料，使用一多頁程式化模式將所述有效資料寫入至所述第三實體抹除單元，並對所述第五實體抹除單元進行一抹除操作，其中在使用所述第四實體抹除單元執行所述有效資料合併操作的運作中，所述記憶體控制電路單元更用以從所述第五實體抹除單元中複製所述有效資料，使用一單頁程式化模式將所述有效資料寫入至所述第四實體抹除單元，並對所述第五實體抹除單元進行所述抹除操作。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中所述多個實體抹除單元至少被分組為一儲存區以及一閒置區，所述第三實體抹除單元以及所述第四實體抹除單元屬於所述閒置區，且所述第五實體抹除單元屬於所述儲存區。
  15. 如申請專利範圍第11項所述的記憶體儲存裝置，其中所述第一系統參數與所述第二系統參數至少包括一磨損程度值以及寫入放大因子的至少其中之一。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795119B (zh) * 2021-12-07 2023-03-01 大陸商合肥兆芯電子有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI766582B (zh) * 2021-02-17 2022-06-01 群聯電子股份有限公司 有效資料合併方法、記憶體儲存裝置及記憶體控制電路單元
CN112799601B (zh) * 2021-02-24 2023-06-13 群联电子股份有限公司 有效数据合并方法、存储器存储装置及控制电路单元
US11797199B2 (en) * 2021-07-06 2023-10-24 International Business Machines Corporation Balancing utilization of memory pools of physical blocks of differing storage densities

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613707B1 (en) * 2016-02-19 2017-04-04 Phison Electronics Corp. Data programming method for avoiding unavailability of rewritable non-volatile memory module due to higher erase count of part of physical erasing units, and memory control circuit unit and memory storage device using the same
US20170235489A1 (en) * 2016-02-17 2017-08-17 Silicon Motion, Inc. Data storage device and data maintenance method thereof
TW201801089A (zh) * 2016-06-17 2018-01-01 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
TW201835753A (zh) * 2017-03-17 2018-10-01 合肥兆芯電子有限公司 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8954654B2 (en) * 2008-06-18 2015-02-10 Super Talent Technology, Corp. Virtual memory device (VMD) application/driver with dual-level interception for data-type splitting, meta-page grouping, and diversion of temp files to ramdisks for enhanced flash endurance
US8417878B2 (en) * 2010-09-20 2013-04-09 Seagate Technology Llc Selection of units for garbage collection in flash memory
US8762625B2 (en) * 2011-04-14 2014-06-24 Apple Inc. Stochastic block allocation for improved wear leveling
TWI540428B (zh) * 2011-11-18 2016-07-01 群聯電子股份有限公司 資料寫入方法、記憶體控制器與記憶體儲存裝置
US8990477B2 (en) * 2012-04-19 2015-03-24 Sandisk Technologies Inc. System and method for limiting fragmentation
US20140181434A1 (en) * 2012-12-20 2014-06-26 Virtium Technology, Inc. Integrated and naturalized static wear-leveling for block mapping
US9632926B1 (en) * 2013-05-16 2017-04-25 Western Digital Technologies, Inc. Memory unit assignment and selection for internal memory operations in data storage systems
TWI529719B (zh) * 2013-08-30 2016-04-11 慧榮科技股份有限公司 資料儲存裝置以及快閃記憶體控制方法
US20160232088A1 (en) * 2014-07-17 2016-08-11 Sandisk Enterprise Ip Llc Garbage Collection in Storage System with Distributed Processors
US9959060B1 (en) * 2014-09-16 2018-05-01 SK Hynix Inc. Data separation during host write with storage allocated based on traffic profiles
US9336136B2 (en) * 2014-10-08 2016-05-10 HGST Netherlands B.V. Apparatus, systems, and methods for providing wear leveling in solid state devices
US10338817B2 (en) * 2014-12-30 2019-07-02 Sandisk Technologies Llc Systems and methods for storage recovery
US9766819B2 (en) * 2014-12-30 2017-09-19 Sandisk Technologies Llc Systems and methods for managing storage endurance
IN2015CH01601A (zh) * 2015-03-28 2015-05-01 Wipro Ltd
TWI563507B (en) * 2015-07-01 2016-12-21 Phison Electronics Corp Memory management method, memory control circuit unit and memry storage apparatus
TWI585770B (zh) * 2015-08-11 2017-06-01 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
TWI579696B (zh) * 2015-11-06 2017-04-21 群聯電子股份有限公司 資料重建方法與系統及其記憶體控制電路單元
TWI557561B (zh) * 2016-02-05 2016-11-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
US10339044B2 (en) * 2016-03-30 2019-07-02 Sandisk Technologies Llc Method and system for blending data reclamation and data integrity garbage collection
US10168917B2 (en) * 2016-04-05 2019-01-01 International Business Machines Corporation Hotness based data storage for facilitating garbage collection
TWI604455B (zh) * 2016-05-13 2017-11-01 Silicon Motion Inc 資料儲存裝置、記憶體控制器及其資料管理方法與資料區塊管理方法
US9934151B2 (en) * 2016-06-28 2018-04-03 Dell Products, Lp System and method for dynamic optimization for burst and sustained performance in solid state drives
KR20180064198A (ko) * 2016-12-05 2018-06-14 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
TWI615710B (zh) * 2016-12-14 2018-02-21 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US10496293B2 (en) * 2017-03-14 2019-12-03 International Business Machines Corporation Techniques for selecting storage blocks for garbage collection based on longevity information
TWI629590B (zh) * 2017-04-14 2018-07-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
US10474527B1 (en) * 2017-06-30 2019-11-12 Seagate Technology Llc Host-assisted error recovery
US10521146B1 (en) * 2017-11-09 2019-12-31 Micron Technology, Inc. UFS based idle time garbage collection management

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170235489A1 (en) * 2016-02-17 2017-08-17 Silicon Motion, Inc. Data storage device and data maintenance method thereof
US9613707B1 (en) * 2016-02-19 2017-04-04 Phison Electronics Corp. Data programming method for avoiding unavailability of rewritable non-volatile memory module due to higher erase count of part of physical erasing units, and memory control circuit unit and memory storage device using the same
TW201801089A (zh) * 2016-06-17 2018-01-01 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
TW201835753A (zh) * 2017-03-17 2018-10-01 合肥兆芯電子有限公司 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795119B (zh) * 2021-12-07 2023-03-01 大陸商合肥兆芯電子有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US11803331B2 (en) 2021-12-07 2023-10-31 Hefei Core Storage Electronic Limited Method for recording unit management information, memory storage device and memory control circuit unit

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US20200401322A1 (en) 2020-12-24
US11144210B2 (en) 2021-10-12
TW202101235A (zh) 2021-01-01

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