TWI653632B - 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

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Abstract

一種記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置。此方法包括對其中一個實體抹除單元執行單層抹除操作對另一實體抹除單元執行複數層抹除操作；對此其中一個實體抹除單元與此另一實體抹除單元執行平均損耗操作，其中此另一個實體抹除單元較此其中一個實體抹除單元優先執行平均損耗操作。

Description

記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種記憶體管理方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了增加可複寫式非揮發性記憶體的壽命，會盡可能平均地使用可複寫式非揮發性記憶體中的實體抹除單元。例如，可複寫式非揮發性記憶體的實體抹除單元會區分為資料區與閒置區，傳統平均損耗（wear leveling）的方法是在可複寫式非揮發性記憶體每執行一段固定的時間後或某個特定的時間點，將資料區中的實體抹除單元與閒置區中的實體抹除單元交換，以期讓在資料區中抹除次數較少的實體抹除單元可被交換至閒置區以供程式化（或寫入）使用。
在將資料區中抹除次數較少的實體抹除單元交換至閒置區時，通常會從閒置區中選擇具有較高抹除次數的實體抹除單元交換至資料區，然而，在實體抹除單元會以多種程式化方式（例如，單層記憶胞（Single layer memory cell，SLC）程式化模式、複數階記憶胞（Trinary Level Cell，TLC）程式化模式）來寫入資料的記憶體儲存裝置中，具高抹除次數的實體抹除單元，其損耗未必是較高的。例如，在實體抹除單元上執行一次的TLC程式化的損耗會大於在實體抹除單元上執行一次的SLC程式化的損耗。因此，如何有效地的衡量實體抹除單元的損耗程度以執行平均損耗操作，是此領域技術人員所致力的目標。
本發明提供一種記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置，可以有效地執行平均損耗操作，並延長記憶儲存裝置的壽命。
本發明的一範例實施例提出一種用於可複寫式非揮發性記憶體模組的記憶體管理方法，其中可複寫式非揮發性記憶體模組具有多個實體抹除單元。此方法包括對其中一個實體抹除單元執行N次的單層抹除操作；對另一個實體抹除單元執行N次的複數層抹除操作；以及對此其中一個實體抹除單元與此另一個實體抹除單元執行平均損耗操作，其中此另一個實體抹除單元較此其中一個實體抹除單元優先執行平均損耗操作。
在本發明的一範例實施例中，此記憶體管理方法包括為每一個實體抹除單元記錄一損耗值；並且依據在所述多個實體抹除單元上執行的抹除操作的類型，更新實體抹除單元的損耗值；並且根據實體抹除單元的損耗值，執行平均損耗操作，其中在對第一實體抹除單元執行單層抹除操作時，對應第一實體抹除單元的損耗值是根據對應單層抹除操作的第一參數值來更新，並且在對第一實體抹除單元執行複數層抹除操作時，對應第一實體抹除單元的損耗值是根據對應複數層抹除操作的第二參數值來更新，且所述第二參數值是大於所述第一參數值。
在本發明的一範例實施例中，記憶體管理方法更包括建立一損耗表，並在損耗表中記錄實體抹除單元的損耗值。
在本發明的一範例實施例中，記憶體管理方法更包括為每一個實體抹除單元記錄單層抹除次數；以及為每一個實體抹除單元記錄複數層抹除次數。
在本發明的一範例實施例中，其中依據在實體抹除單元上執行的抹除操作的類型更新實體抹除單元的損耗值的步驟包括：依據所述多個實體抹除單元的單層抹除次數與複數層抹除次數來計算所述多個實體抹除單元的損耗值，其中第一實體抹除單元的損耗值藉由加總第一子損耗值與第二子損耗值所獲得，所述第一子損耗值藉由將第一實體抹除單元的單層抹除次數乘以第一參數值所獲得，且第二子損耗值藉由將第一實體抹除單元的複數層抹除次數乘以第二參數值所獲得。
在本發明的一範例實施例中，上述記憶體管理方法更包括依據所述實體抹除單元的抹除次數，動態地調整所述第二參數值與所述第一參數值的比值。
在本發明的一範例實施例中，上述記憶體管理方法更包括將上述實體抹除單元至少分組為資料區與閒置區。
在本發明的一範例實施例中，其中根據實體抹除單元的損耗值執行平均損耗操作的步驟包括：從資料區的實體抹除單元中選擇一第二實體抹除單元，從閒置區的實體抹除單元中選擇一第三實體抹除單元，將第二實體抹除單元中的資料複製到第三實體抹除單元中，將第三實體抹除單元關聯至資料區，並且將第二實體抹除單元關聯至閒置區，其中第二實體抹除單元的損耗值小於資料區的實體抹除單元中的其他實體抹除單元的損耗值且第三實體抹除單元的損耗值大於閒置區的實體抹除單元中的其他實體抹除單元的損耗值。
本發明的一範例實施例提出一種用於可複寫式非揮發性記憶體模組的記憶體管理方法，其中可複寫式非揮發性記憶體模組具有多個實體抹除單元。此記憶體管理方法包括為每一個實體抹除單元記錄一損耗值。此記憶體管理方法更包括對第一實體抹除單元執行抹除操作，在第一實體單元儲存單一個位元時，使用一第一參數值來更新對應第一實體抹除單元的損耗值，並且在第一實體單元儲存複數個位元時，使用一第二參數值來更新對應第一實體抹除單元的損耗值。
在本發明的一範例實施例中，上述在第一實體單元儲存單一個位元時，使用一第一參數值來更新對應第一實體抹除單元的損耗值，並且在第一實體單元儲存複數個位元時，使用一第二參數值來更新對應第一實體抹除單元的損耗值的步驟包括：在對第一實體單元執行抹除操作後第一實體抹除單元儲存單一個位元時，更新對應第一實體抹除單元的一單層抹除次數；在對第一實體單元執行抹除操作後第一實體抹除單元儲存複數個位元時，更新對應第一實體抹除單元的複數層抹除次數；以及依據第一實體抹除單元的單層抹除次數與的複數層抹除次數來計算第一實體抹除單元的損耗值，其中第一實體抹除單元的損耗值藉由加總第一子損耗值與第二子損耗值所獲得，第一子損耗值藉由將第一實體抹除單元的單層抹除次數乘以第一參數值所獲得，且所述第二子損耗值藉由將所述第一實體抹除單元的複數層抹除次數乘以所述第二參數值所獲得。
本發明的一範例實施例提出一種用於控制可複寫式非揮發性記憶體模組的記憶體控制電路單元，其中可複寫式非揮發性記憶體模組具有多個實體抹除單元。本記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。此記憶體管理電路對其中一個實體抹除單元執行N次的單層抹除操作，對另一個實體抹除單元執行N次的複數層抹除操作，以及對此其中一個實體抹除單元與此另一個實體抹除單元執行平均損耗操作，其中此另一個實體抹除單元較此其中一個實體抹除單元優先執行平均損耗操作。
在本發明的一範例實施例中，此記憶體管理電路用以為每一個實體抹除單元記錄損耗值。此外，記憶體管理電路更用以依據在實體抹除單元上執行的抹除操作的類型，更新實體抹除單元的損耗值，其中在對第一實體抹除單元執行單層抹除操作時，對應第一實體抹除單元的損耗值是根據對應單層抹除操作的第一參數值來更新，並且在對第一實體抹除單元執行複數層抹除操作時，對應第一實體抹除單元的損耗值是根據對應複數層抹除操作的第二參數值來更新，且第二參數值是大於第一參數值。再者，此外，記憶體管理電路更用以根據實體抹除單元的損耗值，執行平均損耗操作。
在本發明的一範例實施例中，其中上述記憶體管理電路更用以建立損耗表，並在損耗表中記錄實體抹除單元的損耗值。
在本發明的一範例實施例中，上述記憶體管理電路更用以為每一個實體抹除單元記錄單層抹除次數，並且為每一個實體抹除單元記錄複數層抹除次數。
在本發明的一範例實施例中，在依據在實體抹除單元上執行的抹除操作的類型更新實體抹除單元的損耗值的運作中，上述記憶體管理電路依據實體抹除單元的單層抹除次數與複數層抹除次數來計算實體抹除單元的損耗值，其中第一實體抹除單元的損耗值是藉由加總第一子損耗值與第二子損耗值所獲得，第一子損耗值藉由將第一實體抹除單元的單層抹除次數乘以第一參數值所獲得，且第二子損耗值藉由將第一實體抹除單元的複數層抹除次數乘以第二參數值所獲得。
在本發明的一範例實施例中，上述記憶體管理電路更用以依據實體抹除單元的抹除次數，動態地調整第二參數值與第一參數值的比值。
在本發明的一範例實施例中，上述記憶體管理電路更用以將實體抹除單元至少分組為資料區與閒置區。
在本發明的一範例實施例中，在根據實體抹除單元的損耗值執行平均損耗操作的運作中，上述記憶體管理電路從資料區的實體抹除單元中選擇第二實體抹除單元，從資料區的實體抹除單元中選擇第三實體抹除單元，將第二實體抹除單元中的資料複製到第三實體抹除單元中，將第三實體抹除單元關聯至資料區，並且將第二實體抹除單元關聯至閒置區，其中第二實體抹除單元的損耗值小於資料區的實體抹除單元中的其他實體抹除單元的損耗值且第三實體抹除單元的損耗值大於閒置區的實體抹除單元中的其他實體抹除單元的損耗值。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。此記憶體控制電路單元對其中一個實體抹除單元執行N次的單層抹除操作，對另一個實體抹除單元執行N次的複數層抹除操作，以及對此其中一個實體抹除單元與此另一個實體抹除單元執行平均損耗操作，其中此另一個實體抹除單元較此其中一個實體抹除單元優先執行平均損耗操作。
在本發明的一範例實施例中，其中上述記憶體控制電路單元更用以為每一個實體抹除單元記錄損耗值。此外，記憶體控制電路單元更用以依據在實體抹除單元上執行的抹除操作的類型，更新實體抹除單元的損耗值，其中在對第一實體抹除單元執行單層抹除操作時，對應第一實體抹除單元的損耗值是根據對應單層抹除操作的第一參數值來更新，並且在對第一實體抹除單元執行複數層抹除操作時，對應第一實體抹除單元的損耗值是根據對應複數層抹除操作的第二參數值來更新，且第二參數值是大於第一參數值。再者，此外，記憶體控制電路單元更用以根據實體抹除單元的損耗值，執行平均損耗操作。
在本發明的一範例實施例中，其中上述記憶體控制電路單元更用以建立損耗表，並在損耗表中記錄實體抹除單元的損耗值。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以為每一個實體抹除單元記錄單層抹除次數，並且為每一個實體抹除單元記錄複數層抹除次數。
在本發明的一範例實施例中，在依據在實體抹除單元上執行的抹除操作的類型更新實體抹除單元的損耗值的運作中，上述記憶體控制電路單元依據實體抹除單元的單層抹除次數與複數層抹除次數來計算實體抹除單元的損耗值，其中第一實體抹除單元的損耗值是藉由加總第一子損耗值與第二子損耗值所獲得，第一子損耗值藉由將第一實體抹除單元的單層抹除次數乘以第一參數值所獲得，且第二子損耗值藉由將第一實體抹除單元的複數層抹除次數乘以第二參數值所獲得。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以依據實體抹除單元的抹除次數，動態地調整第二參數值與第一參數值的比值。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以將實體抹除單元至少分組為資料區與閒置區。
在本發明的一範例實施例中，在根據實體抹除單元的損耗值執行平均損耗操作的運作中，上述記憶體控制電路單元從資料區的實體抹除單元中選擇第二實體抹除單元，從資料區的實體抹除單元中選擇第三實體抹除單元，將第二實體抹除單元中的資料複製到第三實體抹除單元中，將第三實體抹除單元關聯至資料區，並且將第二實體抹除單元關聯至閒置區，其中第二實體抹除單元的損耗值小於資料區的實體抹除單元中的其他實體抹除單元的損耗值且第三實體抹除單元的損耗值大於閒置區的實體抹除單元中的其他實體抹除單元的損耗值。
基於上述，本範例實施例的記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置能夠根據不同程式化模式對記憶胞的損耗來估算出實體抹除單元的損耗值，並且根據此估算的損耗值來進行平均損耗操作，由此，更平均每個實體抹除單元的使用，有效地提升記憶體儲存裝置的壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory，RAM）112、唯讀記憶體（read only memory，ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive，SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System，GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC，eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package，eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment，SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment，PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers，IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express，PCI Express）標準、通用序列匯流排（Universal Serial Bus，USB）標準、超高速一代（Ultra High Speed-I，UHS-I）介面標準、超高速二代（Ultra High Speed-II，UHS-II）介面標準、安全數位（Secure Digital，SD）介面標準、記憶棒（Memory Stick，MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card，MMC）介面標準、嵌入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package，eMCP）介面標準、小型快閃（Compact Flash，CF）介面標準、整合式驅動電子介面（Integrated Device Electronics，IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）。具體來說，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”，其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。而一個實體抹除單元是由多個包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元的實體程式化單元組所組成。
然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
以下描述記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
請參照圖6，記憶體管理電路502會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區604中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖7，記憶體管理電路502會配置邏輯單元LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體管理電路502會從閒置區604中提取一個實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別每個邏輯單元的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體管理電路502會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體管理電路502會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體管理電路502會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體管理電路502會將邏輯-實體映射表載入至緩衝記憶體508來維護。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體管理電路502會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體管理電路502欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。
在本範例實施例中，記憶體管理電路502會使用第一模式或第二模式來程式化實體抹除單元。例如，倘若欲寫入的資料是邏輯-實體映射表時，記憶體管理電路502會使用對應第一程式化模式的單層抹除操作來抹除實體抹除單元並且使用第一程式化模式式來將邏輯-實體映射表寫入至此實體抹除單元中。例如，倘若欲寫入的資料是來自於主機系統11的使用者資料時，記憶體管理電路502會使用對應第二程式化模式的複數層抹除操作來抹除實體抹除單元並且使用第二程式化模式來將使用者資料寫入至此實體抹除單元中。
在此，所謂第一程式化模式是指，一個記憶胞儲存一個位元資料的程式化模式。例如，在第一程式化模式中，記憶體管理電路502會以單層記憶胞（single layer memory cell，SLC）模式、下實體程式化（lower physical programming）模式、混合程式化（mixture programming）模式或少層記憶胞（less layer memory cell）模式來對實體抹除單元的記憶胞進行程式化。也就是說，在第一程式化模式中，記憶體管理電路502僅會對下實體程式化單元進行資料的寫入運作。因此，在本範例實施例中，一個以第一程式化模式來程式化的實體抹除單元僅有三分之一的容量會被使用。
所謂第二程式化模式是指，一個記憶胞儲存多個位元的程式化模式。例如，在第二程式化模式中，記憶體管理電路502會以多階記憶胞（MLC）程式化模式、複數階（TLC）記憶胞程式化模式或類似模式來對實體抹除單元的記憶胞進行程式化。也就是說，當使用第二程式化模式來寫入資料時，記憶體管理電路502會對一個實體程式化單元組來執行程式化。值得一提的，相較於以第一程式化模式來操作的實體抹除單元，以第二程式化模式來操作的實體抹除單元的使用壽命較短。具體來說，每個實體抹除單元能夠被寫入或抹除的次數是有限的，當一個實體抹除單元被寫入的次數超過一個臨界值時，此實體抹除單元可能就會損壞而無法再被寫入資料，其中以第二程式化模式來操作之實體抹除單元的損耗會較高，而以第一程式化模式來操作之實體抹除單元的損耗會較低。
在本範例實施例中，當一個實體抹除單元中無存有有效資料（例如，所存有的資料皆已標記為無效資料）時，記憶體管理電路502可對此實體抹除單元執行抹除操作以再次寫入資料。在本範例實施例中，記憶體管理電路502會為每一實體抹除單元410(0)~410(N)記錄對應的抹除次數。例如，當可複寫式非揮發性記憶體模組406中的一個實體抹除單元被抹除時，記憶體管理電路502會將對應此實體抹除單元的抹除次數加1。在此，抹除次數可被記錄於一抹除次數表中或者其所對應的實體抹除單元中。
除了抹除次數表之外，記憶體管理電路502會為每一實體抹除單元410(0)~410(N)記錄對應的損耗值。例如，在本範例實施例中，對應每一實體抹除單元410(0)~410(N)的損耗值會被初始地設定為0。當一個實體抹除單元被執行抹除操作時，記憶體管理電路502會根據所執行的抹除操作的類型，來更新此實體抹除單元的損耗值。具體來說，當對一個實體抹除單元（以下亦可參考為第一實體抹除單元）執行單層抹除操作時，記憶體管理電路502會將第一實體抹除單元的損耗值加上第一參數值作為新的損耗值；並且當對第一實體抹除單元執行複數層抹除操作時，記憶體管理電路502會將第一實體抹除單元的損耗值加上第二參數值作為新的損耗值。在此，第二參數值是大於第一參數值。例如，在本範例實施例中，第一參數值為1，且第二參數值為10。在本範例實施例中，記憶體管理電路502會根據每一實體抹除單元410(0)~410(N)的損耗值來執行平均損耗操作。也就是說，當要執行平均損耗操作時，根據此損耗值，一個被執行N次複數層抹除操作的實體抹除單元會比一個被執行N次單層抹除操作實體抹除單元來的優先被執行平均損耗操作。
圖8是根據一範例實施例所繪示的抹除次數表的示意圖。
請參照圖8，抹除次數表800包括實體抹除單元欄位、單層抹除次數欄位、複數層抹除次數欄位以及抹除次數欄位。在記憶體儲存裝置10運作時，記憶體管理電路502會依據每次的抹除操作更新抹除次數表800，以記錄每個實體抹除單元的單層抹除次數、複數層抹除次數以及抹除次數。
圖9是根據一範例實施例所繪示的損耗表的示意圖。
請參照圖9，耗損表900包括實體抹除單元欄位、單層抹除次數欄位、複數層抹除次數欄位以及損耗值欄位。在記憶體儲存裝置10運作時，記憶體管理電路502會依據每次的抹除操作行、第一參數值與第二參數值來更新損耗表900，以記錄每個實體抹除單元的單層抹除次數、複數層抹除次數以及損耗值。例如，記憶體管理電路502會將實體抹除單元的單層抹除次數乘上第一參數以獲得一個值（亦稱為第一子損耗值），將實體抹除單元的複數層抹除次數乘上第二參數以獲得一個值（亦稱為第二子損耗值），並且將此實體抹除單元的第一子耗損值加上第二子耗損值以獲得對應此實體抹除單元的耗損值。
請同時參照圖8與圖9，在抹除次數表800中，抹除次數最高的是實體抹除單元410(0)，而在損耗表900中損耗值最高的卻是實體抹除單元410(100)。基此，根據實體抹除單元410(0)~410(N)的損耗值來執行平均損耗操作，能夠平均可複寫式非揮發性記憶體模組406的實體抹除單元410(0)~410(N)的使用。
必須了解的是，儘管在抹除次數表800中記錄有單層抹除次數與複數層抹除次數，然而本發明不限於此，在另一範例實施例中，記憶體管理電路502可根據抹除操作，直接計算與更新實體抹除單元410(0)~410(N)的抹除次數，而無需記錄單層抹除次數與複數層抹除次數。類似地，儘管在損耗表900中記錄有單層抹除次數與複數層抹除次數，然而本發明不限於此，在另一範例實施例中，記憶體管理電路502可根據抹除操作的類型、第一參數值與第二參數值，直接計算與更新實體抹除單元410(0)~410(N)的損耗值，而無需記錄單層抹除次數與複數層抹除次數。
圖10是根據一範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路502會為實體抹除單元410(0)~410(N)分別地記錄一損耗值。並且，在步驟S1003中，記憶體管理電路502會依據在實體抹除單元410(0)~410(N)上執行的抹除操作的類型，更新實體抹除單元410(0)~410(N)的損耗值。實體抹除單元410(0)~410(N)的損耗值的計算與記錄方式已描述如上，在此不再重複描述。
在步驟S1005中，記憶體管理電路502會根據410(0)~410(N)的損耗值，執行平均損耗操作。
圖11是根據一範例實施例所繪示的執行平均損耗操作的流程圖。
請參照圖11，在步驟S1101中，記憶體管理電路502會持續判斷是否啟動平均損耗操作。例如，在記憶體儲存裝置11運作超過一預定時間或者可複寫式非揮發性記憶體模組406的實體抹除單元的總抹除次數大於一預定門檻值時，記憶體管理電路502會啟動平均損耗操作。
倘若啟動平均損耗操作時，在步驟S1103中記憶體管理電路502會從資料區602中依據損耗表900選擇一個具最低損耗值的實體抹除單元（以下可參考為第二實體抹除單元）。例如，請參照圖9，假設實體抹除單元410(0)~410(96)關聯至資料區602，且實體抹除單元410(4)的損耗值為最低，基此，記憶體管理電路502會從資料區602中選擇實體抹除單元410(4)。
在步驟S1105中記憶體管理電路502會從閒置區604中依據損耗表900選擇一個具最高損耗值的實體抹除單元（以下可參考為第三實體抹除單元）。例如，請參照圖9，假設實體抹除單元410(97)~410(100)關聯至閒置區604，且實體抹除單元410(100)的損耗值為最高，基此，記憶體管理電路502會從閒置區605中選擇實體抹除單元410(100)。
在步驟S1107中，記憶體管理電路502會將第二實體抹除單元上的有效資料複製到第三實體抹除單元，將第二實體抹除單元關聯至閒置區604，並且將第三實體抹除單元關聯至資料區。例如，在邏輯-實體映射表中，將原映射至實體抹除單元410(4)的邏輯單元更新為映射實體抹除單元410(100)，以將實體抹除單元410(100)關聯至資料區602，並且在閒置區佇列表中加入實體抹除單元410(4)，以將實體抹除單元410(4)關聯至閒置區604。
值得一提的是，在本範例實施例中，第一參數值與第二參數值的比值是固定的，例如，如上所述，第一參數值與第二參數值的比值為1：10。然而，本發明不限於此，在另一範例實施例中，記憶體管理電路502可根據可複寫式非揮發性記憶體模組406的實體抹除單元的總抹除次數來動態地調整第一參數值與第二參數值的比值。例如，在可複寫式非揮發性記憶體模組406的實體抹除單元的平均抹除次數大於一個平均抹除門檻值（例如，500）後，第一參數值與第二參數值的比值會被調整為1：100。也就是說，第二參數值會被調整100。基此，實體抹除單元410(0)~410(N)的損耗可被更精準的衡量。
綜上所述，本範例實施例的記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置是根據不同程式化模式對記憶胞的損耗來估算出實體抹除單元的損耗值，並且根據此估算的損耗值來進行平均損耗操作，由此，能夠更平均每個實體抹除單元的使用，有效地提升記憶體儲存裝置的壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
800‧‧‧抹除次數表
900‧‧‧損耗表
S1001‧‧‧為實體抹除單元分別地記錄損耗值的步驟
S1003‧‧‧依據在實體抹除單元上執行的抹除操作的類型更新實體抹除單元的損耗值的步驟
S1005‧‧‧根據實體抹除單元的損耗值執行平均損耗操作的步驟
S1101‧‧‧持續判斷是否啟動平均損耗操作的步驟
S1103‧‧‧從資料區中依據損耗表選擇一個具最低損耗值的實體抹除單元（以下可參考為第二實體抹除單元）的步驟
S1105‧‧‧從閒置區中依據損耗表選擇一個具最高損耗值的實體抹除單元（以下可參考為第三實體抹除單元）的步驟
S1107‧‧‧將第二實體抹除單元上的有效資料複製到第三實體抹除單元，將第二實體抹除單元關聯至閒置區，並且將第三實體抹除單元關聯至資料區的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖8是根據一範例實施例所繪示的抹除次數表的示意圖。 圖9是根據一範例實施例所繪示的損耗表的示意圖。 圖10是根據一範例實施例所繪示的記憶體管理方法的流程圖。 圖11是根據一範例實施例所繪示的執行平均損耗操作的流程圖。

Claims (23)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述記憶體管理方法包括： 對所述多個實體抹除單元之中的其中一個實體抹除單元執行N次的一單層抹除操作； 對所述多個實體抹除單元之中的另一個實體抹除單元執行N次的一複數層抹除操作；以及 對所述其中一個實體抹除單元與所述另一個實體抹除單元執行一平均損耗操作，其中所述另一個實體抹除單元較所述其中一個實體抹除單元優先執行所述平均損耗操作。
  2. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 為所述多個實體抹除單元之中的每一個實體抹除單元記錄一損耗值； 依據在所述多個實體抹除單元上執行的抹除操作的類型，更新所述多個實體抹除單元的損耗值，其中在對所述多個實體抹除單元的一第一實體抹除單元執行所述單層抹除操作時，對應所述第一實體抹除單元的損耗值是根據對應所述單層抹除操作的一第一參數值來更新，並且在對所述第一實體抹除單元執行所述複數層抹除操作時，對應所述第一實體抹除單元的損耗值是根據對應所述複數層抹除操作的一第二參數值來更新，且所述第二參數值是大於所述第一參數值；以及根據所述多個實體抹除單元的損耗值，執行所述平均損耗操作。
  3. 如申請專利範圍第2項所述的記憶體管理方法，更包括： 建立一損耗表，並在所述損耗表中記錄所述多個實體抹除單元的損耗值。
  4. 如申請專利範圍第2項所述的記憶體管理方法，更包括： 為所述多個實體抹除單元之中的每一個實體抹除單元記錄一單層抹除次數；以及 為所述多個實體抹除單元之中的每一個實體抹除單元記錄一複數層抹除次數。
  5. 如申請專利範圍第4項所述的記憶體管理方法，其中依據在所述多個實體抹除單元上執行的抹除操作的類型更新所述多個實體抹除單元的損耗值的步驟包括： 依據所述多個實體抹除單元的單層抹除次數與複數層抹除次數來計算所述多個實體抹除單元的損耗值， 其中所述第一實體抹除單元的損耗值藉由加總一第一子損耗值與一第二子損耗值所獲得，所述第一子損耗值藉由將所述第一實體抹除單元的單層抹除次數乘以所述第一參數值所獲得，且所述第二子損耗值藉由將所述第一實體抹除單元的複數層抹除次數乘以所述第二參數值所獲得。
  6. 如申請專利範圍第2項所述的記憶體管理方法，更包括： 依據所述多個實體抹除單元的抹除次數，動態地調整所述第二參數值與所述第一參數值的比值。
  7. 如申請專利範圍第2項所述的記憶體管理方法，更包括： 將所述多個實體抹除單元至少分組為一資料區與一閒置區， 其中根據所述多個實體抹除單元的損耗值執行所述平均損耗操作的步驟包括： 從所述資料區的實體抹除單元中選擇一第二實體抹除單元，其中所述第二實體抹除單元的損耗值小於所述資料區的實體抹除單元中的其他實體抹除單元的損耗值； 從所述閒置區的實體抹除單元中選擇一第三實體抹除單元，其中所述第三實體抹除單元的損耗值大於所述閒置區的實體抹除單元中的其他實體抹除單元的損耗值； 將所述第二實體抹除單元中的資料複製到所述第三實體抹除單元中，將所述第三實體抹除單元關聯至所述資料區，並且將所述第二實體抹除單元關聯至所述閒置區。
  8. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述記憶體管理方法包括： 為所述多個實體抹除單元之中的每一個實體抹除單元記錄一損耗值；以及 對所述多個實體抹除單元之中的一第一實體抹除單元執行一抹除操作；以及 在所述第一實體抹除單元儲存單一個位元時，使用一第一參數值來更新對應所述第一實體抹除單元的損耗值，並且在所述第一實體抹除單元儲存複數個位元時，使用一第二參數值來更新對應所述第一實體抹除單元的損耗值。
  9. 如申請專利範圍第8項所述的記憶體管理方法，其中所述在所述第一實體單元儲存單一個位元時，使用一第一參數值來更新對應所述第一實體抹除單元的損耗值，並且在所述第一實體單元儲存複數個位元時，使用一第二參數值來更新對應所述第一實體抹除單元的損耗值的步驟包括： 在對所述第一實體單元執行所述抹除操作後所述第一實體抹除單元儲存單一個位元時，更新對應所述第一實體抹除單元的一單層抹除次數； 在對所述第一實體單元執行所述抹除操作後所述第一實體抹除單元儲存複數個位元位元時，更新對應所述第一實體抹除單元的一複數層抹除次數；以及 依據所述第一實體抹除單元的單層抹除次數與所述第一實體抹除單元的複數層抹除次數來計算所述第一實體抹除單元的損耗值， 其中所述第一實體抹除單元的損耗值藉由加總一第一子損耗值與一第二子損耗值所獲得，所述第一子損耗值藉由將所述第一實體抹除單元的單層抹除次數乘以所述第一參數值所獲得，且所述第二子損耗值藉由將所述第一實體抹除單元的複數層抹除次數乘以所述第二參數值所獲得。
  10. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至所述主機介面與所述記憶體介面， 其中所述記憶體管理電路用以對所述多個實體抹除單元之中的其中一個實體抹除單元執行N次的一單層抹除操作， 其中所述記憶體管理電路更用以對所述多個實體抹除單元之中的另一個實體抹除單元執行N次的一複數層抹除操作， 其中所述記憶體管理電路更用以對所述其中一個實體抹除單元與所述另一個實體抹除單元執行一平均損耗操作，其中所述另一個實體抹除單元較所述其中一個實體抹除單元優先執行所述平均損耗操作。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元， 其中所述記憶體管理電路更用以為所述多個實體抹除單元之中的每一個實體抹除單元記錄一損耗值， 其中所述記憶體管理電路更用以依據在所述多個實體抹除單元上執行的抹除操作的類型，更新所述多個實體抹除單元的損耗值，其中在對所述多個實體抹除單元的一第一實體抹除單元執行所述單層抹除操作時，對應所述第一實體抹除單元的損耗值是根據對應所述單層抹除操作的一第一參數值來更新，並且在對所述第一實體抹除單元執行所述複數層抹除操作時，對應所述第一實體抹除單元的損耗值是根據對應所述複數層抹除操作的一第二參數值來更新，且所述第二參數值是大於所述第一參數值其中所述記憶體管理電路更用以根據所述多個實體抹除單元的損耗值，執行所述平均損耗操作。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以建立一損耗表，並在所述損耗表中記錄所述多個實體抹除單元的損耗值。
  13. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以為所述多個實體抹除單元之中的每一個實體抹除單元記錄一單層抹除次數，並且為所述多個實體抹除單元之中的每一個實體抹除單元記錄一複數層抹除次數。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中在依據在所述多個實體抹除單元上執行的抹除操作的類型更新所述多個實體抹除單元的損耗值的運作中，所述記憶體管理電路依據所述多個實體抹除單元的單層抹除次數與複數層抹除次數來計算所述多個實體抹除單元的損耗值， 其中所述第一實體抹除單元的損耗值藉由加總一第一子損耗值與一第二子損耗值所獲得，所述第一子損耗值藉由將所述第一實體抹除單元的單層抹除次數乘以所述第一參數值所獲得，且所述第二子損耗值藉由將所述第一實體抹除單元的複數層抹除次數乘以所述第二參數值所獲得。
  15. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以依據所述多個實體抹除單元的抹除次數，動態地調整所述第二參數值與所述第一參數值的比值。
  16. 如申請專利範圍第10項所述的記憶體控制電路單元， 其中所述記憶體管理電路更用以將所述多個實體抹除單元至少分組為一資料區與一閒置區， 其中在根據所述多個實體抹除單元的損耗值執行所述平均損耗操作的運作中，所述記憶體管理電路從所述資料區的實體抹除單元中選擇一第二實體抹除單元，從所述閒置區的實體抹除單元中選擇一第三實體抹除單元，將所述第二實體抹除單元中的資料複製到所述第三實體抹除單元中，將所述第三實體抹除單元關聯至所述資料區，並且將所述第二實體抹除單元關聯至所述閒置區， 其中所述第二實體抹除單元的損耗值小於所述資料區的實體抹除單元中的其他實體抹除單元的損耗值， 其中所述第三實體抹除單元的損耗值大於所述閒置區的實體抹除單元中的其他實體抹除單元的損耗值。
  17. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以對所述多個實體抹除單元之中的其中一個實體抹除單元執行N次的一單層抹除操作， 其中所述記憶體控制電路單元更用以對所述多個實體抹除單元之中的另一個實體抹除單元執行N次的一複數層抹除操作， 其中所述記憶體控制電路單元更用以對所述其中一個實體抹除單元與所述另一個實體抹除單元執行一平均損耗操作，其中所述另一個實體抹除單元較所述其中一個實體抹除單元優先執行所述平均損耗操作。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置， 其中所述記憶體控制電路單元用以為所述多個實體抹除單元之中的每一個實體抹除單元記錄一損耗值， 其中所述記憶體控制電路單元更用以依據在所述多個實體抹除單元上執行的抹除操作的類型，更新所述多個實體抹除單元的損耗值，其中在對所述多個實體抹除單元的一第一實體抹除單元執行所述單層抹除操作時，對應所述第一實體抹除單元的損耗值是根據對應所述單層抹除操作的一第一參數值來更新，並且在對所述第一實體抹除單元執行所述複數層抹除操作時，對應所述第一實體抹除單元的損耗值是根據對應所述複數層抹除操作的一第二參數值來更新，且所述第二參數值是大於所述第一參數值其中所述記憶體控制電路單元更用以根據所述多個實體抹除單元的損耗值，執行所述平均損耗操作。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以建立一損耗表，並在所述損耗表中記錄所述多個實體抹除單元的損耗值。
  20. 如申請專利範圍第18項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以為所述多個實體抹除單元之中的每一個實體抹除單元記錄一單層抹除次數，並且為所述多個實體抹除單元之中的每一個實體抹除單元記錄一複數層抹除次數。
  21. 如申請專利範圍第18項所述的記憶體儲存裝置，其中在依據在所述多個實體抹除單元上執行的抹除操作的類型更新所述多個實體抹除單元的損耗值的運作中，所述記憶體控制電路單元依據所述多個實體抹除單元的單層抹除次數與複數層抹除次數來計算所述多個實體抹除單元的損耗值， 其中所述第一實體抹除單元的損耗值藉由加總一第一子損耗值與一第二子損耗值所獲得，所述第一子損耗值藉由將所述第一實體抹除單元的單層抹除次數乘以所述第一參數值所獲得，且所述第二子損耗值藉由將所述第一實體抹除單元的複數層抹除次數乘以所述第二參數值所獲得。
  22. 如申請專利範圍第20項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以依據所述多個實體抹除單元的抹除次數，動態地調整所述第二參數值與所述第一參數值的比值。
  23. 如申請專利範圍第20項所述的記憶體儲存裝置， 其中所述記憶體控制電路單元更用以將所述多個實體抹除單元至少分組為一資料區與一閒置區， 其中在根據所述多個實體抹除單元的損耗值執行所述平均損耗操作的運作中，所述記憶體控制電路單元從所述資料區的實體抹除單元中選擇一第二實體抹除單元，從所述閒置區的實體抹除單元中選擇一第三實體抹除單元，將所述第二實體抹除單元中的資料複製到所述第三實體抹除單元中，將所述第三實體抹除單元關聯至所述資料區，並且將所述第二實體抹除單元關聯至所述閒置區， 其中所述第二實體抹除單元的損耗值小於所述資料區的實體抹除單元中的其他實體抹除單元的損耗值， 其中所述第三實體抹除單元的損耗值大於所述閒置區的實體抹除單元中的其他實體抹除單元的損耗值。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110413224A (zh) * 2019-06-26 2019-11-05 深圳佰维存储科技股份有限公司 数据存储方法、装置及存储器
CN111309642B (zh) * 2020-02-12 2023-08-08 合肥康芯威存储技术有限公司 一种存储器及其控制方法与存储系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8108590B2 (en) * 2000-01-06 2012-01-31 Super Talent Electronics, Inc. Multi-operation write aggregator using a page buffer and a scratch flash block in each of multiple channels of a large array of flash memory to reduce block wear
US8281061B2 (en) * 2008-03-31 2012-10-02 Micron Technology, Inc. Data conditioning to improve flash memory reliability
US8843691B2 (en) * 2008-06-25 2014-09-23 Stec, Inc. Prioritized erasure of data blocks in a flash storage device
KR101038167B1 (ko) * 2008-09-09 2011-05-31 가부시끼가이샤 도시바 프로세서로부터 메모리로의 액세스를 관리하는 메모리 관리 장치를 포함하는 정보 처리 장치 및 메모리 관리 방법
KR101548175B1 (ko) * 2008-11-05 2015-08-28 삼성전자주식회사 싱글 레벨 메모리 셀 블락과 멀티 레벨 메모리 셀 블락을 포함하는 불휘발성 메모리 장치의 마모 레벨링 방법
EP2401680B1 (de) * 2009-02-26 2013-11-06 Hyperstone GmbH Verfahren zur verwaltung von flashspeichern mit gemischten speichertypen
US7948798B1 (en) * 2009-07-22 2011-05-24 Marvell International Ltd. Mixed multi-level cell and single level cell storage device
US20130138915A1 (en) * 2010-08-11 2013-05-30 Nec Corporation Data processing system, data processing method, and program
KR20130060791A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브
US9176862B2 (en) * 2011-12-29 2015-11-03 Sandisk Technologies Inc. SLC-MLC wear balancing
KR101989018B1 (ko) * 2012-06-25 2019-06-13 에스케이하이닉스 주식회사 데이터 저장 장치의 동작 방법
US9099185B2 (en) * 2013-12-20 2015-08-04 Seagate Technology Llc Using different programming modes to store data to a memory cell
US9082512B1 (en) * 2014-08-07 2015-07-14 Pure Storage, Inc. Die-level monitoring in a storage cluster
US10114562B2 (en) * 2014-09-16 2018-10-30 Sandisk Technologies Llc Adaptive block allocation in nonvolatile memory
TWI545572B (zh) * 2014-12-12 2016-08-11 群聯電子股份有限公司 記憶胞程式化方法、記憶體控制電路單元與記憶體儲存裝置
US20160321010A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Storage system having a host directly manage physical data locations of storage device
US10048887B2 (en) * 2016-10-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for single level cell caching

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