TWI700635B - 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：根據第一資料量以及第二資料量，判斷使用第一程式化模式或第二程式化模式對記憶胞進行程式化；當第一資料量大於第二資料量時，使用第一程式化模式對記憶胞進行程式化；以及當第一資料量非大於第二資料量時，使用第二程式化模式對記憶胞進行程式化。

Description

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
依據每個記憶胞可儲存的位元數，NAND型快閃記憶體模組可分為單階記憶胞（single level cell，SLC）NAND型快閃記憶體模組、多階記憶胞（muiti level cell，MLC）NAND型快閃記憶體模組以及複數階記憶胞（trinary level cell，TLC）NAND型快閃記憶體模組，其中SLC NAND型快閃記憶體模組的每個記憶胞可儲存1個位元的數據（即，“1”與“0”），MLC NAND型快閃記憶體模組的每個記憶胞可儲存2個位元的數據，TLC NAND型快閃記憶體模組的每個記憶胞可儲存3個位元的數據。此外，MLC NAND型快閃記憶體模組與TLC NAND型快閃記憶體模組的記憶胞也可以用來模擬SLC NAND型快閃記憶體模組，且MLC NAND型快閃記憶體模組與TLC NAND型快閃記憶體模組中用來模擬SLC NAND型快閃記憶體模組的記憶胞僅儲存1個位元的數據。
一般來說，若一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)，則屬於同一條字元線的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。特別是，在MLC NAND快閃記憶體模組中，一個下實體程式化單元與該下實體程式化單元所對應的一上實體程式化單元可以合稱為「實體程式化單元組」。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。特別是，在TLC NAND快閃記憶體模組中，一個下實體程式化單元與該下實體程式化單元所對應的中實體程式化單元與上實體程式化單元可以合稱為「實體程式化單元組」。在MLC或TLC NAND快閃記憶體模組中，通常會具有多個實體抹除單元且每個實體抹除單元可以具有多個實體程式化單元組，而一個實體抹除單元通常是快閃記憶體模組中用於執行抹儲的單位。
一般來說，可以選擇MLC或TLC NAND快閃記憶體模組中的某些實體抹除單元來模擬SLC NAND型快閃記憶體模組。在將資料寫入至MLC或TLC NAND快閃記憶體模組的過程中，可以選擇被用來模擬SLC NAND型快閃記憶體模組的一實體抹除單元中的某個實體程式化單元組，並使用一第一程式化模式(亦稱為，單頁程式化模式)來將資料寫入至所選擇的實體程式化單元組中以使得所選擇的實體程式化單元組的多個記憶胞之中的每一個記憶胞儲存僅1個位元資料。例如，所選擇的實體程式化單元組的多個記憶胞中僅使用最低有效位元(Least Significant Bit，LSB)來儲存資料。也就是說，若是以MLC或TLC NAND快閃記憶體模組來模擬SLC NAND型快閃記憶體模組時，在使用第一程式化模式進行寫入時只有「下實體程式化單元」能夠用以寫入(或儲存)資料。此外，對應該被用來寫入資料的下實體程式化單元的中實體程式化單元及上實體程式化單元並不會被用來儲存資料。
需注意的是，由於對下實體程式化單元進行寫入的速度較快，故使用MLC或TLC NAND快閃記憶體模組來模擬SLC NAND型快閃記憶體模組時，通常可以有較高的寫入效能。然而，基於快閃記憶體物理上的特性，在使用MLC NAND型快閃記憶體模組(或TLC NAND型快閃記憶體模組)來模擬SLC NAND型快閃記憶體模組時，通常會造成快閃記憶體模組的損耗，進而降低快閃記憶體模組的壽命。例如，該些用來模擬SLC NAND型快閃記憶體模組的實體抹除單元的抹儲次數(或頻率)可能較高，進而造成快閃記憶體模組的損耗。
為了解決上述問題，在先前技術中，通常會設定一門檻值，並且當MLC或TLC NAND快閃記憶體模組中實體抹除單元的抹除次數達到此門檻值時，該些用來模擬SLC NAND型快閃記憶體模組的實體抹除單元會恢復為使用MLC或TLC NAND快閃記憶體模組使用。也就是說，該些用來模擬SLC NAND型快閃記憶體模組的實體抹除單元會恢復為使用第二程式化模式(亦稱為，多頁程式化模式)來進行資料的寫入。其中，以第二程式化模式寫入的實體程式化單元組的多個記憶胞之中的每一個記憶胞會儲存多個位元資料。也就是說，當以第二程式化模式進行寫入時，實體程式化單元組的「下實體程式化單元」、「中實體程式化單元」以及「上實體程式化單元」皆能夠用以寫入(或儲存)資料。
然而，在使用上述門檻值的方法中，通常無法讓MLC或TLC NAND快閃記憶體模組再次模擬SLC NAND快閃記憶體模組，並且無法再使用第一程式化模式來提升寫入的效能，進而造成寫入效率的低落。
本發明提供一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以動態地決定使用第一程式化模式或使用第二程式化模式來對記憶胞進行程式化，藉此避免以往在可複寫式非揮發性記憶體模組的抹除次數高於門檻值後只能使用第二程式化模式而不能使用第一程式化模式來對記憶胞進行程式化的問題。
本發明提出一種資料寫入方法，用於記憶體儲存裝置，所述記憶體儲存裝置具有可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞，所述資料寫入方法包括：根據第一資料量以及第二資料量，判斷使用第一程式化模式或第二程式化模式對所述多個記憶胞進行程式化，其中所述第一資料量為所述可複寫式非揮發性記憶體模組中目前可提供給主機系統用於寫入的資料量，所述第二資料量為所述可複寫式非揮發性記憶體模組中剩餘必須提供給所述主機系統用於寫入的資料量；當所述第一資料量大於所述第二資料量時，使用所述第一程式化模式對所述多個記憶胞進行程式化；以及當所述第一資料量非大於所述第二資料量時，使用所述第二程式化模式對所述多個記憶胞進行程式化，其中以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
在本發明的一實施例中，其中判斷使用所述第一程式化模式或一第二程式化模式對所述多個記憶胞進行程式化的步驟包括：當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值大於一門檻值時，使用所述第一程式化模式對所述多個記憶胞進行程式化；以及當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值非大於所述門檻值時，使用所述第二程式化模式對所述多個記憶胞進行程式化。
在本發明的一實施例中，所述方法更包括：根據所述多個實體抹除單元的一最大平均抹除次數、所述多個實體抹除單元的一目前平均抹除次數、所述可複寫式非揮發性記憶體模組的一空間大小以及一寫入放大因子(Write Amplification Factor，WAF)數值計算所述第一資料量。
在本發明的一實施例中，其中所述第一資料量為第一數值與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商，其中所述第一數值為所述最大平均抹除次數與所述目前平均抹除次數的差值。
在本發明的一實施例中，其中所述寫入放大因子數值是經由對所述可複寫式非揮發性記憶體模組執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。
在本發明的一實施例中，其中所述第二資料量為所述可複寫式非揮發性記憶體模組中預設可用於寫入的最大資料量與所述所述可複寫式非揮發性記憶體模組中目前已寫入的第三資料量的差值。
在本發明的一實施例中，其中所述所述可複寫式非揮發性記憶體模組中預設可用於寫入的所述最大資料量非大於一第二數值，所述第二數值為所述最大平均抹除次數與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商。
本發明提出一種記憶體控制電路單元，包括主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞。記憶體管理電路耦接至所述主機介面與所述記憶體介面，並用以執行下述運作：根據第一資料量以及第二資料量，判斷使用第一程式化模式或第二程式化模式對所述多個記憶胞進行程式化，其中所述第一資料量為所述可複寫式非揮發性記憶體模組中目前可提供給所述主機系統用於寫入的資料量，所述第二資料量為所述可複寫式非揮發性記憶體模組中剩餘必須提供給所述主機系統用於寫入的資料量；當所述第一資料量大於所述第二資料量時，使用所述第一程式化模式對所述多個記憶胞進行程式化；以及當所述第一資料量非大於所述第二資料量時，使用所述第二程式化模式對所述多個記憶胞進行程式化，其中以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
在本發明的一實施例中，其中在判斷使用所述第一程式化模式或一第二程式化模式對所述多個記憶胞進行程式化的運作中，當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值大於一門檻值時，所述記憶體管理電路更用以使用所述第一程式化模式對所述多個記憶胞進行程式化。當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值非大於所述門檻值時，所述記憶體管理電路更用以使用所述第二程式化模式對所述多個記憶胞進行程式化。
在本發明的一實施例中，其中所述記憶體管理電路更用以根據所述多個實體抹除單元的一最大平均抹除次數、所述多個實體抹除單元的一目前平均抹除次數、所述可複寫式非揮發性記憶體模組的一空間大小以及一寫入放大因子(Write Amplification Factor，WAF)數值計算所述第一資料量。
在本發明的一實施例中，其中所述第一資料量為一第一數值與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商，其中所述第一數值為所述最大平均抹除次數與所述目前平均抹除次數的差值。
在本發明的一實施例中，其中所述寫入放大因子數值是經由對所述可複寫式非揮發性記憶體模組執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。
在本發明的一實施例中，其中所述第二資料量為所述可複寫式非揮發性記憶體模組中預設可用於寫入的一最大資料量與所述所述可複寫式非揮發性記憶體模組中目前已寫入的一第三資料量的差值。
在本發明的一實施例中，其中所述所述可複寫式非揮發性記憶體模組中預設可用於寫入的所述最大資料量非大於一第二數值，所述第二數值為所述最大平均抹除次數與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商。
本發明提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞。記憶體控制電路單元用以耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，並用以執行下述運作：根據第一資料量以及第二資料量，判斷使用第一程式化模式或第二程式化模式對所述多個記憶胞進行程式化，其中所述第一資料量為所述可複寫式非揮發性記憶體模組中目前可提供給所述主機系統用於寫入的資料量，所述第二資料量為所述可複寫式非揮發性記憶體模組中剩餘必須提供給所述主機系統用於寫入的資料量；當所述第一資料量大於所述第二資料量時，使用所述第一程式化模式對所述多個記憶胞進行程式化；以及當所述第一資料量非大於所述第二資料量時，使用所述第二程式化模式對所述多個記憶胞進行程式化，其中以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
在本發明的一實施例中，其中在判斷使用所述第一程式化模式或一第二程式化模式對所述多個記憶胞進行程式化的運作中，當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值大於一門檻值時，所述記憶體控制電路單元使用所述第一程式化模式對所述多個記憶胞進行程式化。當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值非大於所述門檻值時，所述記憶體控制電路單元使用所述第二程式化模式對所述多個記憶胞進行程式化。
在本發明的一實施例中，其中所述記憶體控制電路單元根據所述多個實體抹除單元的一最大平均抹除次數、所述多個實體抹除單元的一目前平均抹除次數、所述可複寫式非揮發性記憶體模組的一空間大小以及一寫入放大因子(Write Amplification Factor，WAF)數值計算所述第一資料量。
在本發明的一實施例中，其中所述第一資料量為第一數值與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商，其中所述第一數值為所述最大平均抹除次數與所述目前平均抹除次數的差值。
在本發明的一實施例中，其中所述寫入放大因子數值是經由對所述可複寫式非揮發性記憶體模組執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。
在本發明的一實施例中，其中所述第二資料量為所述可複寫式非揮發性記憶體模組中預設可用於寫入的最大資料量與所述所述可複寫式非揮發性記憶體模組中目前已寫入的第三資料量的差值。
在本發明的一實施例中，其中所述所述可複寫式非揮發性記憶體模組中預設可用於寫入的所述最大資料量非大於一第二數值，所述第二數值為所述最大平均抹除次數與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商。
基於上述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以計算第一資料量以及第二資料量，並根據所計算出的第一資料量以及第二資料量動態地決定使用第一程式化模式或使用第二程式化模式來對記憶胞進行程式化，藉此可以避免以往在可複寫式非揮發性記憶體模組的抹除次數高於門檻值後只能使用第二程式化模式而不能使用第一程式化模式來對記憶胞進行程式化的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路單元)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，並且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為三階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”（如圖5A所示），其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。也就是說，在圖5B的範例實施例中，實體抹除單元總共有258個實體程式化單元，且由於排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元會組成一個實體程式化單元組，故圖5B的實體抹除單元總共可以分成86個實體程式化單元組。然而需注意的是，本發明並不用於限定實體抹除單元中的實體程式化單元或實體程式化單元組的個數。
圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體控制電路單元404（或記憶體管理電路502）會使用從閒置區604中提取實體抹除單元來寫入資料，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體控制電路單元404（或記憶體管理電路502）會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖8，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯區塊位址LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯區塊位址具有多個邏輯位址以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯位址或更新儲存於邏輯位址中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元作為作動實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。並且，當此作為作動實體抹除單元的實體抹除單元被寫滿時，記憶體管理電路502會再從閒置區604中提取空的實體抹除單元作為作動實體抹除單元，以繼續寫入對應來自於主機系統1000之寫入指令的更新資料。此外，當閒置區604中可用的實體抹除單元的數目小於預設值時，記憶體管理電路502會執行垃圾蒐集(garbage collection)操作(亦稱為，有效資料合併操作)來整理資料區602中的有效資料，以將資料區602中無儲存有效資料的實體抹除單元重新關聯至閒置區604。
為了識別每個邏輯位址的資料被儲存在哪個實體程式化單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯位址與實體程式化單元之間的映射關係。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯位址所映射的實體程式化單元。當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯-實體映射表載入至緩衝記憶體508來維護，並且依據邏輯-實體映射表來寫入或讀取資料。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯位址之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯區塊位址LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯區塊位址的映射時，對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。具體來說，若對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表未被暫存在緩衝記憶體508中（即，緩衝記憶體508中所暫存的邏輯-實體映射表未記錄欲更新之邏輯區塊位址的映射時，記憶體控制電路單元404（或記憶體管理電路502）會執行映射表交換操作（mapping table swapping operation）以將目前暫存在緩衝記憶體508中邏輯-實體映射表回存至可複寫式非揮發性記憶體模組406，並且將記錄有欲更新之邏輯區塊位址所映射的邏輯-實體映射表載入至緩衝記憶體508中。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
請再參照圖6，主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的暫存資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。例如，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
值得一提的是，在本範例實施例中，記憶體管理電路502會在不同的狀態使用不同的程式化模式來將資料程式化至可複寫式非揮發性記憶體模組406。例如，記憶體管理電路502可使用單頁程式化模式(亦稱為，第一程式化模式)或多頁程式化模式(亦稱為，第二程式化模式)來將資料程式化至實體抹除單元。在此，基於單頁程式化模式來程式化記憶胞之程式化速度會高於基於多頁程式化模式來程式化記憶胞之程式化速度(即，使用多頁程式化模式來程式化資料的所需操作時間大於使用單頁程式化模式來程式化資料的所需操作時間)，而基於單頁程式化模式而被儲存之資料的可靠度也往往高於基於多頁程式化模式而被儲存之資料的可靠度。單頁程式化模式例如是單階記憶胞（single layer memory cell, SLC）程式化模式、下實體程式化（lower physical programming）模式、混合程式化（mixture programming）模式及少階記憶胞（less layer memory cell）程式化模式的其中之一。更詳細來說，在單階記憶胞模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料（或，真實資料）會被程式化於下實體程式化單元中，而同時虛擬資料（dummy data）會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少階記憶胞模式中，一個記憶胞儲存一第一數目之位元的資料，例如，此第一數目可設為“1”。多頁程式化模式例如是多階記憶胞（MLC）程式化模式、三階（TLC）記憶胞程式化模式或類似模式。在多頁程式化模式中，一個記憶胞儲存有一第二數目之位元的資料，其中此第二數目等於或大於“2”。例如，此第二數目可設為2或3。在另一範例實施例中，上述單頁程式化模式中的第一數目與多頁程式化模式中的第二數目皆可以是其他數目，只要滿足第二數目大於第一數目即可。換句話說，構成第一類實體抹除單元的每一個記憶胞在使用單頁程式化模式程式化後所儲存的位元資料的數目（亦即第一數目）會小於構成第二類實體抹除單元的每一個記憶胞在使用多頁程式化模式程式化後所儲存的位元資料的數目（亦即第二數目）。
基於上述，使用多頁程式化模式程式化的記憶胞所儲存的資料位元數大於使用單頁程式化模式程式化的記憶胞所儲存的資料位元數，因此，使用多頁程式化模式所程式化的實體抹除單元的資料容量會大於使用單頁程式化模式。
在本發明的範例實施例中，當可複寫式非揮發性記憶體模組406在剛出廠時，為了增加使用的效率，記憶體管理電路502可以使用單頁程式化模式來對可複寫式非揮發性記憶體模組406中的記憶胞來程式化。特別是，在本發明的範例實施例中，記憶體管理電路502會週期性地計算一「第一資料量」以及一「第二資料量」，並根據所計算出的第一資料量以及第二資料量動態地決定記憶體管理電路502是否要從單頁程式化模式切換為使用多頁程式化模式來對可複寫式非揮發性記憶體模組406中的記憶胞進行程式化。其中，「第一資料量」代表可複寫式非揮發性記憶體模組406中目前可提供給主機系統11用於寫入的資料量。「第二資料量」代表可複寫式非揮發性記憶體模組406中剩餘必須提供給主機系統11用於寫入的資料量。
更詳細來說，第一資料量的計算方式可以經由下述公式計算出：
Figure 02_image002
其中，「FirstDataAmount」為前述的第一資料量。
「MaxEraseCount」為可複寫式非揮發性記憶體模組406中多個實體抹除單元的最大平均抹除次數。更詳細來說，最大平均抹除次數代表可複寫式非揮發性記憶體模組406中單一個實體抹除單元可以被執行抹除的次數。當一個實體抹除單元的抹除次數超過此最大平均抹除次數時，代表該實體抹除單元中的記憶胞已達到一定程度的耗損，其已不再適合被用於程式化。此外，最大平均抹除次數通常是由可複寫式非揮發性記憶體模組406的供應商提供。
「CurrentEraseCount」為可複寫式非揮發性記憶體模組406中多個實體抹除單元的目前平均抹除次數。更詳細來說，記憶體管理電路502可以記錄可複寫式非揮發性記憶體模組406中各個實體抹除單元的抹除次數，並且對各個實體抹除單元的抹除次數加總後取平均，即可得到可複寫式非揮發性記憶體模組406的目前平均抹除次數。
「DeviceSize」為可複寫式非揮發性記憶體模組406實際的空間大小。換句話說，此空間大小為可複寫式非揮發性記憶體模組406出廠時的總空間大小。
「WAF Value」為寫入放大因子(Write Amplification Factor，WAF)數值，此數值是可複寫式非揮發性記憶體模組406在出廠前，由可複寫式非揮發性記憶體模組406的開發廠商對可複寫式非揮發性記憶體模組406執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。
也就是說，前述第一資料量是先計算出最大平均抹除次數與目前平均抹除次數的差值(亦稱為，第一數值)後，將此第一數值與空間大小相乘並且除以寫入放大因子數值後所獲得的商。
此外，第二資料量的計算方式可以經由下述公式計算出：
Figure 02_image004
其中，「SecondDataAmount」為前述的第二資料量。
「MaxWriteAmount」為可複寫式非揮發性記憶體模組406中預設可用於寫入的最大資料量。
「CurrentWriteAmount」為所述可複寫式非揮發性記憶體模組406中目前已寫入的資料量(亦稱為，第三資料量)。也就是說，第三資料量指的是可複寫式非揮發性記憶體模組406中目前所儲存來自主機系統11的資料的資料量。
也就是說，前述第二資料量為可複寫式非揮發性記憶體模組406中預設可用於寫入的最大資料量與前述第三資料量的差值。
需注意的是，前述可複寫式非揮發性記憶體模組406中預設可用於寫入的最大資料量(即，前述的「MaxWriteAmount」)會非大於一第二數值，此第二數值的計算方式如下：
Figure 02_image006
其中，「SecondValue」為前述的第二數值，而此第二數值為前述最大平均抹除次數(即，前述的「MaxEraseCount」)與前述的可複寫式非揮發性記憶體模組406實際的空間大小(即，前述的「DeviceSize」)相乘後的乘積除以前述的寫入放大因子數值(即，前述的「WAF Value」)後所獲得的商。
在此需說明的是，第二數值是可複寫式非揮發性記憶體模組406中實際可以用於寫入的資料量，而可複寫式非揮發性記憶體模組406中預設可用於寫入的最大資料量(即，「MaxWriteAmount」)會小於或等於此第二數值。可複寫式非揮發性記憶體模組406中預設可用於寫入的最大資料量通常是由可複寫式非揮發性記憶體模組406的提供商與購買者協商後所決定。
在計算出前述的第一資料量以及第二資料量後，記憶體管理電路502會根據第一資料量以及第二資料量，判斷使用單頁程式化模式或多頁程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。
更詳細來說，當第一資料量大於第二資料量時，記憶體管理電路502會使用單頁程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。相反地，當第一資料量非大於第二資料量時，記憶體管理電路502會使用多頁程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。
此外，在另一實施例中，當第一資料量大於第二資料量且第一資料量與第二資料量的差值大於一門檻值時，記憶體管理電路502會使用單頁程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。而當第一資料量大於第二資料量且第一資料量與第二資料量的差值非大於所述門檻值時，記憶體管理電路502會使用多頁程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。需注意的是，本發明並不用於定義前述門檻值的數值。特別是，由於記憶體管理電路502是週期性地計算第一資料量與第二資料量進而判斷是否執行單頁程式化模式與多頁程式化模式的切換，使用該門檻值可以確保在一段時間內(即，記憶體管理電路502執行兩次判斷之間的時間間隔)不會有第一資料量突然小於第二資料量的情形發生。
圖9是根據一範例實施例所繪示之資料寫入方法的流程圖。
請參照圖9，在步驟S901中，記憶體管理電路502根據第一資料量以及第二資料量，判斷使用第一程式化模式或第二程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。其中，所述第一資料量為可複寫式非揮發性記憶體模組406中目前可提供給主機系統11用於寫入的資料量，所述第二資料量為可複寫式非揮發性記憶體模組406中剩餘必須提供給主機系統11用於寫入的資料量。當第一資料量大於第二資料量時，在步驟S903中，記憶體管理電路502使用第一程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。當第一資料量非大於第二資料量時，在步驟S905中，記憶體管理電路502使用第二程式化模式對可複寫式非揮發性記憶體模組406的記憶胞進行程式化。在執行完步驟S903或步驟S905後，可以返回執行步驟S901。
綜上所述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以計算第一資料量以及第二資料量，並根據所計算出的第一資料量以及第二資料量動態地決定使用第一程式化模式或使用第二程式化模式來對記憶胞進行程式化，藉此可以避免以往在可複寫式非揮發性記憶體模組的抹除次數高於門檻值後只能使用第二程式化模式而不能使用第一程式化模式來對記憶胞進行程式化的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置11‧‧‧主機系統12‧‧‧輸入/輸出（I/O）裝置110‧‧‧系統匯流排111‧‧‧處理器112‧‧‧隨機存取記憶體（RAM）113‧‧‧唯讀記憶體（ROM）114‧‧‧資料傳輸介面20‧‧‧主機板201‧‧‧隨身碟202‧‧‧記憶卡203‧‧‧固態硬碟204‧‧‧無線記憶體儲存裝置205‧‧‧全球定位系統模組206‧‧‧網路介面卡207‧‧‧無線傳輸裝置208‧‧‧鍵盤209‧‧‧螢幕210‧‧‧喇叭30‧‧‧記憶體儲存裝置31‧‧‧主機系統32‧‧‧SD卡33‧‧‧CF卡34‧‧‧嵌入式儲存裝置341‧‧‧嵌入式多媒體卡342‧‧‧嵌入式多晶片封裝儲存裝置402‧‧‧連接介面單元404‧‧‧記憶體控制電路單元406‧‧‧可複寫式非揮發性記憶體模組410(0)~410(N)‧‧‧實體抹除單元502‧‧‧記憶體管理電路504‧‧‧主機介面506‧‧‧記憶體介面508‧‧‧緩衝記憶體510‧‧‧電源管理電路512‧‧‧錯誤檢查與校正電路602‧‧‧資料區604‧‧‧閒置區606‧‧‧系統區608‧‧‧取代區LBA(0)~LBA(H)‧‧‧邏輯區塊位址LZ(0)~LZ(M)‧‧‧邏輯區域S901‧‧‧根據第一資料量以及第二資料量，判斷使用第一程式化模式或第二程式化模式對可複寫式非揮發性記憶體模組的記憶胞進行程式化的步驟S903‧‧‧使用第一程式化模式對可複寫式非揮發性記憶體模組的記憶胞進行程式化的步驟S905‧‧‧使用第二程式化模式對可複寫式非揮發性記憶體模組的記憶胞進行程式化的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。 圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖9是根據一範例實施例所繪示之資料寫入方法的流程圖。
S901‧‧‧根據第一資料量以及第二資料量，判斷使用第一程式化模式或第二程式化模式對可複寫式非揮發性記憶體模組的記憶胞進行程式化的步驟
S903‧‧‧使用第一程式化模式對可複寫式非揮發性記憶體模組的記憶胞進行程式化的步驟
S905‧‧‧使用第二程式化模式對可複寫式非揮發性記憶體模組的記憶胞進行程式化的步驟

Claims (21)

  1. 一種資料寫入方法，用於一記憶體儲存裝置，所述記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞，所述資料寫入方法包括： 根據一第一資料量以及一第二資料量，判斷使用一第一程式化模式或一第二程式化模式對所述多個記憶胞進行程式化， 其中所述第一資料量為所述可複寫式非揮發性記憶體模組中目前可提供給一主機系統用於寫入的資料量，所述第二資料量為所述可複寫式非揮發性記憶體模組中剩餘必須提供給所述主機系統用於寫入的資料量； 當所述第一資料量大於所述第二資料量時，使用所述第一程式化模式對所述多個記憶胞進行程式化；以及 當所述第一資料量非大於所述第二資料量時，使用所述第二程式化模式對所述多個記憶胞進行程式化， 其中以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中判斷使用所述第一程式化模式或所述第二程式化模式對所述多個記憶胞進行程式化的步驟包括： 當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值大於一門檻值時，使用所述第一程式化模式對所述多個記憶胞進行程式化；以及 當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值非大於所述門檻值時，使用所述第二程式化模式對所述多個記憶胞進行程式化。
  3. 如申請專利範圍第1項所述的資料寫入方法，更包括： 根據所述多個實體抹除單元的一最大平均抹除次數、所述多個實體抹除單元的一目前平均抹除次數、所述可複寫式非揮發性記憶體模組的一空間大小以及一寫入放大因子(Write Amplification Factor，WAF)數值計算所述第一資料量。
  4. 如申請專利範圍第3項所述的資料寫入方法，其中所述第一資料量為一第一數值與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商，其中所述第一數值為所述最大平均抹除次數與所述目前平均抹除次數的差值。
  5. 如申請專利範圍第3項所述的資料寫入方法，其中所述寫入放大因子數值是經由對所述可複寫式非揮發性記憶體模組執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。
  6. 如申請專利範圍第3項所述的資料寫入方法，其中所述第二資料量為所述可複寫式非揮發性記憶體模組中預設可用於寫入的一最大資料量與所述所述可複寫式非揮發性記憶體模組中目前已寫入的一第三資料量的差值。
  7. 如申請專利範圍第6項所述的資料寫入方法，其中所述所述可複寫式非揮發性記憶體模組中預設可用於寫入的所述最大資料量非大於一第二數值，所述第二數值為所述最大平均抹除次數與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商。
  8. 一種記憶體控制電路單元，包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞；以及 一記憶體管理電路，耦接至所述主機介面與所述記憶體介面， 其中所述記憶體管理電路用以根據一第一資料量以及一第二資料量，判斷使用一第一程式化模式或一第二程式化模式對所述多個記憶胞進行程式化， 其中所述第一資料量為所述可複寫式非揮發性記憶體模組中目前可提供給所述主機系統用於寫入的資料量，所述第二資料量為所述可複寫式非揮發性記憶體模組中剩餘必須提供給所述主機系統用於寫入的資料量， 其中當所述第一資料量大於所述第二資料量時，所述記憶體管理電路更用以使用所述第一程式化模式對所述多個記憶胞進行程式化， 其中當所述第一資料量非大於所述第二資料量時，所述記憶體管理電路更用以使用所述第二程式化模式對所述多個記憶胞進行程式化， 其中以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中在判斷使用所述第一程式化模式或所述第二程式化模式對所述多個記憶胞進行程式化的運作中， 當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值大於一門檻值時，所述記憶體管理電路更用以使用所述第一程式化模式對所述多個記憶胞進行程式化，以及 當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值非大於所述門檻值時，所述記憶體管理電路更用以使用所述第二程式化模式對所述多個記憶胞進行程式化。
  10. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 所述記憶體管理電路更用以根據所述多個實體抹除單元的一最大平均抹除次數、所述多個實體抹除單元的一目前平均抹除次數、所述可複寫式非揮發性記憶體模組的一空間大小以及一寫入放大因子(Write Amplification Factor，WAF)數值計算所述第一資料量。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述第一資料量為一第一數值與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商，其中所述第一數值為所述最大平均抹除次數與所述目前平均抹除次數的差值。
  12. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述寫入放大因子數值是經由對所述可複寫式非揮發性記憶體模組執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。
  13. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述第二資料量為所述可複寫式非揮發性記憶體模組中預設可用於寫入的一最大資料量與所述所述可複寫式非揮發性記憶體模組中目前已寫入的一第三資料量的差值。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中所述所述可複寫式非揮發性記憶體模組中預設可用於寫入的所述最大資料量非大於一第二數值，所述第二數值為所述最大平均抹除次數與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以根據一第一資料量以及一第二資料量，判斷使用一第一程式化模式或一第二程式化模式對所述多個記憶胞進行程式化， 其中所述第一資料量為所述可複寫式非揮發性記憶體模組中目前可提供給所述主機系統用於寫入的資料量，所述第二資料量為所述可複寫式非揮發性記憶體模組中剩餘必須提供給所述主機系統用於寫入的資料量， 其中當所述第一資料量大於所述第二資料量時，所述記憶體控制電路單元更用以使用所述第一程式化模式對所述多個記憶胞進行程式化， 其中當所述第一資料量非大於所述第二資料量時，所述記憶體控制電路單元更用以使用所述第二程式化模式對所述多個記憶胞進行程式化， 其中以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中在判斷使用所述第一程式化模式或所述第二程式化模式對所述多個記憶胞進行程式化的運作中， 當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值大於一門檻值時，所述記憶體控制電路單元更用以使用所述第一程式化模式對所述多個記憶胞進行程式化，以及 當所述第一資料量大於所述第二資料量且所述第一資料量與所述第二資料量的差值非大於所述門檻值時，所述記憶體控制電路單元更用以使用所述第二程式化模式對所述多個記憶胞進行程式化。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元更用以根據所述多個實體抹除單元的一最大平均抹除次數、所述多個實體抹除單元的一目前平均抹除次數、所述可複寫式非揮發性記憶體模組的一空間大小以及一寫入放大因子(Write Amplification Factor，WAF)數值計算所述第一資料量。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中所述第一資料量為一第一數值與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商，其中所述第一數值為所述最大平均抹除次數與所述目前平均抹除次數的差值。
  19. 如申請專利範圍第17項所述的記憶體儲存裝置，其中所述寫入放大因子數值是經由對所述可複寫式非揮發性記憶體模組執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。
  20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中所述第二資料量為所述可複寫式非揮發性記憶體模組中預設可用於寫入的一最大資料量與所述所述可複寫式非揮發性記憶體模組中目前已寫入的一第三資料量的差值。
  21. 如申請專利範圍第20項所述的記憶體儲存裝置，其中所述所述可複寫式非揮發性記憶體模組中預設可用於寫入的所述最大資料量非大於一第二數值，所述第二數值為所述最大平均抹除次數與所述空間大小的乘積除以所述寫入放大因子數值後所獲得的商。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11016679B2 (en) * 2018-06-29 2021-05-25 Seagate Technology Llc Balanced die set execution in a data storage system
JP7136205B2 (ja) * 2018-07-12 2022-09-13 株式会社ソシオネクスト 信号収集方法及び信号収集装置
KR102542299B1 (ko) * 2018-08-22 2023-06-13 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20200095130A (ko) * 2019-01-31 2020-08-10 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
CN111258505B (zh) * 2020-01-21 2023-09-26 合肥兆芯电子有限公司 快闪存储器的数据合并方法、控制电路单元与存储装置
TWI791981B (zh) * 2020-04-30 2023-02-11 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
CN111583976B (zh) * 2020-05-11 2022-09-13 群联电子股份有限公司 数据写入方法、存储器控制电路单元以及存储器存储装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150032979A1 (en) * 2013-07-26 2015-01-29 International Business Machines Corporation Self-adjusting phase change memory storage module
TW201709063A (zh) * 2015-08-18 2017-03-01 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
US20170168713A1 (en) * 2015-05-20 2017-06-15 Sandisk Technologies Llc Variable Bit Encoding Per NAND Flash Cell to Extend Life of Flash-Based Storage Devices and Preserve Over-Provisioning
TW201814528A (zh) * 2016-09-19 2018-04-16 三星電子股份有限公司 儲存裝置及其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008077810A (ja) * 2006-09-25 2008-04-03 Toshiba Corp 不揮発性半導体記憶装置
CN101911207B (zh) * 2008-01-16 2014-05-07 富士通株式会社 半导体存储装置、控制装置、控制方法
KR101662827B1 (ko) * 2010-07-02 2016-10-06 삼성전자주식회사 쓰기 패턴에 따라 데이터 블록의 쓰기 모드를 선택하는 메모리 시스템 및 그것의 데이터 쓰기 방법
JP2018120439A (ja) * 2017-01-25 2018-08-02 東芝メモリ株式会社 メモリシステムおよび制御方法
TWI630540B (zh) * 2017-07-13 2018-07-21 慧榮科技股份有限公司 資料儲存裝置及非揮發式記憶體操作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150032979A1 (en) * 2013-07-26 2015-01-29 International Business Machines Corporation Self-adjusting phase change memory storage module
US20170168713A1 (en) * 2015-05-20 2017-06-15 Sandisk Technologies Llc Variable Bit Encoding Per NAND Flash Cell to Extend Life of Flash-Based Storage Devices and Preserve Over-Provisioning
TW201709063A (zh) * 2015-08-18 2017-03-01 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
TW201814528A (zh) * 2016-09-19 2018-04-16 三星電子股份有限公司 儲存裝置及其操作方法

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