TWI571882B - 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

平均磨損方法、記憶體控制電路單元及記憶體儲存裝置 Download PDF

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Description

平均磨損方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種平均磨損方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的平均磨損方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組會與主機系統搭配使用。而要寫入至可複寫式非揮發性記憶體模組的資料會包括屬於連續位址的資料與屬於不連續位址的資料。因此，對應不同的寫入資料，可複寫式非揮發性記憶體模組的寫入操作可包括連續寫入（sequential write）操作與隨機寫入（random write）操作。在一般的運作下，主機系統可先以連續寫入的方式將屬於連續位址的資料寫入至可複寫式非揮發性記憶體模組中一部份實體抹除單元中。爾後，主機系統會改以非連續寫入的方式（例如，隨機寫入操作）將屬於不連續位址的資料寫入至可複寫式非揮發性記憶體模組中另一部分實體抹除單元中。而在一般運作下，主機系統執行非連續寫入的機率可能會高於執行連續寫入的機率。因此，在執行了一段時間的非連續寫入操作後，使用非連續寫入操作寫入資料的實體抹除單元的抹除次數會高於使用連續寫入操作寫入資料的實體抹除單元的抹除次數。當抹除次數的差距達到一定程度時，便會執行可複寫式非揮發性記憶體模組的平均磨損（wear leveling）操作，以避免發生只因部分實體抹除單元的抹除次數過高而導致整個可複寫式非揮發性記憶體模組的性能退化，甚至無法繼續使用的問題。
平均磨損操作是根據抹除次數的多寡來決定要執行平均磨損操作的實體抹除單元。因此，在執行了一段時間的平均磨損操作後，使用連續寫入操作寫入資料的實體抹除單元的抹除次數可能會與使用非連續寫入操作寫入資料的實體抹除單元的抹除次數相近。此後，在執行平均磨損操作時，使用連續寫入操作寫入資料的實體抹除單元與使用非連續寫入操作寫入資料的實體抹除單元可能會一起被挑選為要執行平均磨損操作的實體抹除單元。如此一來，原本屬於連續位址的資料可能會與屬於不連續位址的資料一起被寫入至同一個實體抹除單元中。然而，在此種情況下，在執行連續寫入操作時，可能會因為無法有效率地執行垃圾收集（garbage collection）而降低連續寫入操作的執行速度，進而無法使連續寫入操作維持在一定的執行速度。基此，如何避免因執行垃圾收集而影響連續寫入的速度，為此領域技術人員所關心的議題。
本發明提供一種平均磨損方法、記憶體控制電路單元及記憶體儲存裝置，可以有效地避免因執行垃圾收集而影響連續寫入的速度。
本發明的一範例實施例提出一種用於可複寫式非揮發性記憶體模組的平均磨損方法，其中可複寫式非揮發性記憶體模組具有多個實體抹除單元，並且每一個實體抹除單元具有相同的容量。本方法包括：將實體抹除單元區分為第一群組與第二群組，其中第一群組的實體抹除單元無存有有效資料，並且第二群組的實體抹除單元儲存有有效資料。本方法也包括：為每一個實體抹除單元記錄抹除次數，並且根據所記錄的抹除次數排列第二群組的實體抹除單元。本方法還包括：根據所記錄的抹除次數從第一群組的實體抹除單元中提取一個實體抹除單元作為第一實體抹除單元，並且根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取一個實體抹除單元作為第二實體抹除單元，其中第二實體抹除單元的有效資料量小於所述容量。本方法更包括：根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為一第三實體抹除單元，以及將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元。
在本發明的一範例實施例中，上述根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一實體抹除單元作為第三實體抹除單元的步驟包括：根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取一個實體抹除單元作為候選實體抹除單元，並且判斷候選實體抹除單元的有效資料量是否小於所述容量；倘若候選實體抹除單元的有效資料量非小於所述容量時，根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取另一個實體抹除單元作為候選實體抹除單元；以及倘若候選實體抹除單元的有效資料量小於所述容量時，決定候選實體抹除單元為第三實體抹除單元。
在本發明的一範例實施例中，上述將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元的步驟包括：根據第二實體抹除單元的有效資料量及第三實體抹除單元的有效資料量計算有效資料量總和，並且判斷有效資料量總和是否小於所述容量；倘若有效資料量總和非小於所述容量時，將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元；倘若有效資料量總和小於所述容量時，將第二實體抹除單元的有效資料及第三實體抹除單元的有效資料程式化至第一實體抹除單元，根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為第四實體抹除單元；以及將第二實體抹除單元的有效資料、第三實體抹除單元的有效資料及第四實體抹除單元的至少部分有效資料程式化至第一實體抹除單元。
在本發明的一範例實施例中，上述根據所記錄的抹除次數排列第二群組的實體抹除單元的步驟包括：根據所記錄的抹除次數由小到大排列第二群組的實體抹除單元。
在本發明的一範例實施例中，上述根據所記錄的抹除次數從第一群組的實體抹除單元中提取一個實體抹除單元作為第一實體抹除單元的步驟包括：從第一群組的實體抹除單元中提取具有最大抹除次數的實體抹除單元作為第一實體抹除單元。
在本發明的一範例實施例中，上述的第二實體抹除單元的有效資料與第三實體抹除單元的有效資料是屬於多個不連續邏輯位址。
本發明的一範例實施例提出一種用於控制可複寫式非揮發性記憶體模組的記憶體控制電路單元，其中可複寫式非揮發性記憶體模組具有多個實體抹除單元，並且每一個實體抹除單元具有相同的容量。本記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面，並且用以將實體抹除單元區分為第一群組與第二群組，其中第一群組的實體抹除單元無存有有效資料，並且第二群組的實體抹除單元儲存有有效資料。再者，記憶體管理電路更用以為每一個實體抹除單元記錄抹除次數，並且根據所記錄的抹除次數排列第二群組的實體抹除單元。此外，記憶體管理電路更用以根據所記錄的抹除次數從第一群組的實體抹除單元中提取一個實體抹除單元作為第一實體抹除單元，並且根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取一個實體抹除單元作為第二實體抹除單元，其中第二實體抹除單元的有效資料量小於所述容量。另外，記憶體管理電路更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為第三實體抹除單元。而且，記憶體管理電路更用以下達指令序列將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元。
在本發明的一範例實施例中，在上述根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為第三實體抹除單元的運作中，記憶體管理電路更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取一個實體抹除單元作為候選實體抹除單元，並且判斷候選實體抹除單元的有效資料量是否小於該容量。其中倘若候選實體抹除單元的有效資料量非小於所述容量時，記憶體管理電路更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取另一個實體抹除單元作為候選實體抹除單元；倘若候選實體抹除單元的有效資料量小於所述容量時，記憶體管理電路更用以決定候選實體抹除單元為第三實體抹除單元。
在本發明的一範例實施例中，在上述下達指令序列將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元的運作中，記憶體管理電路更用以根據第二實體抹除單元的有效資料量及第三實體抹除單元的有效資料量計算有效資料量總和，並且判斷有效資料量總和是否小於所述容量。其中倘若有效資料量總和非小於所述容量時，記憶體管理電路更用以下達指令序列將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元；倘若有效資料量總和小於所述容量時，記憶體管理電路更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為第四實體抹除單元。此外，記憶體管理電路更用以下達指令序列將第二實體抹除單元的有效資料、第三實體抹除單元的有效資料及第四實體抹除單元的至少部分有效資料程式化至第一實體抹除單元。
在本發明的一範例實施例中，在上述根據所記錄的抹除次數排列第二群組的實體單元的運作中，記憶體管理電路更用以根據所記錄的抹除次數由小到大排列第二群組的實體抹除單元。
在本發明的一範例實施例中，在上述根據所記錄的抹除次數從第一群組的實體抹除單元中提取一個實體抹除單元作為第一實體抹除單元的運作中，記憶體管理電路更用以從第一群組的實體抹除單元中提取具有最大抹除次數的實體抹除單元作為第一實體抹除單元。
在本發明的一範例實施例中，上述的第二實體抹除單元的有效資料與第三實體抹除單元的有效資料是屬於多個不連續邏輯位址。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且用以將實體抹除單元區分為第一群組與第二群組，其中第一群組的實體抹除單元無存有有效資料，並且第二群組的實體抹除單元儲存有有效資料。再者，記憶體控制電路單元更用以為每一個實體抹除單元記錄抹除次數，並且根據所記錄的抹除次數排列第二群組的實體抹除單元。此外，記憶體控制電路單元更用以根據所記錄的抹除次數從第一群組的實體抹除單元中提取一個實體抹除單元作為第一實體抹除單元，並且根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取一個實體抹除單元作為第二實體抹除單元，其中第二實體抹除單元的有效資料量小於所述容量。另外，記憶體控制電路單元更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為第三實體抹除單元。而且，記憶體控制電路單元更用以下達指令序列將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元。
在本發明的一範例實施例中，在上述根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為第三實體抹除單元的運作中，記憶體控制電路單元更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取一個實體抹除單元作為候選實體抹除單元，並且判斷候選實體抹除單元的有效資料量是否小於該容量。其中倘若候選實體抹除單元的有效資料量非小於所述容量時，記憶體控制電路單元更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取另一個實體抹除單元作為候選實體抹除單元；倘若候選實體抹除單元的有效資料量小於所述容量時，記憶體控制電路單元更用以決定候選實體抹除單元為第三實體抹除單元。
在本發明的一範例實施例中，在上述下達指令序列將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元的運作中，記憶體控制電路單元更用以根據第二實體抹除單元的有效資料量及第三實體抹除單元的有效資料量計算有效資料量總和，並且判斷有效資料量總和是否小於所述容量。其中倘若有效資料量總和非小於所述容量時，記憶體控制電路單元更用以下達指令序列將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元；倘若有效資料量總和小於所述容量時，記憶體控制電路單元更用以根據第二群組的實體抹除單元的排列順序從第二群組的實體抹除單元中選取另一個實體抹除單元作為第四實體抹除單元，其中在從第二群組的實體抹除單元中僅選取有效資料量小於所述容量的另一個實體抹除單元作為第四實體抹除單元。此外，記憶體控制電路單元更用以下達指令序列將第二實體抹除單元的有效資料、第三實體抹除單元的有效資料及第四實體抹除單元的至少部分有效資料程式化至第一實體抹除單元。
在本發明的一範例實施例中，在上述根據所記錄的抹除次數排列第二群組的實體單元的運作中，記憶體控制電路單元更用以根據所記錄的抹除次數由小到大排列第二群組的實體抹除單元。
在本發明的一範例實施例中，在上述根據所記錄的抹除次數從第一群組的實體抹除單元中提取一個實體抹除單元作為第一實體抹除單元的運作中，記憶體控制電路單元更用以從第一群組的實體抹除單元中提取具有最大抹除次數的實體抹除單元作為第一實體抹除單元。
在本發明的一範例實施例中，上述的第二實體抹除單元的有效資料與第三實體抹除單元的有效資料是屬於多個不連續邏輯位址。
基於上述，當要執行平均磨損操作時，若從存有有效資料的實體抹除單元中選取了一個實體抹除單元並且其有效資料量小於一個實體抹除單元的容量時，本發明是藉由跳過存有有效資料的實體抹除單元中有效資料量非小於一個實體抹除單元的容量的實體抹除單元的方式，從存有有效資料的實體抹除單元中選取出有效資料量小於一個實體抹除單元的容量的多個實體抹除單元來一併執行平均磨損操作。如此可有效地提升垃圾收集的效率，並確保連續寫入的速度可維持在目標值以上。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖6，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區604中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯單元LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別每個邏輯單元的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體控制電路單元404（或記憶體管理電路502）會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯-實體映射表載入至緩衝記憶體508來維護。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。
記憶體儲存裝置10在經過一段時間的運作之後，可複寫式非揮發性記憶體模組406中的實體抹除單元可被區分為無存有有效資料的實體抹除單元（以下亦稱為第一群組的實體抹除單元）與存有有效資料的實體抹除單元（以下亦稱為第二群組的實體抹除單元）。一般而言，閒置區604中的實體抹除單元為無存有有效資料的實體抹除單元，而資料區602中的實體抹除單元經過使用者操作後會存有有效資料。
主機系統11的寫入操作可以簡單地分為連續寫入操作與非連續寫入操作。連續寫入指的是多筆寫入指令所要寫入的邏輯位址是連續的，反之則是非連續寫入。換句話說，第二群組的實體抹除單元中，有些實體抹除單元存有的有效資料是屬於連續的邏輯位址，而有些實體抹除單元存有的有效資料是屬於不連續的邏輯位址。在本範例實施例中，每次在執行屬於連續寫入操作的寫入程序時，用以儲存寫入資料的實體抹除單元會被屬於連續邏輯位址的有效資料填滿。而在執行非連續寫入操作的寫入程序時，記憶體控制電路單元404（或記憶體管理電路502）可持續下達寫入指令以將屬於不連續邏輯位址的資料寫入至實體抹除單元中未存有有效資料的實體程式化單元（亦可稱為閒置的實體程式化單元）中。當主機系統11欲更新某個邏輯位址的資料時，記憶體控制電路單元404（或記憶體管理電路502）會將更新資料寫入至閒置的實體程式化單元中，並將此邏輯位址原本映射的實體程式化單元所儲存的資料標記為無效資料。因此，在執行了一段時間的非連續寫入操作後，第二群組的實體抹除單元中可能存在同時存有有效資料及無效資料的實體抹除單元，換句話說，此些同時存有有效資料及無效資料的實體抹除單元的儲存空間中並未存滿有效資料。在本範例實施例中，此些未存滿有效資料的實體抹除單元中的有效資料可屬於不連續位址。然而，本發明並不以此為限。
當一個實體抹除單元中無存有有效資料（例如，所存有的資料皆已標記為無效資料）時，記憶體控制電路單元404（或記憶體管理電路502）可對此實體抹除單元執行抹除操作以再次寫入資料。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會為每一實體抹除單元410(0)~410(N)記錄對應的抹除次數。具體而言，每一實體抹除單元410(0)~410(N)的抹除次數是有限的。例如，實體抹除單元在抹除一萬次之後就會損壞，並且當實體抹除單元磨損導致儲存容量之部分容量損失或性能明顯退化時，會造成使用者所儲存的資料遺失或無法儲存資料等不利影響。特別是，實體抹除單元的磨損係取決於每一實體抹除單元中被程式化或抹除的次數。也就是說，若一實體抹除單元僅被程式化（或者寫入）一次，爾後未被再次程式化時，此實體抹除單元的磨損程度將相對地低。反之，若一個實體抹除單元被重複地程式化與抹除時，則此實體抹除單元的磨損程度就會相對地高。例如，當可複寫式非揮發性記憶體模組406中的一個實體抹除單元被抹除時，記憶體控制電路單元404（或記憶體管理電路502）會將對應此實體抹除單元的抹除次數加1。在此，抹除次數可被記錄於一抹除次數表中或者其所對應的實體抹除單元中。
在執行了一段時間的非連續寫入操作後，可能因重複執行寫入程序而使部分的實體抹除單元的抹除次數持續增加。在本範例實施例中，當判斷實體抹除單元的抹除次數之間的差值到達一定數值時，記憶體控制電路單元404（或記憶體管理電路502）會開始執行平均磨損操作。當執行平均磨損操作時，記憶體控制電路單元404（或記憶體管理電路502）會根據實體抹除單元的抹除次數從第一群組的實體抹除單元（亦即無存有有效資料的實體抹除單元）與第二群組的實體抹除單元（亦即存有有效資料的實體抹除單元）中選取實體抹除單元來進行交換。例如，記憶體控制電路單元404（或記憶體管理電路502）依據抹除次數從第一群組的實體抹除單元中提取一個實體抹除單元（以下亦稱為第一實體抹除單元），並且依據抹除次數從第二群組的實體抹除單元中選取一個實體抹除單元（以下亦稱為第二實體抹除單元）。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會從第一群組的實體抹除單元中選取具有最大抹除次數的實體抹除單元作為第一實體抹除單元。另一方面，記憶體控制電路單元會從第二群組中選取具有最小抹除次數的實體抹除單元作為第二實體抹除單元。舉例而言，記憶體控制電路單元404（或記憶體管理電路502）會先根據第二群組的實體抹除單元的抹除次數將第二群組的實體抹除單元進行排序，並且記錄第二群組的實體抹除單元的排列順序。爾後，記憶體控制電路單元404（或記憶體管理電路502）會再依據第二群組的實體抹除單元的排列順序從頭開始選取實體抹除單元。例如，依據抹除次數由小到大排列第二群組的實體抹除單元，由此，記憶體控制電路單元404（或記憶體管理電路502）便可依抹除次數小到大的順序來選取實體抹除單元。然而，第一實體抹除單元的抹除次數與第二實體抹除單元的抹除次數也可依實際需求設定為不同於上述的條件，本發明不加以限制。
圖8是根據一範例實施例所繪示的根據抹除次數排列第二群組的實體抹除單元的示意圖。
請參照圖8，第二群組810的實體抹除單元810(0)~810(5)為存有有效資料的實體抹除單元（實體抹除單元中所儲存的有效資料以斜線表示）。在本範例實施例中，實體抹除單元810(0)~810(5)的抹除次數是記錄在抹除次數表801中。記憶體控制電路單元404（或記憶體管理電路502）會根據抹除次數表801中所記錄的抹除次數由小到大排列第二群組810的實體抹除單元810(0)~810(5)。如圖8所示，實體抹除單元810(0)~810(5)被排列如排列順序S1。也就是說，在排列順序S1中，排列在第一位的實體抹除單元810(5)是第二群組810的實體抹除單元810(0)~810(5)中具有最小抹除次數的實體抹除單元；排列在最末位的實體抹除單元810(3)是第二群組810的實體抹除單元810(0)~810(5)中具有最大抹除次數的實體抹除單元。排序完成後，記憶體控制電路單元404（或記憶體管理電路502）便可根據排列順序S1選取排列在第一位的實體抹除單元810(5)作為第二實體抹除單元以進行平均磨損操作。
由於第二群組中可能存在同時存有有效資料與無效資料的實體抹除單元，因此，當從第二群組中選取了第二實體抹除單元之後，記憶體控制電路單元404（或記憶體管理電路502）會判斷第二實體抹除單元的有效資料量是否小於一個實體抹除單元的容量。在此，一個實體抹除單元的容量是指一個實體抹除單元可儲存資料的總資料量，而一個實體抹除單元的有效資料量是指一個實體抹除單元中所存有的有效資料的資料量。在本範例實施例中，每一個實體抹除單元皆具有相同的容量。
倘若第二實體抹除單元的有效資料量非小於（例如，等於）一個實體抹除單元的容量，表示第二實體抹除單元存有可寫滿一個空的實體抹除單元的有效資料。在此情況下，記憶體控制電路單元404（或記憶體管理電路502）可下達指令序列直接將第二實體抹除單元中的有效資料寫入第一實體抹除單元中，並且將第二實體抹除單元中的有效資料標記為無效資料。
圖9是根據一範例實施例所繪示的選取第二實體抹除單元執行平均磨損操作的示意圖。
請參照圖9，記憶體控制電路單元404（或記憶體管理電路502）從第一儲存區920中提取實體抹除單元920(0)作為第一實體抹除單元。在本範例實施例中，假設第二儲存區910的實體抹除單元910(0)~910(5)已經排序如排列順序S2。記憶體控制電路單元404（或記憶體管理電路502）依據排列順序S2選取實體抹除單元910(0)作為第二實體抹除單元。由於實體抹除單元910(0)的所有實體程式化單元皆存有有效資料，換句話說，實體抹除單元910(0)的儲存空間已存滿有效資料，因此記憶體控制電路單元404（或記憶體管理電路502）會判定實體抹除單元910(0)的有效資料量D(0)等於（亦即非小於）一個實體抹除單元的容量。基此，記憶體控制電路單元404（或記憶體管理電路502）會下達指令序列將儲存在實體抹除單元910(0)（亦即第二實體抹除單元）中的有效資料寫入至從第一儲存區920所提取的實體抹除單元920(0)（亦即第一實體抹除單元例如）中。
在另一方面，倘若第二實體抹除單元的有效資料量小於一個實體抹除單元的容量，表示第二實體抹除單元未存有可寫滿一個空的實體抹除單元的有效資料。換句話說，第二實體抹除單元的儲存空間未存滿有效資料。此時，記憶體控制電路單元404（或記憶體管理電路502）會再從第二群組中選取其他的實體抹除單元以收集到可寫滿一個空的實體抹除單元的有效資料。具體而言，記憶體控制電路單元404（或記憶體管理電路502）會依據第二群組的實體抹除單元的排列順序依序從第二群組中選取另一個實體抹除單元作為候選實體抹除單元。例如，記憶體控制電路單元404（或記憶體管理電路502）會依序選取第二實體抹除單元的後一個實體抹除單元作為候選實體抹除單元。進一步地，記憶體控制電路單元404（或記憶體管理電路502）會判斷候選實體抹除單元的有效資料量是否小於一個實體抹除單元的容量。
倘若目前的候選實體抹除單元的有效資料量非小於（例如，等於）一個實體抹除單元的容量，表示目前的候選實體抹除單元存有可寫滿一個空的實體抹除單元的有效資料。此時，記憶體控制電路單元404（或記憶體管理電路502）會忽略目前的候選實體抹除單元，並且依序從第二群組中選取另一個實體抹除單元作為新的候選實體抹除單元。例如，記憶體控制電路單元404（或記憶體管理電路502）會依序選取目前的候選實體抹除單元的後一個實體抹除單元作為新的候選實體抹除單元，並且再次執行上述判斷候選實體抹除單元的有效資料量是否小於一個實體抹除單元的容量的操作。此外，倘若目前的候選實體抹除單元的有效資料量小於一個實體抹除單元的容量，表示目前的候選實體抹除單元未存有可寫滿一個空的實體抹除單元的有效資料。基此，記憶體控制電路單元404（或記憶體管理電路502）會決定目前的候選實體抹除單元為第三實體抹除單元，並且下達指令序列將第二實體抹除單元的有效資料與第三實體抹除單元的至少部分的有效資料一起寫入第一實體抹除單元中。
值得一提的是，記憶體控制電路單元404（或記憶體管理電路502）還會計算第二實體抹除單元的有效資料量與第三實體抹除單元的有效資料量的有效資料量總和是否小於一個實體抹除單元的容量。換句話說，記憶體控制電路單元404（或記憶體管理電路502）會根據有效資料量總和來決定要寫入至第一實體抹除單元的有效資料。例如，倘若有效資料量總和等於一個實體抹除單元的容量，記憶體控制電路單元404（或記憶體管理電路502）會下達指令序列將第二實體抹除單元的全部有效資料與第三實體抹除單元的全部有效資料寫入至第一實體抹除單元中；倘若有效資料量總和大於一個實體抹除單元的容量，記憶體控制電路單元404（或記憶體管理電路502）會下達指令序列將第二實體抹除單元的全部有效資料與第三實體抹除單元的部分有效資料寫入至第一實體抹除單元中。另一方面，當有效資料量總和小於一個實體抹除單元的容量時，記憶體控制電路單元404（或記憶體管理電路502）會繼續從第二群組中選取適合的實體抹除單元（以下亦稱為第四實體抹除單元）以繼續收集有效資料。第四實體抹除單元的選取方式與上述第三實體抹除單元的選取方式相同，在此將不再贅述。
圖10是根據一範例實施例所繪示的選取第二實體抹除單元與第三實體抹除單元執行平均磨損操作的示意圖。
請參照圖10，記憶體控制電路單元404（或記憶體管理電路502）從第一儲存區1020中提取實體抹除單元1020(1)作為第一實體抹除單元。假設第二儲存區1010的實體抹除單元1010(0)~1010(5)已經排序為排列順序S3。記憶體控制電路單元404（或記憶體管理電路502）依據排列順序S3選取實體抹除單元1010(0)作為第二實體抹除單元。由於實體抹除單元1010(0)中同時存有無效資料與有效資料，換句話說，實體抹除單元1010(0)的儲存空間並未存滿有效資料，因此記憶體控制電路單元404（或記憶體管理電路502）會判定實體抹除單元1010(0)的有效資料量小於一個實體抹除單元的容量。基此，記憶體控制電路單元404（或記憶體管理電路502）會依據排列順序S3選取第二群組1010中排列在實體抹除單元1010(0)的後一個實體抹除單元1010(2)作為候選實體抹除單元。然而，由於實體抹除單元1010(2)的有效資料量等於一個實體抹除單元的容量（亦即所有實體程式化單元皆存有有效資料），因此，記憶體控制電路單元404（或記憶體管理電路502）會忽略實體抹除單元1010(2)並且依據排列順序S3選取第二群組1010中排列在實體抹除單元1010(2)的後一個實體抹除單元1010(1)作為新的候選實體抹除單元。由於實體抹除單元1010(1)的有效資料量小於一個實體抹除單元的容量，因此，記憶體控制電路單元404（或記憶體管理電路502）會決定實體抹除單元1010(1)為第三實體抹除單元。
在本範例實施例中，假設實體抹除單元1010(0)的有效資料量與實體抹除單元1010(1)的有效資料量各等於一個實體抹除單元的容量的一半，也就是說，實體抹除單元1010(0)的有效資料量與實體抹除單元1010(1)的有效資料量的有效資料量總和會等於一個實體抹除單元的容量。因此，記憶體控制電路單元404（或記憶體管理電路502）會下達指令序列將實體抹除單元1010(0)的全部有效資料與實體抹除單元1010(1)的全部有效資料一起寫入至從第一儲存區1020中所提取的實體抹除單元1020(1)中。爾後，記憶體控制電路單元404（或記憶體管理電路502）可將實體抹除單元1010(0)的全部有效資料與實體抹除單元1010(1)的全部有效資料標記為無效資料。
除此之外，在本範例實施例中，若假設實體抹除單元1010(0)的有效資料量等於一個實體抹除單元的一半容量，並且實體抹除單元1010(1)的有效資料量等於一個實體抹除單元的四分之三容量，則實體抹除單元1010(0)的有效資料量與實體抹除單元1010(1)的有效資料量的有效資料量總和會大於一個實體抹除單元的容量。因此，記憶體控制電路單元404（或記憶體管理電路502）會下達指令序列將實體抹除單元1010(0)的全部有效資料與實體抹除單元1010(1)的部分有效資料一起寫入至從第一儲存區1020中所提取的實體抹除單元1020(1)中。爾後，記憶體控制電路單元404（或記憶體管理電路502）可將實體抹除單元1010(0)的全部有效資料與實體抹除單元1010(1)中已寫入至實體抹除單元1020(1)的有效資料標記為無效資料。
另外，在本範例實施例中，若假設實體抹除單元1010(0)的有效資料量等於一個實體抹除單元的一半容量，並且實體抹除單元1010(1)的有效資料量等於一個實體抹除單元的四分之一容量，則實體抹除單元1010(0)的有效資料量與實體抹除單元1010(1)的有效資料量的有效資料量總和會小於一個實體抹除單元的容量。因此，記憶體控制電路單元404（或記憶體管理電路502）會依據排列順序S3選取第二群組1010中排列在實體抹除單元1010(1)的後一個實體抹除單元1010(4)作為候選實體抹除單元。然而，由於實體抹除單元1010(4)的有效資料量等於一個實體抹除單元的容量（亦即實體抹除單元1010(4)的儲存空間已存滿有效資料），因此，記憶體控制電路單元404（或記憶體管理電路502）會忽略實體抹除單元1010(4)並且依據排列順序S3選取第二群組1010中排列在實體抹除單元1010(4)的後一個實體抹除單元1010(5)作為新的候選實體抹除單元。由於實體抹除單元1010(5)的有效資料量小於一個實體抹除單元的容量，因此，記憶體控制電路單元404（或記憶體管理電路502）會決定實體抹除單元1010(5)為第四實體抹除單元。假設實體抹除單元1010(5)的有效資料量等於一個實體抹除單元的四分之一容量。也就是說，實體抹除單元1010(0)的有效資料量、實體抹除單元1010(1)的有效資料量與實體抹除單元1010(5)的有效資料量的有效資料量總和等於一個實體抹除單元的容量，因此記憶體控制電路單元404（或記憶體管理電路502）則會下達指令序列將實體抹除單元1010(0)的全部有效資料、實體抹除單元1010(1)的全部有效資料與實體抹除單元1010(5)的全部有效資料一起寫入至從第一儲存區1020中所提取的實體抹除單元1020(1)中（圖未繪示）。記憶體控制電路單元404（或記憶體管理電路502）並會將實體抹除單元1010(0)的全部有效資料、實體抹除單元1010(1)的全部有效資料與實體抹除單元1010(5)的全部有效資料標記為無效資料。
上述的範例實施例中，當第二實體抹除單元的有效資料量小於一個實體抹除單元的容量時，記憶體控制電路單元404（或記憶體管理電路502）還可將第二實體抹除單元的有效資料與後續所選取的實體抹除單元（例如第三實體抹除單元及第四實體抹除單元）的有效資料先暫存至一暫存區（例如，緩衝記憶體508）中。當暫存在暫存區中的有效資料已達到（亦即等於或大於）一個實體抹除單元的容量時，亦即已收集到可寫滿一個空的實體抹除單元的有效資料時，再將暫存區中的有效資料寫入至第一實體抹除單元中。再者，在選取第三實體抹除單元（或第四實體抹除單元）的過程中所忽略的實體抹除單元仍可在後續被選取以作為要執行平均磨損操作的第二實體抹除單元。
換句話說，在執行平均磨損操作時，倘若第二實體抹除單元的有效資料量小於一個實體抹除單元的容量，記憶體控制電路單元404（或記憶體管理電路502）會持續從第二群組的實體抹除單元選取適合的實體抹除單元（亦即有效資料量小於一個實體抹除單元的容量的實體抹除單元），直到所選取的多個實體抹除單元的有效資料量總和非小於一個實體抹除單元的容量為止。而且在選取適合的實體抹除單元的過程中，有效資料量非小於一個實體抹除單元的容量的實體抹除單元會被忽略而不會被選取作為適合的實體抹除單元。當已可從所選取的多個實體抹除單元中收集到可寫滿一個空的實體抹除單元的有效資料時，記憶體控制電路單元404（或記憶體管理電路502）會從此些所選取的實體抹除單元中決定要寫入至第一實體抹除單元的有效資料。
圖11為根據一範例實施例所繪示的平均磨損方法的流程圖。
請參照圖11，在步驟S1101中，記憶體控制電路單元404（或記憶體管理電路502）將實體抹除單元區分為第一群組與第二群組，其中第一群組的實體抹除單元無存有有效資料，第二群組的實體抹除單元存有有效資料。
在步驟S1103中，記憶體控制電路單元404（或記憶體管理電路502）為每一個實體抹除單元記錄抹除次數，並根據所記錄的抹除次數排列第二群組的實體抹除單元。
在步驟S1105中，記憶體控制電路單元404（或記憶體管理電路502）根據所記錄的抹除次數從第一群組中提取一個實體抹除單元作為第一實體抹除單元。
在步驟S1107中，記憶體控制電路單元404（或記憶體管理電路502）根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為第二實體抹除單元。
在步驟S1109中，記憶體控制電路單元404（或記憶體管理電路502）判斷第二實體抹除單元的有效資料量是否小於一個實體抹除單元的容量。
倘若第二實體抹除單元的有效資料量非小於一個實體抹除單元的容量，在步驟S1111中，記憶體控制電路單元404（或記憶體管理電路502）下達指令序列將第二實體抹除單元的有效資料寫入至第一實體抹除單元中。
倘若第二實體抹除單元的有效資料量小於一個實體抹除單元的容量，在步驟S1113中，記憶體控制電路單元404（或記憶體管理電路502）根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為第三實體抹除單元，其中第二群組的實體抹除單元中有效資料量非小於一個實體抹除單元的容量的實體抹除單元不會被選取作為第三實體抹除單元。換句話說，記憶體控制電路單元404（或記憶體管理電路502）會從第二群組的實體抹除單元中選取有效資料量小於一個實體抹除單元的容量的實體抹除單元作為第三實體抹除單元。
在步驟S1115中，記憶體控制電路單元404（或記憶體管理電路502）下達指令序列將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元。
圖12是根據一範例實施例所繪示的平均磨損方法中選取第三實體抹除單元的詳細步驟的流程圖。
在步驟S1201中，記憶體控制電路單元404（或記憶體管理電路502）根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為候選實體抹除單元。
在步驟S1203中，記憶體控制電路單元404（或記憶體管理電路502）判斷候選實體抹除單元的有效資料量是否小於一個實體抹除單元的容量。
倘若候選實體抹除單元的有效資料量非小於一個實體抹除單元的容量，記憶體控制電路單元404（或記憶體管理電路502）會再次執行步驟S1201。
倘若候選實體抹除單元的有效資料量小於一個實體抹除單元的容量，在步驟S1205中，記憶體控制電路單元404（或記憶體管理電路502）決定候選實體抹除單元為第三實體抹除單元。
在上述的步驟S1205之後，記憶體控制電路單元404（或記憶體管理電路502）還可計算有效資料量總和，並且根據有效資料量總和決定是否要再繼續選取適合的實體抹除單元。此部分已於前述的範例實施例中詳細說明，在此不再贅述。
綜上所述，本發明會根據抹除次數的大小從存有有效資料的實體抹除單元中先選取一個實體抹除單元來執行平均磨損操作。若所選取的實體抹除單元的有效資料量小於一個實體抹除單元的容量時，本發明會從存有有效資料的實體抹除單元中選取另外的實體抹除單元以一併執行平均磨損操作。而在選取另外的實體抹除單元的過程中，存有有效資料的實體抹除單元中有效資料量非小於一個實體抹除單元的容量的實體抹除單元不會被選取。藉此可從儲存空間皆未存滿有效資料的實體抹除單元中收集可寫滿一個實體抹除單元的有效資料。如此一來，可避免在執行平均磨損操作時將實體抹除單元中使用連續寫入操作所寫入的有效資料與使用非連續寫入操作所寫入的有效資料存入同一個實體抹除單元中，因而可提升垃圾收集的效率，並確保連續寫入的速度可維持在目標值以上。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)、810(0)~810(5)、910(0)~910(5)、920(0)~920(N)、1010(0)~1010(5)、1020(0)~1020(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
801‧‧‧抹除次數表
810、910、1010‧‧‧第二群組
920、1020‧‧‧第一群組
S1、S2、S3‧‧‧排列順序
S1101‧‧‧將實體抹除單元區分為第一群組與第二群組，其中第一群組的實體抹除單元無存有有效資料，第二群組的實體抹除單元存有有效資料的步驟
S1103‧‧‧為每一個實體抹除單元記錄抹除次數，並根據所記錄的抹除次數排列第二群組的實體抹除單元的步驟
S1105‧‧‧根據所記錄的抹除次數從第一群組中提取一個實體抹除單元作為第一實體抹除單元的步驟
S1107‧‧‧根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為第二實體抹除單元的步驟
S1109‧‧‧判斷第二實體抹除單元的有效資料量是否小於一個實體抹除單元的容量的步驟
S1111‧‧‧將第二實體抹除單元的有效資料寫入至第一實體抹除單元中的步驟
S1113‧‧‧根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為第三實體抹除單元，其中第二群組的實體抹除單元中有效資料量非小於一個實體抹除單元的容量的實體抹除單元不會被選取作為第三實體抹除單元的步驟
S1115‧‧‧將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元的步驟
S1201‧‧‧根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為候選實體抹除單元的步驟
S1203‧‧‧判斷候選實體抹除單元的有效資料量是否小於一個實體抹除單元的容量的步驟
S1205‧‧‧決定候選實體抹除單元為第三實體抹除單元的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖8是根據一範例實施例所繪示的根據抹除次數排列第二群組的實體抹除單元的示意圖。 圖9是根據一範例實施例所繪示的選取第二實體抹除單元執行平均磨損操作的的示意圖。 圖10是根據一範例實施例所繪示的選取第二實體抹除單元與第三實體抹除單元執行平均磨損操作的的示意圖。 圖11是根據一範例實施例所繪示的平均磨損方法的流程圖。 圖12是根據一範例實施例所繪示的平均磨損方法中選取第三實體抹除單元的詳細步驟的流程圖。
S1101‧‧‧將實體抹除單元區分為第一群組與第二群組，其中第一群組的實體抹除單元無存有有效資料，第二群組的實體抹除單元存有有效資料的步驟
S1103‧‧‧為每一個實體抹除單元記錄抹除次數，並根據所記錄的抹除次數排列第二群組的實體抹除單元的步驟
S1105‧‧‧根據所記錄的抹除次數從第一群組中提取一個實體抹除單元作為第一實體抹除單元的步驟
S1107‧‧‧根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為第二實體抹除單元的步驟
S1109‧‧‧判斷第二實體抹除單元的有效資料量是否小於一個實體抹除單元的容量的步驟
S1111‧‧‧將第二實體抹除單元的有效資料寫入至第一實體抹除 單元中的步驟
S1113‧‧‧根據第二群組的實體抹除單元的排列順序從第二群組中選取一個實體抹除單元作為第三實體抹除單元，其中第二群組的實體抹除單元中有效資料量非小於一個實體抹除單元的容量的實體抹除單元不會被選取作為第三實體抹除單元的步驟
S1115‧‧‧將第二實體抹除單元的有效資料及第三實體抹除單元的至少部分有效資料程式化至第一實體抹除單元的步驟

Claims (18)

  1. 一種平均磨損方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體抹除單元，每一個實體抹除單元具有相同的一容量，該平均磨損方法包括： 將該些實體抹除單元區分為一第一群組與一第二群組，其中該第一群組的實體抹除單元無存有有效資料，並且該第二群組的實體抹除單元儲存有有效資料； 為每一個實體抹除單元記錄一抹除次數，並且根據所記錄的抹除次數排列該第二群組的實體抹除單元； 根據所記錄的抹除次數從該第一群組的實體抹除單元中提取一實體抹除單元作為一第一實體抹除單元； 根據該第二群組的實體抹除單元的一排列順序從該第二群組的實體抹除單元中選取一實體抹除單元作為一第二實體抹除單元，其中該第二實體抹除單元的有效資料量小於該容量； 根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為一第三實體抹除單元；以及 將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元。
  2. 如申請專利範圍第1項所述的平均磨損方法，其中根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為該第三實體抹除單元的步驟包括： 根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中選取一實體抹除單元作為一候選實體抹除單元，並且判斷該候選實體抹除單元的有效資料量是否小於該容量； 倘若該候選實體抹除單元的有效資料量非小於該容量時，根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中選取另一實體抹除單元作為該候選實體抹除單元；以及 倘若該候選實體抹除單元的有效資料量小於該容量時，決定該候選實體抹除單元為該第三實體抹除單元。
  3. 如申請專利範圍第1項所述的平均磨損方法，其中將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元的步驟包括： 根據該第二實體抹除單元的有效資料量及該第三實體抹除單元的有效資料量計算一有效資料量總和，並且判斷該有效資料量總和是否小於該容量； 倘若該有效資料量總和非小於該容量時，將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元； 倘若該有效資料量總和小於該容量時，根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中選取有效資料量小於該容量的另一實體抹除單元作為一第四實體抹除單元；以及 將該第二實體抹除單元的有效資料、該第三實體抹除單元的有效資料及該第四實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元。
  4. 如申請專利範圍第1項所述的平均磨損方法，其中根據所記錄的抹除次數排列該第二群組的實體抹除單元的步驟包括： 根據所記錄的抹除次數由小到大排列該第二群組的實體抹除單元。
  5. 如申請專利範圍第1項所述的平均磨損方法，其中根據所記錄的抹除次數從該第一群組的實體抹除單元中提取一實體抹除單元作為該第一實體抹除單元的步驟包括： 從該第一群組的實體抹除單元中提取具有最大抹除次數的一實體抹除單元作為該第一實體抹除單元。
  6. 如申請專利範圍第1項所述的平均磨損方法，其中該第二實體抹除單元的有效資料與該第三實體抹除單元的有效資料是屬於多個不連續邏輯位址。
  7. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組具有多個實體抹除單元，每一個實體抹除單元具有相同的一容量，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以將該些實體抹除單元區分為一第一群組與一第二群組，其中該第一群組的實體抹除單元無存有有效資料，並且該第二群組的實體抹除單元儲存有有效資料， 其中該記憶體管理電路更用以為每一個實體抹除單元記錄一抹除次數，並且根據所記錄的抹除次數排列該第二群組的實體抹除單元， 其中該記憶體管理電路更用以根據所記錄的抹除次數從該第一群組的實體抹除單元中提取一實體抹除單元作為一第一實體抹除單元， 其中該記憶體管理電路更用以根據該第二群組的實體抹除單元的一排列順序從該第二群組的實體抹除單元中選取一實體抹除單元作為一第二實體抹除單元，其中該第二實體抹除單元的有效資料量小於該容量， 其中該記憶體管理電路更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為一第三實體抹除單元， 其中該記憶體管理電路更用以下達指令序列將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元。
  8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中在根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為該第三實體抹除單元的運作中，該記憶體管理電路更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中選取一實體抹除單元作為一候選實體抹除單元，並且判斷該候選實體抹除單元的有效資料量是否小於該容量， 其中倘若該候選實體抹除單元的有效資料量非小於該容量時，該記憶體管理電路更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中選取另一實體抹除單元作為該候選實體抹除單元， 其中倘若該候選實體抹除單元的有效資料量小於該容量時，該記憶體管理電路更用以決定該候選實體抹除單元為該第三實體抹除單元。
  9. 如申請專利範圍第7項所述的記憶體控制電路單元，其中在下達指令序列將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元的運作中，該記憶體管理電路更用以根據該第二實體抹除單元的有效資料量及該第三實體抹除單元的有效資料量計算一有效資料量總和，並且判斷該有效資料量總和是否小於該容量， 其中倘若該有效資料量總和非小於該容量時，該記憶體管理電路更用以下達指令序列將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元， 其中倘若該有效資料量總和小於該容量時，該記憶體管理電路更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為一第四實體抹除單元， 其中該記憶體管理電路更用以下達指令序列將該第二實體抹除單元的有效資料、該第三實體抹除單元的有效資料及該第四實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元。
  10. 如申請專利範圍第7項所述的記憶體控制電路單元，其中在根據所記錄的抹除次數排列該第二群組的實體抹除單元的運作中，該記憶體管理電路更用以根據所記錄的抹除次數由小到大排列該第二群組的實體抹除單元。
  11. 如申請專利範圍第7項所述的記憶體控制電路單元，其中在根據所記錄的抹除次數從該第一群組的實體抹除單元中提取一實體抹除單元作為該第一實體抹除單元的運作中，該記憶體管理電路更用以從該第一群組的實體抹除單元中提取具有最大抹除次數的一實體抹除單元作為該第一實體抹除單元。
  12. 如申請專利範圍第7項所述的記憶體控制電路單元，其中該第二實體抹除單元的有效資料與該第三實體抹除單元的有效資料是屬於多個不連續邏輯位址。
  13. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以將該些實體抹除單元區分為一第一群組與一第二群組，其中該第一群組的實體抹除單元無存有有效資料，並且該第二群組的實體抹除單元儲存有有效資料， 其中該記憶體控制電路單元更用以為每一個實體抹除單元記錄一抹除次數，並且根據所記錄的抹除次數排列該第二群組的實體抹除單元， 其中該記憶體控制電路單元更用以根據所記錄的抹除次數從該第一群組的實體抹除單元中提取一實體抹除單元作為一第一實體抹除單元， 其中該記憶體控制電路單元更用以根據該第二群組的實體抹除單元的一排列順序從該第二群組的實體抹除單元中選取一實體抹除單元作為一第二實體抹除單元，其中該第二實體抹除單元的有效資料量小於該容量， 其中該記憶體控制電路單元更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為一第三實體抹除單元， 其中該記憶體控制電路單元更用以下達指令序列將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中在根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為該第三實體抹除單元的運作中，該記憶體控制電路單元更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中選取一實體抹除單元作為一候選實體抹除單元，並且判斷該候選實體抹除單元的有效資料量是否小於該容量， 其中倘若該候選實體抹除單元的有效資料量非小於該容量時，該記憶體控制電路單元更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中選取另一實體抹除單元作為該候選實體抹除單元， 其中倘若該候選實體抹除單元的有效資料量小於該容量時，該記憶體控制電路單元更用以決定該候選實體抹除單元為該第三實體抹除單元。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，其中在下達指令序列將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元的運作中，該記憶體控制電路單元更用以根據該第二實體抹除單元的有效資料量及該第三實體抹除單元的有效資料量計算一有效資料量總和，並且判斷該有效資料量總和是否小於該容量， 其中倘若該有效資料量總和非小於該容量時，該記憶體控制電路單元更用以下達指令序列將該第二實體抹除單元的有效資料及該第三實體抹除單元的至少部分有效資料程式化至該第一實體抹除單元， 其中倘若該有效資料量總和小於該容量時，該記憶體控制電路單元更用以根據該第二群組的實體抹除單元的該排列順序從該第二群組的實體抹除單元中僅選取有效資料量小於該容量的另一實體抹除單元作為一第四實體抹除單元， 其中該記憶體控制電路單元更用以下達指令序列將該第二實體抹除單元的有效資料、該第三實體抹除單元的有效資料及該第四實體抹除單元的至少部分有效資料程式化該第一實體抹除單元。
  16. 如申請專利範圍第13項所述的記憶體儲存裝置，其中在根據所記錄的抹除次數排列該第二群組的實體抹除單元的運作中，該記憶體控制電路單元更用以根據所記錄的抹除次數由小到大排列該第二群組的實體抹除單元。
  17. 如申請專利範圍第13項所述的記憶體儲存裝置，其中在根據所記錄的抹除次數從該第一群組的實體抹除單元中提取一實體抹除單元作為該第一實體抹除單元的運作中，該記憶體控制電路單元更用以從該第一群組的實體抹除單元中提取具有最大抹除次數的一實體抹除單元作為該第一實體抹除單元。
  18. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該第二實體抹除單元的有效資料與該第三實體抹除單元的有效資料是屬於多個不連續邏輯位址。
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