TWI650639B - 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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Abstract

一種記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置。本方法包括：當記憶體儲存裝置操作於第一模式時，從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至第一緩衝區中，其中第一位址資訊具有第一資料量；以及當記憶體儲存裝置操作於第二模式時，從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中，其中第二位址資訊具有第二資料量，且所述第一資料量小於所述第二資料量。

Description

記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種記憶體管理方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體模組作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
為了使主機系統可順利存取可複寫式非揮發性記憶體模組的資料，使用可複寫式非揮發性記憶體模組作為儲存媒體的記憶體儲存裝置會記錄邏輯位址與實體抹除單元之間的映射關係。具體來說，記憶體儲存裝置中的記憶體管理電路會在可複寫式非揮發性記憶體模組中儲存一個或多個邏輯-實體映射表來記錄邏輯位址與實體抹除單元或邏輯位址與實體程式化單元之間的映射資訊。並且，記憶體管理電路還會建立此些邏輯-實體映射表的位址資訊，例如，此些位址資訊可指示每一邏輯-實體映射表的邏輯位址及其所映射的實體抹除單元。當欲存取資料時，記憶體管理電路會載入對應的邏輯-實體映射表的位址資訊與邏輯-實體映射表至緩衝記憶體中，並且依據邏輯-實體映射表的位址資訊與邏輯-實體映射表來寫入或讀取資料。
一般而言，在主機系統對記憶體儲存裝置執行小範圍的資料存取(或測試)操作時，為了確保在此操作中的執行效率，通常會在緩衝記憶體預留足夠的空間來儲存對應此小範圍之資料的所有邏輯-實體映射表的位址資訊與邏輯-實體映射表，以使得記憶體管理電路不需頻繁地從可複寫式非揮發性記憶體模組載入邏輯-實體映射表的位址資訊與邏輯-實體映射表。然而，在此情況下，若主機系統改為對記憶體儲存裝置執行隨機讀取(random read)資料的整體測試操作，由於整體測試操作中隨機讀取之資料所對應之邏輯位址的範圍相較於小範圍之資料所對應之邏輯位址來地廣，因此，為對應上述小範圍之資料的所有邏輯-實體映射表的位址資訊與邏輯-實體映射表所預留的緩衝記憶體的空間將無法滿足隨機讀取資料的整體測試操作中邏輯-實體映射表的位址資訊與邏輯-實體映射表所需的空間。
倘若，欲同時達到在上述兩種資料存取(或測試)操作中皆不需載入各自所對應之邏輯-實體映射表的位址資訊與邏輯-實體映射表，則需在緩衝記憶體中預留足以儲存具記憶體儲存裝置之容量的資料所對應的邏輯-實體映射表的位址資訊與邏輯-實體映射表的空間；然而，此情形會導致緩衝記憶體的空間在某些情況(例如，小範圍的資料存取操作)下無法充分地被利用，進而造成緩衝記憶體空間的浪費。基此，如何提升記憶體儲存裝置進行資料存取(或測試)操作時的速度與效能，又兼顧緩衝記憶體之空間的分配與利用，是此領域技術人員所致力的目標。
本發明提供一種記憶體管理方法、記憶體控制器與記憶體儲存裝置，可使得緩衝記憶體之空間達到有效地分配與利用，並有效提升了記憶體儲存裝置進行資料存取時的速度與效能。
本發明的一範例實施例提出一種記憶體管理方法，用於一記憶體儲存裝置，其中所述記憶體儲存裝置包括一可複寫式非揮發性記憶體模組與一緩衝記憶體，且所數緩衝記憶體至少包括一第一緩衝區與一第二緩衝區。本記憶體管理方法包括：當記憶體儲存裝置操作於第一模式時，從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至第一緩衝區中，其中第一位址資訊具有第一資料量；以及當記憶體儲存裝置操作於第二模式時，從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中，其中第二位址資訊具有第二資料量，且所述第一資料量小於所述第二資料量。
在本發明的一範例實施例中，所述第一緩衝區與所述第二緩衝區的總容量為一預定值，且第一緩衝區於第二模式中的容量不小於第一緩衝區於第一模式中的容量。
在本發明的一範例實施例中，在所述第一模式中，記憶體儲存裝置操作第一資料且所述第一資料具有第三資料量。在所述第二模式中，記憶體儲存裝置操作第二資料且所述第二資料資料具有第四資料量，其中所述第三資料量小於所述第四資料量。其中，至少一第一邏輯-實體映射表用以記錄所述第一資料的映射資訊，且至少一第二邏輯-實體映射表用以記錄所述第二資料的映射資訊。
在本發明的一範例實施例中，所述記憶體管理方法更包括：當記憶體儲存裝置操作於第一模式時，從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表至所述第二緩衝區；以及當記憶體儲存裝置操作於第二模式時，從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表至第二緩衝區。其中，第二緩衝區於第二模式中的容量不大於第二緩衝區於第一模式中的容量。
在本發明的一範例實施例中，所述從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表至第二緩衝區之後的步驟包括：接收多個第一存取指令，其中所述第一存取指令包括多個第一邏輯單元；以及發送對應所述第一存取指令的第一存取指令序列，從所述第二緩衝區中讀取至少一第一邏輯-實體映射表中對應所述第一邏輯單元的映射資訊，並根據所述第一邏輯單元的映射資訊從所述可複寫式非揮發性記憶體模組中存取屬於所述第一邏輯單元的資料。
在本發明的一範例實施例中，所述從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表至第二緩衝區之後的步驟包括：接收多個第二存取指令，其中所述第二存取指令包括多個第二邏輯單元；以及發送對應所述第二存取指令的第二存取指令序列，從所述第二緩衝區中讀取至少一第二邏輯-實體映射表中對應所述第二邏輯單元的映射資訊，並根據所述第二邏輯單元的映射資訊從可複寫式非揮發性記憶體模組中存取屬於所述第二邏輯單元的資料。
在本發明的一範例實施例中，所述從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中之後的步驟包括：接收多個第二存取指令，其中所述第二存取指令包括多個第二邏輯單元；發送對應所述第二存取指令的第二存取指令序列，並根據第二位址資訊從可複寫式非揮發性記憶體模組中讀取至少一第二邏輯-實體映射表至第二緩衝區；以及從第二緩衝區中讀取至少一第二邏輯-實體映射表中對應所述第二邏輯單元的映射資訊，並根據此些第二邏輯單元的映射資訊從可複寫式非揮發性記憶體模組中存取屬於此些第二邏輯單元的資料。
本發明的一範例實施例提出一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組。本記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。主機介面耦接至一主機系統，記憶體介面耦接至可複寫式非揮發性記憶體模組，緩衝記憶體耦接至主機介面及記憶體介面，記憶體管理電路耦接至主機介面、記憶體介面與緩衝記憶體。當記憶體儲存裝置操作於第一模式時，記憶體管理電路用以從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至第一緩衝區中，其中第一位址資訊具有第一資料量。當記憶體儲存裝置操作於第二模式時，記憶體管理電路更用以從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中，其中第二位址資訊具有第二資料量，且第一資料量小於第二資料量。
在本發明的一範例實施例中，所述第一緩衝區與第二緩衝區的總容量為一預定值，且第一緩衝區於第二模式中的容量不小於第一緩衝區於第一模式中的容量。
在本發明的一範例實施例中，在所述第一模式中，記憶體儲存裝置操作一第一資料，且第一資料具有第三資料量。在所述第二模式中，記憶體儲存裝置操作一第二資料，且第二資料具有一第四資料量，其中所述第三資料量小於所述第四資料量。至少一第一邏輯-實體映射表用以記錄第一資料的映射資訊，至少一第二邏輯-實體映射表用以記錄第二資料的映射資訊。
在本發明的一範例實施例中，當記憶體儲存裝置操作於第一模式時，記憶體管理電路更用以從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表至第二緩衝區；以及當記憶體儲存裝置操作於第二模式時，記憶體管理電路更用以從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表至該第二緩衝區。其中，第二緩衝區於第二模式中的容量不大於第二緩衝區於第一模式中的容量。
在本發明的一範例實施例中，在從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表至第二緩衝區的操作之後，所述記憶體管理電路更用以接收多個第一存取指令，其中所述第一存取指令包括多個第一邏輯單元；以及所述記憶體管理電路更用以發送對應此些第一存取指令的一第一存取指令序列，從第二緩衝區中讀取至少一第一邏輯-實體映射表中對應所述第一邏輯單元的映射資訊，並根據此些第一邏輯單元的映射資訊從所述可複寫式非揮發性記憶體模組中存取屬於所述第一邏輯單元的資料。
在本發明的一範例實施例中，在從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表至第二緩衝區的操作之後，記憶體管理電路更用以接收多個第二存取指令，其中第二存取指令包括多個第二邏輯單元；以及記憶體管理電路更用以發送對應此些第二存取指令的第二存取指令序列，從所述第二緩衝區中讀取至少一第二邏輯-實體映射表中對應所述第一邏輯單元的映射資訊，並根據所述第二邏輯單元的映射資訊從可複寫式非揮發性記憶體模組中存取屬於所述第二邏輯單元的資料。
在本發明的一範例實施例中，在可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中的操作之後，所述記憶體管理電路更用以接收多個第二存取指令，其中此些第二存取指令包括多個第二邏輯單元；所述記憶體管理電路更用以發送對應此些第二存取指令的第二存取指令序列，從所述第一緩衝區中讀取所述第二位址資訊，並根據所述第二位址資訊從可複寫式非揮發性記憶體模組中讀取至少一第二邏輯-實體映射表至第二緩衝區；以及所述記憶體管理電路更用以從所述第二緩衝區中讀取至少一第二邏輯-實體映射表中對應第二邏輯單元的映射資訊，並根據此些第二邏輯單元的映射資訊從可複寫式非揮發性記憶體模組中存取屬於此些第二邏輯單元的資料。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及上述的記憶體控制電路單元。連接介面單元耦接至主機系統，記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組並且包括緩衝記憶體。當記憶體儲存裝置操作於第一模式時，記憶體控制電路單元用以從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至該第一緩衝區中，其中第一位址資訊具有第一資料量。當記憶體儲存裝置操作於第二模式時，記憶體控制電路單元更用以從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中，其中第二位址資訊具有一第二資料量，且第一資料量小於該第二資料量。
在本發明的一範例實施例中，所述第一緩衝區與所述第二緩衝區的總容量為一預定值，且第一緩衝區於第二模式中的容量不小於第一緩衝區於第一模式中的容量。
在本發明的一範例實施例中，在所述第一模式中，記憶體儲存裝置操作一第一資料，且第一資料具有第三資料量。在所述第二模式中，記憶體儲存裝置操作一第二資料，且第二資料具有第四資料量，其中所述第三資料量小於所述第四資料量。至少一第一邏輯-實體映射表用以記錄第一資料的映射資訊，至少一第二邏輯-實體映射表用以記錄第二資料的映射資訊。
在本發明的一範例實施例中，當記憶體儲存裝置操作於第一模式時，所述記憶體控制電路單元更用以從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表至第二緩衝區。當記憶體儲存裝置操作於第二模式時，記憶體控制電路單元更用以從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表至第二緩衝區。其中，第二緩衝區於第二模式中的容量不大於第二緩衝區於第一模式中的容量。
在本發明的一範例實施例中，在從可複寫式非揮發性記憶體模組載入該至少一第一邏輯-實體映射表至該第二緩衝區的操作之後，所述記憶體控制電路單元更用以接收多個第一存取指令，其中所述第一存取指令包括多個第一邏輯單元；以及所述記憶體控制電路單元更用以發送對應所述第一存取指令的第一存取指令序列，從該第二緩衝區中讀取所述第一邏輯-實體映射表中對應第一邏輯單元的映射資訊，並根據所述第一邏輯單元的映射資訊從所述可複寫式非揮發性記憶體模組中存取屬於此些第一邏輯單元的資料。
在本發明的一範例實施例中，在從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表至第二緩衝區的操作之後，記憶體控制電路單元更用以接收多個第二存取指令，且此些第二存取指令包括多個第二邏輯單元；以及記憶體控制電路單元更用以發送對應此些第二存取指令的第二存取指令序列，從所述第二緩衝區中讀取至少一第二邏輯-實體映射表中對應此些第二邏輯單元的映射資訊，並根據此些第二邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第二邏輯單元的資料。
在本發明的一範例實施例中，在從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中的操作之後，所述記憶體控制電路單元更用以接收多個第二存取指令，此些第二存取指令包括多個第二邏輯單元；發送對應此些第二存取指令的第二存取指令序列，從所述第一緩衝區中讀取此些第二位址資訊，並根據此些第二位址資訊從可複寫式非揮發性記憶體模組中讀取至少一第二邏輯-實體映射表至所述第二緩衝區；以及記憶體控制電路單元更用以從第二緩衝區中讀取至少一第二邏輯-實體映射表中對應所述第二邏輯單元的映射資訊，並根據此些第二邏輯單元的映射資訊從可複寫式非揮發性記憶體模組中存取屬於所述第二邏輯單元的資料。
基於上述，上述範例實施例是藉由動態地配置緩衝記憶體暫存邏輯-實體映射表及其位址資訊的容量，達到同時兼顧主機系統對記憶體儲存裝置執行小範圍的資料存取(或測試)操作與主機系統對記憶體儲存裝置執行整體測試操時記憶體儲存裝置的運作效能。藉此，使得緩衝記憶體之空間達到有效地分配與利用，更提升了記憶體儲存裝置進行資料存取時的速度與效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線的方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。其中，無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的各種類型記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各種類型的式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(B)。例如，實體抹除單元410(0)~410(B)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據一範例實施例所繪示之緩衝記憶體的示意圖。
請參照圖6，緩衝記憶體510具有緩存單元610(0)~610(D)，每一個緩存單元的容量例如為4KB。具體而言，四個緩存單元的容量為對應可複寫式非揮發性記憶體的一個實體程式化單元的容量。然而，必須暸解的是，本範例實施例不限定配置在緩衝記憶體510中的緩存單元的個數、緩存單元的容量以及主機系統11所傳送之資料的大小。此外，主機系統11例如是以4KB為單位來傳送或存取資料。或者，在另一範例實施例中，主機系統11每次所傳送或存取之資料的容量亦可以大於或小於4KB。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。例如，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。
在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖7是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體單元的運作時，以“選擇”與“分組”等詞來操作實體單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體單元進行操作。
請參照圖7，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的記憶胞邏輯地分組為實體單元710(0)~710(B)。在本範例實施例中，實體單元710(0)~710(B)中的每一個實體單元是指一或多個實體程式化單元。然而，在另一範例實施例中，實體單元710(0)~710(B)中的每一個實體單元則是指一或多個實體抹除單元，例如，實體單元710(0)~710(B)中的每一個實體單元為實體抹除單元410(0)~ 410(B)。
在本範例實施例中，記憶體管理電路502會將實體單元710(0)~710(B)邏輯地分組為儲存區701與閒置(spare)區702。儲存區701中的實體單元710(0)~710(A)儲存有資料，而閒置區702中的實體單元710(A+1)~710(B)尚未被用來儲存資料。例如，屬於儲存區701的每一個實體單元可能儲存有有效資料及/或無效資料，而屬於儲存區701的某一個實體單元被抹除之後就會被關聯至閒置區702。當屬於儲存區701的某一個實體單元被寫滿之後，某一個實體單元會被從閒置區702選擇並且被關聯至儲存區701，以儲存其他資料。
在本範例實施例中，記憶體管理電路502會配置邏輯單元712(0)~712(C)以映射儲存區701中的實體單元710(0)~710(A)。在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取儲存於儲存區701中的資料，因此，邏輯單元712(0)~712(C)中的每一者是指一個邏輯位址，並且在本範例實施例中，邏輯單元712(0)~712(C)中的每一個邏輯單元會被映射至至少一個實體程式化單元。然而，在另一範例實施例中，邏輯單元712(0)~712(C)中的每一者也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。
一般而言，記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表，並建立此些邏輯-實體映射表的位址資訊，以記錄每一邏輯-實體映射表的邏輯位址及其所映射的實體抹除單元。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此些邏輯-實體映射表的位址資訊與邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。例如，當主機系統11下達多個存取指令給記憶體管理電路502時，記憶體管理電路502會先載入對應的邏輯-實體映射表的位址資訊至緩衝記憶體510，並根據此些位址資訊從可複寫式非揮發性記憶體模組406中讀取對應的邏輯-實體映射表至緩衝記憶體。接著，記憶體管理電路502即可讀取此邏輯-實體映射表中的映射資訊，進而取得上述存取指令所要存取的邏輯位址，並取得此邏輯位址所映射的實體抹除單元或實體程式化單元。之後，記憶體管理電路502即可對可複寫式非揮發性記憶體模組406執行對應此些邏輯位址之資料的存取操作，以將這些資料傳送給主機系統11或寫入至可複寫式非揮發性記憶體模組406的實體抹除單元或實體程式化單元中。
值得注意的是，在主機系統11對記憶體儲存裝置10執行小範圍的資料存取(或測試)操作時，由於為了確保在此操作中的執行效率，緩衝記憶體510中通常會預留有足夠的空間來儲存對應此小範圍之資料的所有邏輯-實體映射表的位址資訊與邏輯-實體映射表，以使得記憶體管理電路502不需頻繁地從可複寫式非揮發性記憶體模組406載入邏輯-實體映射表的位址資訊與邏輯-實體映射表至緩衝記憶體510。舉例而言，請再參照圖6，緩衝記憶體510會被配置為至少包括緩衝區612(亦稱為第一緩衝區612)與緩衝區614(亦稱為第二緩衝區614)，第一緩衝區612配置為用以暫存邏輯-實體映射表的位址資訊的空間，第二緩衝區614配置為用以暫存邏輯-實體映射表的空間。更詳細地說，假設上述小範圍之資料的容量為1GB (gigabytes)，則用以管理容量為1GB的資料的邏輯-實體映射表的所有映射資訊的容量會約為1MB(megabyte)，用以管理容量為1MB的邏輯-實體映射表的邏輯-實體映射表的位址資訊的容量會約為1KB (kilobyte)。因此，在主機系統11對記憶體儲存裝置10執行小範圍的資料存取(或測試)操作的例子中，第一緩衝區612的容量至少需被配置為1KB，而第二緩衝區614的容量至少需被配置為1 MB，由此才能達到記憶體管理電路502不需要從可複寫式非揮發性記憶體模組406載入邏輯-實體映射表的位址資訊與邏輯-實體映射表，進而增加記憶體儲存裝置10的運作效能。
然而，在上述情況下，若主機系統11改為對記憶體儲存裝置10執行隨機讀取資料的整體測試操作，則由於整體測試操作中隨機讀取之資料所對應之邏輯位址的範圍相較於小範圍之資料所對應之邏輯位址的範圍廣，例如，倘若可複寫式非揮發性記憶體模組406的總容量為512GB，在主機系統11對記憶體儲存裝置執行整體測試操作的例子中，第一緩衝區612的容量至少需被配置為可暫存512KB之邏輯-實體映射表的位址資訊的大小，而第二緩衝區614的容量至少需被配置為可暫存512 MB之邏輯-實體映射表的大小，才能達到記憶體管理電路502不需要從可複寫式非揮發性記憶體模組406載入邏輯-實體映射表的位址資訊與邏輯-實體映射表的效果。顯然地，專為容量為1GB之小範圍資料的所預留的1KB的第一緩衝區612與1MB的第二緩衝區614將無法滿足隨機讀取資料的整體測試操作中邏輯-實體映射表的位址資訊與邏輯-實體映射表所需的空間。
反之，若欲同時達到在上述兩種資料存取(或測試)操作中皆不需載入各自所對應之邏輯-實體映射表的位址資訊與邏輯-實體映射表，則至少需在緩衝記憶體510中預留足以管理記憶體儲存裝置10之容量(例如為512GB)的資料所對應的邏輯-實體映射表的位址資訊與邏輯-實體映射表的空間，即，512KB的第一緩衝區612與512MB的第二緩衝區614；然而，若配置此大容量(即，512MB)的空間給第二緩衝區614，則會導致緩衝記憶體510的空間在某些情況(例如，小範圍的資料存取操作)下無法充分地被利用，進而造成緩衝記憶體510之空間的浪費。
據此，在傳統的作法中，會將第一緩衝區612配置為可暫存少許容量(例如，16KB)之邏輯-實體映射表的位址資訊的固定容量空間，以及將第二緩衝區614配置為可暫存容量為1MB之邏輯-實體映射表的固定容量空間。由此可在主機系統11對記憶體儲存裝置執行小範圍的資料存取(或測試)操作時，根據預先載入緩衝記憶體510之第二緩衝區614的對應小範圍之資料的所有邏輯-實體映射表，僅從可複寫式非揮發性記憶體模組406存取對應存取操作指令的資料。此外，在主機系統11對記憶體儲存裝置執行整體測試操作時，則需從可複寫式非揮發性記憶體模組406載入對應存取操作指令的邏輯-實體映射表的位址資訊至第一緩衝區612，並根據載入至第一緩衝區612的邏輯-實體映射表的位址資訊，從可複寫式非揮發性記憶體模組406載入對應位址資訊的邏輯-實體映射表至第二緩衝區614，接著再從可複寫式非揮發性記憶體模組406存取對應存取操作指令的資料。由此可知，在此傳統的作法中，並無法同時兼顧上述兩種資料存取(或測試)操作時記憶體儲存裝置10的運作效能。
有鑑於此，在本範例實施例中，記憶體管理電路502是根據記憶體儲存裝置10的操作模式，動態地安排用以暫存邏輯-實體映射表之位址資訊的第一緩衝區612的容量與用以暫存邏輯-實體映射表的第二緩衝區614的容量，且第一緩衝區612的容量與第二緩衝區614的容量的總容量為一預定值。在此，可複寫式非揮發性記憶體模組406的總容量例如為512GB，而所述操作模式至少包括第一模式與第二模式。在範例實施例中，所述第一模式例如是主機系統11對記憶體儲存裝置10所執行之小範圍的資料(例如，容量為1GB的資料)存取(或測試)操作，而所述第二模式例如是對記憶體儲存裝置10所執行之大範圍的資料(例如，容量為512GB的資料)的整體測試操作。換言之，在第一模式中記憶體儲存裝置10會操作具有1GB的資料量(亦稱為第三資料量)的資料(亦稱為第一資料)，而在第二模式中，記憶體儲存裝置10會操作具有512GB的資料量(亦稱為第四資料量)的資料(亦稱為第二資料)，在此，第三資料量小於第四資料量，且第四資料量為可複寫式非揮發性記憶體模組406的容量。為了更清楚地描述本發明之記憶體管理方法與記憶體管理電路502的運作，以下將參照圖8A~圖8B以一範例來進行說明。
圖8A是根據本發明的一範例實施例所繪示在第一模式中緩衝記憶體之第一緩衝區與第二緩衝區的容量配置的示意圖。圖8B是根據本發明的一範例實施例所繪示在第二模式中緩衝記憶體之第一緩衝區與第二緩衝區的容量配置的示意圖。
請先參照圖8A，在本發明範例實施例中，上述預定值(即，第一緩衝區612的容量與第二緩衝區614的容量的總容量)例如為1040KB。由於在第一模式810中記憶體儲存裝置10所運作的第一資料的第三資料量為1GB，且用以管理容量為1GB之第一資料的邏輯-實體映射表(亦稱為第一邏輯-實體映射表)的映射資訊的容量約為1MB，因此，當記憶體儲存裝置10操作於第一模式810時，記憶體管理電路502會將第二緩衝區614的容量配置為1MB，第一緩衝區612的容量配置為16KB。據此，第二緩衝區614即可用來儲存對應第一資料的第一邏輯-實體映射表。詳言之，當記憶體管理電路502判定記憶體儲存裝置10處於第一模式810時，記憶體管理電路502會將部分的第一邏輯-實體映射表的位址資訊812(亦稱為至少一第一位址資訊812)與完整的第一邏輯-實體映射表814(即，所有第一資料的邏輯-實體映射表)分別載入緩衝記憶體510的第一緩衝區612與第二緩衝區614。然而，本發明並不限於此，例如，在另一範例實施例中，當記憶體管理電路502判定記憶體儲存裝置10處於第一模式時，記憶體管理電路502亦可不預載入第一位址資訊812至第一緩衝區612，而僅預載入完整的第一邏輯-實體映射表814至第二緩衝區614。
如此一來，當記憶體管理電路502在第一模式810中接收包括多個邏輯單元(亦稱為第一邏輯單元)的多個存取指令(亦稱為第一存取指令)時，記憶體管理電路502會發送對應此些第一存取指令的存取指令序列(亦稱為第一存取指令序列)，以讀取已暫存於第二緩衝區614的第一邏輯-實體映射表814中對應第一邏輯單元的映射資訊，並根據此些第一邏輯單元的映射資訊從可複寫式非揮發性記憶體模組406中存取屬於此些第一邏輯單元的資料。換言之，在本範例實施例中，記憶體儲存裝置10處於第一模式810時，由於所有的第一邏輯-實體映射表814已預先暫存於第二緩衝區614中，因此，記憶體管理電路502在接收存取指令時不需再從可複寫式非揮發性記憶體模組406載入第一邏輯-實體映射表814至緩衝記憶體510。亦即，記憶體管理電路502在第一模式810中執行對應一個存取指令的存取操作的速度僅相當於從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之資料至緩衝記憶體510的時間。
請參照圖8B，由於在第二模式820中記憶體儲存裝置10所運作的第二資料的第四資料量為512GB，且用以管理容量為512GB之第二資料的邏輯-實體映射表(亦稱為第二邏輯-實體映射表)的映射資訊的容量約為512MB，用以管理容量為512MB之第二邏輯-實體映射表的位址資訊的容量約為512KB。因此，當記憶體儲存裝置10操作於第二模式820時，記憶體管理電路502會將第一緩衝區612的容量配置為512KB，第二緩衝區614的容量配置為528KB。在此，第一緩衝區612的容量與第二緩衝區614的容量的總容量亦為上述預定值(即，1040KB)。據此，第一緩衝區612即可用來儲存對應第二資料的第二邏輯-實體映射表的完整的位址資訊。詳言之，當記憶體管理電路502判定記憶體儲存裝置10處於第二模式820時，記憶體管理電路502會從可複寫式非揮發性記憶體模組406將第二邏輯-實體映射表的完整的位址資訊822(亦稱為所有的第二位址資訊822)與部份的第二邏輯-實體映射表824分別載入緩衝記憶體510的第一緩衝區612與第二緩衝區614。然而，本發明並不限於此，例如，在另一範例實施例中，當記憶體管理電路502判定記憶體儲存裝置10處於第二模式820時，記憶體管理電路502亦可不預載部分的第二邏輯-實體映射表824至第二緩衝區614，而僅預載所有的第二位址資訊822至第一緩衝區612。
如此一來，當記憶體管理電路502在第二模式820中接收包括多個邏輯單元(亦稱為第二邏輯單元)的多個存取指令(亦稱為第二存取指令)時，記憶體管理電路502會發送對應此些第二存取指令的存取指令序列(亦稱為第二存取指令序列)，以讀取已暫存於第一緩衝區612的第二位址資訊822，並根據此些第二位址資訊822從可複寫式非揮發性記憶體模組406中讀取第二邏輯-實體映射表中對應存取指令的映射資訊826至第二緩衝區614中。之後，記憶體管理電路502即可讀取第二緩衝區614中第二邏輯-實體映射表中對應第二邏輯單元的映射資訊826，並根據此些第二邏輯單元的映射資訊826從可複寫式非揮發性記憶體模組406中存取屬於第二邏輯單元的資料。換言之，在本範例實施例中，記憶體儲存裝置10處於第二模式820時，由於第二邏輯-實體映射表的完整的第二位址資訊822已預先暫存於第一緩衝區612中，因此，記憶體管理電路502在接收存取指令時僅需根據第二位址資訊822載入對應存取指令的第二邏輯-實體映射表中的映射資訊826至緩衝記憶體510。亦即，記憶體管理電路502在第二模式820中執行對應一個存取指令的存取操作的速度僅相當於從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之映射資訊及其資料至緩衝記憶體510的時間。
值得注意的是，在上述記憶體儲存裝置10處於第二模式820的例子中，當記憶體管理電路502接收到包括多個第二邏輯單元多個第二存取指令時，記憶體管理電路502亦可以先判斷已暫存於第二緩衝區614的部分的第二邏輯-實體映射表824中是否暫存有對應第二邏輯單元的映射資訊826，以在已暫存於第二緩衝區614的部分的第二邏輯-實體映射表824中記錄有對應第二邏輯單元的映射資訊826時，直接根據此些第二邏輯單元的映射資訊826從可複寫式非揮發性記憶體模組406中存取屬於此些第二邏輯單元的資料。在此例子中，記憶體管理電路502在第二模式820中執行對應一個存取指令的存取操作的速度亦僅相當於從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之資料至緩衝記憶體510的時間。
請再參照圖8A與圖8B，在本發明範例實施例中，記憶體管理電路502是在第一緩衝區612與第二緩衝區614兩者的總容為預定值的情況下，根據記憶體儲存裝置10的操作模式，動態地安排用以暫存邏輯-實體映射表之位址資訊的第一緩衝區612的容量與用以暫存邏輯-實體映射表的第二緩衝區614的容量。根據圖8A與圖8B可知，第一模式810中的第一位址資訊812所具有的資料量(亦稱為第一資料量)小於第二模式820中的第二位址資訊822所具有的資料量(亦稱為第二資料量)。此外，第一緩衝區612於第二模式820中的容量不小於第一緩衝區612於第一模式810中的容量，而第二緩衝區614於第二模式820中的容量不大於第二緩衝區614於第一模式810中的容量。並且，在第一模式810或第二模式820中第一緩衝區612與第二緩衝區614的總容量皆為一預定值。特別是，藉由對緩衝記憶體510的所儲存之邏輯-實體映射表及其位址資訊的容量配置，可使得記憶體管理電路502在第一模式810中執行對應一個存取指令的存取操作的速度達到從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之資料至緩衝記憶體510的時間；以及使得記憶體管理電路502在第二模式820中執行對應一個存取指令的存取操作的速度至少達到從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之映射資訊及其資料至緩衝記憶體510的時間。
在本發明範例實施例中，若假設記憶體管理電路502從可複寫式非揮發性記憶體模組406載入對應存取指令之邏輯-實體映射表的位址資訊、對應存取指令之映射資訊及其資料至緩衝記憶體510的速度例如30MB/s；則記憶體管理電路502從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之映射資訊及其資料至緩衝記憶體510的速度例如可達到50MB/s；以及記憶體管理電路502從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之資料至緩衝記憶體510的速度例如可達到100MB/s。由此可知，本範例實施例中，記憶體管理電路502在第二模式820中執行對應一個存取指令的存取操作的速度相較於傳統的作法的速度提升了1.6倍至3.3倍。另外，透過動態地配置緩衝記憶體510的容量來儲存邏輯-實體映射表及其位址資訊，可同時兼顧主機系統11對記憶體儲存裝置10執行小範圍的資料存取(或測試)操作與主機系統11對記憶體儲存裝置10執行整體測試操之兩種情況下記憶體儲存裝置10的運作效能。藉此，使得緩衝記憶體之空間達到有效地分配與利用。
圖9是根據本發明的另一範例實施例所繪示在第二模式中緩衝記憶體之第一緩衝區與第二緩衝區的容量配置的示意圖。
上述範例實施例是以可複寫式非揮發性記憶體模組406的總容量為512GB的例子進行說明，然而，本發明並不加以限制可複寫式非揮發性記憶體模組406的總容量。例如，在本發明範例實施例中，記憶體管理電路502可更根據可複寫式非揮發性記憶體模組406的總容量與記憶體儲存裝置10的操作模式，來動態地安排用以暫存邏輯-實體映射表之位址資訊的第一緩衝區612的容量與用以暫存邏輯-實體映射表的第二緩衝區614的容量。請參照圖9，在可複寫式非揮發性記憶體模組406的總容量為1TB (Terabyte)的例子中，用以管理容量為1TB之資料(亦稱為第三資料)的邏輯-實體映射表(亦稱為第三邏輯-實體映射表)的映射資訊的容量約為1GB，用以管理容量為1GB之第三邏輯-實體映射表的位址資訊的容量約為1MB。因此，當記憶體儲存裝置10操作於第二模式900時，記憶體管理電路502會將第一緩衝區612的容量配置為1MB，第二緩衝區614的容量配置為16KB。在此，第一緩衝區612的容量與第二緩衝區614的容量的總容量亦為上述預定值(即，1040KB)。據此，第一緩衝區612即可用來儲存對應第三資料的所有的第三邏輯-實體映射表的完整的位址資訊。類似地，當記憶體管理電路502判定記憶體儲存裝置10處於第二模式900時，記憶體管理電路502會從可複寫式非揮發性記憶體模組406將第三邏輯-實體映射表的完整的位址資訊912(亦稱為所有的第三位址資訊912)與部份的第三邏輯-實體映射表914分別載入緩衝記憶體510的第一緩衝區612與第二緩衝區614。然而，本發明並不限於此，例如，在另一範例實施例中，當記憶體管理電路502判定記憶體儲存裝置10處於第二模式900時，記憶體管理電路502亦可不預載部分的第三邏輯-實體映射表914至第二緩衝區614，而僅預載完整的第三位址資訊912至第一緩衝區612。
接著，當記憶體管理電路502在第二模式900中接收包括多個邏輯單元(亦稱為第三邏輯單元)的多個存取指令(亦稱為第三存取指令)時，記憶體管理電路502會發送對應此些第三存取指令的存取指令序列(亦稱為第三存取指令序列)，以讀取已暫存於第一緩衝區612的第三位址資訊912，並根據此些第三位址資訊912從可複寫式非揮發性記憶體模組406中讀取第三邏輯-實體映射表中對應存取指令的映射資訊916至第二緩衝區614中。之後，記憶體管理電路502即可讀取第二緩衝區614中第三邏輯-實體映射表中對應第三邏輯單元的映射資訊916，並根據此些第三邏輯單元的映射資訊916從可複寫式非揮發性記憶體模組406中存取屬於第三邏輯單元的資料。換言之，在本範例實施例中，記憶體儲存裝置10處於第二模式900時，由於第三邏輯-實體映射表的完整的第三位址資訊912已預先暫存於第一緩衝區612中，因此，記憶體管理電路502在接收存取指令時僅需根據第三位址資訊912載入對應存取指令的第三邏輯-實體映射表中的映射資訊916至緩衝記憶體510。亦即，記憶體管理電路502在第二模式900中執行對應一個存取指令的存取操作的速度僅相當於從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之映射資訊及其資料至緩衝記憶體510的時間。
特別是，在上述記憶體儲存裝置10處於第二模式900的例子中，當記憶體管理電路502接收到包括多個第三邏輯單元多個第三存取指令時，記憶體管理電路502亦可以先判斷已暫存於第二緩衝區614的部分的第三邏輯-實體映射表914中是否有對應第三邏輯單元的映射資訊916，以在已暫存於第二緩衝區614的部分的第三邏輯-實體映射表914中記錄有對應第三邏輯單元的映射資訊916時，直接根據此些第三邏輯單元的映射資訊916從可複寫式非揮發性記憶體模組406中存取屬於此些第三邏輯單元的資料。在此例子中，記憶體管理電路502在第二模式900中執行對應一個存取指令的存取操作的速度亦僅相當於從可複寫式非揮發性記憶體模組406載入或寫入對應存取指令之資料至緩衝記憶體510的時間。
圖10是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖10，在步驟S1001中，當記憶體儲存裝置10操作於第一模式時，記憶體管理電路502會從可複寫式非揮發性記憶體模組406載入至少一第一邏輯-實體映射表的至少一第一位址資訊至第一緩衝區612中，其中第一位址資訊具有第一資料量。
在步驟S1003中，當記憶體儲存裝置10操作於第二模式時，記憶體管理電路502會從可複寫式非揮發性記憶體模組406載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區612中，其中第二位址資訊具有第二資料量，且所述第一資料量小於所述第二資料量。
然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明範例實施例提出的記憶體管理方法、記憶體儲存裝置與記憶體控制電路單元，可根據記憶體儲存裝置10的操作模式，動態地安排用以暫存邏輯-實體映射表之位址資訊的第一緩衝區的容量與用以暫存邏輯-實體映射表的第二緩衝區的容量，由此使得記憶體管理電路不需執行載入邏輯-實體映射表及其位址資訊的操作或減少記憶體管理電路執行載入邏輯-實體映射表及其位址資訊之操作的次數，進而提升記憶體管理電路執行存取操作的速度。另一方面，透過本發明動態地配置緩衝記憶體的容量來儲存邏輯-實體映射表及其位址資訊的操作，可同時兼顧主機系統對記憶體儲存裝置執行小範圍的資料存取(或測試)操作與主機系統對記憶體儲存裝置執行整體測試操之兩種情況下記憶體儲存裝置10的運作效能。如此一來，緩衝記憶體的空間可充分地被利用，且不僅有效地節省緩衝記憶體的空間配置，更提升了記憶體儲存裝置進行資料存取時的速度與效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~ 410(B)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
612‧‧‧第一緩衝區
614‧‧‧第二緩衝區
610(0)~610(D)‧‧‧緩存單元
701‧‧‧儲存區
702‧‧‧閒置區
710(0)~710(B)‧‧‧實體單元
712(0)~712(C)‧‧‧邏輯單元
810‧‧‧第一模式
820、900‧‧‧第二模式
812‧‧‧部分的第一位址資訊
814‧‧‧所有的第一邏輯-實體映射表
822‧‧‧所有的第二位址資訊
824‧‧‧部份的第二邏輯-實體映射表
826、916‧‧‧映射資訊
912‧‧‧所有的第三位址資訊
914‧‧‧部份的第三邏輯-實體映射表
S1001‧‧‧步驟(當記憶體儲存裝置操作於第一模式時，從可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至第一緩衝區中，其中第一位址資訊具有第一資料量)
S1003‧‧‧步驟(當記憶體儲存裝置操作於第二模式時，從可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至第一緩衝區中，其中第二位址資訊具有第二資料量，且所述第一資料量小於所述第二資料量)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據一範例實施例所繪示之緩衝記憶體的示意圖。 圖7是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖8A是根據本發明的一範例實施例所繪示在第一模式中緩衝記憶體之第一緩衝區與第二緩衝區的容量配置的示意圖。 圖8B是根據本發明的一範例實施例所繪示在第二模式中緩衝記憶體之第一緩衝區與第二緩衝區的容量配置的示意圖。 圖9是根據本發明的另一範例實施例所繪示在第二模式中緩衝記憶體之第一緩衝區與第二緩衝區的容量配置的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。

Claims (21)

  1. 一種記憶體管理方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組與一緩衝記憶體，且該緩衝記憶體至少包括一第一緩衝區與一第二緩衝區，該記憶體管理方法包括： 當該記憶體儲存裝置操作於一第一模式時，從該可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至該第一緩衝區中，其中該第一位址資訊具有一第一資料量；以及 當該記憶體儲存裝置操作於一第二模式時，從該可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至該第一緩衝區中，其中該第二位址資訊具有一第二資料量， 其中該第一資料量小於該第二資料量。
  2. 如申請專利範圍第1項所述的記憶體管理方法，其中該第一緩衝區與該第二緩衝區的總容量為一預定值，且該第一緩衝區於該第二模式中的容量不小於該第一緩衝區於該第一模式中的容量。
  3. 如申請專利範圍第2項所述的記憶體管理方法，其中，在該第一模式中，該記憶體儲存裝置操作一第一資料，且該第一資料具有一第三資料量； 其中，在該第二模式中，該記憶體儲存裝置操作一第二資料，且該第二資料具有一第四資料量，其中該第三資料量小於該第四資料量； 其中，該至少一第一邏輯-實體映射表用以記錄該第一資料的映射資訊，且該至少一第二邏輯-實體映射表用以記錄該第二資料的映射資訊。
  4. 如申請專利範圍第2項所述的記憶體管理方法，更包括： 當該記憶體儲存裝置操作於該第一模式時，從該可複寫式非揮發性記憶體模組載入該至少一第一邏輯-實體映射表至該第二緩衝區；以及 當該記憶體儲存裝置操作於該第二模式時，從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表至該第二緩衝區， 其中，該第二緩衝區於該第二模式中的容量不大於該第二緩衝區於該第一模式中的容量。
  5. 如申請專利範圍第4項所述的記憶體管理方法，其中在從該可複寫式非揮發性記憶體模組載入該至少一第一邏輯-實體映射表至該第二緩衝區之後的步驟包括： 接收多個第一存取指令，其中該些第一存取指令包括多個第一邏輯單元；以及 發送對應該些第一存取指令的一第一存取指令序列，從該第二緩衝區中讀取該至少一第一邏輯-實體映射表中對應該些第一邏輯單元的映射資訊，並根據該些第一邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第一邏輯單元的資料。
  6. 如申請專利範圍第4項所述的記憶體管理方法，其中在從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表至該第二緩衝區之後的步驟包括： 接收多個第二存取指令，其中該些第二存取指令包括多個第二邏輯單元；以及 發送對應該些第二存取指令的一第二存取指令序列，從該第二緩衝區中讀取該至少一第二邏輯-實體映射表中對應該些第二邏輯單元的映射資訊，並根據該些第二邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第二邏輯單元的資料。
  7. 如申請專利範圍第2項所述的記憶體管理方法，其中在從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表的該至少一第二位址資訊至該第一緩衝區中之後的步驟包括： 接收多個第二存取指令，其中該些第二存取指令包括多個第二邏輯單元； 發送對應該些第二存取指令的一第二存取指令序列，從該第一緩衝區中讀取該些第二位址資訊，並根據該些第二位址資訊從該可複寫式非揮發性記憶體模組中讀取該至少一第二邏輯-實體映射表至該第二緩衝區；以及 從該第二緩衝區中讀取該至少一第二邏輯-實體映射表中對應該些第二邏輯單元的映射資訊，並根據該些第二邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第二邏輯單元的資料。
  8. 一種記憶體控制電路單元，用於控制一記憶體儲存裝置的一可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一緩衝記憶體，耦接至該主機介面及該記憶體介面，且該緩衝記憶體至少包括一第一緩衝區與一第二緩衝區；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面與該緩衝記憶體，其中當該記憶體儲存裝置操作於一第一模式時，該記憶體管理電路用以從該可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至該第一緩衝區中，其中該第一位址資訊具有一第一資料量， 其中當該記憶體儲存裝置操作於一第二模式時，該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至該第一緩衝區中，其中該第二位址資訊具有一第二資料量， 其中該第一資料量小於該第二資料量。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該第一緩衝區與該第二緩衝區的總容量為一預定值，且該第一緩衝區於該第二模式中的容量不小於該第一緩衝區於該第一模式中的容量。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中在該第一模式中，該記憶體儲存裝置操作一第一資料，且該第一資料具有一第三資料量，其中在該第二模式中，該記憶體儲存裝操作一第二資料，且該第二資料具有一第四資料量，其中該第三資料量小於該第四資料量， 其中該至少一第一邏輯-實體映射表用以記錄該第一資料的映射資訊，且該至少一第二邏輯-實體映射表用以記錄該第二資料的映射資訊。
  11. 如申請專利範圍第9項所述的記憶體控制電路單元，其中當該記憶體儲存裝置操作於該第一模式時，該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組載入該至少一第一邏輯-實體映射表至該第二緩衝區， 其中當該記憶體儲存裝置操作於該第二模式時，該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表至該第二緩衝區， 其中該第二緩衝區於該第二模式中的容量不大於該第二緩衝區於該第一模式中的容量。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中在從該可複寫式非揮發性記憶體模組載入該至少一第一邏輯-實體映射表至該第二緩衝區的操作之後， 該記憶體管理電路更用以接收多個第一存取指令，其中該些第一存取指令包括多個第一邏輯單元；以及 該記憶體管理電路更用以發送對應該些第一存取指令的一第一存取指令序列，從該第二緩衝區中讀取該至少一第一邏輯-實體映射表中對應該些第一邏輯單元的映射資訊，並根據該些第一邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第一邏輯單元的資料。
  13. 如申請專利範圍第11項所述的記憶體控制電路單元，其中在從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表至該第二緩衝區的操作之後， 該記憶體管理電路更用以接收多個第二存取指令，其中該些第二存取指令包括多個第二邏輯單元；以及 該記憶體管理電路更用以發送對應該些第二存取指令的一第二存取指令序列，從該第二緩衝區中讀取該至少一第二邏輯-實體映射表中對應該些第一邏輯單元的映射資訊，並根據該些第二邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第二邏輯單元的資料。
  14. 如申請專利範圍第9項所述的記憶體控制電路單元，其中在該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表的該至少一第二位址資訊至該第一緩衝區中的操作之後， 該記憶體管理電路更用以接收多個第二存取指令，其中該些第二存取指令包括多個第二邏輯單元； 該記憶體管理電路更用以發送對應該些第二存取指令的一第二存取指令序列，從該第一緩衝區中讀取該些第二位址資訊，並根據該些第二位址資訊從該可複寫式非揮發性記憶體模組中讀取該至少一第二邏輯-實體映射表至該第二緩衝區；以及 該記憶體管理電路更用以從該第二緩衝區中讀取該至少一第二邏輯-實體映射表中對應該些第二邏輯單元的映射資訊，並根據該些第二邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第二邏輯單元的資料。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括一緩衝記憶體，其中當該記憶體儲存裝置操作於一第一模式時，該記憶體控制電路單元用以從該可複寫式非揮發性記憶體模組載入至少一第一邏輯-實體映射表的至少一第一位址資訊至該第一緩衝區中，其中該第一位址資訊具有一第一資料量， 其中當該記憶體儲存裝置操作於一第二模式時，該記憶體控制電路單元更用以從該可複寫式非揮發性記憶體模組載入至少一第二邏輯-實體映射表的至少一第二位址資訊至該第一緩衝區中，其中該第二位址資訊具有一第二資料量， 其中該第一資料量小於該第二資料量。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該第一緩衝區與該第二緩衝區的總容量為一預定值，且該第一緩衝區於該第二模式中的容量不小於該第一緩衝區於該第一模式中的容量。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中在該第一模式中，該記憶體儲存裝置操作一第一資料，且該第一資料具有一第三資料量，其中在該第二模式中，該記憶體儲存裝置操作一第二資料，且該第二資料具有一第四資料量，其中該第三資料量小於該第四資料量， 其中該至少一第一邏輯-實體映射表用以記錄該第一資料的映射資訊，且該至少一第二邏輯-實體映射表用以記錄該第二資料的映射資訊。
  18. 如申請專利範圍第16項所述的記憶體儲存裝置，其中當該記憶體儲存裝置操作於該第一模式時，該記憶體控制電路單元更用以從該可複寫式非揮發性記憶體模組載入該至少一第一邏輯-實體映射表至該第二緩衝區， 其中當該記憶體儲存裝置操作於該第二模式時，該記憶體控制電路單元更用以從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表至該第二緩衝區， 其中該第二緩衝區於該第二模式中的容量不大於該第二緩衝區於該第一模式中的容量。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中在從該可複寫式非揮發性記憶體模組載入該至少一第一邏輯-實體映射表至該第二緩衝區的操作之後， 該記憶體控制電路單元更用以接收多個第一存取指令，其中該些第一存取指令包括多個第一邏輯單元；以及 該記憶體控制電路單元更用以發送對應該些第一存取指令的一第一存取指令序列，從所述第二緩衝區中讀取至少一第一邏輯-實體映射表中對應此些第一邏輯單元的映射資訊，並根據所述第一邏輯單元的映射資訊從可複寫式非揮發性記憶體模組中存取屬於所述第一邏輯單元的資料。
  20. 如申請專利範圍第18項所述的記憶體儲存裝置，其中在從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表至該第二緩衝區的操作之後， 該記憶體控制電路單元更用以接收多個第二存取指令，其中該些第二存取指令包括多個第二邏輯單元；以及 該記憶體控制電路單元更用以發送對應該些第二存取指令的一第二存取指令序列，從該第二緩衝區中讀取該至少一第二邏輯-實體映射表中對應該些第一邏輯單元的映射資訊，並根據該些第二邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第二邏輯單元的資料。
  21. 如申請專利範圍第16項所述的記憶體儲存裝置，其中在從該可複寫式非揮發性記憶體模組載入該至少一第二邏輯-實體映射表的該至少一第二位址資訊至該第一緩衝區中的操作之後， 該記憶體控制電路單元更用以接收多個第二存取指令，其中該些第二存取指令包括多個第二邏輯單元； 該記憶體控制電路單元更用以發送對應該些第二存取指令的一第二存取指令序列，從該第一緩衝區中讀取該些第二位址資訊，並根據該些第二位址資訊從該可複寫式非揮發性記憶體模組中讀取該至少一第二邏輯-實體映射表至該第二緩衝區；以及 該記憶體控制電路單元更用以從該第二緩衝區中讀取該至少一第二邏輯-實體映射表中對應該些第二邏輯單元的映射資訊，並根據該些第二邏輯單元的映射資訊從該可複寫式非揮發性記憶體模組中存取屬於該些第二邏輯單元的資料。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110837339B (zh) * 2018-08-17 2023-07-04 群联电子股份有限公司 数据整并方法、存储器存储装置及存储器控制电路单元
CN112486417B (zh) * 2020-12-03 2023-07-04 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元
CN112965670B (zh) * 2021-04-22 2023-08-01 群联电子股份有限公司 主机存储器缓冲区管理方法、存储装置与控制电路单元

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW506430U (en) * 2001-12-31 2002-10-11 Ruei-Ming Lin Improved canopy structure with auto-extension mechanism
US20140052899A1 (en) * 2012-08-18 2014-02-20 Yen Chih Nan Memory address translation method for flash storage system
US20140156964A1 (en) * 2012-12-05 2014-06-05 In-Hwan Choi Semiconductor storage device and buffer operation method thereof
TWI510923B (zh) * 2013-08-30 2015-12-01 Silicon Motion Inc 資料儲存裝置以及快閃記憶體控制方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980032776A (ko) * 1996-10-16 1998-07-25 가나이 츠토무 데이타 프로세서 및 데이타 처리시스템
JP2000251035A (ja) * 1999-02-26 2000-09-14 Hitachi Ltd メモリカード
US7058768B2 (en) * 2002-04-17 2006-06-06 Microsoft Corporation Memory isolation through address translation data edit control
US7269708B2 (en) * 2004-04-20 2007-09-11 Rambus Inc. Memory controller for non-homogenous memory system
US20070156949A1 (en) * 2005-12-30 2007-07-05 Rudelic John C Method and apparatus for single chip system boot
US7451264B2 (en) * 2006-04-13 2008-11-11 Sandisk Corporation Cycle count storage methods
US7467253B2 (en) * 2006-04-13 2008-12-16 Sandisk Corporation Cycle count storage systems
US7624248B1 (en) * 2006-04-14 2009-11-24 Tilera Corporation Managing memory in a parallel processing environment
US7596656B2 (en) * 2006-09-28 2009-09-29 Sandisk Corporation Memory cards with end of life recovery and resizing
US8078791B1 (en) * 2007-04-16 2011-12-13 Juniper Networks, Inc. Ordering refresh requests to memory
WO2009104330A1 (ja) * 2008-02-20 2009-08-27 株式会社ソニー・コンピュータエンタテインメント メモリ制御方法及び装置、メモリアクセス制御方法、コンピュータプログラム、記録媒体
TWI486765B (zh) * 2012-06-11 2015-06-01 Phison Electronics Corp 記憶體管理方法、記憶體控制器與記憶體儲存裝置
TWI516936B (zh) * 2012-12-07 2016-01-11 群聯電子股份有限公司 運作模式切換方法、記憶體控制器與記憶體儲存裝置
TWI506430B (zh) 2013-03-20 2015-11-01 Phison Electronics Corp 映射資訊記錄方法、記憶體控制器與記憶體儲存裝置
TWI622923B (zh) * 2016-05-04 2018-05-01 群聯電子股份有限公司 整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW506430U (en) * 2001-12-31 2002-10-11 Ruei-Ming Lin Improved canopy structure with auto-extension mechanism
US20140052899A1 (en) * 2012-08-18 2014-02-20 Yen Chih Nan Memory address translation method for flash storage system
US20140156964A1 (en) * 2012-12-05 2014-06-05 In-Hwan Choi Semiconductor storage device and buffer operation method thereof
TWI510923B (zh) * 2013-08-30 2015-12-01 Silicon Motion Inc 資料儲存裝置以及快閃記憶體控制方法

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