CN106681932B - 存储器管理方法、存储器控制电路单元及存储器存储装置 - Google Patents

Abstract

本发明涉及一种存储器管理方法、存储器控制电路单元及存储器存储装置。本方法包括：当存储器存储装置操作于第一模式时，从可复写式非易失性存储器模块载入至少一第一逻辑‑实体映射表的至少一第一地址信息至第一缓冲区中，其中第一地址信息具有第一数据量；以及当存储器存储装置操作于第二模式时，从可复写式非易失性存储器模块载入至少一第二逻辑‑实体映射表的至少一第二地址信息至第一缓冲区中，其中第二地址信息具有第二数据量，且所述第一数据量小于所述第二数据量。本申请使得缓冲存储器的空间达到有效地分配与利用，更提升了存储器存储装置进行数据存取时的速度与效能。

Description

存储器管理方法、存储器控制电路单元及存储器存储装置

技术领域

本发明涉及一种存储器管理方法，且尤其涉及一种用于可复写式非易失性存储器模块的存储器管理方法、存储器控制电路单元及存储器存储装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于便携式电子产品，例如笔记本电脑。固态硬盘就是一种以闪存模块作为存储介质的存储器存储装置。因此，近年闪存产业成为电子产业中相当热门的一环。

为了使主机系统可顺利存取可复写式非易失性存储器模块的数据，使用可复写式非易失性存储器模块作为存储介质的存储器存储装置会记录逻辑地址与实体抹除单元之间的映射关系。具体来说，存储器存储装置中的存储器管理电路会在可复写式非易失性存储器模块中存储一个或多个逻辑-实体映射表来记录逻辑地址与实体抹除单元或逻辑地址与实体程序化单元之间的映射信息。并且，存储器管理电路还会建立此些逻辑-实体映射表的地址信息，例如，此些地址信息可指示每一逻辑-实体映射表的逻辑地址及其所映射的实体抹除单元。当欲存取数据时，存储器管理电路会载入对应的逻辑-实体映射表的地址信息与逻辑-实体映射表至缓冲存储器中，并且依据逻辑-实体映射表的地址信息与逻辑-实体映射表来写入或读取数据。

一般而言，在主机系统对存储器存储装置执行小范围的数据存取(或测试)操作时，为了确保在此操作中的执行效率，通常会在缓冲存储器预留足够的空间来存储对应此小范围的数据的所有逻辑-实体映射表的地址信息与逻辑-实体映射表，以使得存储器管理电路不需频繁地从可复写式非易失性存储器模块载入逻辑-实体映射表的地址信息与逻辑-实体映射表。然而，在此情况下，若主机系统改为对存储器存储装置执行随机读取(random read)数据的整体测试操作，由于整体测试操作中随机读取的数据所对应的逻辑地址的范围相较于小范围的数据所对应的逻辑地址来地广，因此，为对应上述小范围的数据的所有逻辑-实体映射表的地址信息与逻辑-实体映射表所预留的缓冲存储器的空间将无法满足随机读取数据的整体测试操作中逻辑-实体映射表的地址信息与逻辑-实体映射表所需的空间。

倘若，欲同时达到在上述两种数据存取(或测试)操作中皆不需载入各自所对应的逻辑-实体映射表的地址信息与逻辑-实体映射表，则需在缓冲存储器中预留足以存储具存储器存储装置的容量的数据所对应的逻辑-实体映射表的地址信息与逻辑-实体映射表的空间；然而，此情形会导致缓冲存储器的空间在某些情况(例如，小范围的数据存取操作)下无法充分地被利用，进而造成缓冲存储器空间的浪费。基此，如何提升存储器存储装置进行数据存取(或测试)操作时的速度与效能，又兼顾缓冲存储器的空间的分配与利用，是此领域技术人员所致力的目标。

发明内容

本发明提供一种存储器管理方法、存储器控制器与存储器存储装置，可使得缓冲存储器的空间达到有效地分配与利用，并有效提升了存储器存储装置进行数据存取时的速度与效能。

本发明的一范例实施例提出一种存储器管理方法，用于一存储器存储装置，其中所述存储器存储装置包括一可复写式非易失性存储器模块与一缓冲存储器，且所数缓冲存储器至少包括一第一缓冲区与一第二缓冲区。本存储器管理方法包括：当存储器存储装置操作于第一模式时，从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表的至少一第一地址信息至第一缓冲区中，其中第一地址信息具有第一数据量；以及当存储器存储装置操作于第二模式时，从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区中，其中第二地址信息具有第二数据量，且所述第一数据量小于所述第二数据量。

在本发明的一范例实施例中，所述第一缓冲区与所述第二缓冲区的总容量为一预定值，且第一缓冲区于第二模式中的容量不小于第一缓冲区于第一模式中的容量。

在本发明的一范例实施例中，在所述第一模式中，存储器存储装置操作第一数据且所述第一数据具有第三数据量。在所述第二模式中，存储器存储装置操作第二数据且所述第二数据数据具有第四数据量，其中所述第三数据量小于所述第四数据量。其中，至少一第一逻辑-实体映射表用以记录所述第一数据的映射信息，且至少一第二逻辑-实体映射表用以记录所述第二数据的映射信息。

在本发明的一范例实施例中，所述存储器管理方法还包括：当存储器存储装置操作于第一模式时，从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表至所述第二缓冲区；以及当存储器存储装置操作于第二模式时，从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表至第二缓冲区。其中，第二缓冲区于第二模式中的容量不大于第二缓冲区于第一模式中的容量。

在本发明的一范例实施例中，所述从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表至第二缓冲区之后的步骤包括：接收多个第一存取指令，其中所述第一存取指令包括多个第一逻辑单元；以及发送对应所述第一存取指令的第一存取指令序列，从所述第二缓冲区中读取至少一第一逻辑-实体映射表中对应所述第一逻辑单元的映射信息，并根据所述第一逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述第一逻辑单元的数据。

在本发明的一范例实施例中，所述从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表至第二缓冲区之后的步骤包括：接收多个第二存取指令，其中所述第二存取指令包括多个第二逻辑单元；以及发送对应所述第二存取指令的第二存取指令序列，从所述第二缓冲区中读取至少一第二逻辑-实体映射表中对应所述第二逻辑单元的映射信息，并根据所述第二逻辑单元的映射信息从可复写式非易失性存储器模块中存取属于所述第二逻辑单元的数据。

在本发明的一范例实施例中，所述从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区中之后的步骤包括：接收多个第二存取指令，其中所述第二存取指令包括多个第二逻辑单元；发送对应所述第二存取指令的第二存取指令序列，并根据第二地址信息从可复写式非易失性存储器模块中读取至少一第二逻辑-实体映射表至第二缓冲区；以及从第二缓冲区中读取至少一第二逻辑-实体映射表中对应所述第二逻辑单元的映射信息，并根据此些第二逻辑单元的映射信息从可复写式非易失性存储器模块中存取属于此些第二逻辑单元的数据。

本发明的一范例实施例提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块。本存储器控制电路单元包括主机接口、存储器接口、缓冲存储器及存储器管理电路。主机接口耦接至一主机系统，存储器接口耦接至可复写式非易失性存储器模块，缓冲存储器耦接至主机接口及存储器接口，存储器管理电路耦接至主机接口、存储器接口与缓冲存储器。当存储器存储装置操作于第一模式时，存储器管理电路用以从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表的至少一第一地址信息至第一缓冲区中，其中第一地址信息具有第一数据量。当存储器存储装置操作于第二模式时，存储器管理电路还用以从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区中，其中第二地址信息具有第二数据量，且第一数据量小于第二数据量。

在本发明的一范例实施例中，所述第一缓冲区与第二缓冲区的总容量为一预定值，且第一缓冲区于第二模式中的容量不小于第一缓冲区于第一模式中的容量。

在本发明的一范例实施例中，在所述第一模式中，存储器存储装置操作一第一数据，且第一数据具有第三数据量。在所述第二模式中，存储器存储装置操作一第二数据，且第二数据具有一第四数据量，其中所述第三数据量小于所述第四数据量。至少一第一逻辑-实体映射表用以记录第一数据的映射信息，至少一第二逻辑-实体映射表用以记录第二数据的映射信息。

在本发明的一范例实施例中，当存储器存储装置操作于第一模式时，存储器管理电路还用以从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表至第二缓冲区；以及当存储器存储装置操作于第二模式时，存储器管理电路还用以从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表至所述第二缓冲区。其中，第二缓冲区于第二模式中的容量不大于第二缓冲区于第一模式中的容量。

在本发明的一范例实施例中，在从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表至第二缓冲区的操作之后，所述存储器管理电路还用以接收多个第一存取指令，其中所述第一存取指令包括多个第一逻辑单元；以及所述存储器管理电路还用以发送对应此些第一存取指令的一第一存取指令序列，从第二缓冲区中读取至少一第一逻辑-实体映射表中对应所述第一逻辑单元的映射信息，并根据此些第一逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述第一逻辑单元的数据。

在本发明的一范例实施例中，在从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表至第二缓冲区的操作之后，存储器管理电路还用以接收多个第二存取指令，其中第二存取指令包括多个第二逻辑单元；以及存储器管理电路还用以发送对应此些第二存取指令的第二存取指令序列，从所述第二缓冲区中读取至少一第二逻辑-实体映射表中对应所述第一逻辑单元的映射信息，并根据所述第二逻辑单元的映射信息从可复写式非易失性存储器模块中存取属于所述第二逻辑单元的数据。

在本发明的一范例实施例中，在可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区中的操作之后，所述存储器管理电路还用以接收多个第二存取指令，其中此些第二存取指令包括多个第二逻辑单元；所述存储器管理电路还用以发送对应此些第二存取指令的第二存取指令序列，从所述第一缓冲区中读取所述第二地址信息，并根据所述第二地址信息从可复写式非易失性存储器模块中读取至少一第二逻辑-实体映射表至第二缓冲区；以及所述存储器管理电路还用以从所述第二缓冲区中读取至少一第二逻辑-实体映射表中对应第二逻辑单元的映射信息，并根据此些第二逻辑单元的映射信息从可复写式非易失性存储器模块中存取属于此些第二逻辑单元的数据。

本发明的一范例实施例提出一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及上述的存储器控制电路单元。连接接口单元耦接至主机系统，存储器控制电路单元耦接至连接接口单元与可复写式非易失性存储器模块并且包括缓冲存储器。当存储器存储装置操作于第一模式时，存储器控制电路单元用以从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表的至少一第一地址信息至该第一缓冲区中，其中第一地址信息具有第一数据量。当存储器存储装置操作于第二模式时，存储器控制电路单元还用以从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区中，其中第二地址信息具有一第二数据量，且第一数据量小于该第二数据量。

在本发明的一范例实施例中，所述第一缓冲区与所述第二缓冲区的总容量为一预定值，且第一缓冲区于第二模式中的容量不小于第一缓冲区于第一模式中的容量。

在本发明的一范例实施例中，在所述第一模式中，存储器存储装置操作一第一数据，且第一数据具有第三数据量。在所述第二模式中，存储器存储装置操作一第二数据，且第二数据具有第四数据量，其中所述第三数据量小于所述第四数据量。至少一第一逻辑-实体映射表用以记录第一数据的映射信息，至少一第二逻辑-实体映射表用以记录第二数据的映射信息。

在本发明的一范例实施例中，当存储器存储装置操作于第一模式时，所述存储器控制电路单元还用以从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表至第二缓冲区。当存储器存储装置操作于第二模式时，存储器控制电路单元还用以从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表至第二缓冲区。其中，第二缓冲区于第二模式中的容量不大于第二缓冲区于第一模式中的容量。

在本发明的一范例实施例中，在从可复写式非易失性存储器模块载入该至少一第一逻辑-实体映射表至该第二缓冲区的操作之后，所述存储器控制电路单元还用以接收多个第一存取指令，其中所述第一存取指令包括多个第一逻辑单元；以及所述存储器控制电路单元还用以发送对应所述第一存取指令的第一存取指令序列，从该第二缓冲区中读取所述第一逻辑-实体映射表中对应第一逻辑单元的映射信息，并根据所述第一逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于此些第一逻辑单元的数据。

在本发明的一范例实施例中，在从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表至第二缓冲区的操作之后，存储器控制电路单元还用以接收多个第二存取指令，且此些第二存取指令包括多个第二逻辑单元；以及存储器控制电路单元还用以发送对应此些第二存取指令的第二存取指令序列，从所述第二缓冲区中读取至少一第二逻辑-实体映射表中对应此些第二逻辑单元的映射信息，并根据此些第二逻辑单元的映射信息从该可复写式非易失性存储器模块中存取属于该些第二逻辑单元的数据。

在本发明的一范例实施例中，在从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区中的操作之后，所述存储器控制电路单元还用以接收多个第二存取指令，此些第二存取指令包括多个第二逻辑单元；发送对应此些第二存取指令的第二存取指令序列，从所述第一缓冲区中读取此些第二地址信息，并根据此些第二地址信息从可复写式非易失性存储器模块中读取至少一第二逻辑-实体映射表至所述第二缓冲区；以及存储器控制电路单元还用以从第二缓冲区中读取至少一第二逻辑-实体映射表中对应所述第二逻辑单元的映射信息，并根据此些第二逻辑单元的映射信息从可复写式非易失性存储器模块中存取属于所述第二逻辑单元的数据。

基于上述，上述范例实施例是通过动态地配置缓冲存储器暂存逻辑-实体映射表及其地址信息的容量，达到同时兼顾主机系统对存储器存储装置执行小范围的数据存取(或测试)操作与主机系统对存储器存储装置执行整体测试操时存储器存储装置的运作效能。借此，使得缓冲存储器的空间达到有效地分配与利用，更提升了存储器存储装置进行数据存取时的速度与效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

图6是根据一范例实施例所示出的缓冲存储器的示意图。

图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图8A是根据本发明的一范例实施例所示出在第一模式中缓冲存储器的第一缓冲区与第二缓冲区的容量配置的示意图。

图8B是根据本发明的一范例实施例所示出在第二模式中缓冲存储器的第一缓冲区与第二缓冲区的容量配置的示意图。

图9是根据本发明的另一范例实施例所示出在第二模式中缓冲存储器的第一缓冲区与第二缓冲区的容量配置的示意图。

图10是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

附图标号说明：

10：存储器存储装置；

11：主机系统；

110：系统总线；

111：处理器；

112：随机存取存储器；

113：只读存储器；

114：数据传输接口；

12：输入/输出(I/O)装置；

20：主板；

201：U盘；

202：存储器卡；

203：固态硬盘；

204：无线存储器存储装置；

205：全球定位系统模块；

206：网络适配器；

207：无线传输装置；

208：键盘；

209：屏幕；

210：喇叭；

32：SD卡；

33：CF卡；

34：嵌入式存储装置；

341：嵌入式多媒体卡；

342：嵌入式多芯片封装存储装置；

402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非易失性存储器模块；

410(0)～410(B)：实体抹除单元；

502：存储器管理电路；

504：主机接口；

506：存储器接口；

508：错误检查与校正电路；

510：缓冲存储器；

512：电源管理电路；

612：第一缓冲区；

614：第二缓冲区；

610(0)～610(D)：缓存单元；

701：存储区；

702：闲置区；

710(0)～710(B)：实体单元；

712(0)～712(C)：逻辑单元；

810：第一模式；

820、900：第二模式；

812：部分的第一地址信息；

814：第一逻辑-实体映射表；

822：第二地址信息；

824：部分的第二逻辑-实体映射表；

826、916：映射信息；

912：所有的第三地址信息；

914：部分的第三逻辑-实体映射表；

S1001：步骤(当存储器存储装置操作于第一模式时，从可复写式非易失性存储器模块载入至少一第一逻辑-实体映射表的至少一第一地址信息至第一缓冲区中，其中第一地址信息具有第一数据量)；

S1003：步骤(当存储器存储装置操作于第二模式时，从可复写式非易失性存储器模块载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区中，其中第二地址信息具有第二数据量，且所述第一数据量小于所述第二数据量)。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可通过数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12耦接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主板20可以通过有线或无线的方式耦接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储器卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。其中，无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的各种类型存储器存储装置。此外，主板20也可以通过系统总线110耦接至全球定位系统(Global Positioning System,GPS)模块205、网络适配器206、无线传输装置207、键盘208、屏幕209、喇叭210等各种类型的式I/O装置。例如，在一范例实施例中，主板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通讯装置、音频播放器、视频播放器或平板计算机等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是兼容于序列先进附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、安全数字(SecureDigital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用闪存(UniversalFlash Storage,UFS)接口标准、嵌入式多芯片封装(embedded Multi Chip Package,eMCP)接口标准、小型闪存(Compact Flash,CF)接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件或软件实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是耦接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型闪存模块(即，一个存储单元中可存储1个位的闪存模块)、多阶存储单元(Multi Level Cell,MLC)NAND型闪存模块(即，一个存储单元中可存储2个位的闪存模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型闪存模块(即，一个存储单元中可存储3个位的闪存模块)、其他闪存模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406是耦接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(B)。例如，实体抹除单元410(0)～410(B)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以韧体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被刻录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令也可以程序代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序代码或脚本并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是耦接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是兼容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括脚本或程序代码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是耦接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。

缓冲存储器510是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。

图6是根据一范例实施例所示出的缓冲存储器的示意图。

请参照图6，缓冲存储器510具有缓存单元610(0)～610(D)，每一个缓存单元的容量例如为4KB。具体而言，四个缓存单元的容量为对应可复写式非易失性存储器的一个实体程序化单元的容量。然而，必须了解的是，本范例实施例不限定配置在缓冲存储器510中的缓存单元的个数、缓存单元的容量以及主机系统11所传送的数据的大小。此外，主机系统11例如是以4KB为单位来传送或存取数据。或者，在另一范例实施例中，主机系统11每次所传送或存取的数据的容量也可以大于或小于4KB。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。例如，同一条字符在线的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位，则同一条字符在线的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型闪存中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据位区与冗余(redundancy)位区。数据位区包含多个实体扇，用以存储用户数据，而冗余位区用以存储系统数据(例如，错误更正码)。

在本范例实施例中，数据位区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。必须了解的是，在此描述可复写式非易失性存储器模块406的实体单元的运作时，以“选择”与“分组”等词来操作实体单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块406的实体单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块406的实体单元进行操作。

请参照图7，存储器管理电路502会将可复写式非易失性存储器模块406的存储单元逻辑地分组为实体单元710(0)～710(B)。在本范例实施例中，实体单元710(0)～710(B)中的每一个实体单元是指一或多个实体程序化单元。然而，在另一范例实施例中，实体单元710(0)～710(B)中的每一个实体单元则是指一或多个实体抹除单元，例如，实体单元710(0)～710(B)中的每一个实体单元为实体抹除单元410(0)～410(B)。

在本范例实施例中，存储器管理电路502会将实体单元710(0)～710(B)逻辑地分组为存储区701与闲置(spare)区702。存储区701中的实体单元710(0)～710(A)存储有数据，而闲置区702中的实体单元710(A+1)～710(B)尚未被用来存储数据。例如，属于存储区701的每一个实体单元可能存储有有效数据和/或无效数据，而属于存储区701的某一个实体单元被抹除之后就会被关联至闲置区702。当属于存储区701的某一个实体单元被写满之后，某一个实体单元会被从闲置区702选择并且被关联至存储区701，以存储其他数据。

在本范例实施例中，存储器管理电路502会配置逻辑单元712(0)～712(C)以映射存储区701中的实体单元710(0)～710(A)。在本范例实施例中，主机系统11是通过逻辑地址(logical address,LA)来存取存储于存储区701中的数据，因此，逻辑单元712(0)～712(C)中的每一者是指一个逻辑地址，并且在本范例实施例中，逻辑单元712(0)～712(C)中的每一个逻辑单元会被映射至至少一个实体程序化单元。然而，在另一范例实施例中，逻辑单元712(0)～712(C)中的每一者也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。

一般而言，存储器管理电路502会将逻辑单元与实体单元之间的映射关系(也称为逻辑-实体映射关系)记录于至少一逻辑-实体映射表，并建立此些逻辑-实体映射表的地址信息，以记录每一逻辑-实体映射表的逻辑地址及其所映射的实体抹除单元。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此些逻辑-实体映射表的地址信息与逻辑-实体映射表来执行对于存储器存储装置10的数据存取。例如，当主机系统11下达多个存取指令给存储器管理电路502时，存储器管理电路502会先载入对应的逻辑-实体映射表的地址信息至缓冲存储器510，并根据此些地址信息从可复写式非易失性存储器模块406中读取对应的逻辑-实体映射表至缓冲存储器。接着，存储器管理电路502即可读取此逻辑-实体映射表中的映射信息，进而取得上述存取指令所要存取的逻辑地址，并取得此逻辑地址所映射的实体抹除单元或实体程序化单元。之后，存储器管理电路502即可对可复写式非易失性存储器模块406执行对应此些逻辑地址的数据的存取操作，以将这些数据传送给主机系统11或写入至可复写式非易失性存储器模块406的实体抹除单元或实体程序化单元中。

值得注意的是，在主机系统11对存储器存储装置10执行小范围的数据存取(或测试)操作时，由于为了确保在此操作中的执行效率，缓冲存储器510中通常会预留有足够的空间来存储对应此小范围的数据的所有逻辑-实体映射表的地址信息与逻辑-实体映射表，以使得存储器管理电路502不需频繁地从可复写式非易失性存储器模块406载入逻辑-实体映射表的地址信息与逻辑-实体映射表至缓冲存储器510。举例而言，请再参照图6，缓冲存储器510会被配置为至少包括缓冲区612(也称为第一缓冲区612)与缓冲区614(也称为第二缓冲区614)，第一缓冲区612配置为用以暂存逻辑-实体映射表的地址信息的空间，第二缓冲区614配置为用以暂存逻辑-实体映射表的空间。更详细地说，假设上述小范围的数据的容量为1GB(gigabytes)，则用以管理容量为1GB的数据的逻辑-实体映射表的所有映射信息的容量会约为1MB(megabyte)，用以管理容量为1MB的逻辑-实体映射表的逻辑-实体映射表的地址信息的容量会约为1KB(kilobyte)。因此，在主机系统11对存储器存储装置10执行小范围的数据存取(或测试)操作的例子中，第一缓冲区612的容量至少需被配置为1KB，而第二缓冲区614的容量至少需被配置为1MB，由此才能达到存储器管理电路502不需要从可复写式非易失性存储器模块406载入逻辑-实体映射表的地址信息与逻辑-实体映射表，进而增加存储器存储装置10的运作效能。

然而，在上述情况下，若主机系统11改为对存储器存储装置10执行随机读取数据的整体测试操作，则由于整体测试操作中随机读取的数据所对应的逻辑地址的范围相较于小范围的数据所对应的逻辑地址的范围广，例如，倘若可复写式非易失性存储器模块406的总容量为512GB，在主机系统11对存储器存储装置执行整体测试操作的例子中，第一缓冲区612的容量至少需被配置为可暂存512KB的逻辑-实体映射表的地址信息的大小，而第二缓冲区614的容量至少需被配置为可暂存512MB的逻辑-实体映射表的大小，才能达到存储器管理电路502不需要从可复写式非易失性存储器模块406载入逻辑-实体映射表的地址信息与逻辑-实体映射表的效果。显然地，专为容量为1GB的小范围数据的所预留的1KB的第一缓冲区612与1MB的第二缓冲区614将无法满足随机读取数据的整体测试操作中逻辑-实体映射表的地址信息与逻辑-实体映射表所需的空间。

反之，若欲同时达到在上述两种数据存取(或测试)操作中皆不需载入各自所对应的逻辑-实体映射表的地址信息与逻辑-实体映射表，则至少需在缓冲存储器510中预留足以管理存储器存储装置10的容量(例如为512GB)的数据所对应的逻辑-实体映射表的地址信息与逻辑-实体映射表的空间，即，512KB的第一缓冲区612与512MB的第二缓冲区614；然而，若配置此大容量(即，512MB)的空间给第二缓冲区614，则会导致缓冲存储器510的空间在某些情况(例如，小范围的数据存取操作)下无法充分地被利用，进而造成缓冲存储器510的空间的浪费。

据此，在传统的作法中，会将第一缓冲区612配置为可暂存少许容量(例如，16KB)的逻辑-实体映射表的地址信息的固定容量空间，以及将第二缓冲区614配置为可暂存容量为1MB的逻辑-实体映射表的固定容量空间。由此可在主机系统11对存储器存储装置执行小范围的数据存取(或测试)操作时，根据预先载入缓冲存储器510的第二缓冲区614的对应小范围的数据的所有逻辑-实体映射表，仅从可复写式非易失性存储器模块406存取对应存取操作指令的数据。此外，在主机系统11对存储器存储装置执行整体测试操作时，则需从可复写式非易失性存储器模块406载入对应存取操作指令的逻辑-实体映射表的地址信息至第一缓冲区612，并根据载入至第一缓冲区612的逻辑-实体映射表的地址信息，从可复写式非易失性存储器模块406载入对应地址信息的逻辑-实体映射表至第二缓冲区614，接着再从可复写式非易失性存储器模块406存取对应存取操作指令的数据。由此可知，在此传统的作法中，并无法同时兼顾上述两种数据存取(或测试)操作时存储器存储装置10的运作效能。

有鉴于此，在本范例实施例中，存储器管理电路502是根据存储器存储装置10的操作模式，动态地安排用以暂存逻辑-实体映射表的地址信息的第一缓冲区612的容量与用以暂存逻辑-实体映射表的第二缓冲区614的容量，且第一缓冲区612的容量与第二缓冲区614的容量的总容量为一预定值。在此，可复写式非易失性存储器模块406的总容量例如为512GB，而所述操作模式至少包括第一模式与第二模式。在范例实施例中，所述第一模式例如是主机系统11对存储器存储装置10所执行的小范围的数据(例如，容量为1GB的数据)存取(或测试)操作，而所述第二模式例如是对存储器存储装置10所执行的大范围的数据(例如，容量为512GB的数据)的整体测试操作。换言之，在第一模式中存储器存储装置10会操作具有1GB的数据量(也称为第三数据量)的数据(也称为第一数据)，而在第二模式中，存储器存储装置10会操作具有512GB的数据量(也称为第四数据量)的数据(也称为第二数据)，在此，第三数据量小于第四数据量，且第四数据量为可复写式非易失性存储器模块406的容量。为了更清楚地描述本发明的存储器管理方法与存储器管理电路502的运作，以下将参照图8A～图8B以一范例来进行说明。

图8A是根据本发明的一范例实施例所示出在第一模式中缓冲存储器的第一缓冲区与第二缓冲区的容量配置的示意图。图8B是根据本发明的一范例实施例所示出在第二模式中缓冲存储器的第一缓冲区与第二缓冲区的容量配置的示意图。

请先参照图8A，在本发明范例实施例中，上述预定值(即，第一缓冲区612的容量与第二缓冲区614的容量的总容量)例如为1040KB。由于在第一模式810中存储器存储装置10所运作的第一数据的第三数据量为1GB，且用以管理容量为1GB的第一数据的逻辑-实体映射表(也称为第一逻辑-实体映射表)的映射信息的容量约为1MB，因此，当存储器存储装置10操作于第一模式810时，存储器管理电路502会将第二缓冲区614的容量配置为1MB，第一缓冲区612的容量配置为16KB。据此，第二缓冲区614即可用来存储对应第一数据的第一逻辑-实体映射表。详言之，当存储器管理电路502判定存储器存储装置10处于第一模式810时，存储器管理电路502会将部分的第一逻辑-实体映射表的地址信息812(也称为至少一第一地址信息812)与完整的第一逻辑-实体映射表814(即，所有第一数据的逻辑-实体映射表)分别载入缓冲存储器510的第一缓冲区612与第二缓冲区614。然而，本发明并不限于此，例如，在另一范例实施例中，当存储器管理电路502判定存储器存储装置10处于第一模式时，存储器管理电路502也可不预载入第一地址信息812至第一缓冲区612，而仅预载入完整的第一逻辑-实体映射表814至第二缓冲区614。

如此一来，当存储器管理电路502在第一模式810中接收包括多个逻辑单元(也称为第一逻辑单元)的多个存取指令(也称为第一存取指令)时，存储器管理电路502会发送对应此些第一存取指令的存取指令序列(也称为第一存取指令序列)，以读取已暂存于第二缓冲区614的第一逻辑-实体映射表814中对应第一逻辑单元的映射信息，并根据此些第一逻辑单元的映射信息从可复写式非易失性存储器模块406中存取属于此些第一逻辑单元的数据。换言之，在本范例实施例中，存储器存储装置10处于第一模式810时，由于所有的第一逻辑-实体映射表814已预先暂存于第二缓冲区614中，因此，存储器管理电路502在接收存取指令时不需再从可复写式非易失性存储器模块406载入第一逻辑-实体映射表814至缓冲存储器510。也即，存储器管理电路502在第一模式810中执行对应一个存取指令的存取操作的速度仅相当于从可复写式非易失性存储器模块406载入或写入对应存取指令的数据至缓冲存储器510的时间。

请参照图8B，由于在第二模式820中存储器存储装置10所运作的第二数据的第四数据量为512GB，且用以管理容量为512GB的第二数据的逻辑-实体映射表(也称为第二逻辑-实体映射表)的映射信息的容量约为512MB，用以管理容量为512MB的第二逻辑-实体映射表的地址信息的容量约为512KB。因此，当存储器存储装置10操作于第二模式820时，存储器管理电路502会将第一缓冲区612的容量配置为512KB，第二缓冲区614的容量配置为528KB。在此，第一缓冲区612的容量与第二缓冲区614的容量的总容量也为上述预定值(即，1040KB)。据此，第一缓冲区612即可用来存储对应第二数据的第二逻辑-实体映射表的完整的地址信息。详言之，当存储器管理电路502判定存储器存储装置10处于第二模式820时，存储器管理电路502会从可复写式非易失性存储器模块406将第二逻辑-实体映射表的完整的地址信息822(也称为所有的第二地址信息822)与部分的第二逻辑-实体映射表824分别载入缓冲存储器510的第一缓冲区612与第二缓冲区614。然而，本发明并不限于此，例如，在另一范例实施例中，当存储器管理电路502判定存储器存储装置10处于第二模式820时，存储器管理电路502也可不预载部分的第二逻辑-实体映射表824至第二缓冲区614，而仅预载所有的第二地址信息822至第一缓冲区612。

如此一来，当存储器管理电路502在第二模式820中接收包括多个逻辑单元(也称为第二逻辑单元)的多个存取指令(也称为第二存取指令)时，存储器管理电路502会发送对应此些第二存取指令的存取指令序列(也称为第二存取指令序列)，以读取已暂存于第一缓冲区612的第二地址信息822，并根据此些第二地址信息822从可复写式非易失性存储器模块406中读取第二逻辑-实体映射表中对应存取指令的映射信息826至第二缓冲区614中。之后，存储器管理电路502即可读取第二缓冲区614中第二逻辑-实体映射表中对应第二逻辑单元的映射信息826，并根据此些第二逻辑单元的映射信息826从可复写式非易失性存储器模块406中存取属于第二逻辑单元的数据。换言之，在本范例实施例中，存储器存储装置10处于第二模式820时，由于第二逻辑-实体映射表的完整的第二地址信息822已预先暂存于第一缓冲区612中，因此，存储器管理电路502在接收存取指令时仅需根据第二地址信息822载入对应存取指令的第二逻辑-实体映射表中的映射信息826至缓冲存储器510。也即，存储器管理电路502在第二模式820中执行对应一个存取指令的存取操作的速度仅相当于从可复写式非易失性存储器模块406载入或写入对应存取指令的映射信息及其数据至缓冲存储器510的时间。

值得注意的是，在上述存储器存储装置10处于第二模式820的例子中，当存储器管理电路502接收到包括多个第二逻辑单元多个第二存取指令时，存储器管理电路502也可以先判断已暂存于第二缓冲区614的部分的第二逻辑-实体映射表824中是否暂存有对应第二逻辑单元的映射信息826，以在已暂存于第二缓冲区614的部分的第二逻辑-实体映射表824中记录有对应第二逻辑单元的映射信息826时，直接根据此些第二逻辑单元的映射信息826从可复写式非易失性存储器模块406中存取属于此些第二逻辑单元的数据。在此例子中，存储器管理电路502在第二模式820中执行对应一个存取指令的存取操作的速度也仅相当于从可复写式非易失性存储器模块406载入或写入对应存取指令的数据至缓冲存储器510的时间。

请再参照图8A与图8B，在本发明范例实施例中，存储器管理电路502是在第一缓冲区612与第二缓冲区614两者的总容为预定值的情况下，根据存储器存储装置10的操作模式，动态地安排用以暂存逻辑-实体映射表的地址信息的第一缓冲区612的容量与用以暂存逻辑-实体映射表的第二缓冲区614的容量。根据图8A与图8B可知，第一模式810中的第一地址信息812所具有的数据量(也称为第一数据量)小于第二模式820中的第二地址信息822所具有的数据量(也称为第二数据量)。此外，第一缓冲区612于第二模式820中的容量不小于第一缓冲区612于第一模式810中的容量，而第二缓冲区614于第二模式820中的容量不大于第二缓冲区614于第一模式810中的容量。并且，在第一模式810或第二模式820中第一缓冲区612与第二缓冲区614的总容量皆为一预定值。特别是，通过对缓冲存储器510的所存储的逻辑-实体映射表及其地址信息的容量配置，可使得存储器管理电路502在第一模式810中执行对应一个存取指令的存取操作的速度达到从可复写式非易失性存储器模块406载入或写入对应存取指令的数据至缓冲存储器510的时间；以及使得存储器管理电路502在第二模式820中执行对应一个存取指令的存取操作的速度至少达到从可复写式非易失性存储器模块406载入或写入对应存取指令的映射信息及其数据至缓冲存储器510的时间。

在本发明范例实施例中，若假设存储器管理电路502从可复写式非易失性存储器模块406载入对应存取指令的逻辑-实体映射表的地址信息、对应存取指令的映射信息及其数据至缓冲存储器510的速度例如30MB/s；则存储器管理电路502从可复写式非易失性存储器模块406载入或写入对应存取指令的映射信息及其数据至缓冲存储器510的速度例如可达到50MB/s；以及存储器管理电路502从可复写式非易失性存储器模块406载入或写入对应存取指令的数据至缓冲存储器510的速度例如可达到100MB/s。由此可知，本范例实施例中，存储器管理电路502在第二模式820中执行对应一个存取指令的存取操作的速度相较于传统的作法的速度提升了1.6倍至3.3倍。另外，通过动态地配置缓冲存储器510的容量来存储逻辑-实体映射表及其地址信息，可同时兼顾主机系统11对存储器存储装置10执行小范围的数据存取(或测试)操作与主机系统11对存储器存储装置10执行整体测试操的两种情况下存储器存储装置10的运作效能。借此，使得缓冲存储器的空间达到有效地分配与利用。

图9是根据本发明的另一范例实施例所示出在第二模式中缓冲存储器的第一缓冲区与第二缓冲区的容量配置的示意图。

上述范例实施例是以可复写式非易失性存储器模块406的总容量为512GB的例子进行说明，然而，本发明并不加以限制可复写式非易失性存储器模块406的总容量。例如，在本发明范例实施例中，存储器管理电路502可更根据可复写式非易失性存储器模块406的总容量与存储器存储装置10的操作模式，来动态地安排用以暂存逻辑-实体映射表的地址信息的第一缓冲区612的容量与用以暂存逻辑-实体映射表的第二缓冲区614的容量。请参照图9，在可复写式非易失性存储器模块406的总容量为1TB(Terabyte)的例子中，用以管理容量为1TB的数据(也称为第三数据)的逻辑-实体映射表(也称为第三逻辑-实体映射表)的映射信息的容量约为1GB，用以管理容量为1GB的第三逻辑-实体映射表的地址信息的容量约为1MB。因此，当存储器存储装置10操作于第二模式900时，存储器管理电路502会将第一缓冲区612的容量配置为1MB，第二缓冲区614的容量配置为16KB。在此，第一缓冲区612的容量与第二缓冲区614的容量的总容量也为上述预定值(即，1040KB)。据此，第一缓冲区612即可用来存储对应第三数据的所有的第三逻辑-实体映射表的完整的地址信息。类似地，当存储器管理电路502判定存储器存储装置10处于第二模式900时，存储器管理电路502会从可复写式非易失性存储器模块406将第三逻辑-实体映射表的完整的地址信息912(也称为所有的第三地址信息912)与部分的第三逻辑-实体映射表914分别载入缓冲存储器510的第一缓冲区612与第二缓冲区614。然而，本发明并不限于此，例如，在另一范例实施例中，当存储器管理电路502判定存储器存储装置10处于第二模式900时，存储器管理电路502也可不预载部分的第三逻辑-实体映射表914至第二缓冲区614，而仅预载完整的第三地址信息912至第一缓冲区612。

接着，当存储器管理电路502在第二模式900中接收包括多个逻辑单元(也称为第三逻辑单元)的多个存取指令(也称为第三存取指令)时，存储器管理电路502会发送对应此些第三存取指令的存取指令序列(也称为第三存取指令序列)，以读取已暂存于第一缓冲区612的第三地址信息912，并根据此些第三地址信息912从可复写式非易失性存储器模块406中读取第三逻辑-实体映射表中对应存取指令的映射信息916至第二缓冲区614中。之后，存储器管理电路502即可读取第二缓冲区614中第三逻辑-实体映射表中对应第三逻辑单元的映射信息916，并根据此些第三逻辑单元的映射信息916从可复写式非易失性存储器模块406中存取属于第三逻辑单元的数据。换言之，在本范例实施例中，存储器存储装置10处于第二模式900时，由于第三逻辑-实体映射表的完整的第三地址信息912已预先暂存于第一缓冲区612中，因此，存储器管理电路502在接收存取指令时仅需根据第三地址信息912载入对应存取指令的第三逻辑-实体映射表中的映射信息916至缓冲存储器510。也即，存储器管理电路502在第二模式900中执行对应一个存取指令的存取操作的速度仅相当于从可复写式非易失性存储器模块406载入或写入对应存取指令的映射信息及其数据至缓冲存储器510的时间。

特别是，在上述存储器存储装置10处于第二模式900的例子中，当存储器管理电路502接收到包括多个第三逻辑单元多个第三存取指令时，存储器管理电路502也可以先判断已暂存于第二缓冲区614的部分的第三逻辑-实体映射表914中是否有对应第三逻辑单元的映射信息916，以在已暂存于第二缓冲区614的部分的第三逻辑-实体映射表914中记录有对应第三逻辑单元的映射信息916时，直接根据此些第三逻辑单元的映射信息916从可复写式非易失性存储器模块406中存取属于此些第三逻辑单元的数据。在此例子中，存储器管理电路502在第二模式900中执行对应一个存取指令的存取操作的速度也仅相当于从可复写式非易失性存储器模块406载入或写入对应存取指令的数据至缓冲存储器510的时间。

图10是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

请参照图10，在步骤S1001中，当存储器存储装置10操作于第一模式时，存储器管理电路502会从可复写式非易失性存储器模块406载入至少一第一逻辑-实体映射表的至少一第一地址信息至第一缓冲区612中，其中第一地址信息具有第一数据量。

在步骤S1003中，当存储器存储装置10操作于第二模式时，存储器管理电路502会从可复写式非易失性存储器模块406载入至少一第二逻辑-实体映射表的至少一第二地址信息至第一缓冲区612中，其中第二地址信息具有第二数据量，且所述第一数据量小于所述第二数据量。

然而，图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10中各步骤可以实作为多个程序代码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明范例实施例提出的存储器管理方法、存储器存储装置与存储器控制电路单元，可根据存储器存储装置10的操作模式，动态地安排用以暂存逻辑-实体映射表的地址信息的第一缓冲区的容量与用以暂存逻辑-实体映射表的第二缓冲区的容量，由此使得存储器管理电路不需执行载入逻辑-实体映射表及其地址信息的操作或减少存储器管理电路执行载入逻辑-实体映射表及其地址信息的操作的次数，进而提升存储器管理电路执行存取操作的速度。另一方面，通过本发明动态地配置缓冲存储器的容量来存储逻辑-实体映射表及其地址信息的操作，可同时兼顾主机系统对存储器存储装置执行小范围的数据存取(或测试)操作与主机系统对存储器存储装置执行整体测试操的两种情况下存储器存储装置10的运作效能。如此一来，缓冲存储器的空间可充分地被利用，且不仅有效地节省缓冲存储器的空间配置，更提升了存储器存储装置进行数据存取时的速度与效能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种存储器管理方法，其特征在于，用于存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块与缓冲存储器，且所述缓冲存储器至少包括第一缓冲区与第二缓冲区，所述存储器管理方法包括：

当所述存储器存储装置操作于第一模式时，调整所述第一缓冲区的容量与所述第二缓冲区的容量，从所述可复写式非易失性存储器模块载入对应第一逻辑-实体映射表的第一地址信息的其中一部分至所述第一缓冲区中并且载入完整的所述第一逻辑-实体映射表至所述第二缓冲区中，其中所述第一地址信息具有第一数据量；以及

当所述存储器存储装置操作于第二模式时，调整所述第一缓冲区的容量与所述第二缓冲区的容量，从所述可复写式非易失性存储器模块载入对应第二逻辑-实体映射表的完整的第二地址信息至所述第一缓冲区中，其中所述第二地址信息具有第二数据量，

其中所述第一数据量小于所述第二数据量，并且所述第一缓冲区的容量与所述第二缓冲区的容量的总和是为预定值。

2.根据权利要求1所述的存储器管理方法，其中所述第一缓冲区于所述第二模式中的容量不小于所述第一缓冲区于所述第一模式中的容量。

3.根据权利要求2所述的存储器管理方法，其中，在所述第一模式中，所述存储器存储装置操作第一数据，且所述第一数据具有第三数据量；

其中，在所述第二模式中，所述存储器存储装置操作第二数据，且所述第二数据具有第四数据量，其中所述第三数据量小于所述第四数据量；

其中，所述第一逻辑-实体映射表用以记录所述第一数据的映射信息，且所述第二逻辑-实体映射表用以记录所述第二数据的映射信息。

4.根据权利要求2所述的存储器管理方法，还包括：

当所述存储器存储装置操作于所述第二模式时，从所述可复写式非易失性存储器模块载入所述第二逻辑-实体映射表至所述第二缓冲区，

其中，所述第二缓冲区于所述第二模式中的容量不大于所述第二缓冲区于所述第一模式中的容量。

5.根据权利要求4所述的存储器管理方法，其中在从所述可复写式非易失性存储器模块载入所述第一逻辑-实体映射表至所述第二缓冲区之后的步骤包括：

接收多个第一存取指令，其中所述多个第一存取指令包括多个第一逻辑单元；以及

发送对应所述多个第一存取指令的第一存取指令序列，从所述第二缓冲区中读取所述第一逻辑-实体映射表中对应所述多个第一逻辑单元的映射信息，并根据所述多个第一逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第一逻辑单元的数据。

6.根据权利要求4所述的存储器管理方法，其中在从所述可复写式非易失性存储器模块载入所述第二逻辑-实体映射表至所述第二缓冲区之后的步骤包括：

接收多个第二存取指令，其中所述多个第二存取指令包括多个第二逻辑单元；以及

发送对应所述多个第二存取指令的第二存取指令序列，从所述第二缓冲区中读取所述第二逻辑-实体映射表中对应所述多个第二逻辑单元的映射信息，并根据所述多个第二逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第二逻辑单元的数据。

7.根据权利要求2所述的存储器管理方法，其中在从所述可复写式非易失性存储器模块载入对应所述第二逻辑-实体映射表的完整的所述第二地址信息至所述第一缓冲区中之后的步骤包括：

接收多个第二存取指令，其中所述多个第二存取指令包括多个第二逻辑单元；

发送对应所述多个第二存取指令的第二存取指令序列，从所述第一缓冲区中读取所述第二地址信息，并根据所述第二地址信息从所述可复写式非易失性存储器模块中读取所述第二逻辑-实体映射表至所述第二缓冲区；以及

从所述第二缓冲区中读取所述第二逻辑-实体映射表中对应所述多个第二逻辑单元的映射信息，并根据所述多个第二逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第二逻辑单元的数据。

8.一种存储器控制电路单元，其特征在于，用于控制存储器存储装置的可复写式非易失性存储器模块，其中所述存储器控制电路单元包括：

主机接口，用以耦接至主机系统；

存储器接口，用以耦接至所述可复写式非易失性存储器模块；

缓冲存储器，耦接至所述主机接口及所述存储器接口，且所述缓冲存储器至少包括第一缓冲区与第二缓冲区；以及

存储器管理电路，耦接至所述主机接口、所述存储器接口与所述缓冲存储器，其中当所述存储器存储装置操作于第一模式时，所述存储器管理电路用以调整所述第一缓冲区的容量与所述第二缓冲区的容量，从所述可复写式非易失性存储器模块载入对应第一逻辑-实体映射表的第一地址信息的其中一部分至所述第一缓冲区中并且载入完整的所述第一逻辑-实体映射表至所述第二缓冲区中，其中所述第一地址信息具有第一数据量，

其中当所述存储器存储装置操作于第二模式时，所述存储器管理电路还用以调整所述第一缓冲区的容量与所述第二缓冲区的容量，从所述可复写式非易失性存储器模块载入对应第二逻辑-实体映射表的完整的第二地址信息至所述第一缓冲区中，其中所述第二地址信息具有第二数据量，

其中所述第一数据量小于所述第二数据量，并且所述第一缓冲区的容量与所述第二缓冲区的容量的总和是为预定值。

9.根据权利要求8所述的存储器控制电路单元，其中所述第一缓冲区于所述第二模式中的容量不小于所述第一缓冲区于所述第一模式中的容量。

10.根据权利要求9所述的存储器控制电路单元，其中在所述第一模式中，所述存储器存储装置操作第一数据，且所述第一数据具有第三数据量，其中在所述第二模式中，所述存储器存储装操作第二数据，且所述第二数据具有第四数据量，其中所述第三数据量小于所述第四数据量，

其中所述第一逻辑-实体映射表用以记录所述第一数据的映射信息，且所述第二逻辑-实体映射表用以记录所述第二数据的映射信息。

11.根据权利要求9所述的存储器控制电路单元，

其中当所述存储器存储装置操作于所述第二模式时，所述存储器管理电路还用以从所述可复写式非易失性存储器模块载入所述第二逻辑-实体映射表至所述第二缓冲区，

其中所述第二缓冲区于所述第二模式中的容量不大于所述第二缓冲区于所述第一模式中的容量。

12.根据权利要求11所述的存储器控制电路单元，其中在从所述可复写式非易失性存储器模块载入所述第一逻辑-实体映射表至所述第二缓冲区的操作之后，

所述存储器管理电路还用以接收多个第一存取指令，其中所述多个第一存取指令包括多个第一逻辑单元；以及

所述存储器管理电路还用以发送对应所述多个第一存取指令的第一存取指令序列，从所述第二缓冲区中读取所述第一逻辑-实体映射表中对应所述多个第一逻辑单元的映射信息，并根据所述多个第一逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第一逻辑单元的数据。

13.根据权利要求11所述的存储器控制电路单元，其中在从所述可复写式非易失性存储器模块载入所述第二逻辑-实体映射表至所述第二缓冲区的操作之后，

所述存储器管理电路还用以接收多个第二存取指令，其中所述多个第二存取指令包括多个第二逻辑单元；以及

所述存储器管理电路还用以发送对应所述多个第二存取指令的第二存取指令序列，从所述第二缓冲区中读取所述第二逻辑-实体映射表中对应所述多个第一逻辑单元的映射信息，并根据所述多个第二逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第二逻辑单元的数据。

14.根据权利要求9所述的存储器控制电路单元，其中在所述可复写式非易失性存储器模块载入对应所述第二逻辑-实体映射表的完整的所述第二地址信息至所述第一缓冲区中的操作之后，

所述存储器管理电路还用以接收多个第二存取指令，其中所述多个第二存取指令包括多个第二逻辑单元；

所述存储器管理电路还用以发送对应所述多个第二存取指令的第二存取指令序列，从所述第一缓冲区中读取所述第二地址信息，并根据所述第二地址信息从所述可复写式非易失性存储器模块中读取所述第二逻辑-实体映射表至所述第二缓冲区；以及

所述存储器管理电路还用以从所述第二缓冲区中读取所述第二逻辑-实体映射表中对应所述多个第二逻辑单元的映射信息，并根据所述多个第二逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第二逻辑单元的数据。

15.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以耦接至主机系统；

可复写式非易失性存储器模块；以及

存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述存储器控制电路单元包括缓冲存储器，其中当所述存储器存储装置操作于第一模式时，所述存储器控制电路单元用以调整第一缓冲区的容量与第二缓冲区的容量，从所述可复写式非易失性存储器模块载入对应第一逻辑-实体映射表的第一地址信息的其中一部分至所述第一缓冲区中并且载入完整的所述第一逻辑-实体映射表至所述第二缓冲区中，其中所述第一地址信息具有第一数据量，

其中当所述存储器存储装置操作于第二模式时，所述存储器控制电路单元还用以调整所述第一缓冲区的容量与所述第二缓冲区的容量，从所述可复写式非易失性存储器模块载入对应第二逻辑-实体映射表的完整的第二地址信息至所述第一缓冲区中，其中所述第二地址信息具有第二数据量，

其中所述第一数据量小于所述第二数据量，并且所述第一缓冲区的容量与所述第二缓冲区的容量的总和是为预定值。

16.根据权利要求15所述的存储器存储装置，其中所述第一缓冲区于所述第二模式中的容量不小于所述第一缓冲区于所述第一模式中的容量。

17.根据权利要求16所述的存储器存储装置，其中在所述第一模式中，所述存储器存储装置操作第一数据，且所述第一数据具有第三数据量，其中在所述第二模式中，所述存储器存储装置操作第二数据，且所述第二数据具有第四数据量，其中所述第三数据量小于所述第四数据量，

其中所述第一逻辑-实体映射表用以记录所述第一数据的映射信息，且所述第二逻辑-实体映射表用以记录所述第二数据的映射信息。

18.根据权利要求16所述的存储器存储装置，

其中当所述存储器存储装置操作于所述第二模式时，所述存储器控制电路单元还用以从所述可复写式非易失性存储器模块载入所述第二逻辑-实体映射表至所述第二缓冲区，

其中所述第二缓冲区于所述第二模式中的容量不大于所述第二缓冲区于所述第一模式中的容量。

19.根据权利要求18所述的存储器存储装置，其中在从所述可复写式非易失性存储器模块载入所述第一逻辑-实体映射表至所述第二缓冲区的操作之后，

所述存储器控制电路单元还用以接收多个第一存取指令，其中所述多个第一存取指令包括多个第一逻辑单元；以及

所述存储器控制电路单元还用以发送对应所述多个第一存取指令的第一存取指令序列，从所述第二缓冲区中读取所述第一逻辑-实体映射表中对应此多个第一逻辑单元的映射信息，并根据所述第一逻辑单元的映射信息从可复写式非易失性存储器模块中存取属于所述第一逻辑单元的数据。

20.根据权利要求18所述的存储器存储装置，其中在从所述可复写式非易失性存储器模块载入所述第二逻辑-实体映射表至所述第二缓冲区的操作之后，

所述存储器控制电路单元还用以接收多个第二存取指令，其中所述多个第二存取指令包括多个第二逻辑单元；以及

所述存储器控制电路单元还用以发送对应所述多个第二存取指令的第二存取指令序列，从所述第二缓冲区中读取所述第二逻辑-实体映射表中对应所述多个第一逻辑单元的映射信息，并根据所述多个第二逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第二逻辑单元的数据。

21.根据权利要求16所述的存储器存储装置，其中在从所述可复写式非易失性存储器模块载入对应所述第二逻辑-实体映射表的完整的所述第二地址信息至所述第一缓冲区中的操作之后，

所述存储器控制电路单元还用以接收多个第二存取指令，其中所述多个第二存取指令包括多个第二逻辑单元；

所述存储器控制电路单元还用以发送对应所述多个第二存取指令的第二存取指令序列，从所述第一缓冲区中读取所述第二地址信息，并根据所述第二地址信息从所述可复写式非易失性存储器模块中读取所述第二逻辑-实体映射表至所述第二缓冲区；以及

所述存储器控制电路单元还用以从所述第二缓冲区中读取所述第二逻辑-实体映射表中对应所述多个第二逻辑单元的映射信息，并根据所述多个第二逻辑单元的映射信息从所述可复写式非易失性存储器模块中存取属于所述多个第二逻辑单元的数据。

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