CN111813325B - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明的范例实施例提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，其用于可复写式非易失性存储器模块。所述存储器控制方法包括：根据第一交错信息与第二交错信息将所述第一管理单元决定为来源区块并从第一管理单元中的第一连续数据单元读取有效数据，其中第一交错信息反映第一管理单元中的第一连续数据单元的总数，且第二交错信息反映第二管理单元中的第二连续数据单元的总数；将所述有效数据存储至回收区块；以及抹除所述第一管理单元。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器控制技术，尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

随着存储器存储装置的使用时间和/或使用频率增加，存储器存储装置中的闲置实体单元的数目会逐渐减少。当闲置实体单元的数目小于一预设数目时，存储器存储装置会开始执行垃圾收集程序。一般来说，垃圾收集程序可能会根据不同实体区块的有效计数来选择要从哪些实体区块收集有效数据。但是，若有效数据在所挑选的实体区块中的分布不均匀，则可能会延长有效数据的读取时间并降低垃圾收集程序的效能。

发明内容

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可提高存储器存储装置的系统效能。

本发明的范例实施例提供一种存储器控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个管理单元。所述多个管理单元包含第一管理单元以及第二管理单元。所述存储器控制方法包括：根据第一交错信息与第二交错信息将所述第一管理单元决定为来源区块并从所述第一管理单元中的第一连续数据单元读取有效数据，其中所述第一交错信息反映所述第一管理单元中的所述第一连续数据单元的总数，且所述第二交错信息反映所述第二管理单元中的第二连续数据单元的总数；将所述有效数据存储至所述多个管理单元中的回收区块；以及抹除所述第一管理单元。

在本发明的一范例实施例中，所述第一管理单元包括多个实体单元，而根据所述第一交错信息与所述第二交错信息将所述第一管理单元决定为所述来源区块的步骤包括：决定所述第一连续数据单元在所述多个实体单元中的分散程度；以及根据所述分散程度将所述第一管理单元决定为所述来源区块。

在本发明的一范例实施例中，所述的存储器控制方法还包括：获得有效计数信息，其反映所述多个管理单元中的每一者所存储的有效数据的数据量；以及根据所述有效计数信息从所述多个管理单元中选择所述第一管理单元与所述第二管理单元作为所述来源区块的候选管理单元。

在本发明的一范例实施例中，所述的存储器控制方法还包括：从主机系统接收写入指令；根据所述写入指令将第一数据写入至所述多个管理单元中的第三管理单元；以及响应于所述第一数据写入至所述第三管理单元，更新第三交错信息，其反映所述第三管理单元中的第三连续数据单元的总数。

在本发明的一范例实施例中，根据所述写入指令将所述第一数据写入至所述多个管理单元中的所述第三管理单元的步骤包括：将所述第一数据写入至所述第三管理单元中的多个连续实体地址；以及将识别比特存储于所述多个连续实体地址中的第一实体地址，其中所述识别比特反映所述多个连续实体地址属于所述第三连续数据单元。

在本发明的一范例实施例中，所述的存储器控制方法还包括：响应于存储于所述多个连续实体地址的所述第一数据的至少一部分数据被更新为无效数据，移除所述识别比特并更新所述第三交错信息，以反映所述第三连续数据单元的所述总数的减少。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个管理单元。所述多个管理单元包含第一管理单元以及第二管理单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以根据第一交错信息与第二交错信息将所述第一管理单元决定为来源区块并发送至少一读取指令序列以指示从所述第一管理单元中的第一连续数据单元读取有效数据。所述第一交错信息反映所述第一管理单元中的所述第一连续数据单元的总数，且所述第二交错信息反映所述第二管理单元中的第二连续数据单元的总数。所述存储器控制电路单元还用以发送至少一第一写入指令序列以指示将所述有效数据存储至所述多个管理单元中的回收区块，并且所述存储器控制电路单元还用以发送抹除指令序列以指示抹除所述第一管理单元。

在本发明的一范例实施例中，所述第一管理单元包括多个实体单元，而所述存储器控制电路单元根据所述第一交错信息与所述第二交错信息将所述第一管理单元决定为所述来源区块的操作包括：决定所述第一连续数据单元在所述多个实体单元中的分散程度；以及根据所述分散程度将所述第一管理单元决定为所述来源区块。

在本发明的一范例实施例中，所述存储器控制电路单元还用以获得有效计数信息，其反映所述多个管理单元中的每一者所存储的有效数据的数据量。所述存储器控制电路单元还用以根据所述有效计数信息从所述多个管理单元中选择所述第一管理单元与所述第二管理单元作为所述来源区块的候选管理单元。

在本发明的一范例实施例中，所述存储器控制电路单元还用以从所述主机系统接收写入指令。所述存储器控制电路单元还用以根据所述写入指令发送至少一第二写入指令序列以指示将第一数据写入至所述多个管理单元中的第三管理单元。所述存储器控制电路单元还用以响应于所述第一数据写入至所述第三管理单元，更新第三交错信息，其反映所述第三管理单元中的第三连续数据单元的总数。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述写入指令发送所述至少一第二写入指令序列以指示将所述第一数据写入至所述多个管理单元中的所述第三管理单元的操作包括：指示将所述第一数据写入至所述第三管理单元中的多个连续实体地址；以及指示将识别比特存储于所述多个连续实体地址中的第一实体地址，其中所述识别比特反映所述多个连续实体地址属于所述第三连续数据单元。

在本发明的一范例实施例中，所述存储器控制电路单元还用以响应于存储于所述多个连续实体地址的所述第一数据的至少一部分数据被更新为无效数据，移除所述识别比特并更新所述第三交错信息，以反映所述第三连续数据单元的所述总数的减少。

本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个管理单元。所述多个管理单元包含第一管理单元以及第二管理单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路还用以根据第一交错信息与第二交错信息将所述第一管理单元决定为来源区块并发送至少一读取指令序列以指示从所述第一管理单元中的第一连续数据单元读取有效数据。所述第一交错信息反映所述第一管理单元中的所述第一连续数据单元的总数。所述第二交错信息反映所述第二管理单元中的第二连续数据单元的总数。所述存储器管理电路还用以发送至少一第一写入指令序列以指示将所述有效数据存储至所述多个管理单元中的回收区块。所述存储器管理电路还用以发送抹除指令序列以指示抹除所述第一管理单元。

在本发明的一范例实施例中，所述第一管理单元包括多个实体单元，而所述存储器管理电路根据所述第一交错信息与所述第二交错信息将所述第一管理单元决定为所述来源区块的操作包括：决定所述第一连续数据单元在所述多个实体单元中的分散程度；以及根据所述分散程度将所述第一管理单元决定为所述来源区块。

在本发明的一范例实施例中，所述多个实体单元中的每一者对应一个存储器平面或一个芯片致能群组。

在本发明的一范例实施例中，所述存储器管理电路还用以获得有效计数信息，其反映所述多个管理单元中的每一者所存储的有效数据的数据量，并且所述存储器管理电路还用以根据所述有效计数信息从所述多个管理单元中选择所述第一管理单元与所述第二管理单元作为所述来源区块的候选管理单元。

在本发明的一范例实施例中，所述存储器管理电路还用以从所述主机系统接收写入指令。所述存储器管理电路还用以根据所述写入指令发送至少一第二写入指令序列以指示将第一数据写入至所述多个管理单元中的第三管理单元。所述存储器管理电路还用以响应于所述第一数据写入至所述第三管理单元，更新第三交错信息，其反映所述第三管理单元中的第三连续数据单元的总数。

在本发明的一范例实施例中，所述存储器管理电路根据所述写入指令发送所述至少一第二写入指令序列以指示将所述第一数据写入至所述多个管理单元中的所述第三管理单元的操作包括：指示将所述第一数据写入至所述第三管理单元中的多个连续实体地址；以及指示将识别比特存储于所述多个连续实体地址中的第一实体地址，其中所述识别比特反映所述多个连续实体地址属于所述第三连续数据单元。

在本发明的一范例实施例中，所述存储器管理电路还用以响应于存储于所述多个连续实体地址的所述第一数据的至少一部分数据被更新为无效数据，移除所述识别比特并更新所述第三交错信息，以反映所述第三连续数据单元的所述总数的减少。

本发明的范例实施例另提供一种存储器控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个管理单元。所述存储器控制方法包括：根据有效计数信息、交错信息及分散信息从所述多个管理单元中选择至少一来源区块，其中所述有效计数信息反映所述多个管理单元中的每一管理单元所存储的有效数据的数据量，所述交错信息反映所述多个管理单元中的至少一管理单元所包含的连续数据单元的总数，且所述分散信息反映所述连续数据单元在所述至少一管理单元的多个实体单元中的分散程度；从所述至少一来源区块收集有效数据；以及将所述有效数据存储至所述多个管理单元中的至少一回收区块。

基于上述，第一交错信息可反映多个管理单元中的第一管理单元中的第一连续数据单元的总数，且第二交错信息可反映所述多个管理单元中的第二管理单元中的第二连续数据单元的总数。根据第一交错信息与第二交错信息，第一管理单元可被自动地决定为来源区块。然后，有效数据可从第一连续数据单元中读取并存入回收区块，并且第一管理单元可被抹除。藉此，可有效提高对于来源区块中的有效数据的存取效率，进而提高存储器存储装置的系统效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图7是根据本发明的一范例实施例所示出的主机写入操作与数据整并操作的示意图。

图8A是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图8B是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图9是根据本发明的一范例实施例所示出的管理单元的示意图。

图10是根据本发明的一范例实施例所示出的交错信息的示意图。

图11是根据本发明的一范例实施例所示出的有效计数信息的示意图。

图12是根据本发明的一范例实施例所示出的选择回收区块的示意图。

图13是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

图14是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

图15是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

【符号说明】

10、30：存储器存储装置

11、31：主机系统

110：系统总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：U盘

202：存储卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位系统模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

502：存储器管理电路

504：主机接口

506：存储器接口

508：错误检查与校正电路

510：缓冲存储器

512：电源管理电路

601：存储区

602：闲置区

603：系统区

610(0)～610(C)、P1～P42：实体地址

612(0)～612(D)：逻辑地址

701、702：数据

710：主机区块

720：来源区块

730：回收区块

80(1)～80(m)：通道

81(1)～81(n)：管理单元

CE(1)、CE(2)：芯片致能群组

PL(1)、PL(2)：平面

1000：交错信息表格

1100：有效计数信息表格

S1301：步骤(读取第一交错信息与第二交错信息，其中第一交错信息反映第一管理单元中的第一连续数据单元的总数，且第二交错信息反映第二管理单元中的第二连续数据单元的总数)

S1302：步骤(根据第一交错信息与第二交错信息将第一管理单元决定为来源区块并从第一管理单元中的第一连续数据单元读取有效数据)

S1303：步骤(将有效数据存储至回收区块)

S1304：步骤(抹除第一管理单元)

S1401：步骤(读取有效计数信息，其反映每一个管理单元所存储的有效数据的数据量)

S1402：步骤(根据有效计数信息选择第一管理单元与第二管理单元作为来源区块的候选管理单元)

S1403：步骤(读取第一交错信息与第二交错信息，其中第一交错信息反映第一管理单元中的第一连续数据单元的总数，且第二交错信息反映第二管理单元中的第二连续数据单元的总数)

S1404：步骤(根据第一交错信息与第二交错信息将第一管理单元决定为来源区块并从第一管理单元中的第一连续数据单元读取有效数据)

S1405：步骤(将有效数据存储至回收区块)

S1406：步骤(抹除第一管理单元)

S1501：步骤(根据有效计数信息、交错信息及分散信息从多个管理单元中选择至少一来源区块，其中有效计数信息反映每一管理单元所存储的有效数据的数据量，交错信息反映至少一管理单元所包含的连续数据单元的总数，且分散信息反映所述连续数据单元在多个实体单元中的分散程度)

S1502：步骤(从来源区块读取有效数据)

S1503：步骤(将有效数据存储至回收区块)

S1504：步骤(抹除作为来源区块的管理单元)

具体实施方式

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(random access memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通讯。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通讯。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器，和/或图5的存储器管理电路502亦称为快闪存储器管理电路。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的实体地址610(0)～610(C)逻辑地分组至存储区601、闲置(spare)区602及系统区603。存储区601中的实体地址610(0)～610(A)存储有数据。例如，存储区601中的实体地址610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体地址610(A+1)～610(B)尚未用来存储数据(例如有效数据)。存储区603中的实体地址610(B+1)～610(C)用以存储系统数据，例如逻辑至实体映射表、坏块管理表、装置型号或其他类型的管理数据。

当欲存储数据时，存储器管理电路502会从闲置区602的实体地址610(A+1)～610(B)中选择一个实体地址并且将来自主机系统11或来自存储区601中至少一实体地址的数据存储至所选的实体地址中。同时，所选的实体地址会被关联至存储区601。此外，在抹除存储区601中的某一个实体地址后，所抹除的实体地址会被重新关联至闲置区602。

存储器管理电路502会配置逻辑地址612(0)～612(D)以映射存储区601中的实体地址610(0)～610(A)。逻辑地址612(0)～612(D)中的每一者可被映射至一或多个实体地址。须注意的是，存储器管理电路502可不配置映射至系统区603的逻辑地址，以防止存储于系统区603的系统数据被使用者修改。

存储器管理电路502会将逻辑地址与实体地址之间的映射关系(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。逻辑至实体映射表是存储于系统区603的实体地址610(B+1)～610(C)中。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑至实体映射表来执行对于存储器存储装置10的数据存取操作。

存储器管理电路502是基于管理单元来管理与存取可复写式非易失性存储器模块406中的实体地址。一个管理单元亦称为一个虚拟区块(VB)。一个管理单元可包含多个实体地址。一个实体地址由多个存储单元组成。例如，一个管理单元可涵盖属于可复写式非易失性存储器模块406中的多个平面(亦称为存储器平面)和/或多个芯片致能(CE)的多个实体地址。此外，一个管理单元可以被关联至存储区601、闲置区602或系统区603。属于闲置区602的管理单元亦称为闲置区块。属于存储区601的管理单元亦称为非闲置区块。

须注意的是，有效数据是属于某一个逻辑地址的最新数据，而无效数据则不是属于任一个逻辑地址的最新数据。例如，若主机系统11将一笔新数据存储至某一逻辑地址而覆盖掉此逻辑地址原先存储的旧数据(即，更新属于此逻辑单元的数据)，则存储至存储区601中的此笔新数据即为属于此逻辑地址的最新数据并且会被标记为有效，而被覆盖掉的旧数据可能仍然存储在存储区601中但被标记为无效。

在本范例实施例中，若属于某一逻辑地址的数据被更新，则此逻辑地址与存储有属于此逻辑地址的旧数据的实体地址之间的映射关系会被移除，并且此逻辑地址与存储有属于此逻辑地址的最新数据的实体地址之间的映射关系会被建立。然而，在另一范例实施例中，若属于某一逻辑地址的数据被更新，则此逻辑地址与存储有属于此逻辑地址的旧数据的实体地址之间的映射关系仍可被维持。

当存储器存储装置10出厂时，属于闲置区602的管理单元的总数会是一个预设数目(例如，30)。在存储器存储装置10的运作中，越来越多的管理单元会被从闲置区602选择并且被关联至存储区601以存储数据(例如，来自主机系统11的使用者数据)。因此，属于闲置区602的管理单元的总数会随着存储器存储装置10的使用而逐渐减少。

在存储器存储装置10的运作中，存储器管理电路502会持续更新属于闲置区602的管理单元的总数。存储器管理电路502会根据闲置区602中的管理单元的数目(即，闲置区块的总数)执行至少一次的数据整并操作。例如，存储器管理电路502可判断属于闲置区602的管理单元的总数是否小于或等于一个门槛值(亦称为第一门槛值)。此第一门槛值例如是2或者更大的值(例如，10)，本发明不加以限制。若属于闲置区602的管理单元的总数小于或等于第一门槛值，存储器管理电路502可执行数据整并操作。在一范例实施例中，数据整并操作亦称为垃圾收集操作。

在数据整并操作中，存储器管理电路502可从存储区601中选择至少一个管理单元作为来源区块(亦称为来源单元)并且从闲置区602中选择至少一个管理单元作为回收区块(亦称为回收单元)。存储器管理电路502可发送至少一指令序列以指示可复写式非易失性存储器模块406将有效数据从作为来源区块的管理单元复制到作为回收区块的管理单元。作为回收区块而被有效数据写满的管理单元被关联至存储区601。若某一个管理单元所存储的有效数据皆已被复制至回收区块，则此管理单元可被抹除并且被关联至闲置区602。在一范例实施例中，将某一个管理单元从存储区601重新关联回闲置区602的操作(或抹除某一个管理单元的操作)亦称为释放一个闲置区块。通过执行数据整并操作，一或多个闲置管理单元会被释放并且使得属于闲置区602的管理单元的总数逐渐增加。

在开始执行数据整并操作后，若属于闲置区602的管理单元符合一特定条件，数据整并操作会停止。例如，存储器管理电路502可判断属于闲置区602的管理单元的总数是否大于或等于一个门槛值(以下亦称为第二门槛值)。例如，第二门槛值可以大于或等于第一门槛值。若属于闲置区602的管理单元的总数大于或等于第二门槛值，存储器管理电路502可停止数据整并操作。须注意的是，停止数据整并操作是指结束当前执行中的数据整并操作。在停止一个数据整并操作之后，若属于闲置区602的管理单元的总数再次小于或等于第一门槛值，则下一个数据整并操作可再次被执行，以尝试释放新的闲置管理单元。

图7是根据本发明的一范例实施例所示出的主机写入操作与数据整并操作的示意图。请参照图7，在主机写入操作中，主机系统11会发送至少一个写入指令以指示将数据701写入至至少一个逻辑地址。根据此写入指令，存储器管理电路502可指示将数据701存储至映射至此逻辑地址的主机区块710。例如，主机区块710可包含从图6的闲置区602中选择的某一管理单元。

另一方面，存储器管理电路502可启动一个数据整并操作，以释放新的闲置区块。在数据整并操作中，数据702可被从作为来源区块720的至少一个管理单元收集并且被写入至作为回收区块730的至少一个管理区块。数据702包括有效数据。若作为来源区块720的某一管理单元所存储的有效数据已被完全复制到回收区块730，则此管理单元可被抹除而成为新的闲置区块。

图8A是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图8A，可复写式非易失性存储器模块406包括管理单元81(1)～81(n)。管理单元81(1)～81(n)中的每一者皆包含芯片致能(亦称为芯片致能群组)CE(1)与CE(2)。芯片致能群组CE(1)与CE(2)分别包含多个实体地址。存储器管理电路502可通过通道80(1)～80(m)来存取管理单元81(1)～81(n)。例如，存储器管理电路502可通过通道80(1)～80(m)中的至少两个通道来平行(或称为交错)存取管理单元81(1)中的芯片致能群组CE(1)与CE(2)。

图8B是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图8B，相较于图8A的范例实施例，在本范例实施例中，每一个芯片致能群组CE(1)进一步被划分为两个平面PL(1)与PL(2)，且每一个芯片致能群组CE(2)也进一步被划分为两个平面PL(1)与PL(2)。平面PL(1)与PL(2)也分别包含多个实体地址。存储器管理电路502可通过通道80(1)～80(m)来存取管理单元81(1)～81(n)。例如，存储器管理电路502可通过通道80(1)～80(m)中的4个通道来平行(或交错)存取管理单元81(1)中的4个平面。

图9是根据本发明的一范例实施例所示出的管理单元的示意图。请参照图9，以管理单元81(1)为例，芯片致能群组CE(1)中的平面PL(1)可包括实体地址P1～P7与P29～P35等，芯片致能群组CE(1)中的平面PL(2)可包括实体地址P8～P14与P36～42等，芯片致能群组CE(2)中的平面PL(1)可包括实体地址P15～P21等，且芯片致能群组CE(2)中的平面PL(2)可包括实体地址P22～P28等。实体地址P1～P28可被平行(或交错)地存取，以提高存取效率。

在一范例实施例中，平行读取一个平面中的多个实体地址(例如实体地址P1～P7)的操作亦称为平面页读取，平行读取一个芯片致能群组中的多个平面中的多个实体地址(例如实体地址P1～P14)的操作亦称为多平面读取，且平行读取多个芯片致能群组中的多个平面中的多个实体地址(例如实体地址P1～P28)的操作亦称为超页读取。

在一范例实施例中，假设某一个芯片致能群组中的K个连续的实体地址皆存储有效数据，则这K个连续的实体地址可视为一个连续数据单元。例如，假设K为7且实体地址P1～P7皆存储有效数据，则实体地址P1～P7可视为一个连续数据单元。或者，假设K为7且实体地址P1～P7与P15～P21皆存储有效数据，则实体地址P1～P7可视为一个连续数据单元且实体地址P15～P21可视为另一个连续数据单元。或者，假设K为7且实体地址P1～P28皆存储有效数据，则实体地址P1～P7、P8～P14、P15～P21及P22～P28可分别视为一个连续数据单元。在数据整并操作中，若某一个管理单元被选择作为来源区块，则此管理单元中的至少一个连续数据单元所存储的有效数据可被平行读取并且存储至回收区块。

须注意的是，若K个连续的实体地址中有任一个实体地址不存储有效数据，则这K个连续的实体地址将不被视为连续数据单元。例如，假设K为7且实体地址P1～P5及P7存储有效数据但实体地址P6不存储有效数据(即实体地址P6所存储的数据为无效数据)，则实体地址P1～P7不被视为一个连续数据单元。在一范例实施例中，假设实体地址P1～P7原先为一个连续数据单元，但是，在将来自主机系统11的新数据写入至某一管理单元后，实体地址P6所存储的数据变成无效数据。响应于实体地址P6所存储的数据变成无效数据，管理单元81(1)中连续数据单元的总数可被减一。

须注意的是，在前述范例实施例中是以一个芯片致能群组包含2个平面且一个平面包含7个实体地址作为范例。然而，在另一范例实施例中，一个芯片致能群组亦可包含更多或更少平面和/或一个平面可以包含更多或更少的实体地址，本发明不加以限制。此外，在一范例实施例中，K还可以是其他数值(例如4或12等)，本发明不加以限制。

在一范例实施例中，在启动数据整并操作后，存储器管理电路502可从可复写式非易失性存储器模块406读取多个管理单元的交错信息。例如，此交错信息可存储于图6的系统区603。例如，存储器管理电路502可读取管理单元81(1)(亦称为第一管理单元)所对应的交错信息(亦称为第一交错信息)与管理单元81(2)(亦称为第二管理单元)所对应的交错信息(亦称为第二交错信息)。第一交错信息可反映管理单元81(1)中的连续数据单元(亦称为第一连续数据单元)的总数。第二交错信息可反映管理单元81(2)中的连续数据单元(亦称为第二连续数据单元)的总数。以图9为例，假设K为7且管理单元81(1)中实体地址P1～P42皆存储有效数据，则第一交错信息可反映管理单元81(1)中第一连续数据单元的总数至少为6。或者，假设K为7且管理单元81(1)中实体地址P22～28与P29～P35皆存储有效数据，则第一交错信息可反映管理单元81(1)中第一连续数据单元的总数至少为2。管理单元81(1)中的第一连续数据单元的总数可相同或不同于管理单元81(2)中的第二连续数据单元的总数。

在一范例实施例中，第一交错信息的数值正相关于管理单元81(1)中的第一连续数据单元的总数且第二交错信息的数值正相关于管理单元81(2)中的第二连续数据单元的总数。因此，假设管理单元81(1)中的第一连续数据单元的总数大于管理单元81(2)中的第二连续数据单元的总数，则第一交错信息的数值可能大于第二交错信息的数值。在数据整并操作中，存储器管理电路502可根据第一交错信息与第二交错信息自动将管理单元81(1)决定为来源区块并平行地从管理单元81(1)中的第一连续数据单元读取有效数据。所读取的有效数据可被存入回收区块。在将管理单元81(1)中的所有有效数据存入回收区块后，管理单元81(1)可被抹除成为新的闲置区块。

在一范例实施例中，存储器管理电路502可根据第一交错信息与第二交错信息之间的数值关系(例如第一交错信息的数值大于第二交错信息的数值)自动将管理单元81(1)决定为来源区块。例如，假设管理单元81(1)中的第一连续数据单元的总数大于管理单元81(2)中的第二连续数据单元的总数，则存储器管理电路502可优先选择管理单元81(1)作为回收区块。在将管理单元81(1)中的所有有效数据存入回收区块后，存储器管理电路502可接续选择管理单元81(2)作为回收区块。

在一范例实施例中，存储器管理电路502可从主机系统接收写入指令。存储器管理电路502可根据此写入指令将数据(亦称为第一数据)写入至图6的闲置区602中的某一管理单元(亦称为第三管理单元)。然后，存储器管理电路502可响应于第一数据被写入至第三管理单元而更新对应于此第三管理单元的交错信息(亦称为第三交错信息)。第三交错信息反映第三管理单元中的连续数据单元(亦称为第三连续数据单元)的总数。

同样以图9的管理单元81(1)为例，假设第一数据被存入连续的实体地址P8～P14，则实体地址P8～P14可成为一个新的连续数据单元。响应于第一数据被存入实体地址P8～P14，存储器管理电路502可更新交错信息，以反映管理单元81(1)中连续数据单元的总数被加一。例如，假设原先第三交错信息反映管理单元81(1)中连续数据单元的总数为2000，则更新后的第三交错信息可反映管理单元81(1)中连续数据单元的总数为2001(2000+1＝2001)。

在一范例实施例中，响应于第一数据(即有效数据)被存入K个连续的实体地址，则存储器管理电路502可将一个识别比特(例如比特“1”)存储于这K个实体地址中的某一个实体地址。此识别比特可用以将这K个实体地址标记为一个连续数据单元。以实体地址P1～P7为例，存储器管理电路502可将一个识别比特存储于实体地址P1(即K个连续实体地址中的第一个实体地址)，以反映实体地址P1～P7皆当前皆存储有效数据且实体地址P1～P7属于同一个连续数据单元。类似地，存储器管理电路502可将一个识别比特存储于实体地址P8，以反映实体地址P8～P14皆当前皆存储有效数据且实体地址P8～P14属于同一个连续数据单元。以图9为例，在一范例实施例中，存储器管理电路502可根据实体地址P1、P8、P15、P29及P36是否存储识别比特来分别识别实体地址P1～P7、P8～P14、P15～P21、P29～P35及P36～P42是否为连续数据单元。此外，存储器管理电路502可根据管理单元81(1)中的识别比特的总数而获得管理单元81(1)中连续数据单元的总数。

在一范例实施例中，响应于存储于上述K个连续实体地址的第一数据的至少一部分数据被更新为无效数据，存储器管理电路502可移除所述识别比特并更新第三交错信息，以反映第三连续数据单元的总数的减少。例如，假设第一数据是存储于连续的实体地址P1～P7且识别比特存储于实体地址P1。响应于实体地址P1～P7中的至少一个实体地址所存储的数据被变更为无效数据，则存储于实体地址P1的识别比特可被移除(例如从比特“1”调整为比特“0”)且第三交错信息可被更新以反映管理单元81(1)中连续数据单元的总数被减一。例如，假设原先第三交错信息反映管理单元81(1)中连续数据单元的总数为2001，则更新后的第三交错信息可反映管理单元81(1)中连续数据单元的总数为2000(2001-1＝2000)。

在一范例实施例中，存储器管理电路502可根据一预设规则从图6的存储区601中选择至少一个管理单元作为回收区块的候选管理单元。例如，在启动数据整并操作后，存储器管理电路502可从图6的系统区603读取对应于存储区601中至少部分管理单元的有效计数信息。此有效计数信息反映相应的管理单元所存储的有效数据的数据量。存储器管理电路502可根据此有效计数信息从多个管理单元中选择至少一部分管理单元作为候选管理单元。例如，存储器管理电路502可根据此有效计数信息选择存储最少有效数据的至少一个管理单元作为候选管理单元。或者，存储器管理电路502可根据此有效计数信息选择所存储的有效数据的数据量落于一预设范围内的至少一个管理单元作为候选管理单元。此外，所述预设规则还可以包括根据至少一个管理单元所存储的数据的冷/热程度来选择候选管理单元等等，本发明不加以限制。

在一范例实施例中，若候选管理单元的总数为一，则存储器管理电路502可直接将此候选管理单元设为回收区块。或者，在一范例实施例中，若候选管理单元的总数大于一，则存储器管理电路502可根据此些候选管理单元所对应的交错信息而优先选择此些候选管理单元的其中之一作为回收区块。须注意的是，在一范例实施例中，存储器管理电路502亦可跳过候选管理单元的选择而直接根据交错信息选择某一个管理单元作为回收区块，本发明不加以限制。

图10是根据本发明的一范例实施例所示出的交错信息的示意图。图11是根据本发明的一范例实施例所示出的有效计数信息的示意图。请参照图10与图11，在一范例实施例中，存储器管理电路502可从交错信息表格1000读取对应于管理单元81(1)～81(n)的交错信息I(1)～I(n)。例如，交错信息I(i)反映管理单元81(i)中的连续数据单元的总数，且i介于1至n之间。存储器管理电路502也可从有效计数信息表格1100读取对应于管理单元81(1)～81(n)的有效计数信息C(1)～C(n)。有效计数信息C(i)反映管理单元81(i)所存储的有效数据的数据量。交错信息表格1000与有效计数信息表格1100可存储于图6的系统区603。

在一范例实施例中，存储器管理电路502可根据交错信息表格1000与有效计数信息表格1100的至少其中之一所记载的信息从管理单元81(1)～81(n)中选择至少一个管理单元作为候选管理单元。然后，存储器管理电路502可根据交错信息表格1000与有效计数信息表格1100的至少其中之另一所决定的候选管理单元中选择至少一个管理单元作为回收区块。例如，假设存储器管理电路502根据有效计数信息C(1)～C(n)选择管理单元81(1)与81(2)作为回收区块的候选管理单元，则存储器管理电路502可进一步根据交错信息I(1)与I(2)之间的数值关系来选择管理单元81(1)与81(2)的其中之一作为回收区块。例如，假设交错信息I(1)的数值大于交错信息I(2)的数值，则存储器管理电路502可优先选择管理单元81(1)作为回收区块。此外，在一范例实施例中，存储器管理电路502亦可根据交错信息表格1000与有效计数信息表格1100的至少其中之一所记载的信息直接从管理单元81(1)～81(n)中选择至少一个管理单元作为回收区块。或者，存储器管理电路502亦可先根据交错信息表格1000从管理单元81(1)～81(n)中选择至少一个管理单元作为候选管理单元，然后再根据有效计数信息表格1100从候选管理单元中择一作为回收区块。

在一范例实施例中，存储器管理电路502可根据交错信息表格1000与有效计数信息表格1100优先选择交错信息的数值较大和/或有效计数信息较小的管理单元作为回收区块。在一范例实施例中，存储器管理电路502亦可将交错信息I(1)～I(n)与有效计数信息C(1)～C(n)代入一算法而获得对应于管理单元81(1)～81(n)的多个评估值。存储器管理电路502可根据此些评估值选择优先将管理单元81(1)～81(n)的其中之一设为回收区块。

图12是根据本发明的一范例实施例所示出的选择回收区块的示意图。请参照图12，在本范例实施例中，交错信息I(1)为10000反映管理单元81(1)包含10000个连续数据单元且有效计数信息C(1)为2010反映管理单元81(1)中存储了2010个实体页的有效数据。交错信息I(2)为20000反映管理单元81(2)包含20000个连续数据单元且有效计数信息C(2)为2005反映管理单元81(2)中存储了2005个实体页的有效数据。交错信息I(3)为15000反映管理单元81(3)包含15000个连续数据单元且有效计数信息C(3)为2002反映管理单元81(3)中存储了2002个实体页的有效数据。

在本范例实施例中，存储器管理电路502可根据有效计数信息C(1)～C(3)皆小于2500而选择管理单元81(1)～81(3)作为候选管理单元。接着，存储器管理电路502可比较交错信息I(1)～I(3)。响应于交错信息I(2)大于交错信息I(1)与I(3)，存储器管理电路502可优先选择管理单元81(2)作为回收区块。

在一范例实施例中，存储器管理电路502可评估连续数据单元在多个实体单元中的分散程度。此分散程度可表示为分散信息。例如，一个实体单元可对应于一个芯片致能群组或一个平面。存储器管理电路502还可根据此分散程度(或分散信息)来将某一个管理单元优先决定为回收区块。

以图12为例，假设一个实体单元是指一个平面，则对应于管理单元81(1)～81(3)的交错信息I(1)～I(3)皆可以平面为单位来分别统计。例如，在管理单元81(1)中，4个平面分别包含了2500、2500、2500及2500个连续数据单元(合计为10000＝I(1))。在管理单元81(2)中，4个平面分别包含了10000、5000、5000及0个连续数据单元(合计为20000＝I(2))。在管理单元81(3)中，4个平面分别包含了3000、3000、5000及4000个连续数据单元(合计为15000＝I(3))。存储器管理电路502可进一步根据连续数据单元在此些平面中的分散程度来从管理单元81(1)～81(3)中择一作为回收区块。

在一范例实施例中，存储器管理电路502可根据连续数据单元在同一个管理单元中的各个平面(即实体单元)的数目来获得连续数据单元在此些平面中的分散程度。以图12为例，管理单元81(1)中的每一个平面皆包含相同数目(即2500)的连续数据单元，故存储器管理电路502可判定连续数据单元在管理单元81(1)的各平面中的分散程度最高(即连续数据单元最平均地分散在多个平面中)。类似地，管理单元81(2)中的每一个平面所包含的连续数据单元的数目相差最多，故存储器管理电路502可判定连续数据单元在管理单元81(2)的各平面中的分散程度最低(即连续数据单元集中在少数平面中)。因此，在一范例实施例中，存储器管理电路502可优先选择管理单元81(1)作为回收区块。

在一范例实施例中，存储器管理电路502可根据有效计数信息、交错信息及分散信息中的至少两种类型的信息来从多个管理单元中选择来源区块。以图12为例，存储器管理电路502可综合考虑交错信息I(1)～I(3)、有效计数信息C(1)～(3)及连续数据单元在多个实体单元中的分散程度(即分散信息)来选择管理单元81(1)～81(3)的其中之一作为回收区块。例如，存储器管理电路502可将交错信息I(1)～I(3)、有效计数信息C(1)～(3)及分散信息代入一算法并根据此算法的输出从管理单元81(1)～81(3)中择一作为回收区块。

根据前述范例实施例，在大部分的情况下，优先选择作为回收区块的管理单元可具有有效数据较少、连续数据单元较多和/或连续数据单元在多个平面(即实体单元)中的分散程度较高的特性，从而可提高整体数据整并操作的执行效率。例如，有效数据较少可减少需要搬移的有效数据的数据量，连续数据单元较多可加快数据读取速度，且连续数据单元的分散程度较高则可增加平行从多个平面读取有效数据的机率。

图13是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图13，在步骤S1301中，读取第一交错信息与第二交错信息。第一交错信息反映第一管理单元中的第一连续数据单元的总数。第二交错信息反映第二管理单元中的第二连续数据单元的总数。在步骤S1302中，根据第一交错信息与第二交错信息将第一管理单元决定为来源区块并从第一管理单元中的第一连续数据单元读取有效数据。在步骤S1303中，将所读取的有效数据存储至回收区块。在步骤S1304中，抹除第一管理单元。

图14是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图14，在步骤S1401中，读取有效计数信息。有效计数信息反映每一个管理单元所存储的有效数据的数据量。在步骤S1402中，根据有效计数信息从多个管理单元中选择第一管理单元与第二管理单元作为来源区块的候选管理单元。在步骤S1403中，读取第一交错信息与第二交错信息。第一交错信息反映第一管理单元中的第一连续数据单元的总数。第二交错信息反映第二管理单元中的第二连续数据单元的总数。在步骤S1404中，根据第一交错信息与第二交错信息将第一管理单元决定为来源区块并从第一管理单元中的第一连续数据单元读取有效数据。在步骤S1405中，将所读取的有效数据存储至回收区块。在步骤S1406中，抹除第一管理单元。

图15是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图15，在步骤S1501中，根据有效计数信息、交错信息及分散信息从多个管理单元中选择至少一来源区块。有效计数信息反映每一管理单元所存储的有效数据的数据量。交错信息反映至少一管理单元所包含的连续数据单元的总数。分散信息反映所述连续数据单元在多个实体单元中的分散程度。在步骤S1502中，从来源区块读取有效数据。在步骤S1503中，将所读取的有效数据存储至回收区块。在步骤S1504中，抹除作为来源区块的管理单元。

然而，图13至图15中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图13至图15中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图13至图15的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在选择回收区块的过程中，本发明的范例实施例可同时考虑管理单元中有效数据的数据量、连续数据单元的数目和/或连续数据单元的分散程度来优先选择最合适的管理单元作为回收区块，以提高整体数据整并操作的执行效率。在数据整并操作的执行效率被提高的前提下，存储器存储装置的系统效能亦可被提高。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (18)

1.一种存储器控制方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个管理单元，所述多个管理单元包含第一管理单元以及第二管理单元，且所述存储器控制方法包括：

根据第一交错信息与第二交错信息将所述第一管理单元决定为来源区块并从所述第一管理单元中的第一连续数据单元读取有效数据，其中所述第一交错信息反映所述第一管理单元中的所述第一连续数据单元的总数，且所述第二交错信息反映所述第二管理单元中的第二连续数据单元的总数；

将所述有效数据存储至所述多个管理单元中的回收区块；

抹除所述第一管理单元；

从主机系统接收写入指令；以及

根据所述写入指令将第一数据写入至所述多个管理单元中的第三管理单元,其中根据所述写入指令将所述第一数据写入至所述多个管理单元中的所述第三管理单元的步骤包括：

将所述第一数据写入至所述第三管理单元中的多个连续实体地址；以及

将识别比特存储于所述多个连续实体地址中的第一实体地址，其中所述识别比特反映所述多个连续实体地址属于第三连续数据单元。

2.根据权利要求1所述的存储器控制方法，其中所述第一管理单元包括多个实体单元，而根据所述第一交错信息与所述第二交错信息将所述第一管理单元决定为所述来源区块的步骤包括：

决定所述第一连续数据单元在所述多个实体单元中的分散程度；以及

根据所述分散程度将所述第一管理单元决定为所述来源区块。

3.根据权利要求2所述的存储器控制方法，其中所述多个实体单元中的每一者对应一个存储器平面或一个芯片致能群组。

4.根据权利要求1所述的存储器控制方法，还包括：

获得有效计数信息，其反映所述多个管理单元中的每一者所存储的有效数据的数据量；以及

根据所述有效计数信息从所述多个管理单元中选择所述第一管理单元与所述第二管理单元作为所述来源区块的候选管理单元。

5.根据权利要求1所述的存储器控制方法，还包括：

响应于所述第一数据写入至所述第三管理单元，更新第三交错信息，其反映所述第三管理单元中的第三连续数据单元的总数。

6.根据权利要求5所述的存储器控制方法，还包括：

响应于存储于所述多个连续实体地址的所述第一数据的至少一部分数据被更新为无效数据，移除所述识别比特并更新所述第三交错信息，以反映所述第三连续数据单元的所述总数的减少。

7.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个管理单元，所述多个管理单元包含第一管理单元以及第二管理单元；

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以根据第一交错信息与第二交错信息将所述第一管理单元决定为来源区块并发送至少一读取指令序列以指示从所述第一管理单元中的第一连续数据单元读取有效数据，所述第一交错信息反映所述第一管理单元中的所述第一连续数据单元的总数，且所述第二交错信息反映所述第二管理单元中的第二连续数据单元的总数，

所述存储器控制电路单元还用以发送至少一第一写入指令序列以指示将所述有效数据存储至所述多个管理单元中的回收区块，

所述存储器控制电路单元还用以发送抹除指令序列以指示抹除所述第一管理单元，

所述存储器控制电路单元还用以从所述主机系统接收写入指令，以及

所述存储器控制电路单元还用以根据所述写入指令发送至少一第二写入指令序列以指示将第一数据写入至所述多个管理单元中的第三管理单元，其中所述存储器控制电路单元根据所述写入指令发送所述至少一第二写入指令序列以指示将所述第一数据写入至所述多个管理单元中的所述第三管理单元的操作包括：

指示将所述第一数据写入至所述第三管理单元中的多个连续实体地址；以及

指示将识别比特存储于所述多个连续实体地址中的第一实体地址，其中所述识别比特反映所述多个连续实体地址属于第三连续数据单元。

8.根据权利要求7所述的存储器存储装置，其中所述第一管理单元包括多个实体单元，而所述存储器控制电路单元根据所述第一交错信息与所述第二交错信息将所述第一管理单元决定为所述来源区块的操作包括：

决定所述第一连续数据单元在所述多个实体单元中的分散程度；以及

根据所述分散程度将所述第一管理单元决定为所述来源区块。

9.根据权利要求8所述的存储器存储装置，其中所述多个实体单元中的每一者对应一个存储器平面或一个芯片致能群组。

10.根据权利要求7所述的存储器存储装置，其中所述存储器控制电路单元还用以获得有效计数信息，其反映所述多个管理单元中的每一者所存储的有效数据的数据量，并且

所述存储器控制电路单元还用以根据所述有效计数信息从所述多个管理单元中选择所述第一管理单元与所述第二管理单元作为所述来源区块的候选管理单元。

11.根据权利要求7所述的存储器存储装置，其中

所述存储器控制电路单元还用以响应于所述第一数据写入至所述第三管理单元，更新第三交错信息，其反映所述第三管理单元中的第三连续数据单元的总数。

12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元还用以响应于存储于所述多个连续实体地址的所述第一数据的至少一部分数据被更新为无效数据，移除所述识别比特并更新所述第三交错信息，以反映所述第三连续数据单元的所述总数的减少。

13.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个管理单元，所述多个管理单元包含第一管理单元以及第二管理单元，且所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；以及

存储器管理电路，连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路还用以根据第一交错信息与第二交错信息将所述第一管理单元决定为来源区块并发送至少一读取指令序列以指示从所述第一管理单元中的第一连续数据单元读取有效数据，所述第一交错信息反映所述第一管理单元中的所述第一连续数据单元的总数，且所述第二交错信息反映所述第二管理单元中的第二连续数据单元的总数，

所述存储器管理电路还用以发送至少一第一写入指令序列以指示将所述有效数据存储至所述多个管理单元中的回收区块，

所述存储器管理电路还用以发送抹除指令序列以指示抹除所述第一管理单元，

所述存储器管理电路还用以从所述主机系统接收写入指令，以及

所述存储器管理电路还用以根据所述写入指令发送至少一第二写入指令序列以指示将第一数据写入至所述多个管理单元中的第三管理单元，其中所述存储器管理电路根据所述写入指令发送所述至少一第二写入指令序列以指示将所述第一数据写入至所述多个管理单元中的所述第三管理单元的操作包括：

指示将所述第一数据写入至所述第三管理单元中的多个连续实体地址；以及

指示将识别比特存储于所述多个连续实体地址中的第一实体地址，其中所述识别比特反映所述多个连续实体地址属于第三连续数据单元。

14.根据权利要求13所述的存储器控制电路单元，其中所述第一管理单元包括多个实体单元，而所述存储器管理电路根据所述第一交错信息与所述第二交错信息将所述第一管理单元决定为所述来源区块的操作包括：

决定所述第一连续数据单元在所述多个实体单元中的分散程度；以及

根据所述分散程度将所述第一管理单元决定为所述来源区块。

15.根据权利要求14所述的存储器控制电路单元，其中所述多个实体单元中的每一者对应一个存储器平面或一个芯片致能群组。

16.根据权利要求13所述的存储器控制电路单元，其中所述存储器管理电路还用以获得有效计数信息，其反映所述多个管理单元中的每一者所存储的有效数据的数据量，并且

所述存储器管理电路还用以根据所述有效计数信息从所述多个管理单元中选择所述第一管理单元与所述第二管理单元作为所述来源区块的候选管理单元。

17.根据权利要求13所述的存储器控制电路单元，其中

所述存储器管理电路还用以响应于所述第一数据写入至所述第三管理单元，更新第三交错信息，其反映所述第三管理单元中的第三连续数据单元的总数。

18.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以响应于存储于所述多个连续实体地址的所述第一数据的至少一部分数据被更新为无效数据，移除所述识别比特并更新所述第三交错信息，以反映所述第三连续数据单元的所述总数的减少。

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