JP2000251035A - メモリカード - Google Patents

メモリカード

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JP2000251035A
JP2000251035A JP11049369A JP4936999A JP2000251035A JP 2000251035 A JP2000251035 A JP 2000251035A JP 11049369 A JP11049369 A JP 11049369A JP 4936999 A JP4936999 A JP 4936999A JP 2000251035 A JP2000251035 A JP 2000251035A
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program
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健司 小堺
Yusuke Kino
雄介 城野
Sakaki Kanamori
賢樹 金森
Kazunori Furusawa
和則 古沢
Junji Yomo
淳史 四方
Yosuke Yugawa
洋介 湯川
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 プログラムメモリを新たに追加すること無く
内蔵データ処理装置にテスト用などの新たなプログラム
を実行可能なメモリカードを提供する。 【解決手段】 電気的に書換え可能な不揮発性メモリ
（４）と、命令実行機能を有し前記不揮発性メモリにお
けるファイルデータの配置を管理可能なデータ処理装置
（３）と、外部とのインタフェース機能を有し外部から
コマンドを受け付けて前記データ処理装置による命令実
行を制御すると共に前記不揮発性メモリに対するアクセ
ス制御を行うインタフェース制御回路（２）と、前記フ
ァイルデータを一時的に格納するバッファメモリ（７）
とを有するメモリカード（１）において、インタフェー
ス制御回路に、外部から与えられる第１のコマンドを解
読して前記データ処理装置に前記バッファメモリから命
令をフェッチして動作することを指示するコマンド制御
手段を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ファイルメモリの
ようなメモリカードに関し、例えば１チップにファイル
メモリの機能を搭載したメモリカードに適用して有効な
技術に関するものである。
【０００２】
【従来の技術】ファイルメモリはハードディスクにおけ
るＦＡＴ（ファイル・アロケーション・テーブル）によ
るファイル配置の管理と同じような手法でファイルデー
タを格納することができるメモリカードである。ファイ
ルメモリには例えば電気的に書換え可能なフラッシュメ
モリをファイルデータの格納領域として用いる。ファイ
ルデータのアクセスに際して、データは一旦、バッファ
メモリに蓄えられる。書き込みのためにバッファメモリ
に格納されたファイルデータは、例えばＥＣＣ回路によ
ってＥＣＣコードが付されてからフラッシュメモリに書
き込まれ、また、フラッシュメモリから読み出されてバ
ッファメモリに格納されたファイルデータはＥＣＣコー
ドによるエラーチェックと訂正が行なわれた後に外部へ
出力される。
【０００３】ファイルメモリは、ファイル管理やバッフ
ァメモリのアクセス制御用などにマイクロコンピュータ
などのデータ処理装置を内蔵している場合が多い。
【０００４】尚、ファイルメモリの一種であるＰＣＭＣ
ＩＡ−ＡＴＡ方式のフラッシュメモリーカードについて
「日経エレクトロニクス（１９９４年４月１１日発
行）」の第７８頁及び第７９頁に記載がある。
【０００５】
【発明が解決しようとする課題】本発明者はデータ処理
装置を有するファイルメモリの制御用プログラム領域に
ついて検討した。ファイルメモリには通常のファイル管
理のためのプログラムの他に、デバッグ若しくはテスト
用のプログラムも必要である。ファイルメモリにマイク
ロコンピュータなどのデータ処理装置が内蔵されていて
も、本来そのようなデータ処理装置はメモリカードの外
部をアクセスする機能は不要であるから、必要なプログ
ラムをメモリカード内部に内蔵させておくのが普通であ
る。そうすると、デバッグ若しくはテスト用のプログラ
ム等によってプログラム格納用のＲＯＭの記憶容量が大
きくなり、回路規模が増大すると言う問題点が有る。特
に、ファイルメモリのようなメモリカードの機能を１チ
ップに搭載して半導体集積回路化しようとするとき、チ
ップサイズ等の制約からＲＯＭの記憶容量をむやみに増
すことが許されない場合には、新たな対策を施す必要性
が本発明者によって見出された。
【０００６】本発明の目的は、プログラムメモリを新た
に追加すること無く内蔵データ処理装置にテスト用又は
デバッグ用などの新たなプログラムを実行させることが
できるメモリカードを提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、電気的に書換え可能な不揮発性
メモリ（４）と、命令実行機能を有し前記不揮発性メモ
リにおけるファイルデータの配置を管理可能なデータ処
理装置（３）と、外部とのインタフェース機能を有し外
部からコマンドを受け付けて前記データ処理装置による
命令実行を制御すると共に前記不揮発性メモリに対する
アクセス制御を行うインタフェース制御回路（２）と、
前記ファイルデータを一時的に格納するバッファメモリ
（７）と、を有するメモリカード（１）において、前記
バッファメモリをプログラムメモリとして流用可能にす
るものである。詳しくは、前記インタフェース制御回路
に、外部から与えられる第１のコマンド（ＣＭＤ１）を
解読して前記データ処理装置に前記バッファメモリから
命令をフェッチして動作することを指示するコマンド制
御手段（２４，２６）を設ける。したがって、プログラ
ムメモリを新たに追加すること無く内蔵データ処理装置
にテスト用又はデバッグ用等の新たなプログラムを実行
させることができるようになる。
【００１０】前記バッファメモリに格納されたプログラ
ム（ＰＧＭ１）をデータ処理装置に実行させる制御方式
として割り込みを用いてもよい。このとき、前記コマン
ド制御手段には、前記第１のコマンドを解読することに
よって、前記データ処理装置に、割り込みを要求し、且
つ、第１の割り込み要因を通知する構成を採用すればよ
い。
【００１１】割り込み制御方式としてベクタ制御を用い
る場合、前記データ処理装置は、割込み要因に応じてベ
クタテーブル（３４０）から検索したベクタによって示
される命令アドレスに処理を移して割り込みに応答可能
な中央処理装置（３０）と、前記中央処理装置によって
アクセスされるＲＯＭ（３４）とを有する。このとき、
前記ＲＯＭは、前記ベクタテーブル（３４０）とプログ
ラム領域（３４１）を有し、前記ベクタテーブルは、前
記第１の割り込み要因に対応する第１のベクタ（ＶＣＴ
１）を有する。これによって、中央処理装置は、第１の
ベクタで示されるバッファメモリ内のプログラムの先頭
から命令を実行することができる。
【００１２】前記バッファメモリへのプログラム（ＰＧ
Ｍ１）の転送は外部から、或いは内蔵フラッシュメモリ
から行えばよい。このバッファメモリへのプログラムの
転送処理についてもファイルメモリそれ自体が制御でき
るようにすることが、ファイルメモリの使い勝手を向上
させる。例えばファイルメモリの外部からバッファメモ
リにプログラム（ＰＧＭ１）をストア可能にする場合に
は、前記コマンド制御手段は更に、外部から与えられる
第２のコマンド（ＣＭＤ２）を解読することによって前
記データ処理装置に割り込みを要求し、且つ、第２の割
り込み要因を通知する。前記ＲＯＭのベクタテーブルは
更に、前記第２の割り込み要因に応答する第２のベクタ
（ＶＣＴ２）を有する。前記ＲＯＭのプログラム領域は
更に、外部から供給されるプログラムを前記バッファメ
モリの第１のアドレスを起点に格納させる転送制御プロ
グラム（ＰＧＭ２）を有する。このとき、前記第２のベ
クタは前記転送制御プログラムの先頭アドレスを示す情
報であり、前記第１のアドレスは前記第１のベクタ（Ｖ
ＣＴ１）が指すアドレスに一致するアドレスである。
【００１３】ファイルメモリ内蔵の不揮発性メモリから
バッファメモリにプログラム（ＰＧＭ１）をストア可能
にする場合には、前記コマンド制御手段は更に、外部か
ら与えられる第３のコマンド（ＣＭＤ３）を解読するこ
とによって前記データ処理装置に割り込みを要求し、且
つ、第３の割り込み要因を通知する。前記ＲＯＭのベク
タテーブルは更に、前記第３の割り込み要因に応答する
第３のベクタ（ＶＣＴ３）を有する。前記ＲＯＭのプロ
グラム領域は更に、前記不揮発性メモリから供給される
プログラムを前記バッファメモリの第１のアドレスを起
点に格納させる転送制御プログラム（ＰＧＭ３）を有す
る。このとき、前記第３のベクタは前記転送制御プログ
ラムの先頭アドレスを示す情報であり、前記第１のアド
レスは前記第１のベクタが指すアドレスに一致するアド
レスである。
【００１４】１チップで構成された前記メモリカード
（１）においては、チップサイズ等の制約からＲＯＭの
記憶容量をむやみに増すことが許されない場合にも、そ
の制約を満足してデバッグ若しくはテスト用プログラム
等の実行を可能にできる。
【００１５】
【発明の実施の形態】《メモリカードＬＳＩの概要》図
１には本発明の一例に係るメモリカード用の半導体集積
回路が示される。同図に示される半導体集積回路は、特
に制限されないが、ファイルメモリの最小ユニットを構
成するシステムオンチップのＬＳＩ（半導体集積回路）
として位置付けることができ、単結晶シリコンのような
１個の半導体基板（チップ）に形成されている。
【００１６】図１に示される半導体集積回路（単にメモ
リカードＬＳＩとも称する）１は、インタフェース制御
回路２、データ処理装置の一例であるマイクロコンピュ
ータ３、電気的に書換え可能な不揮発性メモリの一例で
あるフラッシュメモリ４、リセット回路５、振動子を用
いたクロック発振回路６、バッファＲＡＭ７、及びワー
クＲＡＭ８を備えている。
【００１７】メモリカードＬＳＩ１は動作電源として電
源電圧Ｖｃｃと接地電圧Ｖｓｓを外部から入力する。入
力された電源電圧Ｖｃｃ及び接地電圧Ｖｓｓは上記各回
路に供給される。
【００１８】前記インタフェース制御回路２は、相互に
バス１０で接続されたホストインタフェース回路（ホス
トＩ／Ｆ）１１、マイコンインタフェース（マイコンＩ
／Ｆ）１２、ファイルコントロールロジック（ＦＣＬ）
１３、及びデータ転送ロジック（ＤＴＬ）１４を有す
る。
【００１９】前記ホストインタフェース回路１１は外部
からクロック信号（Ｃｌｏｃｋ）２Ａとカードセレクト
信号（Ｃａｒｄ Ｓｅｌｅｃｔ）２Ｄを入力し、コマン
ド（Ｃｏｍｍａｎｄ）２Ｂ及びデータ（Ｄａｔａ）２Ｃ
の入出力を行う。特に制限されないが、コマンド２Ｂ、
データ２Ｃは、夫々ビットシリアルに入出力される。ホ
ストインタフェース回路１１は、外部から供給されるコ
マンド２Ｂを受け付け、これを解読して、前記マイクロ
コンピュータ３及びフラッシュメモリ４の動作を指示
し、前記フラッシュメモリ４に対するファイルデータの
アクセス制御を行う。
【００２０】前記マイクロコンピュータ３に対する動作
の指示は、ホストインタフェース回路１１からマイコン
インタフェース１２を介して割込み信号ＮＭＩと割込み
要因をマイクロコンピュータ３に与えることによって行
なわれる。マイコンインタフェース１２は前記割り込み
信号ＮＭＩ、制御信号Ｃｔｌ、データ情報や制御情報等
の各種データをマイクロコンピュータ３との間で受け渡
しする。
【００２１】ファイルコントロールロジック１３は、マ
イクロコンピュータ３の制御にしたがって、或いはホス
トインタフェース回路１１によるコマンド解読結果にし
たがって、フラッシュメモリ４に対するファイルデータ
のアクセス制御を行う。
【００２２】前記バッファＲＡＭ７は、外部からホスト
インタフェース回路１１に供給されたファイルデータを
一時的に蓄え、或いはフラッシュメモリ４から読み出し
たファイルデータを一時的に蓄えるファイルデータバッ
ファメモリとして利用される。更に、マイクロコンピュ
ータ３の拡張プログラムメモリとして利用される。
【００２３】前記バッファＲＡＭ７に対するアクセス制
御はデータ転送ロジック１４を介して行なわれる。デー
タ転送ロジック１４はＥＣＣ回路１４Ａを有し、バッフ
ァＲＡＭ７のアクセスに際してＥＣＣによるエラーチェ
ックと訂正を行う。
【００２４】バッファＲＡＭ７がファイルデータバッフ
ァメモリとして利用されるとき、ファイルデータの書き
込み動作では、ファイルデータはデータ転送ロジック１
４によってバッファＲＡＭ７からバス１０に読み出さ
れ、読み出されたファイルデータはファイルコントロー
ルロジック１３の制御でフラッシュメモリ４に書き込ま
れる。ファイルデータの読み出し動作では、ファイルデ
ータがファイルコントロールロジック１３の制御でフラ
ッシュメモリ４からバス１０に読み出され、読み出され
たファイルデータがファイル転送ロジック１４の制御で
バッファＲＡＭ７に書き込まれる。バッファＲＡＭ７が
ファイルデータのバッファメモリとして利用される状態
は、外部からファイルアクセスコマンドがインタフェー
ス制御回路２に供給され、そのコマンドの解読結果にし
たがった割り込みがマイクロコンピュータに受け付けら
れ、且つ、そのコマンドの解読結果がファイルコントロ
ールロジック１３やファイル転送ロジック１４に与えら
れることによって得られるものである。
【００２５】マイクロコンピュータ３（特に後述するＣ
ＰＵ３０）のアドレス空間には前記バッファＲＡＭ７が
マッピングされている。マイクロコンピュータ３は、デ
ータ転送ロジック１４を通してワークＲＡＭ８をアクセ
スするのと同じようにバッファＲＡＭ７をアクセスする
ことができる。このアクセス態様は、例えば、バッファ
ＲＡＭ７をマイクロコンピュータ３の拡張プログラムメ
モリとして利用する場合である。マイクロコンピュータ
３がバッファＲＡＭ７を拡張プログラムメモリとして利
用する状態は、外部から拡張プログラム実行コマンドが
インタフェース制御回路２に供給され、そのコマンドの
解読結果に従った割り込みがマイクロコンピュータ３に
受け付けられることによって得られるものである。その
詳細は後述する。
【００２６】特に制限されないが、ファイルメモリＬＳ
Ｉ１は、ハードディスク装置と互換性のあるファイルデ
ータアクセス方式を有する。例えばアクセスの管理単位
領域である１クラスタに４セクタを含め、各クラスタ毎
に管理領域が割り当てられている。管理領域は、ファイ
ルを構成するクラスタの配列を決定するためのポインタ
情報、書換え回数の情報、セクタの良否識別情報等を保
有している。更に、フラッシュメモリ４は、格納ファイ
ルのファイル名とその先頭クラスタを特定するディレク
トリ領域を有している。
【００２７】前記マイクロコンピュータ３は、フラッシ
ュメモリ４のクラスタに対するファイルデータの配列を
管理するため、前記管理領域やディレクトリ領域の情報
に基づいて前記内蔵ＳＲＡＭ３５に、管理テーブルを生
成する。マイクロコンピュータ３は、この管理テーブル
の生成と更新を制御し、ファイルデータのアクセスに際
して前記管理テーブルを用いてアクセス対象となる管理
単位領域を指示する情報を生成する。ファイルデータの
アクセス制御情報はマイコンインタフェース１２を介し
てファイルコントロールロジック１３に与えられる。
【００２８】前記マイクロコンピュータ３は、夫々内部
バス３８に接続された中央処理装置（ＣＰＵ）３０、Ｃ
ＰＵ３０の動作プログラムなどが格納された内蔵ＲＯＭ
（リード・オンリ・メモリ）３４、ＣＰＵ３０のワーク
領域若しくはデータの一時記憶領域などに利用される内
蔵ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）３５、ＣＰＵ３０のアクセス対象が外部アドレス空
間であるとき外部バス３７のバスサイクルを制御するバ
スコントローラ（ＢＳＣ）３３、ブレークポイント制御
などのデバッグを支援するためのユーザブレークコント
ローラ（ＵＢＣ）３１を有する。割り込み制御回路（Ｉ
ＮＴＣ）３２は割り込み信号ＮＭＩや割り込み要因を入
力し、割り込みに対する優先制御を行ってＣＰＵ３０に
割込みを要求する。割り込み処理プログラムは、特に制
限されないが、前記内蔵ＲＯＭ３４に格納されている。
【００２９】マイクロコンピュータ３の外部バス３７に
は、前記バスコントローラ３３の他に、ＣＰＵ３０の暴
走等を監視するウォッチドッグタイマ（ＷＤＴ）３６が
接続され、更に、前記ワークＲＡＭ８及びマイコンイン
タフェース１２がバスで接続されている。マイクロコン
ピュータ３は、その他のインタフェース回路として一つ
のＩ／Ｏポート３９Ａを有している。このＩ／Ｏポート
３９Ａは、割り込み信号ＮＭＩの入力、Ｃｔｌで代表さ
れる制御信号の出力に専用化されている。特に制限され
ないが、汎用Ｉ／Ｏポートは備えられていない。
【００３０】前記マイクロコンピュータ３は、低消費電
力モードとして、特に制限されないが、スリープモー
ド、スタンバイモードを有している。ＣＰＵ３０は、図
示を省略するコントロールレジスタに設けられているス
タンバイ制御ビットが第１の論理値のときにスリープ命
令を実行することによって、スリープモードに遷移され
る。ＣＰＵ３０はスリープモードに遷移すると、レジス
タの状態などをそのまま維持して動作を停止する。周辺
回路は動作を続ける。スリープモードは割り込みやリセ
ットによって解除される。一方、ＣＰＵ３０は、コント
ロールレジスタに設けられているスタンバイ制御ビット
が第２の論理値のときにスリープ命令を実行することに
よって、スタンバイモードに遷移される。ＣＰＵ３０は
スタンバイモードに遷移すると、レジスタの状態などを
そのまま維持して動作を停止すると共に、周辺回路の動
作も停止される。スタンバイモードは割り込みやリセッ
トによって解除される。
【００３１】マイクロコンピュータ３のクロックパルス
ジェネレータ３９Ｂには発振回路６からクロック信号Ｃ
ＬＫ２が供給される。例えばマイクロコンピュータ３に
スタンバイモードが設定されたとき、発振回路６は、そ
れに応答してマイクロコンピュータ３から出力される信
号によって、クロック信号ＣＬＫ２の出力を停止する。
この状態でマイコンインタフェース１２からポート３９
Ａに割り込み信号ＮＭＩがアサートされると、その状態
をクロック制御回路１５が検出する。これによって、ク
ロック制御回路１５は、発振回路６にクロック信号ＣＬ
Ｋ２の供給を再開させる。したがって、ＣＰＵ３０が前
記割り込みに応答するとき、既にクロック信号ＣＬＫ２
の供給が再開されているので、マイクロコンピュータ３
はスタンバイモードから抜け出すことができる。
【００３２】前記リセット回路５は、リセット信号ＲＥ
Ｓ１によってインタフェース制御回路２をリセットし、
リセット信号ＲＥＳ２によってマイクロコンピュータ３
をリセットする。フラッシュメモリ４のリセット動作は
ファイルコントロールロジック（ＦＣＬ）１３内の制御
レジスタに設けられているリセットイネーブルビットＲ
ＳＢの値に従って制御されるリセット信号ＲＥＳ３で行
なわれる。
【００３３】図２、図３には前記メモリカードＬＳＩ１
を用いたデータ処理システムの例が示される。図示は省
略するが、メモリカードＬＳＩ１はコネクタを露出させ
た樹脂モールド等の手法でパッケージングされている。
１００はホストシステム、１０１はメモリカードの装着
スロットである。図２、図３は、一度に複数枚のメモリ
カードＬＳＩ１を装着可能とする構成を例示している。
双方においてクロック２Ａ、コマンド２Ｂ、及びデータ
２Ｃの各信号線は各メモリカードＬＳＩ１に共通であ
る。複数枚装着されたメモリカードＬＳＩ１に対するカ
ード選択は、図２の例では、メモリカードＬＳＩ１毎に
固有の前記カードセレクト信号２Ｄを利用し、図３の例
では、コマンドに付随して送られてくるカードアドレス
を利用するようになっている。図３の例では、メモリカ
ードＬＳＩ１は、初期化動作で自らに割り当てられたカ
ードアドレスが入力されることによって自分が選択され
たことを認識する。
【００３４】図４には前記ホストインタフェース回路１
１のブロック図が示される。図４に従えば、前記ホスト
インタフェース回路１１は、コマンド２Ｂを入力するコ
マンド入力レジスタ２０、コマンド入力に対する応答を
返す応答制御回路２１、データ２Ｃを入力するデータ入
力レジスタ２２、データ２Ｃを出力するデータ出力レジ
スタ２３を有する。入力されたコマンドはコマンドデコ
ーダ２４で解読され、その解読結果に従って制御ロジッ
ク回路２６が、マイクロコンピュータ３に対する割込み
制御、データ入出力制御、ホスト装置への応答制御等を
行う。２７で示されるものは制御ロジック２６が利用す
る一時記憶メモリである。
【００３５】《拡張プログラムの実行》次に、前記バッ
ファＲＡＭ７を前記拡張プログラムメモリとして利用可
能にする構成を詳細に説明する。
【００３６】拡張プログラムの実行には例えばマイクロ
コンピュータ３のベクタ方式による割込み制御を用い
る。マイクロコンピュータ３によるベクタ割り込みは以
下のように行なわれる。即ち、マイクロコンピュータ３
はインタフェース制御回路２から割り込み信号ＮＭＩで
割り込みが通知される。割り込みコントローラ３２は割
り込み信号ＮＭＩによる割り込みに対して割り込み優先
制御などを行い、その割り込みを受け付けるとき、割り
込み要求信号ＩＮＴをＣＰＵ３０にアサートする。イン
タフェース制御回路２はその割り込みが受け付けられた
ことを検出すると、マイコンインタフェース１２を介し
てその割り込み要因を示す情報を外部バス３７に供給す
る。ＣＰＵ３０は、その割込み要因に応ずるベクタをベ
クタテーブルから検索する。ＣＰＵ３０は検索したベク
タによって示される命令アドレスに処理を移して割り込
みに応答する処理に分岐する。尚、割り込み応答処理の
後に割り込み直前の状態に復帰すべき割り込みの場合に
は、割り込み応答処理の前に状態保存を行うことは言う
までもない。
【００３７】図５にはＣＰＵ３０が管理可能なドレス空
間に対する内蔵ＲＯＭ３４、ワークＲＡＭ８、バッファ
ＲＡＭ７及び内蔵ＳＲＡＭ３５のアドレスマッピングが
示されている。
【００３８】前記バッファＲＡＭ７において、特に制限
されないが、拡張プログラムメモリとして兼用可能な領
域（プログラム兼用領域）７０はその一部とされる。こ
のプログラム兼用領域７０に格納されるプログラムを拡
張プログラムＰＧＭ１と称する。
【００３９】前記内蔵ＲＯＭ３４は、前記ベクタテーブ
ル３４０とプログラム領域３４１を有する。前記ベクタ
テーブル３４０は代表的に示された第１のベクタＶＣＴ
１、第２のベクタＶＣＴ２及び第３のベクタＶＣＴ３を
有する。プログラム領域３４１は、サブルーチンとして
の第１の転送制御プログラムＰＧＭ２、第２の転送制御
プログラムＰＧＭ３を有する。その他に、リセット処理
や、ファイル管理処理などのプログラムも記憶されてい
るが、図示を省略してある。
【００４０】前記ベクタＶＣＴ１は前記プログラム兼用
領域７０の先頭アドレスの情報を有している。拡張プロ
グラムＰＧＭ１はプログラム兼用領域７０の先頭アドレ
スを起点に格納されることになる。前記ベクタＶＣＴ２
は前記第１の転送制御プログラムＰＧＭ２の格納領域の
先頭アドレスの情報を有している。前記ベクタＶＣＴ３
は前記第２の転送制御プログラムＰＧＭ３の格納領域の
先頭アドレスの情報を有している。
【００４１】前記第１の転送制御プログラムＰＧＭ２
は、メモリカードＬＳＩ１の外部から供給される拡張プ
ログラムＰＧＭ１を前記プログラム兼用領域７０の先頭
アドレスを起点に格納させる転送制御プログラムであ
る。前記第２の転送制御プログラムＰＧＭ３は、フラッ
シュメモリ４にファイル転送され、或いは製造段階で予
め格納された拡張プログラムＰＧＭ１を読み出して前記
プログラム兼用領域７０の先頭アドレスを起点に格納さ
せる転送制御プログラムである。
【００４２】図６には前記プログラム兼用領域７０に格
納された拡張プログラムＰＧＭ１の実行過程の概略が示
される。前記プログラム兼用領域７０に格納された拡張
プログラムＰＧＭ１の実行は、インタフェース制御回路
２に外部から与えられる拡張プログラム実行コマンドＣ
ＭＤ１によって指定される。インタフェース制御回路２
は、拡張プログラム実行コマンドＣＭＤ１をコマンド入
力レジスタ２４に入力すると、これをコマンドデコーダ
２４はデコードし、そのデコード結果を受ける制御ロジ
ック回路２６は割込み信号ＮＭＩを出力すると共に拡張
プログラム実行コマンドに対応される第１の要因をＣＰ
Ｕ３０に通知する。ＣＰＵ３０は、必要な状態退避処理
等を行った後、その第１の要因に対応付けられた第１の
ベクタＶＣＴ１をベクタテーブル３４０から検索し、こ
れによってプログラム兼用領域７０の拡張プログラムＰ
ＧＭ１の実行に移る。
【００４３】図７には前記第１の転送制御プログラムＰ
ＧＭ２の実行過程の概略が示される。前記第１の転送制
御プログラムＰＧＭ２の実行は、インタフェース制御回
路２に外部から与えられる拡張プログラムの外部転送制
御実行コマンドＣＭＤ２によって指定される。インタフ
ェース制御回路２は、拡張プログラムの外部転送制御実
行コマンドＣＭＤ２をコマンド入力レジスタ２４に入力
すると、これをコマンドデコーダ２４はデコードし、そ
のデコード結果を受ける制御ロジック回路２６は割込み
信号ＮＭＩを出力すると共に当該外部転送制御実行コマ
ンドに対応される第２の要因をＣＰＵ３０に通知する。
ＣＰＵ３０は、必要な状態退避処理等を行った後、その
第２の要因に対応付けられた第２のベクタＶＣＴ２をベ
クタテーブル３４０から検索し、これによって第１の転
送制御プログラムＰＧＭ２の実行に移る。
【００４４】図８には前記第２の転送制御プログラムＰ
ＧＭ３の実行過程の概略が示される。前記第２の転送制
御プログラムＰＧＭ３の実行は、インタフェース制御回
路２に外部から与えられる拡張プログラムの内部転送制
御実行コマンドＣＭＤ３によって指定される。インタフ
ェース制御回路２は、前記内部転送制御実行コマンドＣ
ＭＤ３をコマンド入力レジスタ２４に入力すると、これ
をコマンドデコーダ２４はデコードし、そのデコード結
果を受ける制御ロジック回路２６は割込み信号ＮＭＩを
出力すると共に当該内部転送制御実行コマンドに対応さ
れる第３の要因をＣＰＵ３０に通知する。ＣＰＵ３０
は、必要な状態退避処理等を行った後、その第３の要因
に対応付けられた第３のベクタＶＣＴ３をベクタテーブ
ル３４０から検索し、これによって第２の転送制御プロ
グラムＰＧＭ３の実行に移る。
【００４５】上記より、プログラムメモリを新たに追加
すること無く、バッファＲＡＭ７を流用してＣＰＵ３０
にテスト用又はデバッグ用等の新たなプログラムを実行
させることができるようになる。１チップで構成された
メモリカードＬＳＩ１にあっては、チップサイズ等の制
約からＲＯＭ３４の記憶容量をむやみに増すことが許さ
れない場合にも、その制約を満足してデバッグ若しくは
テスト用プログラム等の実行を可能にできる。また、前
記バッファＲＡＭ７への拡張プログラムＰＧＭ１の転送
制御は、外部から供給される拡張プログラムＰＧＭ１、
或いは内蔵フラッシュメモリ４に格納された拡張プログ
ラムＰＧＭ１を、ファイルメモリ１それ自体が転送制御
できるので、拡張プログラムに関するファイルメモリ１
の使い勝手も良好である。
【００４６】尚、バッファＲＡＭ７を用いたその他のデ
ータ転送形態には、前述のように、ファイルデータをフ
ラッシュメモリ４に書き込む時のデータバッファ（図
９）、フラッシュメモリ４が保有するファイルデータを
外部に読み出すときのデータバッファ（図１０）として
の、ファイルメモリ本来の利用形態が有る。更に、図１
１に示されるようにＣＰＵ３０のワークデータを外部と
の間で入出力するときのデータバッファ、図１２に示さ
れるようにＣＰＵ３０のワークデータをフラッシュメモ
リ４との間で入出力するときのデータバッファとしての
利用形態もある。
【００４７】《メモリ》ここで、参考として、前記フラ
ッシュメモリ４の一例を説明する。先ず図１３を参照し
てフラッシュメモリの情報記憶原理について説明する。
【００４８】図１３の（Ａ）に例示的に示されたメモリ
セルは、２層ゲート構造の絶縁ゲート型電界効果トラン
ジスタにより構成されている。同図において、４３１は
Ｐ型シリコン基板、４３２は上記シリコン基板４３１に
形成されたＰ型半導体領域、４３３，４３４はＮ型半導
体領域である。４３５はトンネル絶縁膜としての薄い酸
化膜４３６（例えば厚さ１０ｎｍ）を介して上記Ｐ型シ
リコン基板４３１上に形成されたフローティングゲー
ト、４３７は酸化膜４３８を介して上記フローティング
ゲート４３５上に形成されたコントロールゲートであ
る。ソースは４３４によって構成され、ドレインは４３
３，４３２によって構成される。このメモリセルに記憶
される情報は、実質的にしきい値電圧の変化としてトラ
ンジスタに保持される。以下、特に述べないかぎり、メ
モリセルにおいて、情報を記憶するトランジスタ（以下
メモリセルトランジスタとも記す）がＮチャンネル型の
場合について述べる。
【００４９】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート４３７及びドレインに高電圧を印
加して、アバランシェ注入によりドレイン側からフロー
ティングゲート４３５に電子を注入することで実現され
る。この書込み動作により記憶トランジスタは、図１３
の（Ｂ）に示されるように、そのコントロールゲート４
３７からみたしきい値電圧が、書込み動作を行わなかっ
た消去状態の記憶トランジスタに比べて高くなる。
【００５０】一方消去動作は、例えばソースに高電圧を
印加して、トンネル現象によりフローティングゲート４
３５からソース側に電子を引き抜くことによって実現さ
れる。図１３の（Ｂ）に示されるように消去動作により
記憶トランジスタはそのコントロールゲート４３７から
みたしきい値電圧が低くされる。図１３の（Ｂ）では、
書込み並びに消去状態の何れにおいてもメモリセルトラ
ンジスタのしきい値は正の電圧レベルにされる。すなわ
ちワード線からコントロールゲート４３７に与えられる
ワード線選択レベルに対して、書込み状態のしきい値電
圧は高くされ、消去状態のしきい値電圧は低くされる。
双方のしきい値電圧とワード線選択レベルとがそのよう
な関係を持つことによって、選択トランジスタを採用す
ることなく１個のトランジスタでメモリセルを構成する
ことができる。記憶情報を電気的に消去する場合におい
ては、フローティングゲート４３５に蓄積された電子を
ソース電極に引く抜くことにより、記憶情報の消去が行
われるため、比較的長い時間、消去動作を続けると、書
込み動作の際にフローティングゲート４３５に注入した
電子の量よりも多くの電子が引く抜かれることになる。
そのため、電気的消去を比較的長い時間続けるような過
消去を行うと、メモリセルトランジスタのしきい値電圧
は例えば負のレベルになって、ワード線の非選択レベル
においても選択されるような不都合を生ずる。尚、書込
みも消去と同様トンネル電流を利用して行うこともでき
る。
【００５１】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
４３５に対して不所望なキャリアの注入が行われないよ
うに、ドレイン及びコントロールゲート７に印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレインに印加されるとともに、コントロール
ゲート４３７に５Ｖ程度の低電圧が印加される。これら
の印加電圧によってメモリセルトランジスタを流れるチ
ャンネル電流の大小を検出することにより、メモリセル
に記憶されている情報の論理値“０”、“１”を判定す
ることができる。
【００５２】図１４は前記メモリセルトランジスタを用
いたメモリセルアレイの構成原理を示す。同図には代表
的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示さ
れる。Ｘ，Ｙ方向にマトリクス配置されたメモリセルに
おいて、同じ行に配置されたメモリセルトランジスタＱ
１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリ
セルの選択ゲート）は、それぞれ対応するワード線ＷＬ
１（ＷＬ２）に接続され、同じ列に配置された記憶トラ
ンジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メ
モリセルの入出力ノード）は、それぞれ対応するデータ
線ＤＬ１（ＤＬ２）に接続されている。上記記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソー
ス線ＳＬ１（ＳＬ２）に結合される。
【００５３】図１５の（Ａ）、（Ｂ）、（Ｃ）にはメモ
リセルに対する消去動作及び書込み動作のための電圧条
件の一例が示される。同図においてメモリ素子はメモリ
セルトランジスタを意味し、ゲートはメモリセルトラン
ジスタの選択ゲートとしてのコントロールゲートを意味
する。同図において負電圧方式の消去はコントロールゲ
ートに例えば−１０Ｖのような負電圧を印加することに
よって消去に必要な高電界を形成する。同図に例示され
る電圧条件から明らかなように、正電圧方式の消去にあ
っては少なくともソースが共通接続されたメモリセルに
対して一括消去を行うことができる。したがって図１４
の構成においてソース線ＳＬ１，ＳＬ２が接続されてい
れば、４個のメモリセルＱ１乃至Ｑ４は一括消去可能に
される。ソース線分割方式には図１４に代表的に示され
るようなデータ線を単位とする場合（共通ソース線をデ
ータ線方向に延在させる）の他にワード線を単位とする
場合（共通ソース線をワード線方向に延在させる）があ
る。一方、負電圧方式の消去にあっては、コントロール
ゲートが共通接続されたメモリセルに対して一括消去を
行うことができる。
【００５４】図１６には前記フラッシュメモリ４の一例
が示される。図１６において４０３で示されるものはメ
モリアレイであり、メモリマット、センスラッチ回路を
有する。メモリマットは電気的に消去及び書き込み可能
な不揮発性のメモリセルトランジスタを多数有する。メ
モリセルトランジスタは、例えば、図１３で説明したよ
うに、半導体基板若しくはメモリウェルに形成されたソ
ース及びドレインと、チャンネル領域にトンネル酸化膜
を介して形成されたフローティングゲート、そしてフロ
ーティングゲートに層間絶縁膜を介して重ねられたコン
トロールゲートを有して構成される。コントロールゲー
トはワード線４０６に、ドレインはビット線４０５に、
ソースは図示を省略するソース線に接続される。
【００５５】外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、ア
ドレス入力端子、データ入力端子、データ出力端子、コ
マンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレ
クサ４０７を介してXアドレスバッファ４０８に供給さ
れる。Ｘアドレスデコーダ４０９はＸアドレスバッファ
４０８から出力される内部相補アドレス信号をデコード
してワード線を駆動する。
【００５６】特に図示はしないが、前記メモリアレイ４
０３に含まれるメモリマットはセンスラッチ回路のアレ
イの左右に構成される。即ち、センスラッチ回路の双方
の入出力ノードには夫々、プリチャージ回路及びビット
線などが配置されている。ビット線４０５はＹアドレス
デコーダ４１１から出力される選択信号に基づいてＹゲ
ートアレイ回路４１３で選択される。外部入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹア
ドレスカウンタ４１２にプリセットされ、プリセット値
を起点に順次インクリメントされたアドレス信号が前記
Ｙアドレスデコーダ４１１に与えられる。
【００５７】Ｙゲートアレイ回路４１３で選択されたビ
ット線は、データ出力動作時には出力バッファ４１５の
入力端子に導通され、データ入力動作時にはデータ制御
回路４１６を介して入力バッファ４１７の出力端子に導
通される。出力バッファ４１５、入力バッファ４１７と
前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マル
チプレクサ４０７で制御される。入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ４０
７及び入力バッファ４１７を介してモード制御回路４１
８に与えられる。前記データ制御回路４１６は、入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、
モード制御回路４１８の制御に従った論理値のデータを
メモリアレイ４０３に供給可能にする。
【００５８】制御信号バッファ回路４１９には、アクセ
ス制御信号としてチップイネーブル信号ＣＥｂ、出力イ
ネーブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、
シリアルクロック信号ＳＣ、リセット信号ＲＥＳｂ及び
コマンドイネーブル信号ＣＤＥｂが供給される。
【００５９】モード制御回路４１８は、それら信号の状
態に応じて外部との信号インタフェース機能などを制御
し、また、コマンドコードに従って内部動作を制御す
る。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に対するコマンド又
はデータ入力の場合、前記信号ＣＤＥｂがアサートさ
れ、コマンドであれば更に信号ＷＥｂがアサート、デー
タであればＷＥｂがネゲートされる。アドレス入力であ
れば、前記信号ＣＤＥｂがネゲートされ、信号ＷＥｂが
アサートされる。これにより、モード制御回路４１８
は、外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からマルチプレ
クス入力されるコマンド、データ及びアドレスを区別で
きる。モード制御回路４１８は、消去や書込み動作中に
レディー・ビジー信号Ｒ／Ｂｂをアサートしてその状態
を外部に知らせることができる。
【００６０】内部電源回路４２０は、書込み、消去ベリ
ファイ、読み出しなどのための各種動作電源４２１を生
成して、前記Ｘアドレスデコーダ４０９やメモリセルア
レイ４０３などに供給する。
【００６１】前記モード制御回路４１８は、コマンドに
従ってフラッシュメモリ４を全体的に制御する。フラッ
シュメモリ４の動作は、基本的にコマンドによって決定
される。
【００６２】フラッシュメモリに割り当てられているコ
マンドは、例えば、読み出し、消去、書込み、などの各
コマンドとされる。読み出しコマンドは第1コマンドに
よって構成され、それ以外のコマンドは第1及び第2コマ
ンドから構成される。
【００６３】フラッシュメモリ４はその内部状態を示す
ためにステータスレジスタ４２３を有し、その内容は、
信号ＯＥｂがアサートされることによって入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。
【００６４】前記書込みコマンドによって書込み動作が
指示されると、前記センスラッチ回路はＹゲートアレイ
回路４１３を介して供給される書込みデータをラッチす
ることができる。この例に従えば、フラッシュメモリ４
は、8ビットの入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を有する
から、1回の書込みデータ入力によって８個のセンスラ
ッチ回路に書込みデータをセットすることができる。こ
こでの説明では、書込みの単位をワード線単位とするの
で、１本分のワード線に選択端子が結合する全てのメモ
リセルのビット線に関するセンスラッチ回路に書込みデ
ータをセットした後、書込み電圧が印加されて書込み動
作が行なわれることになる。例えば、書込み動作では、
予め全てのビット線が所定レベルにプリチャージされて
おり、書込み選択されたメモリセルのビット線はグラン
ド電位にディスチャージされ、書込み非選択とされたメ
モリセルのビット線はプリチャージレベルを維持し、書
込み選択されたワード線に書き込み高電圧が印加される
と、書込み選択されたメモリセルのコントロールゲート
とドレインとの間に高電圧が印加され、これによって、
書き込み選択されたメモリセルの閾値電圧が高くされ、
書込み状態にされる。書込み動作の前にメモリセルは閾
値電圧が低くされた消去状態にされている。尚、書込
み、消去の閾値電圧状態を上記とは逆に定義してもよ
い。
【００６５】尚、図１６のリセット信号ＲＥＳｂは図１
のリセット信号ＲＥＳ３に相当する信号である。図１６
においてマルチプレクサ４０７及び制御信号バッファ回
路４１９の入出力信号は図１のＦＣＬ１３とやり取りさ
れる。
【００６６】次に、前記内蔵ＳＲＡＭ３５、ワークＲＡ
Ｍ８、バッファＲＡＭ７を構成するスタティックメモリ
セルの一例を参考に説明する。図１７には代表的に１個
のスタティックメモリセル７０が示される。このスタテ
ィックメモリセル７０は、ｎチャンネル型ＭＯＳトラン
ジスタ７１とｐチャンネル型ＭＯＳトランジスタ７２と
から成るＣＭＯＳインバータを一対有し、相互に一方Ｃ
ＭＯＳインバータのの入力端子を他方のＣＭＯＳインバ
ータの出力端子に交差的に結合してスタティックラッチ
を構成する。前記スタティックラッチの一対の記憶ノー
ドはｎチャネル型選択ＭＯＳトランジスタ７５，７６を
介して相補ビット線７８ｔ，７８ｂに結合される。選択
ＭＯＳトランジスタ７５，７６のゲートはワード線７７
に結合されている。
【００６７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００６８】例えば、バッファメモリに格納されるプロ
グラムはテスト又はデバッグ用プログラムに限定され
ず、ファイルデータの圧縮プログラム等であっても良
い。また、この明細書においてメモリカードはその他の
機能を排除する意味出はなく、少なくともファイルデー
タを記憶する機能を有すると言うことを意味しており、
ＭＯＤＥＭ（モデム）やＴＡ（ターミナルアダプタ）等
の通信用インタフェース機能、ＬＡＮ（ローカルエリア
ネットワーク）等のネットワーク機能、ヴィデオキャプ
チャー、音声認識などの機能を兼ね備えるものであって
もよい。従って、そのような機能に利用されるプログラ
ムをバッファメモリに格納するようにしてもよい。
【００６９】また、前記プログラム兼用領域はバッファ
メモリの一部の記憶領域に限定されず、全体であっても
よい。
【００７０】また、前記コマンドやデータはシリアル信
号に限定されず、パラレル信号であってもよい。
【００７１】クラスタサイズは４セクタに限定されな
い。フラッシュメモリのメモリマット構成、管理テーブ
ルを展開する内蔵ＳＲＡＭの記憶容量などによって、適
宜決定することができる。
【００７２】マイクロコンピュータは命令をフェッチし
て実行する機能を備えた論記回路ユニットを意味してお
り、必ずしも、マイクロコンピュータ単体で対応するＬ
ＳＩの検証済み設計データを流用して構成されるもに限
定されない。新たにカスタム設計された回路であっても
よい。
【００７３】また、前記メモリカードＬＳＩは１チップ
として説明した。１チップにすることにより、マルチチ
ップ構成に比べて動作の高速化と低消費電力を期待でき
る。
【００７４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７５】すなわち、ファイルデータの書き込み及び
読み出しに利用されるバッファメモリをプログラムメモ
リとして流用可能にするから、プログラムメモリを新た
に追加すること無く、バッファメモリを流用してメモリ
カードのテスト用又はデバッグ用等の新たなプログラム
を実行させることができるようになる。１チップで構成
されたメモリカードにおいては、チップサイズ等の制約
からＲＯＭの記憶容量をむやみに増すことが許されない
場合にも、その制約を満足してデバッグ若しくはテスト
用プログラム等の実行を可能にできる。また、前記バッ
ファメモリへの拡張プログラムの転送制御は、外部から
供給される拡張プログラム、或いは内蔵フラッシュメモ
リに格納された拡張プログラムをファイルメモリそれ自
体が転送制御できるので、拡張プログラムに関するファ
イルメモリの使い勝手も良好である。
【図面の簡単な説明】
【図１】本発明に係るメモリカードの一例であるメモリ
カードＬＳＩのブロック図である。
【図２】メモリカードＬＳＩ毎に固有の前記カードセレ
クト信号を利用したデータ処理システムの一例を示すブ
ロック図である。
【図３】コマンドに付随して送られてくるカードアドレ
スを利用するデータ処理システムの一例を示すブロック
図である。
【図４】ホストインタフェース回路の一例を示すブロッ
ク図である。
【図５】ＲＯＭが保有するベクタ及びバッファＲＡＭの
プログラム兼用領域をＣＰＵのアドレスマップと共に示
した説明図である。
【図６】拡張プログラム実行状態の一例を示す説明図で
ある。
【図７】バッファＲＡＭに外部から拡張プログラムを格
納する第１の転送制御プログラムの実行状態を示す説明
図である。
【図８】バッファＲＡＭにフラッシュメモリから拡張プ
ログラムを格納する第２の転送制御プログラムの実行状
態を示す説明図である。
【図９】バッファＲＡＭをデータバッファに利用してフ
ァイルデータをフラッシュメモリに書き込む時のデータ
の流れを示す説明図である。
【図１０】バッファＲＡＭをデータバッファに利用して
ファイルデータをフラッシュメモリから読み出す時のデ
ータの流れを示す説明図である。
【図１１】バッファＲＡＭをデータバッファに利用して
ＣＰＵと外部との間でワークデータを入出力する時のデ
ータの流れを示す説明図である。
【図１２】バッファＲＡＭをデータバッファに利用して
ＣＰＵとフラッシュメモリとの間でワークデータを入出
力する時のデータの流れを示す説明図である。
【図１３】フラッシュメモリの情報記憶原理を示した説
明図である。
【図１４】フラッシュメモリセルトランジスタを用いた
メモリセルアレイの構成原理を示す回路図である。
【図１５】フラッシュメモリセルに対する消去動作及び
書込み動作のための電圧条件の一例を示す説明図であ
る。
【図１６】フラッシュメモリの一例を示すブロック図で
ある。
【図１７】スタティックメモリセルの一例を示す回路図
である。
【符号の説明】
１ メモリカードＬＳＩ Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧 ２ インタフェース制御回路 ２Ａ クロック信号 ２Ｂ コマンド ２Ｃ データ ２Ｄ カードセレクト信号 ３ マイクロコンピュータ ４ フラッシュメモリ ５ リセット回路 ６ クロック発振回路 ７ バッファＲＡＭ １１ ホストインタフェース回路 ２０ コマンド入力レジスタ ２１ 応答制御回路 ２２ データ入力レジスタ ２３ データ出力レジスタ ２４ コマンドデコーダ ２６ 制御ロジック回路 ３０ ＣＰＵ ３２ 割り込みコントローラ ＮＭＩ 割り込み信号 ７０ プログラム兼用領域 １００ ホスト装置 ＶＣＴ１，ＶＣＴ２，ＶＣＴ３ ベクタ ＰＧＭ１、ＰＧＭ２，ＰＧＭ３ プログラム ３４０ ベクタテーブル ３４１ プログラム領域
フロントページの続き (72)発明者 金森 賢樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 古沢 和則 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 四方 淳史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 湯川 洋介 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5B035 AA02 BB09 CA01 CA11 CA22 CA29 5B060 BB18 MM09

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電気的に書換え可能な不揮発性メモリ
    と、命令実行機能を有し前記不揮発性メモリにおけるフ
    ァイルデータの配置を管理可能なデータ処理装置と、外
    部とのインタフェース機能を有し外部からコマンドを受
    け付けて前記データ処理装置による命令実行を制御する
    と共に前記不揮発性メモリに対するアクセス制御を行う
    インタフェース制御回路と、前記ファイルデータを一時
    的に格納するバッファメモリと、を有するメモリカード
    において、 前記インタフェース制御回路に、外部から与えられる第
    １のコマンドを解読して前記データ処理装置に前記バッ
    ファメモリから命令をフェッチして動作することを指示
    するコマンド制御手段を設けて成るものであることを特
    徴とするメモリカード。
  2. 【請求項２】 前記コマンド制御手段は、前記第１のコ
    マンドを解読することによって、前記データ処理装置
    に、割り込みを要求し、且つ、第１の割り込み要因を通
    知するものであることを特徴とする請求項１記載のメモ
    リカード
  3. 【請求項３】 前記データ処理装置は、割込み要因に応
    じてベクタテーブルから検索したベクタによって示され
    る命令アドレスに処理を移して割り込みに応答可能な中
    央処理装置と、前記中央処理装置によってアクセスされ
    るＲＯＭとを有し、 前記ＲＯＭは、前記ベクタテーブルとプログラム領域を
    有し、 前記ベクタテーブルは、前記第１の割り込み要因に対応
    する第１のベクタを有するものであることを特徴とする
    請求項２記載のメモリカード。
  4. 【請求項４】 前記コマンド制御手段は更に、外部から
    与えられる第２のコマンドを解読することによって前記
    データ処理装置に割り込みを要求し、且つ、第２の割り
    込み要因を通知し、 前記ＲＯＭのベクタテーブルは更に、前記第２の割り込
    み要因に応答する第２のベクタを有し、 前記ＲＯＭのプログラム領域は更に、外部から供給され
    るプログラムを前記バッファメモリの第１のアドレスを
    起点に格納させる転送制御プログラムを有し、 前記第２のベクタは前記転送制御プログラムの先頭アド
    レスを示す情報であり、前記第１のアドレスは前記第１
    のベクタが指すアドレスに一致するアドレスであること
    を特徴とする請求項３記載のメモリカード。
  5. 【請求項５】 前記コマンド制御手段は更に、外部から
    与えられる第３のコマンドを解読することによって前記
    データ処理装置に割り込みを要求し、且つ、第３の割り
    込み要因を通知し、 前記ＲＯＭのベクタテーブルは更に、前記第３の割り込
    み要因に応答する第３のベクタを有し、 前記ＲＯＭのプログラム領域は更に、前記不揮発性メモ
    リから供給されるプログラムを前記バッファメモリの第
    １のアドレスを起点に格納させる転送制御プログラムを
    有し、 前記第３のベクタは前記転送制御プログラムの先頭アド
    レスを示す情報であり、前記第１のアドレスは前記第１
    のベクタが指すアドレスに一致するアドレスであること
    を特徴とする請求項３記載のメモリカード。
  6. 【請求項６】 １個の半導体チップに形成されて成るも
    のであることを特徴とする請求項１乃至５の何れか１項
    記載のメモリカード。
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