JP2002197878A - 半導体装置及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 センスラッチ回路に書込み制御情報を設定す
る処理時間を短縮できる多値フラッシュメモリ等の半導
体装置を提供する。 【解決手段】 電気的に多値情報が書込み可能にされる
半導体装置であり、センスラッチ回路の左右の入出力端
子にビット線を接続し、各ビット線にデータラッチ回路
を接続し、外部から供給される書込みデータをデコード
して書込み制御情報を生成するデコーダを設ける。書込
み制御情報はセンスラッチ回路及びデータラッチ回路に
ラッチされ、ラッチされた制御情報は多値の夫々の値に
対応する書込み電圧印加の可否を示す情報とされる。最
初にセンスラッチ回路のラッチデータに基づく書込み動
作が制御され、以下順番にデータラッチ回路からセンス
ラッチ回路の書込み制御情報が内部転送されて順次書込
み制御される。書込みデータをデコードするから、ビッ
ト線上の論路合成回路で行なっていたデータラッチ処理
の処理時間を削減することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な１個の不揮発性メモリセルに２ビット以上の多値
情報に応ずる閾値電圧を設定可能にされたフラッシュメ
モリ等の半導体装置、更には当該半導体装置を利用した
データ処理システム及びメモリカードに関する。

【０００２】

【従来の技術】電気的に書き換え可能なフラッシュメモ
リは、例えば、フローティングゲート（浮遊ゲート）、
コントロールゲート、ソース及びドレインを持つメモリ
セルトランジスタを有する。このメモリセルトランジス
タは、前記フローティングゲートに電子が注入されると
閾値電圧が上昇し、また、前記フローティングゲートか
ら電子を引き抜くと閾値電圧が低下する。前記メモリセ
ルトランジスタは、データ読み出しのためのワード線電
圧（コントロールゲート印加電圧）に対する閾値電圧の
高低に応じた情報を記憶することになる。特に制限され
ないが、本明細書においてメモリセルトランジスタの閾
値電圧が低い状態を消去状態、高い状態を書き込み状態
と称する。

【０００３】そのような不揮発性メモリセルにおいて、
例えば、消去状態と、消去状態に対して夫々閾値電圧が
相違される第１乃至第３の書込み状態との中から一つの
状態を選択できるようにすれば、１個のメモリセルトラ
ンジスタに４値の情報を格納することができる。

【０００４】本出願人は１個の不揮発性メモリセルトラ
ンジスタに４値の情報を記憶可能な多値フラッシュメモ
リについて先に出願した（特開平１１−３４５４９４
号、特開平１１−２３２８８６号）。これによれば、書
込み動作の前に消去動作が行なわれるとすると、第１乃
至第３の書き込み状態の全てを非選択とするか、或いは
何れの書き込み状態を選択するかを決定することによっ
て、４値の情報記憶を行なうことができる。そのための
書き込み動作においては、前記第１乃至第３の書き込み
状態を個々に得るための書き込み電圧印加動作を選択す
るか否かを決定するための書き込み制御情報が必要にな
る。そのような書き込み制御情報を保持するために、ビ
ット線に接続されたセンスラッチ回路を用いる。

【０００５】前記センスランチ回路は例えばスタティッ
クラッチから成り、そのセンスラッチ回路の一対の差動
の入出力端子に夫々ビット線の一端が接続され、前記ビ
ット線の他端にはデータラッチ回路が接続され、前記メ
モリセルトランジスタのドレインがビット線に接続され
る。コントロールゲートが共通接続されるワード線単位
での書込みを想定すると、ドレイン電圧を高くしたり低
くしたりすることで、メモリセルに対する書込み電圧印
加の選択と非選択とを区別することができる。この場合
に、センスラッチ回路は書込み電圧印加の選択、非選択
に応じたデータをラッチすることになる。このラッチデ
ータが前記書き込み制御情報である。例えば、センスラ
ッチ回路が論理値“０”をラッチすることによりビット
線が接地電圧にされてメモリセルに書込み電圧が印加さ
れ、センスラッチ回路が論理値“１”をラッチすること
によりビット線が電源電圧にされてメモリセルへの書込
み電圧印加が阻止される。

【０００６】そのような書き込み制御情報を生成するの
に、前記先の出願では、書込み対象メモリセル毎に書込
みデータの２ビットを対応する一対のデータラッチ回路
に保持させる。保持された２ビットの書込みデータは対
応する１個のメモリセルに消去状態を維持させるか、第
１乃至第３の書込み状態のどの状態を選択させるかを示
すことになり、それがどの状態を意味するかは、ビット
線上の論理合成回路で解析される。その解析処理は、第
１乃至第３の書込み状態への書込み電圧印加及びベリフ
ァイ処理に合わせて行なわれ、必要なタイミングでセン
スラッチ回路に書込み電圧印加を選択させる書込み制御
情報がセットされる（データラッチ処理）。センスラッ
チ回路にラッチされた書込み制御情報に従って書込み電
圧印加が選択される場合、段階的に複数回に分けて書込
み電圧の印加が行なわれ、目的とする閾値電圧に到達し
たか否かのベリファイ動作が書込み電圧印加毎に行なわ
れる。ベリファイ動作では書込み対象メモリセルに対し
て目的閾値電圧に応ずるワード線選択レベルでデータ読
み出しを行なう。目的とする閾値電圧に到達するまで、
読み出し動作毎にビット線はディスチャージされ、目的
とする閾値電圧に到達すると、読み出し動作においてビ
ット線はプリチャージレベルを維持する。この状態反転
は、センスラッチ回路のラッチデータを反転させ、それ
以降、書込み電圧の印加が非選択とされる。

【０００７】

【発明が解決しようとする課題】しかしながら、センス
ラッチ回路に対する書込み制御情報を設定するには、ラ
ッチ回路の書込みデータに対してビット線上の論理合成
回路を用いてプリチャージ、ディスチャージ及び内部転
送等の動作を繰返して書込みデータの解析を行なわなけ
ればならず、それには少なからず時間を要し、書込み動
作時間が長くなることが明らかにされた。

【０００８】そこで本発明者はビット線上の論理合成回
路による書込み制御情報の生成を行なわずに済む手段に
ついて検討した。ただし、その場合であっても、書込み
ベリファイ動作ではセンスラッチのラッチデータは書込
み完了に応じて論理値反転される。要するに、センスラ
ッチ回路の書込み制御情報は書込み・書込みベリファイ
動作が進むに従って変化される。したがって、メモリセ
ルに対して書き込み電圧を形成することによるメモリ閾
値分布形成後の閾値電圧分布の上限が、その上の閾値電
圧分布と区別可能であるかをチェックするのに、センス
ラッチ回路の初期ラッチデータを必要とする場合には、
そのような初期ラッチデータの復元についても考慮する
ことが必要になる。この事情は、書込み異常の発生に応
答して書込み動作をリトライする場合、更に、外部から
の書込みデータを書込み異常に応答してホストシステム
に返すためのリカバリリードにおいても同様である。

【０００９】本発明の目的は、センスラッチ回路に対す
る書込み制御情報の設定に要する処理時間を短縮して書
込み動作の能率化を図ることができる半導体装置を提供
することにある。

【００１０】本発明の別の目的は、初期的にラッチされ
た書込み制御情報が書込み・書込みベリファイ動作途上
で失われても、これを復元して、閾値電圧分布の上限チ
ェック、書込みリトライ、リカバリリードを保証するこ
とができる半導体装置を提供することにある。

【００１１】本発明の別の目的は、不揮発性メモリセル
のアクセスを伴うデータ処理効率を向上させることがで
きるデータ処理システムを提供することにある。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１４】《書込みデータの入力デコード》電気的に
消去及び書込みが可能な一つの不揮発性メモリセルに多
値の情報を記憶可能にする多値フラッシュメモリなどの
半導体装置は、一対の入出力端子を有するセンスラッチ
回路（ＳＬ）と、センスラッチ回路の夫々の入出力端子
に対応して設けられたビット線（Ｇ−ＢＬＲ，Ｇ−ＢＬ
Ｌ）と、ビット線に選択的に接続され電気的に消去及び
書込み可能な複数個の不揮発性メモリセル（ＭＣ）と、
夫々のビット線に結合されるデータラッチ回路（ＤＬ
Ｒ，ＤＬＬ）と、前記データラッチ回路及び前記センス
ラッチ回路に接続される第１論理合成回路（２００）
と、前記センスラッチ回路、データラッチ回路及び第１
論理合成回路に接続された制御回路（１８）とを含む。
前記第１論理合成回路は、書込みデータの複数ビット毎
に１個の不揮発性メモリセルの閾値電圧状態をどれかに
するかを規定する制御データを生成して夫々対応する前
記センスラッチ回路及びデータタッチ回路に並列的に与
えるものである。前記制御回路は、前記センスラッチ回
路、データタッチ回路及び第１論理合成回路の動作を制
御して、前記第１論理合成回路から前記センスラッチ回
路に与えられた制御データの論理値に応じて揮発性メモ
リセルを所定の閾値電圧状態とし、順次前記データラッ
チ回路から前記センスラッチ回路に与えた制御データの
論理値に応じて揮発性メモリセルを所定の閾値電圧状態
とするプログラム制御が可能である。

【００１５】４値の情報記憶を行なうメモリセルに特化
した具体的な構成に着目する。汎用フラッシュメモリ或
はＣＰＵ（中央処理装置）と共にフラッシュメモリをオ
ン・チップしたマイクロコンピュータなどの半導体装置
は、一対の入出力ノードを有する第１ラッチ回路（Ｓ
Ｌ）と、前記第１ラッチ回路の一方の入出力ノードに結
合され且つ電気的に書き換え可能な複数の不揮発性メモ
リセル（ＭＣ）が接続された第１ビット線（Ｇ−ＢＬ
Ｒ）と、前記第１ラッチ回路の他方の入出力ノードに結
合され且つ電気的に書き換え可能な複数の不揮発性メモ
リセルが接続された第２ビット線（Ｇ−ＢＬＬ）と、前
記第１ビット線に結合された第２ラッチ回路（ＤＬＲ）
と、前記第２ビット線に結合された第３ラッチ回路（Ｄ
ＬＬ）と、前記第１乃至第３ラッチ回路に接続された第
１論理合成回路（２００）と、前記第１ビット線に接続
された第２論理合成回路（３０Ｒ，３１Ｒ）と、前記第
２ビット線に接続された第３論理合成回路（３０Ｌ，３
１Ｌ）と、前記第１乃至第３ラッチ回路及び第１乃至第
３論理合成回路に接続された制御回路（１８）と、を含
む。前記第１論理合成回路は、書込みデータの２ビット
毎に１個の不揮発性メモリセルを第４閾値電圧状態（例
えば消去状態）に対して第１乃至第３閾値電圧状態（例
えば第１乃至第３書込み状態）のどれかにするかを規定
する制御データを生成して対応する前記第１乃至第３ラ
ッチ回路に与える。前記制御回路は、前記第１乃至第３
ラッチ回路及び第１乃至第３論理合成回路の動作を制御
して、前記第１論理合成回路から前記第１ラッチ回路に
与えられた制御データの論理値に応じて揮発性メモリセ
ルを第１閾値電圧状態とし、前記第２ラッチ回路から前
記第１ラッチ回路に与えられた制御データの論理値に応
じて揮発性メモリセルを第２閾値電圧状態とし、前記第
３ラッチ回路から前記第１ラッチ回路に与えられた制御
データの論理値に応じて揮発性メモリセルを第３閾値電
圧状態とするプログラム制御可能である。

【００１６】このように、書込みデータをデータ入力時
にデコーダのような第１論理合成回路でデコードするこ
とにより、従来はデータラッチ回路、センスラッチ回路
及びビット線上の論路合成回路で行なっていたデータラ
ッチ処理の処理時間を削減することが可能になる。

【００１７】前記プログラム制御の詳しい態様として、
前記制御回路は、前記プログラム制御において第１ラッ
チ回路に与えられた制御データの所定の論理値に応答し
て不揮発性メモリセルの閾値電圧を変化させるための電
圧を印加する毎に、前記第２及び第３論理合成回路を利
用して、目的の閾値電圧状態に到達したかを判定し、且
つ到達を判別したとき第１ラッチ回路の制御データの論
理値を反転させて、それ以降当該不揮発性メモリセルに
対する閾値電圧状態の変化を抑止するものである。この
書き込み・ベリファイ動作により、プログラム動作が進
行するにしたがって、夫々の第１ラッチ回路に初期的に
ラッチされた制御データは徐々に消失していく。

【００１８】《ディスターブ／エラティック・チェッ
ク》前記ベリファイ動作は目的とする閾値電圧分布の下
限をチェックしたことになる。目的とする閾値電圧分布
の上限をチェックするために、前記制御回路は、前記プ
ログラム制御において第４閾値電圧状態に維持されるべ
き不揮発性メモリセルの閾値電圧状態がそれよりも閾値
電圧の高い隣の閾値電圧状態（第３閾値電圧状態）と区
別可能であるかを判定するディスターブチェック制御
と、前記プログラム制御において前記隣の閾値電圧状態
（第３閾値電圧状態）に変化されるべき不揮発性メモリ
セルの閾値電圧状態がそれよりも閾値電圧の高い更に隣
の閾値電圧状態（第２閾値電圧状態）と区別可能である
かを判定する第１エラティックチェック制御と、前記プ
ログラム制御において前記更に隣の閾値電圧状態（第２
閾値電圧状態）に変化されるべき不揮発性メモリセルの
閾値電圧状態がそれよりも閾値電圧の高い更に隣の別の
閾値電圧状態（第１閾値電圧状態）と区別可能であるか
を判定する第２エラティックチェック制御とが可能にさ
れて成るものであることが望ましい。

【００１９】例えば、前記ディスターブチェック制御
は、前記制御回路が、前記第２及び第３論理合成回路を
利用して、前記第２及び第３ラッチ回路が保持している
制御データとメモリセルからの読み出しデータとに基づ
いて当該メモリセルが第４閾値電圧状態に維持されるべ
きか否かを判定すると共に、第４閾値電圧状態に維持さ
れるべきメモリセルに対してだけその第１ラッチ回路に
前記論理値反転前の所定の論理値の制御データを設定し
て、当該メモリセルの閾値電圧状態がそれよりも閾値電
圧の高い前記隣の閾値電圧状態と区別可能であるかを判
定する処理である。

【００２０】例えば前記第１エラティックチェック制御
は、前記制御回路が、前記第２及び第３論理合成回路を
利用して、前記第２ラッチ回路又は第３ラッチ回路の所
定の一方が保持している制御データを第１ラッチ回路に
転送して、当該メモリセルの閾値電圧状態がそれよりも
閾値電圧の高い前記更に隣の閾値電圧状態と区別可能で
あるかを判定する処理である。例えば前記第２エラティ
ックチェック制御は、前記制御回路が、前記第２及び第
３論理合成回路を利用して、前記第２ラッチ回路又は第
３ラッチ回路の所定の他方が保持している制御データを
第１ラッチ回路に転送して、当該メモリセルの閾値電圧
状態がそれよりも閾値電圧の高い前記更に隣の別の閾値
電圧状態と区別可能であるかを判定する処理である。

【００２１】《プログラムリトライ》前記制御回路は、
前記ディスターブチェック制御、第１エラティックチェ
ック制御又は第２エラティックチェック制御において、
異常を検出したときの対処として、プログラムリトライ
を行なうようにしてよい。例えば、前記制御回路は、前
記ディスターブチェック制御、第１エラティックチェッ
ク制御又は第２エラティックチェック制御において、所
定の閾値電圧状態と区別不可能な状態を検出したとき、
前記第２及び第３論理合成回路を利用して、前記第２及
び第３ラッチ回路が保持している制御データとメモリセ
ルからの読み出しデータとに基づいて、当該メモリセル
に係る第１ラッチ回路に、前記第１論理合成回路からの
制御データを復元して、前記プログラム処理を再開可能
である。

【００２２】前記プログラム処理を再開するとき、プロ
グラム処理対象とされる不揮発性メモリセルは直前のプ
ログラム処理の場合と同一である。要するに、半導体装
置内部で書き込みリトライを行なう。

【００２３】前記プログラム処理を再開するとき、プロ
グラム処理対象とされる不揮発性メモリセルは新たに指
定される。要するに、ホスト装置など半導体装置の外部
からリトライコマンドと共に供給される新たな書込みセ
クタアドレス等によって指定される。

【００２４】《データリカバリ》前記制御回路は、前記
ディスターブチェック制御、第１エラティックチェック
制御又は第２エラティックチェック制御において、異常
を検出したときの対処として、データリカバリを行なう
ようにしてよい。例えば、前記制御回路は、前記ディス
ターブチェック制御、第１エラティックチェック制御又
は第２エラティックチェック制御において、所定の閾値
電圧状態と区別不可能な状態を検出したとき、前記第２
及び第３論理合成回路を利用して、前記第２及び第３ラ
ッチ回路が保持している制御データとメモリセルからの
読み出しデータとに基づいて、当該メモリセルに係る第
１ラッチ回路に前記第１論理合成回路からの制御データ
を復元し、且つ復元された第１ラッチ回路と前記第１及
び第３ラッチ回路とのラッチデータに基づいて２ビット
単位の書込みデータを復元し、復元した書込みデータを
第２及び第３ラッチ回路を介して外部に出力可能にす
る。

【００２５】《データ処理システム》前記半導体装置
と、前記半導体装置をアクセス制御するメモリコントロ
ーラと、メモリコントローラを制御するプロセッサとを
含んでデータ処理システムを構成する。カード基板に、
前記半導体装置と、前記半導体装置をアクセス制御する
メモリコントローラと、メモリコントローラに接続され
る外部インタフェース回路とが実装されてメモリカード
を構成する。このデータ処理システムは、不揮発性メモ
リセルのアクセスを伴うデータ処理効率を向上させるこ
とができる。

【００２６】

【発明の実施の形態１】先ず、本発明の理解を容易にす
るための、ビット線上の論理合成回路を用いたデータラ
ッチ処理にて書き込み制御情報をセンスラッチ回路にラ
ッチする技術を適用したフラッシュメモリ（特開平１１
−３４５４９４号）について説明する。

【００２７】《フラッシュメモリの全体構成》図２には
フラッシュメモリ１の全体的な回路ブロックが示され
る。同図に示されるフラッシュメモリ１は、一つのメモ
リセルに２ビットの情報を記憶する４値フラッシュメモ
リとされる。

【００２８】同図においてメモリアレイ３は、メモリマ
ット、データラッチ回路及びセンスラッチ回路を有す
る。このメモリマットは電気的に消去及び書き込み可能
な不揮発性のメモリセルトランジスタを多数有する。メ
モリセルトランジスタ（フラッシュメモリセルとも記
す）は、例えば図３に例示されるように、半導体基板若
しくはウェルＳＵＢ内に形成されたソースＳ及びドレイ
ンＤと、ソースＳとドレインＤとの間のチャンネル領域
にトンネル酸化膜を介して形成されたフローティングゲ
ートＦＧ、そしてフローティングゲートＦＧに層間絶縁
膜を介して重ねられたコントロールゲートＣＧによって
構成される。コントロールゲートＣＧはワード線６に、
ドレインＤはビット線５に、ソースＳは図示を省略する
ソース線に接続される。

【００２９】フラッシュメモリ１の外部入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端
子、データ出力端子、コマンド入力端子に兼用される。
外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたXア
ドレス信号はマルチプレクサ７を介してＸアドレスバッ
ファ８に供給される。Ｘアドレスデコーダ９はＸアドレ
スバッファ８から出力される内部相補アドレス信号をデ
コードしてワード線を駆動する。

【００３０】前記ビット線５の一端側には、後述される
センスラッチ回路（ＳＬ）が設けられ、他端には同じく
後述されるデータラッチ回路（ＤＬＬ、ＤＬＲ）が設け
られている。ビット線５はＹアドレスデコーダ１１から
出力される選択信号に基づいてＹゲートアレイ回路１３
で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から
入力されたYアドレス信号はYアドレスカウンタ１２にプ
リセットされ、プリセット値を起点に順次インクリメン
トされたアドレス信号が前記Yアドレスデコーダ１１に
与えられる。

【００３１】Yゲートアレイ回路１３で選択されたビッ
ト線は、データ出力動作時には出力バッファ１５の入力
端子に導通され、データ入力動作時には入力バッファ１
７を介してデータ制御回路１６の出力端子に導通され
る。出力バッファ１５、入力バッファ１７と前記入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マルチプレクサ
７で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供
給されるコマンドはマルチプレクサ７及び入力バッファ
１７を介してモード制御回路１８に与えられる。

【００３２】制御信号バッファ回路１９には、アクセス
制御信号としてチップイネーブル信号ＣＥｂ、出力イネ
ーブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、シ
リアルクロック信号ＳＣ、リセット信号ＲＥＳｂ及びコ
マンドイネーブル信号ＣＤＥｂが供給される。モード制
御回路１８は、それら信号の状態に応じて外部との信号
インタフェース機能などを制御し、また、入力されたコ
マンドに従って内部動作を制御する。入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７に対するコマンド入力又はデータ入力の場
合、前記信号ＣＤＥｂがアサートされ、コマンド入力で
あれば更に信号ＷＥｂがアサート、データ入力であれば
ＷＥｂがネゲートされる。アドレス入力であれば、前記
信号ＣＤＥｂがネゲートされ、信号ＷＥｂがアサートさ
れる。これにより、モード制御回路１８は、外部入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７からマルチプレクスされて入力
されるコマンド、データ及びアドレスを区別できる。モ
ード制御回路１８は、消去や書込み動作中にレディー・
ビジー信号Ｒ／Ｂｂをアサートしてその状態を外部に知
らせることができる。

【００３３】内部電源回路（内部電圧発生回路）２０
は、書込み、消去、ベリファイ、読み出しなどのための
各種内部電圧とされる動作電源２１を生成して、前記Ｘ
アドレスデコーダ９及びメモリセルアレイ３等に供給す
る。

【００３４】前記モード制御回路１８は、入力コマンド
に従ってフラッシュメモリ１を全体的に制御する。フラ
ッシュメモリ１の動作は、基本的にコマンドによって決
定される。フラッシュメモリ１のコマンドには、例えば
図４に例示される、読み出し、消去、書込み、及び追加
書込みの各コマンドがある。同図において、コマンドコ
ードは１６進数表記され、記号Ｈがそれを示す。

【００３５】フラッシュメモリ１はその内部状態を示す
ためにステータスレジスタ１８０を有し、その内容は、
信号ＯＥｂをアサートすることによって入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７から読み出すことができる。ステータス
レジスタ１８０の各ビットの内容と入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７との対応が図５に例示されている。

【００３６】図６には前記メモリアレイ３に含まれるデ
ータラッチ回路とセンスラッチ回路との関係が示されて
いる。中央にセンスラッチ回路ＳＬのアレイＳＬＡが配
置され、センスラッチ回路ＳＬの一方の入出力ノードＳ
ＬＬ側にはスイッチ回路・演算回路アレイ３０Ｌ、メモ
リマットＭＭＬ、スイッチ回路・演算回路アレイ３１
Ｌ、及び上位データラッチ回路ＤＬＬのアレイＤＬＬＡ
が配置されている。他方の入出力ノードＳＬＲ側にも同
様に、スイッチ回路・演算回路アレイ３０Ｒ、メモリマ
ットＭＭＲ、スイッチ回路・演算回路アレイ３１Ｒ、及
び下位データラッチ回路ＤＬＲのアレイＤＬＲＡが配置
されている。更に図６に示されるように、一対のビット
線に着目してその構成を把握すれば、スタティックラッ
チ形態のセンスラッチ回路ＳＬの一対のデータ入出力ノ
ードＳＬＬ，ＳＬＲにはビット線Ｇ−ＢＬＬ，Ｇ−ＢＬ
Ｒを介してデータラッチ回路ＤＬＬ，ＤＬＲが設けられ
ている。データラッチ回路ＤＬＬ，ＤＬＲはＹゲートア
レイ回路１３を介して供給される書込みデータビットを
ラッチすることができる。この例に従えば、フラッシュ
メモリ１は、８ビットの入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７
を有するから、１回の書込みデータの入力によって４対
のビット線のデータラッチ回路ＤＬＬ，ＤＬＲに書込み
データをセットすることができる。データセットの態様
は、図７のデータラッチ回路ＤＤＬ，ＤＬＲと対とされ
る入出力端子Ｉ／Ｏ４，Ｉ／Ｏ０との対応関係に代表さ
れるように、一定にされる。ここでの説明では、書込み
の単位をワード線単位とするので、１本分のワード線に
選択端子が結合する全てのメモリセルのビット線に関す
るデータラッチ回路ＤＬＬ，ＤＬＲに書込みデータをセ
ットした後、書込み電圧印加による書込み動作が行なわ
れることになる。Ｉ／Ｏ５とＩ／Ｏ１、Ｉ／Ｏ６とＩ／
Ｏ２、Ｉ／Ｏ７とＩ／Ｏ３とは上記Ｉ／Ｏ４とＩ／Ｏ０
の様に、対をなす。

【００３７】図２に示されるフラッシュメモリ１が実現
しようとする多値情報記憶技術において、一つのメモリ
セルの情報記憶状態は、第４閾値電圧状態としての消去
状態（“１１”）、第１閾値電圧状態としての第１の書
込み状態（“１０”）、第２閾値電圧状態としての第２
の書込み状態（“００”）、第３閾値電圧状態としての
第３の書込み状態（“０１”）の中から選ばれた一つの
状態とされる。全部で４通りの情報記憶状態は、２ビッ
トのデータによって決定される状態とされる。即ち、２
ビットのデータを一つのメモリセルで記憶する。この４
値のデータと閾値電圧との関係は、図８の閾値電圧分布
図に示される通りである。

【００３８】図８に示されるような閾値分布を得るに
は、消去の後の書込み動作時にワード線に印加する書込
みベリファイ電圧を相互に異なる３種類の電圧に設定
し、これらの３種類の電圧を順次切り替えて、３回に分
けて書込み動作を行なう。図８において、ＶＷＶ１，Ｖ
ＷＶ２，ＶＷＶ３は夫々第１の書込み状態，第２の書込
み状態，第３の書込み状態を得る時に用いる書込みベリ
ファイ電圧である。

【００３９】それら３回に分けた個々の書込み動作にお
いて、ワード線とビット線の電圧印加状態の一例は図９
に示される。書込み選択のビット線には０Ｖ、非選択の
ビット線には６Ｖを印加する。特に制限されないが、ワ
ード線は例えば１７Ｖとされる。前記書き込み高電圧印
加時間を多くするにしたがってメモリセルの閾値電圧が
上昇される。３種類の書き込み閾値電圧制御は、そのよ
うな高電圧状態の時間制御、更にはワード線に印加する
高電圧のレベル制御によって行うことができる。

【００４０】ビット線に０Ｖを印加するか、６Ｖを印加
するかは、センスラッチ回路ＳＬにラッチさせる書込み
制御情報の論理値で決定される。書込み動作選択メモリ
マット側においてセンスラッチ回路ＳＬのラッチデータ
が論理値“１”で書込み非選択、論理値“０”で書き込
み選択となるように制御される。その制御の詳細は後述
する。尚、図９に示される様に、セクタ一括消去時に
は、選択ワード線が−１６Ｖとされ、非選択ワード線が
０Ｖとされ、選択ビット線は２Ｖとされる。

【００４１】上記センスラッチ回路ＳＬに対する書込み
制御情報のラッチ動作は、前記３回に分けた書込み動作
の各動作毎に制御される。この書込み制御は前記モード
制御回路１８が行い、そのとき、前記センスラッチ回路
ＳＬがラッチすべき書込み制御情報は、データラッチ回
路ＤＬＬ，ＤＬＲが保持している書込みデータビットを
用いた演算を書込み動作毎に行なって生成し、それをセ
ンスラッチ回路ＳＬにラッチさせる。例えば、図７に例
示されるように、データラッチ回路ＤＬＬ，ＤＬＲにラ
ッチされた書込みデータが“０１”であったとすると、
図８に例示されるように“０１”状態は第３の書込み状
態である。消去状態の後の３回に分けた書込み動作が、
図１０の第２の態様（Case２）の如く閾値電圧の低い順
に書込み状態を生成していく書込み手順が採用されてい
る場合、第１回目（１）に第１の書込み状態を得るため
の書込み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書
込みデータ（“０１”）を用いて演算された結果（書き
込み制御情報）は論理値“１”、第２回目（２）に第２
の書込み状態を得るための書込み動作時にデータラッチ
回路ＤＬＬ，ＤＬＲの書込みデータ（“０１”）を用い
て演算された結果は論理値“１”、第３回目（３）に第
３の書込み状態を得るための書込み動作時にデータラッ
チ回路ＤＬＬ，ＤＬＲの書込みデータ（“０１”）を用
いて演算された結果は論理値“０”とされる。そのよう
な演算は、前記スイッチ回路・演算回路アレイ（３１
Ｌ、３０Ｌ又は３１Ｒ、３０Ｒ）を動作させて行なう。
したがって、第３回目（３）の書込み時だけ、書込み電
圧が印加され、当該メモリセルには４値の内の第３の書
込み状態（“０１”）が実現される。

【００４２】このようにして、３回に分けて書込み動作
が行なわれても、最初にデータラッチ回路ＤＬＬ，ＤＬ
Ｒにラッチされた書込みデータは破壊されず、そのまま
維持されている。データラッチ回路ＤＬＬ，ＤＬＲにラ
ッチされた２ビットの書込みデータを、書き込み動作毎
に前記スイッチ回路・演算回路アレイ（３１Ｌ、３０Ｌ
及び３１Ｒ、３０Ｒ）によって演算し、その演算結果の
データを毎回センスラッチ回路ＳＬにセットするとい
う、制御シーケンスを採用するからである。

【００４３】尚、書込み動作において閾値電圧を変化さ
せる順番などは図１０の第２の態様（Case２）に限定さ
れず、第１の態様（Case１）のように閾値電圧の高いも
のから設定したり、或いは第３の態様（Case３）のよう
にどの書込み状態に対しても１回の書込み動作で得る閾
値電圧の変化率を同じようにしたり、或いは第４の態様
（Case４）又は第５の態様（Case５）の如く制御するこ
とも可能である。すなわち、Case４において、第１回目
（１）の書き込みで、データ”００”乃至”０１”にさ
れるべきメモリセルの閾値が、”００”に対応する閾値
へ変化させられる。次に、第２回目（２）の書き込み
で、第１回目（１）の書き込みで、データ”００”に対
応する閾値に設定されたメモリセルの中から、データ”
０１"にされるべきメモリセルの閾値がデータ”０１”
に対応する閾値へ変化させられる。そして、第３回目
（３）の書き込みで、データ”１０”にされるべきメモ
リセルの閾値がデータ”１０”に対応する閾値へ変化さ
せられる。Case５において、第１回目（１）の書き込み
は、Case４と同様に、上記データ”００”乃至”０１”
にされるべきメモリセルの閾値が、”００”に対応する
閾値へ変化される。次に、第２回目（２）の書き込み
で、データ”１０”にされるべきメモリセルの閾値がデ
ータ”１０”に対応する閾値へ変化させられる。その
後、第３回目（３）の書き込みで、第１回目（１）の書
き込みで、データ”００”に対応する閾値に設定された
メモリセルの中から、データ”０１”にされるべきメモ
リセルの閾値がデータ”０１”に対応する閾値へ変化さ
せられる。

【００４４】データ読み出し動作時は、ワード線に印加
するワード線選択レベルとしての電圧を、３種類設定
し、３種類のワード線選択レベルを順次変更しながら３
回の読出し動作を行い、個々の読み出し動作でメモリセ
ルから読み出される２値（１ビット）のデータをセンス
ラッチ回路ＳＬにラッチ（ラッチセンス）する。ラッチ
される度に、その内容をデータラッチ回路ＤＬＬ，ＤＬ
Ｒに２ビットの情報として反映させる演算を行なう。３
回のセンスラッチの結果によってデータラッチ回路ＤＬ
Ｌ，ＤＬＲに得られた２ビットが、当該メモリセルが保
有する４値の情報に対応する読み出しデータとされる。

【００４５】図１１には図２のフラッシュメモリをレイ
アウト的な観点から表現したブロック図が示される。図
１１において、モード制御回路１８は、コマンドデコー
ダ、ステート情報を格納したＲＯＭ、ＲＯＭのデコー
ダ、ＲＯＭ制御系回路、ＣＰＵ、及びステータスレジス
タ・テスト系回路によって構成される。また、Ｙアドレ
スカウンタ１２には冗長による救済制御系の回路も含ま
れている。また、図２のマルチプレクサ７及び入力バッ
ファ１７は、図１１において、入力バッファ７０、デー
タの信号配線、及びメインアンプ１７０によって実現さ
れている。図２の制御信号バッファ回路１９は制御信号
入力バッファ１９Ａとデータ入出力制御回路１９Ｂによ
って構成される。メモリアレイ３には、センスラッチ回
路アレイＳＬＡを挟んでその両側に２組のメモリマット
ＭＭＲ，ＭＭＬが設けられている。

【００４６】《メモリアレイの詳細》次に、上記メモリ
アレイの詳細を説明する。図１には、上記フラッシュメ
モリにおけるセンスラッチ回路及びデータラッチ回路を
中心とする回路構成の一例が示される。図１には１個の
センスラッチ回路ＳＬの左右一対のビット線Ｇ−ＢＬ
Ｌ，Ｇ−ＢＬＲの周囲の構成が代表的に示されている。
図１から明らかなように、左右一対のビット線Ｇ−ＢＬ
Ｌ，Ｇ−ＢＬＲの周囲の構成は、センスラッチ回路ＳＬ
を中心に鏡面対称構造とされる。

【００４７】メモリマットＭＭＬ，ＭＭＲは電気的に書
き換え可能な複数個のメモリセルＭＣ（代表的に数個が
図示されている）を有する。１個のメモリセルＭＣは、
図３に示される通り、コントロールゲート、フローティ
ングゲート、ソース及びドレインを持ち電気的に書き換
え可能な１個のトランジスタ（メモリセルトランジス
タ）によって構成される。メモリセルのレイアウト構造
は、特に制限されないが、所謂ＡＮＤ型とされる。メモ
リマットＭＭＲ側に例示されるように、ＡＮＤ型の構成
では、複数個の前記メモリセルトランジスタがそれらに
共通のソース及びドレインを構成する夫々の拡散層（半
導体領域）を介して並列配置され、ドレインを構成する
拡散層は選択トランジスタＭ１を介してビット線Ｇ−Ｂ
ＬＲに、ソースを構成する拡散層は選択トランジスタＭ
２を介して共通ソース線ＶＭＭＲに結合されている。Ｓ
Ｓｉは選択トランジスタＭ２のスイッチ制御信号、ＳＤ
ｉは選択トランジスタＭ１のスイッチ制御信号である。
ＷＬはメモリセルＭＣのコントロールゲートに結合され
るワード線である。メモリマットＭＭＬも同様に構成さ
れている。尚、本明細書に添付された図面においてＰチ
ャンネル型ＭＯＳトランジスタはその基体ゲートに矢印
を付してＮチャンネル型ＭＯＳトランジスタと区別して
図示してある。

【００４８】前記センスラッチ回路ＳＬは、一対のＣＭ
ＯＳインバータから成るスタティックラッチ、即ち相互
に一方のＣＭＯＳインバータの入力端子を他方のＣＭＯ
Ｓインバータの出力端子に結合して成る回路、によって
構成されている。ＳＬＲ，ＳＬＬはセンスラッチ回路Ｓ
Ｌの一対の入出力ノードである。ＳＬＰ，ＳＬＮはセン
スラッチ回路ＳＬの動作電源である。ＭＯＳトランジス
タＭ５Ｌ，Ｍ５Ｒは入出力ノードＳＬＬ，ＳＬＲを選択
的にディスチャージ（クリア）する。

【００４９】前記データラッチ回路ＤＬＲは、一対のＣ
ＭＯＳインバータから成るスタティックラッチ、即ち相
互に一方のＣＭＯＳインバータの入力端子を他方のＣＭ
ＯＳインバータの出力端子に結合して成る回路、によっ
て構成されている。ＤＬＲＲ，ＤＬＲＬはデータラッチ
回路ＤＬＲの一対の入出力ノードである。ＤＬＰＲ，Ｄ
ＬＮＲはデータラッチ回路ＤＬＲの動作電源である。Ｍ
ＯＳトランジスタＭ６Ｌ，Ｍ７Ｌの直列回路とＭＯＳト
ランジスタＭ６Ｒ，Ｍ７Ｒの直列回路は、前記データラ
ッチ回路ＤＬＲに相補信号形態でデータを入出力するカ
ラムスイッチ回路を構成する。ＭＯＳトランジスタＭ８
Ｌ，Ｍ８Ｒは入出力ノードＤＬＲＬ，ＤＬＲＲを選択的
にチャージするトランジスタである。

【００５０】前記データラッチ回路ＤＬＬは、一対のＣ
ＭＯＳインバータから成るスタティックラッチ、即ち相
互に一方のＣＭＯＳインバータの入力端子を他方のＣＭ
ＯＳインバータの出力端子に結合して成る回路、によっ
て構成されている。ＤＬＬＲ，ＤＬＬＬはデータラッチ
回路ＤＬＬの一対の入出力ノードである。ＤＬＰＬ，Ｄ
ＬＮＬはデータラッチ回路ＤＬＬの動作電源である。Ｍ
ＯＳトランジスタＭ９Ｌ，Ｍ１０Ｌの直列回路とＭＯＳ
トランジスタＭ９Ｒ，Ｍ１０Ｒの直列回路は、前記デー
タラッチ回路ＤＬＬに相補信号形態でデータを入出力す
るカラムスイッチ回路を構成する。ＭＯＳトランジスタ
Ｍ１１Ｌ，Ｍ１１Ｒは入出力ノードＤＬＬＬ，ＤＬＬＲ
を選択的にチャージするトランジスタである。

【００５１】前記スイッチ回路・演算回路アレイ３０Ｒ
は、ビット線Ｇ−ＢＬＲ毎にＭＯＳトランジスタＭ２０
Ｒ〜Ｍ２５Ｒによって構成される回路を有する。トラン
ジスタＭ２０Ｒはセンスラッチ回路ＳＬの入出力ノード
ＳＬＲの電圧レベルをゲートに受け、それがハイレベル
のとき、電圧ＦＰＣをＭＯＳトランジスタＭ２１Ｒを介
してビット線Ｇ−ＢＬＲに供給する。この場合、ビット
線Ｇ−ＢＬＲへ供給される電圧レベルは制御信号ＰＣＲ
の電圧レベルによるＭＯＳトランジスタＭ２１Ｒのコン
ダクタンス制御で決定される。トランジスタＭ２２Ｒは
入出力ノードＳＬＲとビット線Ｇ−ＢＬＲとを選択的に
導通させるトランスファゲートを構成する。ＭＯＳトラ
ンジスタＭ２３Ｒはオール判定（ＡＬＬ判定とも記す）
に利用される。ＭＯＳトランジスタＭ２４Ｒ，Ｍ２５Ｒ
はビット線Ｇ−ＢＬＲのプリチャージ、ディスチャージ
に利用される。前記スイッチ回路・演算回路アレイ３０
Ｌもビット線Ｇ−ＢＬＬ毎にＭＯＳトランジスタＭ２０
Ｌ〜Ｍ２５Ｌによって上記同様に構成される回路を有す
る。尚、ＭＯＳトランジスタＭ２０Ｌ，Ｍ２１Ｌ，Ｍ２
４Ｌ，Ｍ２５Ｌのゲート制御信号は前記ＭＯＳトランジ
スタＭ２０Ｒ，Ｍ２１Ｒ，Ｍ２４Ｒ，Ｍ２５Ｒとは相違
される。ＭＯＳトランジスタＭ２２ＬとＭ２２Ｒは、常
に同時に動作する様に制御される。

【００５２】前記スイッチ回路・演算回路アレイ３１Ｒ
は、ビット線Ｇ−ＢＬＲ毎にＭＯＳトランジスタＭ２６
Ｒ〜Ｍ２８Ｒによって構成される回路を有する。トラン
ジスタＭ２６Ｒはデータラッチ回路ＤＬＲの入出力ノー
ドＤＬＲＬの電圧レベルをゲートに受け、それがハイレ
ベルのとき、電圧ＦＰＣをＭＯＳトランジスタＭ２７Ｒ
を介してビット線Ｇ−ＢＬＲに供給する。この場合、ビ
ット線Ｇ−ＢＬＲへ供給される電圧レベルは制御信号Ｐ
ＣＤＲの電圧レベルによるＭＯＳトランジスタＭ２７Ｒ
のコンダクタンス制御で決定される。トランジスタＭ２
８Ｒは入出力ノードＤＬＲＬとビット線Ｇ−ＢＬＲとを
選択的に導通させるトランスファゲートを構成する。前
記スイッチ回路・演算回路アレイ３１Ｌもビット線Ｇ−
ＢＬＬ毎にＭＯＳトランジスタＭ２６Ｌ〜Ｍ２８Ｌによ
って上記同様に構成される回路を有する。尚、ＭＯＳト
ランジスタＭ２７Ｌ，Ｍ２８Ｌのゲート制御信号は前記
ＭＯＳトランジスタＭ２７Ｒ，Ｍ２８Ｒとは相違され
る。

【００５３】図１には代表的に１個のワードドライバＷ
ＤＲＶが図示されている。ワードドライバＷＤＲＶの動
作電源、即ち、ワード線の駆動電圧は、フラッシュメモ
リ１の動作内容に応じて決定され、読み出し電圧ＶＲＷ
１〜ＶＲＷ３、書込み電圧ＶＷＷ、書込みベリファイ電
圧ＶＷＶ０〜ＶＷＶ３、書込みエラティック検出電圧Ｖ
ＷＥ１〜ＶＷＥ２、書込みディスターブ検出電圧ＶＷＤ
Ｓ、消去電圧ＶＥＷ、消去ベリファイ電圧ＶＥＶの中か
ら選択される。

【００５４】図１の構成において、読み出し、書き込み
における基本的な回路動作は以下のようにされる。例え
ば、図１においてメモリマットＭＭＲに含まれるメモリ
セルＭＣに対して、読み出しを行う場合には、選択メモ
リマット（ＭＭＲ）側の信号ＲＰＣＲを１Ｖ＋Ｖｔｈに
し、非選択メモリマット（ＭＭＬ）側の信号ＲＰＣＬを
０．５Ｖ＋Ｖｔｈにすることにより、一括して選択メモ
リマット側ビット線を１Ｖにプリチャージし、非選択メ
モリマット側ビット線を０．５Ｖにプリチャージする。
もちろん、選択メモリマットがＭＭＬで、非選択メモリ
マットがＭＭＲであれば、信号ＲＰＣＲが０．５Ｖ＋Ｖ
ｔｈにされ、信号ＲＰＣＬが１Ｖ＋Ｖｔｈにされる。Ｖ
ｔｈはＭＯＳトランジスタＭ２４Ｒ、Ｍ２４Ｌの閾値電
圧を示す。非選択メモリマット側のビット線のプリチャ
ージレベルとされる上記０．５Ｖは、上述のように、セ
ンスラッチ回路ＳＬにおいてリファレンスレベルとして
使われる。ワード線選択動作の後、トランスファＭＯＳ
トランジスタＭ２２Ｌ，Ｍ２２Ｒがオン動作され、この
時、センスラッチ回路ＳＬは、ビット線Ｇ−ＢＬＲのレ
ベルが０．５Ｖよりも高いか低いかをセンスして、メモ
リセルＭＣからの読み出しデータをラッチする。センス
ラッチ回路ＳＬにラッチされたデータが４値の記憶情報
に対してどの値であるは、そのときの読み出しワード線
選択レベルとの関係によって判定される。その判定処理
の詳細は後述するが、前記スイッチ回路・演算回路アレ
イ３０Ｒ，３０Ｌ，３１Ｒ，３１Ｌが用いられる。判定
結果に応ずる２ビットのデータはセンスラッチ回路ＳＬ
の左右２個のデータラッチ回路ＤＬＬ，ＤＬＲにラッチ
される。

【００５５】また、書込みでは、書き込み制御情報がセ
ンスラッチ回路ＳＬにラッチされた後、センスラッチ回
路ＳＬの電源ＳＬＰが書き込み阻止電圧たとえば６Ｖと
され、センスラッチ回路ＳＬの入出力ノードが“１”に
されている場合には、当該入出力ノード側の対応ビット
線に書き込み阻止電圧６Ｖが印加され、センスラッチ回
路ＳＬの入出力ノードが“０”にされている場合には当
該入出力ノード側の対応ビット線は０Ｖを維持する。メ
モリセルのコントロールゲートの高電圧に対して、０Ｖ
のドレイン電圧を有するメモリセルは、書き込みに必要
な高電界が形成され、書き込みが行なわれる。このよう
に、センスラッチ回路ＳＬにラッチされる書込み制御情
報の論理値が、実際に書き込み電圧を印加するか否かを
決定する。その論理値は、左右のデータラッチ回路ＤＬ
Ｌ，ＤＬＲにラッチされた書込みデータと、現在の書込
み動作が第１乃至第３の書込み状態の何れに対する書込
み動作かということによって、決定される。その決定論
理については後で説明する。

【００５６】第１乃至第３の書込みのために書き込み電
圧を印加した直後のベリファイ動作は、書込み対象セク
タに対するオール判定動作によって行う。例えば、書込
み電圧を印加した後、選択メモリマットＭＭＲ側の信号
ＲＰＣＲを例えば１Ｖ＋Ｖｔｈに制御してビット線Ｇ−
ＢＬＲを１Ｖにプリチャージすると共に、非選択メモリ
マットＭＭＬ側では、ＭＯＳトランジスタＭ２４Ｌのゲ
ート電圧ＲＰＣＬを０．５Ｖ＋Ｖｔｈに制御してビット
線Ｇ−ＢＬＬを０．５Ｖにプリチャージする。Ｖｔｈ
は、ＭＯＳトランジスタＭ２４Ｒ、Ｍ２４Ｌの閾値電圧
を意味する。この状態で、対象とするベリファイ電圧Ｖ
ＷＶ１、ＶＷＶ２又はＶＷＶ３をワード線に与える。ワ
ード線に印加したベリファイ電圧以下の閾値を有するメ
モリセル（所要の閾値電圧に到達していないメモリセル
も含む）があれば、ビット線はディスチャージされる。
この後、ワード線選択動作を終えて、センスラッチ回路
ＳＬのラッチデータにて、選択メモリマット側の書き込
み非選択ビット線を１Ｖにプリチャージする。すなわ
ち、選択メモリマット側の書込み非選択のビット線のセ
ンスラッチ回路ＳＬの入出力ノードは論理値“１”にさ
れている。このセンスラッチ回路ＳＬの論理値“１”の
ラッチデータでトランジスタＭ２０Ｒをオン動作させＰ
ＣＲを例えば１Ｖ＋Ｖｔｈに制御することによって、上
記書き込み非選択ビット線を１Ｖにプリチャージするこ
とができる（非選択プリチャージ処理によるマスク）。
このとき、書込み選択とされるメモリセルの全てが所要
の閾値電圧状態になっていれば、選択メモリマットのビ
ット線は全てプリチャージ状態を採ることになる。動作
選択側メモリマットのビット線がすべてプリチャージ状
態であるか否かは、前記オール判定用のトランジスタＭ
２３Ｌ，Ｍ２３Ｒで判定する。オール判定用のＭＯＳト
ランジスタＭ２３Ｌ，Ｍ２３Ｒは、対応するビット線に
ゲートが接続され、そのソースが接地電位に結合され
る。図１に代表的に示された１個のセンスラッチ回路Ｓ
Ｌを中心としたビット線Ｇ−ＢＬＬ，Ｇ−ＢＬＲに係る
構成は実際には多数存在されている。センスラッチ回路
ＳＬを挟んで図１の左側のトランジスタＭ２３Ｌのドレ
インは端子ＥＣＬに全て共通接続され、ビット線Ｇ−Ｂ
ＬＬに代表される左側のビット線の状態（レベル）に応
じた電流が当該端子ＥＣＬに流される。同様に、センス
ラッチ回路ＳＬを挟んで図１の右側のトランジスタＭ２
３Ｒのドレインも全て端子ＥＣＲに共通接続され、当該
端子ＥＣＲには、ビット線Ｇ−ＢＬＲに代表される右側
のビット線の状態（レベル）に応じた電流が流される。
特に図示はしないが、端子ＥＣＬ（ＥＣＲ）の変化に基
づいてセンスラッチ回路ＳＬの左（右）側の全てのビッ
ト線Ｇ−ＢＬＬ（Ｇ−ＢＬＲ）がプリチャージ状態にな
ったかを検出する電流センス型のアンプが設けられてい
る。このアンプは、消去ベリファイ又は書込みベリファ
イの対象とされる全てのメモリセルが所定の閾値電圧に
なったことを検出すること、即ちオール判定を行なう。

【００５７】ここで、書き込みと書き込みベリファイ時
におけるセンスラッチ回路ＳＬのラッチデータ（選択マ
ット側のデータ入出力ノードの値）とそれによる動作と
の関係をまとめて説明する。図４１に示されるように、
選択側メモリマットをＭＭＲとすると、書き込み動作は
センスラッチ回路ＳＬのノードＳＬＲ＝０によって選択
とされ、ＳＬＲ＝１によって非選択とされる。書き込み
非選択のビット線Ｇ−ＢＬＲには書き込み阻止電圧６Ｖ
が供給される。書き込み選択されたメモリセルの閾値電
圧がベリファイ電圧よりも低いうちは、書き込みベリフ
ァイ動作において当該メモリセルのビット線は当該メモ
リセルを介してディスチャージされる（Ｇ−ＢＬＲ＝
０）。書き込み完了されれば、当該ビット線はＭＯＳト
ランジスタＭ２４Ｒによるプリチャージレベルを維持す
る（Ｇ−ＢＬＲ＝１）。書き込みベリファイにおけるオ
ール判定動作では、書込み動作選択メモリマット側の書
き込み非選択メモリセルのビット線をセンスラッチ回路
ＳＬのラッチデータ“１”にて強制的にプリチャージす
る。即ち、ワード線選択動作を終えてからセンスラッチ
回路ＳＬの入出力ノードＳＬＲ＝１に応答して、書き込
み非選択のビット線Ｇ−ＢＬＲにはトランジスタＭ２０
Ｒ，Ｍ２１Ｒを介してプリチャージを行う（非選択プリ
チャージによるマスク）。これにより、全ての書き込み
対象メモリセルの閾値電圧がベリファイ電圧以上にされ
ると、書き込み対象セクタ（書込み単位とされる１本の
ワード線にコントロールゲートが接続された所定個数の
メモリセルにて構成される記憶エリア）の全てのビット
線はプリチャージ状態を維持する。

【００５８】以下、上記構成を有するフラッシュメモリ
１の読み出し動作、書込み動作、追加書込み動作、及び
消去動作について夫々詳述する。

【００５９】《読み出し動作》図１３には読み出し動作
のフローチャートが示される。不揮発性メモリセルの各
閾値電圧と読み出しワード線電圧ＶＲＷ１〜ＶＲＷ３と
の関係は図１４に例示されている。フラッシュメモリ１
は読み出しコマンドを受け付けると、当該コマンドで指
定されたセクタアアドレスに対して、読み出しワード線
電圧ＶＲＷ１を用いた読み出し動作を行う（ＲＳ１）。
読み出されたデータはセンスラッチ回路ＳＬにラッチさ
れ、ラッチされたデータはデータラッチ回路ＤＬＲに与
えられる（ＲＳ２）。次に、前記と同じセクタアアドレ
スに対して、読み出しワード線電圧ＶＲＷ２を用いた読
み出し動作が行なわれ、読み出されたデータはセンスラ
ッチ回路ＳＬにラッチされる（ＲＳ３）。ラッチされた
データは今度はデータラッチ回路ＤＬＬに与えられる
（ＲＳ４）。更に、同じセクタアドレスに対して、読み
出しワード線電圧ＶＲＷ３を用いた読み出し動作が行な
われ（ＲＳ５）、読み出されたデータとデータラッチ回
路ＤＬＲに既にラッチされているデータを用いて、当該
メモリセルの閾値電圧状態が消去状態又は第１乃至第３
の書込み状態の何れの状態であるかを判定する演算が行
われ（ＲＳ６）、演算結果がデータラッチ回路ＤＬＲに
反映される（ＲＳ６７）。これによって、当該メモリセ
ルが記憶している４値情報が２個のデータラッチ回路Ｄ
ＬＲ，ＤＬＬに保持される。

【００６０】図２６にはセンスラッチ回路、ビット線及
びデータラッチ回路の状態に対応させて前記読み出し動
作手順の詳細な一例を示してある。同図に示される内容
は、動作選択メモリマットを図１の右側のメモリマット
ＭＭＲとする。また、ステップ（Ｓｔｅｐ）毎に示され
た信号若しくはノードに対応して表されている数字は、
小数点付き数字が電圧を意味し、小数点無し数字が論理
値（ハイレベルは“１”、ローレベルは“０”）を意味
する。データラッチ回路ＤＬＬ，ＤＬＲの欄に一つの値
が示されているときその値はビット線側ノードの値であ
る。また、データラッチ回路ＤＬＬ，ＤＬＲの欄に左右
ノードの双方の値が示されている場合があり、この場合
のは括弧が付されていない数字が着目ノードの論理値と
される。また、図２６においてＳＬ（Ｒ）はセンスラッ
チ回路ＳＬの入出力ノードＳＬＲを意味し、ＳＬ（Ｌ）
は入出力ノードＳＬＬを意味する。

【００６１】図２６のＳｔｅｐ１でＶＲＷ１読み出しを
行えば、消去状態（“１１”）のメモリセルとそれ以外
の状態のメモリセルとを区別でき、当該１ビットの読み
出しデータがデータラッチ回路ＤＬＲに転送される（Ｓ
ｔｅｐ２）。Ｓｔｅｐ３でＶＲＷ２読み出しを行えば、
消去状態（“１１”）及び第１の書込み状態（“１
０“）のメモリセルとそれ以外の状態のメモリセルとを
区別でき、当該１ビットの読み出しデータがデータラッ
チ回路ＤＬＬに転送される（Ｓｔｅｐ４）。図１４よ
り、データラッチ回路ＤＬＬにラッチされたデータは、
２ビットの読み出しデータの上位ビットになることは明
らかである。下位ビットの論理値はＶＲＷ３読み出しを
行わなければ確定できない。そこで、Ｓｔｅｐ５でＶＲ
Ｗ３読み出しを行い、第３の書込み状態（“０１“）の
メモリセルとそれ以外の状態のメモリセルとを区別し、
当該１ビットの読み出しデータをセンスラッチ回路ＳＬ
にラッチしたまま、トランジスタＭ２５Ｒ、Ｍ２５Ｌを
用いてビット線を”０“にクリアする（Ｓｔｅｐ６）。
そして、２ビットの読み出しデータの下位ビットの論理
値を確定させる演算を行うために、データラッチ回路Ｄ
ＬＲのデータをビット線に転送し（Ｓｔｅｐ７）、前記
センスラッチ回路ＳＬのラッチデータを用いてトランジ
スタＭ２０Ｒをスイッチ制御することにより、論理値”
１“をラッチしているセンスラッチ回路ＳＬのビット線
を論理値“０”にディスチャージする（Ｓｔｅｐ８）。
この処理は、上位ビットとＶＲＷ３読み出し結果とに対
する排他的論理和とされる。これによって、２ビットの
読み出しデータの下位ビットがビット線上で確定され、
データラッチ回路ＤＬＲの入力ノードをＭ８Ｒ，Ｍ８Ｌ
でクリアしてから、ビット線Ｇ−ＢＬＲのデータをトラ
ンジスタＭ２８Ｒを介して前記データラッチ回路ＤＬＲ
に転送する（Ｓｔｅｐ１０）。データラッチ回路ＤＬ
Ｒ，ＤＬＬにラッチされた２ビットの読み出しデータは
外部端子Ｉ／Ｏ０〜Ｉ／Ｏ７の内の所定の端子を介して
外部に出力される。

【００６２】《書き込み動作》図１５には書込み動作の
フローチャートが示される。書き込み動作はワード線を
一単位とする書き込み（セクタ書き込み）とされる。フ
ラッシュメモリは書込みコマンドを受け付けると、次の
入力をセクタアドレスとして取り込み、セクタアドレス
取り込みの後の入力を書き込みデータとして取り込む
（ＷＳ１）。取り込まれるセクタアドレスは、Ｘアドレ
スであり、これによって、書き込み高電圧を印加する１
本のワード線を選択することになる。書き込みデータの
取り込みは、Ｙアドレスカウンタ１２を初期値から漸次
インクリメントしながらバイト単位で、データラッチ回
路ＤＬＬ，ＤＬＲに対して行われる。例えば、図６に示
されるように、一つのセンスラッチ回路アレイＳＬＡに
関する一対のメモリマットＭＭＬ，ＭＭＲに割り当てら
れたデータラッチ回路アレイＤＬＬＡ，ＤＬＲＡに、書
き込みデータがラッチされる。例えば１本のワード線に
ｎ個のメモリセルのコントロールゲートが結合されてい
るとすると、データラッチ回路アレイＤＬＬＡ，ＤＬＲ
Ａには、夫々ｎビットの書き込みデータがラッチされ
る。

【００６３】書き込みデータをラッチした後、“０１”
書き込み処理ＴＳ１、“００”書き込み処理ＴＳ２、
“１０”書き込み処理ＴＳ３、及びエラティック／ディ
スターブ検出処理ＴＳ４が行われる。図１８の（Ａ）〜
（Ｃ）には“０１”書き込み処理ＴＳ１、“００”書き
込み処理ＴＳ２、“１０”書き込み処理ＴＳ３によって
得られる閾値電圧分布とそのためのベリファイ電圧との
関係の一例が示される。また、図１８の（Ｄ）には、エ
ラティック／ディスターブ検出処理ＴＳ４における閾値
電圧分布とベリファイ電圧との関係の一例が示される。

【００６４】前記“０１”書き込み処理は、４値の内の
一つの状態である消去状態（“１１”）に対して、メモ
リセルＭＣの閾値電圧を、第３の書き込み状態（“０
１”）にするための処理であり、書き込みベリファイ電
圧としてＶＷＶ３を用いる。

【００６５】前記“０１”書き込み処理は、例えば図１
６に詳細が例示されるように、データラッチ処理ＷＳ１
０、“０１”書込み処理ＷＳ１１、データラッチ処理Ｗ
Ｓ１２、及び書き込みベリファイ処理ＷＳ１３を含む。
前記データラッチ処理ＷＳ１０は、データラッチ回路Ｄ
ＬＬ，ＤＬＲに２ビットの“０１”データがラッチされ
ているとき、それに応答して書込み電圧印加をイネーブ
ルにする論理値の制御データをセンスラッチ回路ＳＬに
ラッチさせる処理である。前記“０１”書込み処理ＷＳ
１１は、イネーブルレベルの論理値を有する制御データ
がラッチされたセンスラッチ回路ＳＬに対応されるビッ
ト線のメモリセルに“０１”データに応ずる書き込み電
圧を印加する。前述の通り、書込み選択メモリマット側
のセンスラッチ回路ＳＬの入出力ノードが論理値“０”
にされている場合に、そのノードに接続するビット線の
メモリセルに書込み電圧が印加される。前記データラッ
チ処理ＷＳ１２は“０１”書込みに対するベリファイ処
理ＷＳ１３による判定をデータラッチ回路ＤＬＬ，ＤＬ
Ｒの２ビットの書込みデータを基準に毎回行うための処
理である。ベリファイ処理ＷＳ１３は前述のオール判定
によって行なわれる。

【００６６】前記“００”書き込み処理ＴＳ２は、４値
の内の一つの状態である消去状態（“１１”）に対し
て、メモリセルＭＣの閾値電圧を、第２の書き込み状態
（“００”）にするための処理であり、書き込みベリフ
ァイ電圧としてＶＷＶ２を用いる。この“００”書き込
み処理ＴＳ２は、図１６とほぼ同様であるが、データラ
ッチ処理では、データラッチ回路ＤＬＬ，ＤＬＲにラッ
チされた２ビットの“００”データに応答して書き込み
イネーブルとする論理値の制御データをセンスラッチ回
路ＳＬにラッチさせ、書込みベリファイ電圧としてＶＷ
Ｖ２を用いる点が相違される。

【００６７】前記“１０”書き込み処理ＴＳ３は、４値
の内の一つの状態である消去状態（“１１”）に対し
て、メモリセルＭＣの閾値電圧を、第１の書き込み状態
（“１０”）を得るための処理であり、書き込みベリフ
ァイ電圧としてＶＷＶ１を用いる。この“１０”書き込
み処理ＴＳ３は、図１６とほぼ同様であるが、データラ
ッチ処理では、データラッチ回路ＤＬＬ，ＤＬＲにラッ
チされた２ビットの“１０”データに応答して書き込み
イネーブルとする論理値の制御データをセンスラッチ回
路ＳＬにラッチさせ、書込みベリファイ電圧としてＶＷ
Ｖ１を用いる点が相違される。前記書き込みベリファイ
電圧は、図１８の例からも明らかなように、ＶＷＶ３＞
ＶＷＶ２＞ＶＷＶ１とされる。

【００６８】前記エラティック／ディスターブ検出処理
ＴＳ４は、図１８（Ｄ）にも示される様に、消去状態の
メモリセルの閾値電圧がＶＷＤＳを超えていないかを検
出する“１１”ワードディスターブ検出処理、そして
“１０”書き込み処理されたメモリセルトランジスタの
閾値電圧がＶＷＥ１を超えていないかを検出する“１
０”エラティック検出処理、“００”書き込み処理され
たメモリセルトランジスタの閾値電圧がＶＷＥ２を超え
ていないかを検出する“００”エラティック検出ＶＷＥ
２処理である。ワードディスターブとは、ワード線単位
で書き込み高電圧が印加される性質上、書き込み非選択
のメモリセルでもある程度の高電界にさらされて閾値電
圧が不所望に高くされることであり、“１１”ワードデ
ィスターブ検出処理はそれを検出する。エラティックと
は、電子物性的な確率によって閾値電圧が不所望に高く
なる状態であり、前記エラティック検出処理でそれを検
出する。

【００６９】前記エラティック／ディスターブ検出処理
ＴＳ４までの一連の処理結果が正常であれば、ステータ
スレジスタ１８０にパスフラグがセットされ、一連の書
き込み処理が終了される。前記エラティック／ディスタ
ーブ検出処理ＴＳ４による検出結果がフェイルである場
合、フェイル回数が規定の回数に達しているかが判定さ
れ（ＷＳ２）、達していなければ、書き込みセクタを消
去して（ＷＳ６）、再度“０１”書き込みからやり直
す。やり直し回数は図示を省略するカウンタ手段に保持
されおり、カウンタ手段の計数値によってフェイル回数
が規定値に到達したかを判定する。エラー回数が規定値
に到達した場合には、ステータスレジスタ１８０にフェ
イルフラグがセットされ、一連の書き込み処理が異常終
了される。

【００７０】図１５から明らかなように、再消去を行っ
て再び書き込みを繰り返すとき、書き込みセクタの書き
込みデータを再度外部から取り込むことを要しない。前
記ステップＷＳ１でデータラッチ回路ＤＬＬ，ＤＬＲに
一旦ラッチされた１セクタ分の書き込みデータは、前記
処理ＴＳ１〜ＴＳ４を行っても破壊されず、そのままデ
ータラッチ回路ＤＬＬ，ＤＬＲに残っているからであ
る。

【００７１】これは、センスラッチ回路ＳＬに対する前
述の書込み制御情報のラッチ動作制御形態に依るもので
ある。即ち、前記センスラッチ回路ＳＬがラッチすべき
書込み制御情報は、データラッチ回路ＤＬＬ，ＤＬＲが
保持している書込みデータビットを用いた演算を書込み
動作毎に行なって生成し、それをセンスラッチ回路ＳＬ
がラッチする。例えば、図７に例示されるように、デー
タラッチ回路ＤＬＬ，ＤＬＲにラッチされた書込みデー
タが“０１”であったとすると、図８に例示されるよう
に“０１”状態は第３の書込み状態である。消去状態の
後の３回に分けた書込み動作が、図１０の第２の態様
（Case２）で行われる場合、第１回目に第１の書込み状
態を得るための書込み動作時にデータラッチ回路ＤＬ
Ｌ，ＤＬＲの書込みデータ（“０１”）を用いて演算さ
れた結果は論理値“１”、第２回目に第２の書込み状態
を得るための書込み動作時にデータラッチ回路ＤＬＬ，
ＤＬＲの書込みデータ（“０１”）を用いて演算された
結果は論理値“１”、第３回目に第３の書込み状態を得
るための書込み動作時にデータラッチ回路ＤＬＬ，ＤＬ
Ｒの書込みデータ（“０１”）を用いて演算された結果
は論理値“０”とされる。そのような演算は、前記スイ
ッチ回路・演算回路アレイ３Ｌ，３０Ｒ，３１Ｌ，３１
Ｒを動作させて行なう。よって、その場合には、メモリ
セルトランジスタは、第３回目の書込み時だけ、書込み
用の高電界がドレインとコントロールゲートの間に印加
され、当該メモリセルには４値の内の第３の書込み状態
（“０１”）が実現される。

【００７２】このようにして、３回に分けて書込み動作
が行なわれたとき、最初にデータラッチ回路ＤＬＬ，Ｄ
ＬＲにラッチされた書込みデータは破壊されず、そのま
ま維持されている。データラッチ回路ＤＬＬ，ＤＬＲに
ラッチされた２ビットの書込みデータを、書き込み動作
毎に演算に用いて毎回センスラッチ回路ＳＬにセットす
るという、制御シーケンスを採用するからである。エラ
ティック・ディスターブ検出処理においても同様に、デ
ータラッチ回路ＤＬＬ，ＤＬＲにラッチされた２ビット
の書込みデータを用いて演算した結果を毎回センスラッ
チ回路ＳＬにセットするという、制御シーケンスを採用
するから、このときも、最初にデータラッチ回路ＤＬ
Ｌ，ＤＬＲにラッチされた書込みデータは破壊されず、
そのまま維持されている。

【００７３】データラッチ回路ＤＬＬ，ＤＬＲにラッチ
された２ビットの書込みデータを用いた演算結果をセン
スラッチ回路ＳＬにラッチさせる処理（データラッチ処
理）は、ＴＳ１〜ＴＳ４における現在の処理との関係で
その演算手法が相違される。

【００７４】図２１は上記データラッチ処理の演算内容
の一例を論理的に示したものである。図２１における演
算内容は、動作選択メモリマット側のセンスラッチデー
タ（動作選択メモリマット側のセンスラッチ回路ＳＬの
入出力ノードデータ）に関するものである。この演算手
法は、ビット線プリチャージ電圧を０Ｖ、０．５Ｖ、
１．０Ｖの３レベルとし、センスラッチ回路ＳＬによる
複数回のセンス動作で、目的のデータをセンスラッチ回
路ＳＬにラッチさせる動作である。

【００７５】図２１においてＡ，Ｂは１個のセンスラッ
チ回路ＳＬに対応される２ビットの書込みデータであ
り、Ａはデータラッチ回路ＤＬＬにラッチされる上位デ
ータビット、Ｂはデータラッチ回路ＤＬＲにラッチされ
る下位データビットである。図２１によれば、“０１"
書き込みデータラッチ処理の場合はデータビットＡとＢ
の反転データとの論理和、“００"書き込みデータラッ
チ処理の場合はデータビットＡとＢとの論理和、“１
０"書き込みデータラッチ処理の場合はデータビットＡ
の反転データとＢとの論理和であり、“００"エラティ
ック検出データラッチ処理の場合はデータビットＡとＢ
の負論理和、“１０"エラティック検出データラッチ処
理の場合はデータビットＡとＢの反転データとの論理
積、“１１"エラティック検出データラッチ処理の場合
はデータビットＡとＢの論理積とされる。

【００７６】図２１の演算論理を採用した場合、データ
ビットＡ，Ｂの論理値に対する演算結果の論理値は図２
２に示される通りである。前述のように、センスラッチ
データの論理値“０”（ローレベル）が書込み電界印加
（書込み選択）を意味する。

【００７７】図２７には前記“０１”書き込み処理の更
に詳細な動作フローチャートが示される。同図の表現形
式は図２６と同じである。先ず、データラッチ回路ＤＬ
Ｌ，ＤＬＲに２ビットの書込みデータがラッチされる
（Ｓｔｅｐ１）。ラッチされているデータが“０１”、
“００”、“１０”、“１１”の４通りの場合について
図示されている。次に、書き込み選択メモリマット側の
ビット線Ｇ−ＢＬＲにはデータラッチ回路ＤＬＲのデー
タを転送する。書き込み非選択メモリマット側のビット
線を全て０．５Ｖにプリチャージする（Ｓｔｅｐ２）。
前記データ転送は、Ｍ２５Ｒによるビット線ディスチャ
ージの後、Ｍ２６Ｒ，Ｍ２７Ｒによる選択的なプリチャ
ージによって行なわれる。更に詳しく説明すれば、非選
択メモリマット側のビット線Ｇ−ＢＬＬがトランジスタ
Ｍ２４Ｌを介して０．５Ｖにプリチャージされ（ａ）、
また、データラッチ回路ＤＬＲのラッチデータに従って
Ｍ２６Ｒ，Ｍ２７Ｒを用いビット線Ｇ−ＢＬＲが０．０
Ｖ又は１．０Ｖにプリチャージされる（ｂ）。

【００７８】Ｓｔｅｐ３では、前記（ａ），（ｂ）の結
果に従って、センスラッチ回路ＳＬを活性化してセンス
ラッチ動作させる。これによってセンスラッチ回路ＳＬ
の左右の入出力ノードＳＬ（Ｌ），ＳＬ（Ｒ）は図の
（ｃ），（ｄ）の状態にされる。

【００７９】Ｓｔｅｐ４では、ビット線Ｇ−ＢＬＬの電
圧は（ｃ）の結果に従って（ｅ）の電圧を採り、また、
他方のビット線Ｇ−ＢＬＲは論理値“０”にクリアされ
る。

【００８０】Ｓｔｅｐ５では、データラッチ回路ＤＬＬ
の論理値“１”のラッチデータによってトランジスタＭ
２６Ｌをオン動作させ、トランジスタＭ２７Ｌ，Ｍ２６
Ｌを介して、論理値“１”をラッチするデータラッチ回
路ＤＬＬに対応されるビット線Ｇ−ＢＬＬを０Ｖにディ
スチャージする（ｇ）。この時の電圧ＦＰＣは接地電圧
にされている。また、センスラッチ回路ＳＬの双方の入
出力ノードＳＬ（Ｌ），ＳＬ（Ｒ）を、トランジスタＭ
５Ｌ，Ｍ５Ｒを介して論理値“０”にクリアする
（ｈ）。

【００８１】Ｓｔｅｐ６では選択メモリマット側のビッ
ト線Ｇ−ＢＬＲを０．５Ｖにプリチャージする（ｉ）。
そしてＳｔｅｐ７で、トランジスタＭ２２Ｒ，Ｍ２２Ｌ
をオン動作させて、センスラッチ回路ＳＬをセンス動作
させると、センスラッチ回路ＳＬの選択メモリマット側
の入出力ノードＳＬ（Ｒ）は、データラッチ回路ＤＬ
Ｌ，ＤＬＲに“０１”がラッチされている場合にだけ、
論理値“０”をラッチする（ｊ）。

【００８２】Ｓｔｅｐ８では電源ＳＬＰは書き込み阻止
電圧として利用される６．０Ｖにされる。センスラッチ
回路ＳＬにおいて動作選択メモリマット側の入出力ノー
ドＳＬＲのラッチデータが論理値“１”である場合には
６Ｖの電源ＳＬＰがトランジスタＭ２２Ｒを介してビッ
ト線Ｇ−ＢＬＲに供給され、入出力ノードＳＬＲのラッ
チデータが論理値“０”である場合には、当該入出力ノ
ードＳＬＲに接続されるビット線Ｇ−ＢＬＲのレベルは
０Ｖを維持する。この０Ｖのビット線にドレインが接続
されたメモリセルトランジスタにはドレインとコントロ
ールゲートとの間に書き込み電圧が印加される。この
時、書き込み阻止電圧６．０Ｖが印加されているビット
線には書き込みに必要な高電界が発生しない。

【００８３】書き込み電圧の印加後は、Ｓｔｅｐ９に示
されるように、動作選択メモリマット側の全てのビット
線Ｇ−ＢＬＲが１．０Ｖにプリチャージされ、動作非選
択メモリマット側の全てのビット線Ｇ−ＢＬＬが０．５
Ｖにディスチャージされる。この時、センスラッチ回路
ＳＬには、書き込み時のデータラッチ処理でラッチされ
た論理値のデータが保持されている。図１６に説明では
ベリファイ処理ＷＳ１３の前にもデータラッチ処理ＷＳ
１２が介在されているが、これは、書込み電圧印加前の
データラッチ処理ＷＳ１０とは別個に改めてデータラッ
チ処理を行うことを必ずしも意味するものではない。デ
ータラッチ処理ＷＳ１２は書き込み電圧印加毎のデータ
ラッチ処理ＷＳ１０で置き換えることができる。図２７
の処理はそうなっている。

【００８４】Ｓｔｅｐ１０では、ベリファイ電圧ＶＷＶ
３によってメモリセルの選択動作が行われ、メモリセル
の閾値電圧がベリファイ電圧ＶＷＶ３以上に達していな
い場合にはそのメモリセルのビット線Ｇ−ＢＬＲが０．
０Ｖにディスチャージされる。その後、Ｓｔｅｐ１１で
は、動作選択メモリマット側において、書込み非選択メ
モリセルのビット線Ｇ−ＢＬＲが１．０Ｖにプリチャー
ジされる。即ち、書込み非選択メモリセルに対応される
センスラッチ回路ＳＬの入出力ノードは論理値“１”に
されており、この論理値“１”をゲートに受けるトラン
ジスタＭ２０Ｒがオン動作され、動作電源ＦＰＣからビ
ット線Ｇ−ＢＬＲに１．０Ｖが供給される。従って、書
き込み対象メモリセルの閾値電圧が目標電圧に到達して
いれば、動作選択メモリマットの全てのビット線Ｇ−Ｂ
ＬＲは論理値“１”にされる。Ｓｔｅｐ１２では、セン
スラッチ回路ＳＬの入出力ノードがクリアされた後、セ
ンスラッチ回路ＳＬにビット線の状態をラッチさせ、前
記オール判定が行われる。オール判定の後、ビット線Ｇ
−ＢＬＲ，Ｇ−ＢＬＬ及びセンスラッチ回路ＳＬの双方
の入出力ノードが接地電位にクリアされる（Ｓｔｅｐ１
３）。

【００８５】前記“００”書込み処理の詳細な一例は図
２８に示され、前記“１０”書込み処理の詳細な一例は
図２９に示されている。それら処理内容はデータラッチ
処理の点で“０１”書き込み処理と相違するだけであ
り、その相違点は図２１の演算論理から容易に理解可能
であるから、それらに対する詳細な説明は省略する。

【００８６】前記“１１”ワードディスターブ検出処理
の一例は図３０に示される。この処理はＳｔｅｐ３８〜
Ｓｔｅｐ４３の“１１”ワードディスターブデータラッ
チ処理と、Ｓｔｅｐ４４〜Ｓｔｅｐ４８の“１１”ワー
ドディスターブ検出処理とに大別される。“１１”ワー
ドディスターブデータラッチ処理は前述のデータラッチ
処理と類似であり、図２１で説明した演算論理を実現す
る具体的な処理である。また、“１１”ワードディスタ
ーブ検出処理は図２７で説明した“０１”書き込みベリ
ファイ処理と類似であり、ベリファイ電圧ＶＷＶ３に代
えてワードディスターブ検出電圧ＶＷＤＳを用いる点な
どで相違されるだけであるから、その詳細な説明は省略
する。

【００８７】前記“１０”エラティック検出処理の詳細
は図３１に例示され、“００”エラティック検出処理の
詳細は図３２に例示されている。それら夫々の処理は、
エラティックデータラッチ処理と、エラティック検出処
理に大別され、エラティックデータラッチ処理は前述の
データラッチ処理と類似であり、図２１で説明した演算
論理を実現する具体的な処理である。エラティック検出
処理は図２７で説明した“０１”書き込みベリファイ処
理と類似であり、ベリファイ電圧ＶＷＶ３に代えてエラ
ティック検出電圧ＶＷＥ１，ＶＷＥ２を用いる点などで
相違されるだけであるから、その詳細な説明は省略す
る。

【００８８】《追加書き込み動作》図１５には追加書込
み動作のフローチャートも併せて示されている。追加書
込み動作は前記“０１”書き込み処理ＴＳ１に至るまで
の処理が書き込み動作とは相違される。追加書き込み動
作もワード線を一単位とするセクタ書き込みとされる。
フラッシュメモリは追加書込みコマンドを受け付ける
と、次の入力をセクタアドレスとして取り込み、セクタ
アドレス取り込みの後の入力を書き込みデータとしてデ
ータラッチ回路ＤＬＬ，ＤＬＲに取り込む（ＷＳ３）。
取り込まれるセクタアドレスは、Ｘアドレスであり、こ
れによって、書き込み高電圧を印加する１本のワード線
を選択することになる。書き込みデータの取り込みは、
Ｙアドレスカウンタ１２を初期値から漸次インクリメン
トしながらバイト単位で、データラッチ回路ＤＬＬ，Ｄ
ＬＲに対して行われる。例えば、図６に示されるよう
に、一つのセンスラッチ回路アレイＳＬＡに関する一対
のメモリマットＭＭＬ，ＭＭＲに割り当てられたデータ
ラッチ回路アレイＤＬＬＡ，ＤＬＲＡに、書き込みデー
タがラッチされる。

【００８９】書き込みデータをラッチした後、論理合成
処理ＷＳ４及び消し戻し処理ＷＳ５が行なわれ、その後
で前記“０１”書き込み処理ＴＳ１乃至エラティック／
ディスターブ検出処理ＴＳ４が行なわれる。

【００９０】図２３には追加書き込みの概念が示され
る。追加書き込みにおいて書込み電圧を印加可能なメモ
リセルは消去状態のメモリセルとされる。図２３にはメ
モリセルの記憶情報とデータラッチ回路ＤＬＬ，ＤＬＲ
のラッチデータ（ビット線接続側入出力ノードの論理
値）との様子が示されている。

【００９１】図２３の（Ａ）に示されるように、書き込
み状態のメモリセルに対しては書き込みを禁止とし、入
力データを“１１”に制限している。消去状態のメモリ
セル（データ“１１”を格納している）に対してだけ書
き込みを許容している。したがって、書き込み状態のメ
モリセルに対応するデータラッチ回路ＤＬＲ，ＤＬＬに
はデータ“１１”が入力され、消去状態のメモリセルに
対応するデータラッチ回路ＤＬＲ，ＤＬＬには所望の書
き込みデータ“０１”、“００”、“１０”、“１１”
が入力される。

【００９２】前記論理合成処理では、図２３の（Ｂ）に
示されるように、データラッチ回路ＤＬＬ，ＤＬＲに入
力した追加書き込みデータとメモリセルから読み出した
データとに基づいて、書き込み状態の不揮発性メモリセ
ルには同じ書き込み状態を、また、消去状態の不揮発性
メモリセルには追加書込みデータで指示される書き込み
状態を、プログラムするためのデータを論理合成処理
し、論理合成処理によって得られたデータが前記データ
ラッチ回路ＤＬＲ，ＤＬＬにラッチされる。そして、図
２３の（Ｃ）に例示されるように、データタッチ回路Ｄ
ＬＲ，ＤＬＬにラッチされたデータに基づい書き込み処
理が行われる。

【００９３】図１７には前記論理合成処理の詳細なフロ
ーチャートが例示される。論理合成処理の最初は下位ビ
ットの合成である。即ち、ワード線電圧ＶＲＷ３による
読み出し（ＷＳ２０）を行ってセンスラッチ回路にラッ
チさせ、更にワード線電圧ＶＲＷ１による読み出し（Ｗ
Ｓ２１）を行い、ＷＳ２０による読み出し結果とＷＳ２
１による読み出し結果とに対する演算１（排他的論理和
若しくは排他的負論理和演算）を行って、書き込み状態
のメモリセルから読み出した情報の下位ビットを判定す
る（ＷＳ２２）。そして、データラッチ回路に入力され
た書き込みデータと前記演算１で演算された結果とに対
して演算２（論理和演算）を行い、論理合成された追加
書き込みデータの下位ビットを決定する。その結果を、
データラッチ回路ＤＬＲに転送してラッチさせる（ＷＳ
２４）。上位ビットの合成では、ワード線電圧ＶＲＷ２
による読み出し（ＷＳ２５）を行ってセンスラッチ回路
にラッチさせる。そして、データラッチ回路に入力され
ている書き込みデータと前記ＷＳ２５の読み出し結果と
に対して演算３（排他的論理和若しくは排他的負論理和
演算）を行い（ＷＳ２６）、論理合成された追加書込み
データの上位ビットを決定する。その結果を、データラ
ッチ回路ＤＬＬに転送してラッチさせる（ＷＳ２７）。

【００９４】図２４には前記論理合成処理ＷＳ４によっ
て得られる下位ビット及び上位ビットの内容を論理式に
よって示してある。同図において、／は論理反転符号
（それが付されたデータが論理反転されることを意味す
る符号）として用いている。図面上では○の中に＋を付
した記号を排他的論理和記号として用いており、明細書
中では‘EXOR'を排他的論理和記号として用いる。記号
・は論理積記号として用いている。下位ビットはａ０・
／（ｂ１‘EXOR'ｂ３）、上位ビットは／ａ１‘EXOR'／
ｂ２によって得られる。ａ０はデータラッチ回路ＤＬＲ
にラッチされた追加書き込みデータの下位ビット、ａ１
はデータラッチ回路ＤＬＬにラッチされた追加書き込み
データの上位ビット、ｂ１はＶＲＷ１によってメモリセ
ルから読み出したデータ、ｂ２はＶＲＷ２によってメモ
リセルから読み出したデータ、ｂ３はＶＲＷ３によって
メモリセルから読み出したデータである。

【００９５】図２５には追加書込み処理によって図２４
の結果を得るための動作を論理的に示してある。同図に
おいてセンスラッチ回路ＳＬ、データラッチ回路ＤＬ
Ｌ，ＤＬＲの左右には夫々の入出力ノードの値が示され
ている。同図においてＶＲＷ３読み出しによる読み出し
結果はセンスラッチ回路ＳＬに保持され、ＶＲＷ１読み
出し結果はビット線Ｇ−ＢＬＲに保持される。演算１で
はセンスラッチ回路ＳＬのラッチデータｂ３とビット線
Ｇ−ＢＬＲのデータに対して排他的論理和ｂ１‘EXOR'
ｂ３が採られる。演算２では、追加書き込みデータの下
位ビットａ０と前記演算１の結果との論理和が取られ、
これが、論理合成された追加書き込みデータの下位ビッ
トとしてデータラッチ回路ＤＬＲにラッチされる。論理
和／（／ａ０＋（ｂ１‘EXOR'ｂ３））は、式の変形を
介することによって、ａ０・／（ｂ１‘EXOR'ｂ３）と
等価である。次に、ＶＲＷ２読み出しによる読み出しデ
ータ／ｂ２，ｂ２はセンスラッチ回路ＳＬに保持され、
データ／ｂ２はビット線Ｇ−ＢＬＬに転送され、演算３
にて追加書込みデータ／ａ１と排他的論理和が採られ、
これが、論理合成された追加書き込みデータの上位ビッ
トとしてデータラッチ回路ＤＬＬにラッチされる。

【００９６】図３３及び図３４には追加書き込み処理の
更に詳細な動作フローチャートが示される。同図の表現
形式は図２６と同じである。尚、図２５に記載のＳｔｅ
ｐの番号は図３３及び図３４に記載のＳｔｅｐ番号の処
理対応される。

【００９７】先ず、データラッチ回路ＤＬＬ，ＤＬＲに
２ビットの書込みデータがラッチされる（Ｓｔｅｐ
１）。図にはメモリセルの記憶情報と追加書き込みデー
タとの７通り全ての組合わせ（図２３で説明した組合わ
せ）について記載されている。この時の非選択メモリマ
ット側データラッチ回路ＤＬＬの入力データは通常書き
込みの場合とは論理値反転されている。これは、後の処
理ステップ数を削減するためである。Ｓｔｅｐ２ではデ
ータを読み出すために、動作選択メモリマット側のビッ
ト線Ｇ−ＢＬＲに１Ｖ、動作非選択メモリマット側のビ
ット線Ｇ−ＢＬＬにリファレンス用の０．５Ｖをプリチ
ャージする。Ｓｔｅｐ３では“０１”データの閾値電圧
と“００”データの閾値電圧との間の電圧ＶＲＷ３をワ
ード線選択レベルとしてメモリセルのデータ読み出しを
行う。“０１”データ以外のデータの閾値電圧分布を有
するメモリセルのビット線がディスチャージされる。そ
の結果は、センスラッチ回路ＳＬでセンスされてラッチ
される（Ｓｔｅｐ４）。

【００９８】次に、Ｓｔｅｐ５でビット線Ｇ−ＢＬＲ，
Ｇ−ＢＬＬをディスチャージした後、動作選択メモリマ
ット側のビット線Ｇ−ＢＬＲに１Ｖ、動作非選択メモリ
マット側のビット線Ｇ−ＢＬＬにリファレンス用の０．
５Ｖをプリチャージする。そして、Ｓｔｅｐ６では“１
０”データの閾値電圧と“１１”データの閾値電圧との
間の電圧ＶＲＷ１をワード線選択レベルとしてメモリセ
ルのデータ読み出しを行う。“１１”データの閾値電圧
分布を有するメモリセルのビット線がディスチャージさ
れる。その結果は、センスラッチ回路ＳＬでセンスされ
てラッチされる（Ｓｔｅｐ４）。そして、Ｓｔｅｐ７で
は、センスラッチ回路ＳＬの入出力ノードＳＬＲの値と
ビット線Ｇ−ＢＬＲの値との排他的論理が採られる。排
他的論理は、センスラッチ回路ＳＬの入出力ノードＳＬ
Ｒの値が“１”のときにトランジスタＭ２０Ｒがオン動
作して、“１”のビット線Ｇ−ＢＬＲがＦＰＣに向けて
“０”にディスチャージされるか否かによって行なわれ
る。そのようなディスチャージは図３３の（ａ）で生ず
る。これにより、メモリセルから読み出したデータの下
位ビットが決定され、これはＳｔｅｐ８でセンスラッチ
回路ＳＬにラッチされる。

【００９９】次に、Ｓｔｅｐ９でビット線Ｇ−ＢＬＲ，
Ｇ−ＢＬＬがディスチャージされた後、Ｓｔｅｐ１０に
て、論理合成された追加書き込みデータの下位ビットを
生成する。即ち、センスラッチ回路ＳＬにラッチされて
いるデータと、動作選択側メモリマットのデータラッチ
回路ＤＬＲのラッチデータとをビット線Ｇ−ＢＬＲに転
送することで、前記メモリセルから読み出したデータの
下位ビットと、データラッチ回路ＤＬＲに初期ロードさ
れた追加書き込みデータの下位ビットとの論理和が得ら
れる。この論理和結果は、論理合成処理された追加書き
込みデータの下位ビットとされる。Ｓｔｅｐ１１でセン
スラッチ回路ＳＬ及びデータラッチ回路ＤＬＲがクリア
された後、Ｓｔｅｐ１２で前記ビット線Ｇ−ＢＬＲ上の
論理合成処理された追加書き込みデータの下位ビットが
データラッチ回路ＤＬＲにラッチされ、次の動作のため
にＳｔｅｐ１３でビット線Ｇ−ＢＬＲがクリアされる。
クリアとは接地電圧若しくは“０”へのディスチャージ
である。

【０１００】次の動作は上位ビットの合成処理である。
先ず、Ｓｔｅｐ１４ではデータを読み出すために、動作
選択メモリマット側のビット線Ｇ−ＢＬＲに１Ｖ、動作
非選択メモリマット側のビット線Ｇ−ＢＬＬにリファレ
ンス用の０．５Ｖをプリチャージする。Ｓｔｅｐ１５で
は“１０”データの閾値電圧と“００”データの閾値電
圧との間の電圧ＶＲＷ２をワード線選択レベルとしてメ
モリセルのデータ読み出しを行う。“１１”データと
“１０”データの閾値電圧分布を有するメモリセルのビ
ット線がディスチャージされる。その結果は、Ｓｔｅｐ
１６において、センスラッチ回路ＳＬでセンスされラッ
チされる。

【０１０１】次に、Ｓｔｅｐ１７でビット線Ｇ−ＢＬ
Ｒ，Ｇ−ＢＬＬをディスチャージした後、Ｓｔｅｐ１８
で、センスラッチ回路ＳＬの非選択メモリマット側入出
力ノードＳＬＬの値をビット線Ｇ−ＢＬＬに転送する。
そして、Ｓｔｅｐ１９で、データラッチ回路ＤＬＬの値
とビット線Ｇ−ＢＬＬの値との排他的論理が採られる。
排他的論理は、データラッチ回路ＤＬＬの入出力ノード
ＤＬＬＲの値が“１”のときにトランジスタＭ２６Ｌが
オン動作して、“１”のビット線Ｇ−ＢＬＬがＦＰＣに
向けて“０”にディスチャージされるか否かによって行
なわれる。そのようなディスチャージは図３４の（ｂ）
で生ずる。これにより、ビット線Ｇ−ＢＬＬには、前記
メモリセルから読み出したデータの上位ビットと、デー
タラッチ回路ＤＬＬに初期ロードされた追加書き込みデ
ータの上位ビットとの排他的論理和が得られる。この排
他的論理和結果は、論理合成処理された追加書き込みデ
ータの上位ビットとされる。Ｓｔｅｐ２０でセンスラッ
チ回路ＳＬ及びデータラッチ回路ＤＬＬがクリアされた
後、Ｓｔｅｐ２１で前記ビット線Ｇ−ＢＬＬ上の論理合
成処理された追加書き込みデータの上位ビットがデータ
ラッチ回路ＤＬＬにラッチされ、次の動作のためにＳｔ
ｅｐ２２でビット線Ｇ−ＢＬＬがクリアされる。

【０１０２】論理合成処理された追加書き込みデータの
上位及び下位ビットがデータラッチ回路ＤＬＬ、ＤＬＲ
にラッチされた後、書き込み対象セクタに対する消し戻
しが行なわれ（Ｓｔｅｐ２３）、その後で、当該データ
ラッチ回路ＤＬＬ、ＤＬＲにラッチされたデータを用い
た書き込み処理が行われる。書き込み処理は図２７のＳ
ｔｅｐ２に繋がる。前記消し戻しは、ワードディスター
ブによる影響（この例では閾値電圧の不所望上昇）を回
避するために、書き込み対象セクタ内の全てのメモリセ
ルの閾値電圧を下げるための消去動作の一種である。通
常の消去動作は消去対象とされるメモリセルの全てが一
定に閾値電圧以下になるまで、消去電圧の印加と消去ベ
リファイとを繰り返す処理であるが、消し戻し処理の場
合には、消去電圧の印加処理を１回だけ行えば所期の目
的を達することができる。消去電圧は通常の消去動作と
同じでよい。図１８の（Ｅ）には追加書き込み前の閾値
電圧分布が示されれ、それに対して消し戻し処理を行っ
た後の閾値電圧分布が図１８の（Ｆ）に例示されてい
る。

【０１０３】図３６乃至図３９には追加書き込みにおけ
る論理合成処理の動作波形図の一例が示される。

【０１０４】《消去動作》図１９には消去動作の一例が
示される。特に制限されないが、消去動作もセクタを最
小単位として行うことができる。フラッシュメモリは消
去コマンドを受け付けると、次の入力をセクタアドレス
として取り込む。取り込まれるセクタアドレスは、Ｘア
ドレスであり、これによって、消去電圧を印加する１本
のワード線を選択することになる。消去動作が指定され
ると、最初に消去ベリファイ動作（消去ベリファイ１）
が行われる（ＥＳ１）。消去状態のセクタに対して消去
が指定されたとき、無駄な動作を省いて消去時間を短縮
できる。消去されていない場合には、消去対象セクタに
消去電圧が印加され（ＥＳ２）、それに対して消去ベリ
ファイ動作（消去ベリファイ２）が行われる（ＥＳ
３）。消去電圧の印加処理は消去ベリファイがパスする
まで（閾値電圧がＶＥＶ以下になるまで）繰り返され
る。消去ベリファイがパスしたときは、“１１”エラテ
ィック検出が行なわれる（ＥＳ４）。エラティック検出
がフェイルした場合、書き込みビットをセットし（ＥＳ
５）、書き込みベリファイ（ＥＳ７）がパスするまで選
択書き込みを行い（ＥＳ６）、書き込みベリファイ（Ｅ
Ｓ７）がパスした後は、更に当該書き込みに対する“１
１”エラティック検出を行う（ＥＳ８）。“１１”エラ
ティック検出がフェイルしたときは、“１１”エラティ
ック検出回数が規定回数になるまで、消去動作を最初か
らやり直す。

【０１０５】図２０の（Ａ）には書き込み状態に対する
消去ベリファイ処理のベリファイ電圧ＶＥＶと消去動作
による閾値電圧分布が示されている。

【０１０６】前記エラティック検出（ＥＳ４）によって
過消去が検出されたとき、ＥＳ５〜ＥＳ７の処理はその
過消去状態を修正するデプリート防止処理とされる。デ
プリート防止処理による閾値電圧分布の変化の一例が図
２０の（Ｂ）に示されている。ＥＳ８で示されるエラテ
ィック検出はＥＳ６の書き込みによるワード線ディスタ
ーブによる閾値電圧の不所望な上昇を検出するものであ
り、ディスターブによる閾値電圧異常を検出したとき
は、消去電圧の印加からやり直す。

【０１０７】図３５には消去処理の更に詳細な動作フロ
ーチャートが示される。同図の表現形式は図２６と同じ
である。同図において「１１」は消去電圧印加によって
閾値電圧がＶＥＶ以下にされるメモリセルを想定してお
り、また、「１１下」は閾値電圧がＶＷＶ０以下にされ
るメモリセル、即ち、デプリート防止のための書き戻し
処理の対象とされるメモリセルを想定している。

【０１０８】前記消去ベリファイ１においては、先ず、
動作選択メモリマット側のビット線Ｇ−ＢＬＲに１Ｖ、
動作非選択メモリマット側のビット線Ｇ−ＢＬＬにリフ
ァレンス用の０．５Ｖをプリチャージする（Ｓｔｅｐ
１）。そしてベリファイ電圧ＶＥＶを例えば２．０Ｖと
して動作選択メモリマット側のメモリセルを選択する。
選択されたメモリセルが消去状態でなければ、動作選択
メモリマット側のビット線はディスチャージされない
（Ｓｔｅｐ２）。この状態をセンスラッチ回路ＳＬでセ
ンスし、オール判定を行う（Ｓｔｅｐ３）。図の例は、
消去されていない場合を示してある。オール判定の後、
ビット線Ｇ−ＢＬＲ，Ｇ−ＢＬＬ及びセンスラッチ回路
ＳＬをクリアする（Ｓｔｅｐ４）。前記消去ベリファイ
１の判定結果が消去未完であれば、消去対象セクタのメ
モリセルに消去電圧を印加する（Ｓｔｅｐ５）。

【０１０９】消去ベリファイ２では、先ず、動作選択メ
モリマット側のビット線Ｇ−ＢＬＲに１Ｖ、動作非選択
メモリマット側のビット線Ｇ−ＢＬＬにリファレンス用
の０．５Ｖをプリチャージする（Ｓｔｅｐ６）。そして
ベリファイ電圧ＶＥＶを例えば２．０Ｖとして動作選択
メモリマット側のメモリセルを選択する。選択されたメ
モリセルが消去状態であば、動作選択メモリマット側の
ビット線はディスチャージされる（Ｓｔｅｐ７）。この
状態をセンスラッチ回路ＳＬでセンスし、オール判定を
行う（Ｓｔｅｐ８）。図の例は、消去状態にされた場合
を示してある。オール判定の後、ビット線Ｇ−ＢＬＲ，
Ｇ−ＢＬＬ及びセンスラッチ回路ＳＬをクリアする（Ｓ
ｔｅｐ９）。

【０１１０】次に、“１１”エラティック検出が行なわ
れる。先ず、動作選択メモリマット側のビット線Ｇ−Ｂ
ＬＲに１Ｖ、動作非選択メモリマット側のビット線Ｇ−
ＢＬＬにリファレンス用の０．５Ｖをプリチャージする
（Ｓｔｅｐ１０）。そしてエラティック検出電圧ＶＷＶ
０を例えば１．２Ｖとして動作選択メモリマット側のメ
モリセルを選択する。選択されたメモリセルが過消去状
態であば、そのビット線はディスチャージされる（Ｓｔ
ｅｐ１１）。この状態をセンスラッチ回路ＳＬでセンス
し、オール判定を行う（Ｓｔｅｐ１２）。

【０１１１】図の例は、（ａ）の部分でディスチャージ
が行なわれているから、Ｓｔｅｐ１２のオール判定結果
はフェイルである。その場合にはデプリート防止のため
の書き込み処理が行われる。この書き込み処理における
書き込み電圧印加の可否は、Ｓｔｅｐ１２でセンスラッ
チ回路ＳＬにラッチされた値によって決定される。即
ち、Ｓｔｅｐ１２のセンスラッチ動作は図１９の前記書
き込みビットセット処理（ＥＳ５）の一例として位置付
けられる。Ｓｔｅｐ１３では、センスラッチ回路ＳＬの
動作選択メモリマット側の入出力ノードＳＬＲが論理値
“１”のビット線に書き込み阻止電圧（６．０Ｖ）が与
えられて、選択書き込みが行なわれる（Ｓｔｅｐ１
３）。次いで、ベリファイのために、動作選択メモリマ
ット側のビット線Ｇ−ＢＬＲに１Ｖ、動作非選択メモリ
マット側のビット線Ｇ−ＢＬＬにリファレンス用の０．
５Ｖをプリチャージする（Ｓｔｅｐ１４）。そして書き
込みベリファイ電圧ＶＷＶ０を例えば１．２Ｖとして動
作選択メモリマット側のメモリセルを選択する。選択さ
れたメモリセルが過書き込み状態であば、そのビット線
はディスチャージされる（Ｓｔｅｐ１５）。この状態を
センスラッチ回路ＳＬでセンスし、オール判定を行う
（Ｓｔｅｐ１６）。

【０１１２】最後に、“１１”ワードディスターブによ
る“１１”エラティック検出を行うために、動作選択メ
モリマット側のビット線Ｇ−ＢＬＲに１Ｖ、動作非選択
メモリマット側のビット線Ｇ−ＢＬＬにリファレンス用
の０．５Ｖをプリチャージする（Ｓｔｅｐ１７）。そし
てディスターブ検出電圧ＶＷＤＳを例えば２．３Ｖとし
て動作選択メモリマット側のメモリセルを選択する。選
択されたメモリセルの閾値電圧がディスターブ検出電圧
ＶＷＤＳ以下であれば、そのビット線はディスチャージ
される（Ｓｔｅｐ１８）。この状態をセンスラッチ回路
ＳＬでセンスし、オール判定を行う（Ｓｔｅｐ１９）。
Ｓｔｅｐ１９の例は、ディスターブの影響を受けていな
い場合であり、図１９の前記“１１”エラティック検出
ＥＳ８がパスした状態に相当する。最後にＳｔｅｐ２０
でセンスラッチ回路ＳＬ及びビット線Ｇ−ＢＬＬ，Ｇ−
ＢＬＲがクリアされる。

【０１１３】図１２には以上説明したフラッシュメモリ
の動作態様毎の各種電圧条件がまとめて図示されてい
る。図１２において、“１１”データの読み出しワード
線電圧は２．４Ｖ、“１０”データの読み出しワード線
電圧は３．２Ｖ、“００”データの読み出しワード線電
圧は４．０Ｖである。“１０”データ書込みワード線電
圧は１５．１Ｖ、“００”データ書込みワード線電圧は
１５．８Ｖ、“０１”データ書込みワード線電圧は１
７．０Ｖである。“１０”データベリファイワード線電
圧は２．８Ｖ、“００”データベリファイワード線電圧
は３．６Ｖ、“０１”データベリファイワード線電圧は
４．５Ｖである。“１１”ワードディスターブ検出電圧
は２．３Ｖ、“１０”エラティック検出電圧は３．１
Ｖ、“００”エラティック検出電圧は３．９Ｖである。

【０１１４】《フラッシュメモリーカード》図４０には
前記フラッシュメモリ１を用いたファイルメモリシステ
ムの一例ブロック図が示されている。１９０で示される
ものは、特に制限されないが、ＰＣカード化されたフラ
ッシュメモリカードであり、ＡＴＡ（AT Attachment）
カードの一種とされる。このフラッシュメモリカード１
９０は特に制限されないがＩＤＥ（Integrated Device
Electronics）に準拠した標準バス１９１を介してパー
ソナルコンピュータ等のコンピュータ１９９にコネクタ
１９０Ａを介して着脱自在に装着可能にされる。

【０１１５】フラッシュメモリカード１９０は、バスイ
ンタフェース部１９２、ライトバッファ１９３、ＥＣＣ
回路１９４、マイクロコンピュータ１９５、フラッシュ
メモリ１及び管理テーブルメモリ１９７を有し、それら
は内部バス１９８に共通接続されている。

【０１１６】前記バスインタフェース部１９２はＡＴＡ
カード等の仕様に準拠するように標準バス１９１との間
でのインタフェース制御を行う。ライトバッファ１９３
は標準バス１９１から供給される書込みデータを一時的
に蓄えるデータバッファであ、フラッシュメモリ１には
ライトバッファ１９３に蓄えられたデータが書き込まれ
る。前記ＥＣＣ回路１９４はフラッシュメモリ１に格納
されたデータの精度を向上させるためのエラー検出及び
えら訂正機能を有する回路である。前記管理テーブルメ
モリ１９７は例えばフラッシュメモリやＥＥＰＲＯＭの
ような電気的に書き換え可能な半導体メモリによって構
成され、セクタ管理テーブルなどが形成されている。前
記マイクロコンピュータ１９５はフラッシュメモリカー
ド１９０に対するアクセス要求に従ってカード内部を全
体的に制御し、例えばフラッシュメモリ１に対する動作
の指示や前記コマンドを発行してフラッシュメモリ１を
アクセス制御したり管理テーブルメモリ１９７を制御す
る。

【０１１７】以上説明したフラッシュメモリ、メモリカ
ード、データ処理システムによれば、以下の作用効果を
得ることができる。

【０１１８】〔１〕外部から与えられる書込みデータを
データラッチ回路ＤＬＬ，ＤＬＲにラッチし、ラッチし
た書込みデータが多値のどの閾値に対応するかは複数段
階の書込み動作毎に判定してその判定結果である書込み
情報をセンスラッチ回路ＳＬにラッチさせ、センスラッ
チＳＬにラッチされた書込み情報に従って、多値の閾値
電圧をメモリセルに設定するための書込み動作を段階的
に行なう。よって、書き込み動作が終了しても、データ
ラッチ回路ＤＬＬ，ＤＬＲには、当初外部から供給され
た書込みデータが残っている。したがって、前記ワード
ディスターブ検出若しくはエラティック検出の結果によ
り、メモリセルＭＣに対する多値情報の書込み動作を再
度行なう場合にも書込みデータを再度外部から受け取る
ことを要しない。

【０１１９】〔２〕フラッシュメモリ１は、追加書き込
みデータの入力ＷＳ３、メモリセルから読み出したデー
タと追加書き込みデータとの論理合成処理ＷＳ４、消し
戻しＷＳ５、及び書き込みＴＳ１〜ＴＳ４、を経て追加
書き込みを行なう。論理合成処理ＷＳ４は、データラッ
チ回路ＤＬＲ，ＤＬＬに入力した追加書き込みデータと
メモリセルＭＣから読み出したデータとに基づいて、書
き込み状態の不揮発性メモリセルには同じ書き込み状態
を、また、消去状態の不揮発性メモリセルには追加書込
みデータで指示される書き込み状態を、プログラムする
ためのデータを生成し、生成されたデータを前記データ
ラッチ回路ＤＬＲ，ＤＬＬにラッチさせる。したがっ
て、追加書き込み動作が終了しても、データラッチ回路
ＤＬＲ，ＤＬＬには、論理合成処理されたデータが残
る。書込み動作の完了まで論理合成処理の結果データを
データラッチ回路ＤＬＲ，ＤＬＬに保持すれば、そのラ
ッチデータを、書き込み異常に対して再利用可能にで
き、追加書込み動作を再度行なう場合に書込みデータを
再び外部から受け取ることを要しない。したがって、フ
ラッシュメモリ１をアクセス制御するプロセッサ等は、
フラッシュメモリに対する書き込み動作の後、しばらく
の間、書き込みデータをワークメモリなどに保持してお
かなくてもよく、フラッシュメモリ１のメモリアクセス
若しくはメモリアクセスを伴うデータ処理効率を向上さ
せることができる。

【０１２０】〔３〕前記論理合成処理によって得られた
データをデータラッチ回路ＤＬＲ，ＤＬＬにラッチした
後、データラッチ回路ＤＬＲ，ＤＬＬにラッチされた論
理合成処理結果のデータに従って不揮発性メモリセルに
書き込みを行なう前に、当該書込み動作の対象とされる
不揮発性メモリセルに対して予め消去動作（消し戻し、
弱い消去）を行なうことにより、追加書込みであって
も、追加書込み直前のメモリセルの状態は概ね消去状態
に揃えられるから、書換え耐性の範囲で追加書き込みの
回数制限を撤廃でき、追加書込みされたデータの信頼性
を向上させることができる。

【０１２１】〔４〕書き込み電圧印加による閾値電圧状
態が目的閾値電圧状態に到達したか否かの判定を書込み
電圧の印加処理毎に毎回前記データラッチ回路ＤＬＬ，
ＤＬＲにラッチされているデータを用いて判定するから
（ＷＳ１２，ＷＳ１３）、書込みの初期の段階などで書
き込みベリファイ動作によって所期の閾値電圧に達した
ことが誤って判定されても、その不良を確認して再書込
み可能になる。

【０１２２】〔５〕書き込み後にエラティック・ディス
ターブ検出を実行することにより、書き込みによる閾値
電圧分布の異常を検出することができる。

【０１２３】〔６〕不揮発性メモリセルに多値で情報記
憶を行なう場合、前記エラティック・ディスターブ検出
において、過書込み状態としてフェイルする確率の高い
ワードディスターブ検出を先に行なうことにより、フェ
イルする場合にフェールの状態を検出するまでの処理時
間を短縮できる。

【０１２４】〔７〕消去後、デプリート防止のために過
消去状態のメモリセルに対して書き戻しを行うことによ
り、消去状態のメモリセルの閾値電圧を一定電圧以上に
揃えることができる。さらに、前記デプリート防止のた
めの書き戻しを行なった後、ディスターブ検出を行うこ
とにより、閾値電圧の異常を検出することができる。こ
れらにより、消去状態のメモリセルの閾値電圧分布を均
一化できる。

【０１２５】〔８〕消去前に消去ベリファイを行ない、
フェイルしたセクタに対してだけ消去を行なうことによ
り、消去動作の無駄な時間を省くことができる。

【０１２６】

【発明の実施の形態２】本発明に係るフラッシュメモリ
を説明する。以下で説明するフラッシュメモリは、上記
先行技術に対し、“０１”，“００”，“１０”の各書
込み処理におけるデータラッチ処理を大幅に簡略化した
点が相違する。以下、その相違点を中心に説明する。

【０１２７】《書込みデータの入力デコード》図４２に
は本発明に係るフラッシュメモリにおけるメモリアレイ
の詳細が例示される。図１との相違点は、書込みデータ
のデコーダ回路２００を設け、デコーダ回路２００で書
き込み制御データを生成させ、これを前記データラッチ
回路ＤＬＬ，ＤＬＲ及びセンスラッチ回路ＳＬに接続し
た点である。図４２のデコーダ回路２００はＩ／Ｏ０，
Ｉ／Ｏ４の２ビット分の外部入出力端子に対応される回
路であり、入力データバッファ回路１７Ａ，１７Ｂを介
して２ビットの書込みデータが供給され、供給された２
ビットを所定の論理に従ってデコードする。デコーダ回
路２００から出力される出力はセレクタ２０１Ａ，２０
１Ｂを通し、反転及び非反転の差動信号でデータラッチ
回路ＤＬＬ，ＤＬＲ及びセンスラッチ回路ＳＬに供給さ
れる。セレクタ２０１Ａ，２０１Ｂにはメモリマット選
択信号と見なされるところのアドレス信号の所定１ビッ
トがアドレスバッファ１７Ｃから供給され、その１ビッ
トによってセレクタ２０１Ａ，２０１Ｂの出力選択が行
なわれる。データラッチ回路ＤＬＬはセレクタ２０１
Ａ，２０１Ｂからの差動信号を端子ＩＯＲＬｉｊ，ＩＯ
ＳＬｉｊに受け、データラッチ回路ＤＬＲはセレクタ２
０１Ａ，２０１Ｂからの差動信号を端子ＩＯＳＲｉｊ，
ＩＯＲＲｉｊに受ける。センスラッチ回路はセレクタ２
０１Ａ，２０１Ｂからの差動信号を端子ＩＯＳｉｊ，Ｉ
ＯＲｉｊに受ける。前記入力バッファ１７Ａ〜１７Ｃは
図２の入力バッファ１７に含まれ、前記デコーダ回路２
００は図２のデータ制御回路１６に含まれ、セレクタ２
０１Ａ，２０１Ｂは図２のデータ制御回路１６に含まれ
るものと理解されたい。尚、Ｍ４０Ｌ，Ｍ４１Ｌ，Ｍ４
０Ｒ，Ｍ４１Ｒはセンスラッチ回路５Ｌ側のカラム選択
ＭＯＳトランジスタである。図示はしないが、その他の
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３，Ｉ／Ｏ５〜Ｉ／Ｏ
７に対応される回路も同様に構成される。

【０１２８】図４３にはデコーダ回路による制御データ
の生成論理が例示される。図４３は入出力端子Ｉ／Ｏ
０，Ｉ／Ｏ４からの２ビットの入力データに対する論理
を例示する。この論理は、書込みの選択、非選択がセン
スラッチ回路ＳＬのラッチデータが“０”で選択、
“１”で非選択という規則に適合するようになってい
る。例えば右マット選択時には、書込みデータ“０１”
の場合にはセンスラッチ回路ＳＬの入出力ノードＳＬＲ
に“０”、データラッチ回路ＤＬＬの入出力ノードＤＬ
ＬＲに“１”、データラッチ回路ＤＬＲの入出力ノード
ＤＬＲＬに“１”をラッチさせる。同様に、書込みデー
タ“００”の場合にはデータラッチ回路ＤＬＬの入出力
ノードＤＬＬＲに“０”がラッチされる。書込みデータ
“１０”の場合にはデータラッチ回路ＤＬＲの入出力ノ
ードＤＬＲＬに“０”がラッチされるようになる。要す
るに、“０１”書込み選択・非選択を指示する“０１”
書込み制御データはセンスラッチ回路ＳＬに、“００”
書込み選択・非選択を指示する“００”書込み制御デー
タはデータラッチ回路ＤＬＬに、“１０”書込み選択・
非選択を指示する“１０”書込み制御データはデータラ
ッチ回路ＤＬＲにラッチする。左マット選択時では、書
込み選択を意味する“０”の書込み制御データのラッチ
個所は右マット選択時に対して鏡面対称にとされる。

【０１２９】《書込み動作》図４４には書込み動作のフ
ローチャートが例示される。同図に示される動作手順の
制御は制御回路例えば図２に例示されるようなモード制
御回路１８が行なう。図４４は右側のメモリマットを書
込み対象マットとし、書込みの順番として図１０のＣａ
ｓｅ１を採用する場合を例示する。

【０１３０】図４４においてステップＳ１では、書込み
データの２ビット毎に対応してセンスラッチ回路ＳＬ及
びデータラッチ回路ＤＬＬ，ＤＬＲに“０１”，“０
０”，“１０”書込み制御データをラッチする。次に、
センスラッチ回路ＳＬに与えられた“０１”書込み制御
データ論理値に応じた０１書込み処理（Ｓ２）が行なわ
れ、それに対する“０１”書込みベリファイ処理が行な
われる（Ｓ３）。“０１”書込み処理（Ｓ２）は“０
１”書込み制御データが論理値“０”であれば書込み電
圧印加、“１”であれば書込み電圧印加を抑止する。
“０１”書込みベリファイ処理は図１８のベリファイ電
圧ＶＷＶ３を用いた前記オール判定で行なわれる。ステ
ップＳ２，Ｓ３の処理は図２７で説明したＳｔｅｐ８〜
Ｓｔｅｐ１３の処理と同じである。図２７で説明したＳ
ｔｅｐ２〜Ｓｔｅｐ７の０１書込みデータラッチ処理は
全く必要ない。

【０１３１】次に、“００”書込み制御データをデータ
ラッチ回路ＤＬＬからセンスラッチ回路ＳＬに転送する
（Ｓ４）。この転送は単なる情報転送であればよい。セ
ンスラッチ回路ＳＬに与えられた“００”書込み制御デ
ータ論理値に応じた“００”書込み処理（Ｓ５）が行な
われ、それに対する“００”書込みベリファイ処理が行
なわれる（Ｓ６）。“００”書込み処理（Ｓ５）は“０
０”書込み制御データが論理値“０”であれば書込み電
圧印加、“１”であれば書込み電圧印加を抑止する。
“００”書込みベリファイ処理（Ｓ６）は図１８のベリ
ファイ電圧ＶＷＶ２を用いた前記オール判定で行なわれ
る。ステップＳ５，Ｓ６の処理は図２８で説明したＳｔ
ｅｐ２０〜Ｓｔｅｐ２５の処理と同じである。図２８で
説明したＳｔｅｐ１４〜Ｓｔｅｐ１９の“００”書込み
データラッチ処理は全く必要ない。

【０１３２】次に、“１０”書込み制御データをデータ
ラッチ回路ＤＬＲからセンスラッチ回路ＳＬに転送する
（Ｓ７）。この転送は単なる情報転送であればよい。セ
ンスラッチ回路ＳＬに与えられた“１０”書込み制御デ
ータ論理値に応じた“１０”書込み処理（Ｓ８）が行な
われ、それに対する“１０”書込みベリファイ処理が行
なわれる（Ｓ９）。“１０”書込み処理（Ｓ８）は“１
０”書込み制御データが論理値“０”であれば書込み電
圧印加、“１”であれば書込み電圧印加を抑止する。
“１０”書込みベリファイ処理（Ｓ９）は図１８のベリ
ファイ電圧ＶＷＶ１を用いた前記オール判定で行なわれ
る。ステップＳ８，Ｓ９の処理は図２９で説明したＳｔ
ｅｐ３２〜Ｓｔｅｐ３７の処理と同じである。図２９で
説明したＳｔｅｐ２６〜Ｓｔｅｐ３１の“１０”書込み
データラッチ処理は全く必要ない。

【０１３３】このように、書込みデータをデータ入力時
にデコーダ回路２００でデコードすることにより、従来
はデータラッチ回路、センスラッチ回路及びビット線上
の論路合成回路３０Ｌ，３０Ｒ，３１Ｌ，３１Ｒで行な
っていたデータラッチ処理の処理時間を削減することが
可能になる。

【０１３４】図４５にはセンスラッチ回路ＳＬのラッチ
された書込み制御情報の書込み選択による書込み動作、
書込み非選択状態による書込み抑止の動作状態が例示さ
れる。ＡＮＤメモリセルはコントロールゲート、フロー
ティングゲート、ソース及びドレインを有する前述のメ
モリセル構造であり、ＦＮトンネルによって書込みを行
なう構造になっている。ＡＧ−ＡＮＤメモリセルはコン
トロールゲートの他に補助ゲートを有し、この補助ゲー
トを制御してチャネル電流を加速若しくは絞ることによ
りホットキャリア書込みを可能にする構造である。

【０１３５】《ディスターブ／エラティック・チェッ
ク》図４４に示した前記ベリファイ動作（Ｓ３，Ｓ６，
Ｓ９）では目的とする閾値電圧分布の下限をチェックし
たことになる。目的とする閾値電圧分布の上限をチェッ
クするために、モード制御回路１８のような前記制御回
路は、図４４に例示される１１ディスターブチェック
（Ｓ１０）、“１０”エラティックチェック（Ｓ１
１）、及び００エラティックチェック（Ｓ１２）を行な
う。

【０１３６】前記入力デコード方式では“０１”書込み
制御データをセンスラッチ回路ＳＬにラッチさせるか
ら、書込み及びベリファイ動作が繰返されるうちにメモ
リセルの閾値電圧が目的の閾値電圧にされるのに伴って
宣すラッチ回路ＳＬにラッチされた書込み制御データの
論理値も変化されていく。したがって、図４４のステッ
プＳ３の“０１”書込みベリファイ処理を経ると、“０
１”書込み選択を指示していたセンスラッチ回路ＳＬの
ラッチデータは消失してしまう。図４３を参照すれば明
らかなように、“０１”書込みにおけるセンスラッチ回
路ＳＬのラッチデータが書込み選択（“０”）から書き
込み非選択（“１”）に反転された状態は、ラッチ回路
ＤＬＬ，ＤＬＲ，ＳＬのラッチデータを見ただけでは
“１１”書込みデータの場合と識別できない。“１１”
ディスターブチェックでは書き込みデータ“１１”に対
応するメモリセルの閾値電圧を判定しなければならない
から、メモリセルの書込みデータが“１１”であったの
か、“０１”であったのかを区別しなければならない。
“１１”ディスターブチェック（Ｓ１０）ではその区別
を行ない、書込みデータが“１１”であったメモリセル
のセンスラッチ回路ＳＬだけに、動作選択を意味する
“０”データをラッチさせてディスターブチェックを行
なうことを要する。

【０１３７】図４６には“１１”ディスターブチェック
のフローチャートが例示される。先ず、データラッチ回
路ＤＬＬのラッチデータ又はデータラッチ回路ＤＬＲの
ラッチデータが論理値が“０”であるか否かを例えば論
理積演算にて判定する（Ｓ２０）。演算結果が論理値
“０”であれば、当該メモリセル状態は“００”又は
“１０”状態であることが解る。

【０１３８】次に、読み出し電圧Ｖｒｗ２でメモリセル
に状態を読み出す（Ｓ２１）。この処理は、当該メモリ
セル状態が“０１”状態であるか否かを判定する処理で
ある。この処理では、図４７に例示されるように、“０
１”状態と“００”状態との間のワード線電圧Ｖｒｗ３
で読み出しを行なわず、“００”状態と“１０”状態と
の間のワード線電圧Ｖｒｗ２で読み出しを行なう。これ
は、書込みの信頼度不良により“０１”閾値電圧分布が
図４７のように“００”閾値電圧分布領域まですそを引
いた場合を考慮して、判定の信頼性を上げるためであ
る。Ｓ２１の処理によるリードデータが論理値“０”で
あれば、当該メモリセル状態は“０１”状態又は“０
０”である事が解る。したがって、ステップＳ２０の演
算結果とステップＳ２１の読み出しデータとの論理積演
算を行ない、その結果を当該メモリセルのセンスラッチ
回路ＳＬのラッチさせれば、“１１”状態である消去の
閾値電圧状態に維持されるべきメモリセルに対してだけ
そのセンスラッチ回路ＳＬに動作選択を意味する論理値
“０”の制御データを設定することができる。したがっ
て、その後、図１８で説明したように、ワード線電圧Ｖ
ＷＤＳを用いてオール判定を行なうことにより、当該メ
モリセルの閾値電圧状態がそれよりも閾値電圧の高い前
記“１０”状態の閾値電圧状態と区別可能であるか否
か、要するに、“１１”ディスターブエラーが生じてい
ないかを判定することができる。前記ステップＳ２０〜
Ｓ２３の処理はモード制御回路１８のような制御回路が
ビット線上の論路合成回路３０Ｌ，３０Ｒ，３１Ｌ，３
１Ｒを用いて行なう。

【０１３９】図４８には図４６のフローチャートに従っ
た“１１”ディスターブチェックにおけるラッチ回路Ｓ
Ｌ，ＤＬＬ，ＤＬＲ及び論路合成回路３０Ｌ，３０Ｒ，
３１Ｌ，３１Ｒによる動作の詳細が例示される。図４８
の記号の意味は図２６で説明した通りであり、同図は動
作選択メモリマットを右側メモリマットＭＭＲとする場
合を示し、左側メモリマットＭＭＬを動作選択マットと
するときはＳＬ（Ｌ）とＳＬ（Ｒ）の間を中心に値を左
右反転させればよい。

【０１４０】図４６のステップＳ２０の論理積を得る処
理は図４８のＳｔｅｐ３０〜Ｓｔｅｐ３７の動作で実現
可能であり、図４６のステップＳ２１の処理は図４８の
Ｓｔｅｐ３８，Ｓｔｅｐ３９の動作で実現可能であり、
図４６のステップＳ２２の処理は図４８のＳｔｅｐ４
０，Ｓｔｅｐ４１の動作で実現可能であり、図４６のス
テップＳ２３の処理は図４８のＳｔｅｐ４２〜Ｓｔｅｐ
４５の処理で実現可能である。

【０１４１】特に図示はしないが、“１０”エラティッ
クチェック（Ｓ１１）においては、右マット選択時にデ
ータラッチ回路ＤＬＲに保持されている“１０”書込み
制御データを、左マット選択時にデータラッチ回路ＤＬ
Ｌに保持されている１０書込み制御データを、センスラ
ッチ回路ＳＬに内部転送し、図１８のワード線選択レベ
ルＶＷＥ１を用いた読み出し動作と前記オール判定動作
を行なえばよい。

【０１４２】同様に、“００”エラティックチェック
（Ｓ１２）においては、右マット選択時にデータラッチ
回路ＤＬＬに保持されている“００”書込み制御データ
を、左マット選択時にデータラッチ回路ＤＬＲに保持さ
れている“００”書込み制御データを、センスラッチ回
路ＳＬに内部転送し、図１８のワード線選択レベルＶＷ
Ｅ２を用いた読み出し動作と前記オール判定動作を行な
えばよい。

【０１４３】《プログラムリトライ》モード制御回路１
８のような前記制御回路は、図４４の“１１”ディスタ
ーブチェック（Ｓ１０）、“１０”エラティックチェッ
ク（Ｓ１１）、“００”エラティックチェック（Ｓ１
２）において、書込み異常（書込み異常終了）を検出し
たとき（ｆａｉｌ）、プログラムリトライを行なうよう
にしてよい。このとき、書込み動作によって失われたセ
ンスラッチ回路ＳＬの当初の“０１”書込み制御データ
を復元しなければならない。

【０１４４】前記書込み異常終了は“０１”書込み途上
で発生することも有り、特に“０１”書込み中の異常終
了では、“０１”書込み完了（Ｐａｓｓ→ＳＬ＝１：書
込み非対象）メモリセルと“０１”書込み未完（Ｆａｉ
ｌ→ＳＬ＝０：書込み対象）メモリセルとが混在する状
態が考えられる。この様子は図４９の閾値電圧分布に例
示される。

【０１４５】図５０には“０１”書込みのＰａｓｓ，Ｆ
ａｉｌ混在状態を考慮したときプログラムリトライのた
めの書込み制御データ復元処理手順が例示される。この
復元処理は、ステップＳ３０〜Ｓ３２の“０１”データ
復元処理、ステップＳ３３及びＳ３４の“１０”データ
マスク処理、そしてステップＳ３５の“００”データマ
スク処理を含んでいる。

【０１４６】先ず、センスラッチ回路ＳＬのデータを反
転させる（Ｓ３０）。この処理は、“０１”書込みが未
完（Ｆａｉｌ）のセンスラッチ回路ＳＬのラッチデータ
（論理値“０”）を後段の論理演算と整合させるため
に、論理値“１”にする処理である。次に図４９のワー
ド線選択レベルＶｒｗ２を用いてメモリセルの読み出し
を行なう（Ｓ３１）。この読み出し動作により、“０
１”書込みが完了（ｐａｓｓ）され、且つ“１１”の消
去状態保持でないメモリセルを識別することができる。
即ち、そのようなメモリセルからビット線に読み出され
るデータは論理値“１”にされる。ステップＳ３２で
は、ステップ３１の読み出しデータとステップＳ３０に
より論理値反転されたセンスラッチ回路ＳＬの値との論
理和を採り、これをセンスラッチ回路ＳＬにラッチさせ
る。要するにこの処理により、“０１”書込みｐａｓｓ
状態で“１１”状態がマスクされた情報と、センスラッ
チ回路ＳＬが保持する“０１”書込みＦａｉｌ状態を示
す情報とに対する論理的和により、“０１”書込み制御
情報の復元と“１１”状態のマスク処理が完了される。

【０１４７】前記“１０”データマスク処理は“１０”
書込み処理中における異常終了でセンスラッチ回路ＳＬ
のラッチデータが論理値“０”のままで終了したときに
対処するための処理である。前記ステップＳ３３でセン
スラッチ回路ＳＬに復元された“０１”書込み制御情報
は論理値反転された値であるから、先ずステップＳ３３
でセンスラッチ回路ＳＬのラッチデータを論理値反転さ
せる。次に“１０”データマスク処理（Ｓ３４）を行な
う。この処理は、例えばアクセスメモリマットが右マッ
トであるとき、データラッチ回路ＤＬＲのラッチデータ
をビット線に読み出し、それが書込み指示を意味する論
理値である場合にはセンスラッチ回路ＳＬのラッチデー
タを論理値“１”に強制し、そうでない場合にはセンス
ラッチ回路ＳＬのラッチデータをそのまま維持する。

【０１４８】前記“００”データマスク処理は“００”
書込み処理中における異常終了でセンスラッチ回路ＳＬ
のラッチデータが論理値“０”のままで終了したときに
対処するための処理である。“００”データマスク処理
（Ｓ３５）は、例えばアクセスメモリマットが右マット
であるとき、データラッチ回路ＤＬＬのラッチデータを
ビット線に読み出し、それが書込み指示を意味する論理
値である場合にはセンスラッチ回路ＳＬのラッチデータ
を論理値“１”に強制し、そうでない場合にはセンスラ
ッチ回路ＳＬのラッチデータをそのまま維持する。

【０１４９】以上により、消失した“０１”データをプ
ログラムリトライのために復元することができる。復元
後は、センスラッチ回路ＳＬ、データラッチ回路ＤＬ
Ｌ，ＤＬＲにラッチされている書込み制御データを用い
て図４４の書込み処理を再開すればよい。

【０１５０】特に制限されないが、異常終了回数が規定
回数に達していないときは、前記プログラム処理を再開
するとき、プログラム処理対象とされる不揮発性メモリ
セルは直前のプログラム処理の場合と同一である。要す
るに、半導体装置内部で書き込みリトライを行なう。

【０１５１】特に制限されないが、異常終了回数が規定
回数に達しているときは、前記プログラム処理を再開す
るとき、プログラム処理対象とされる不揮発性メモリセ
ルは新たに指定される。要するに、前述の如く、ホスト
装置など半導体装置の外部からリトライコマンドと共に
供給される新たな書込みセクタアドレス等によって指定
される。

【０１５２】図５１及び図５２には図５０のフローチャ
ートに従ったプログラムリトライのためのデータ復元処
理におけるラッチ回路ＳＬ，ＤＬＬ，ＤＬＲ及び論路合
成回路３０Ｌ，３０Ｒ，３１Ｌ，３１Ｒによる動作の詳
細が例示される。図５１の記号の意味は前述の通りであ
る。

【０１５３】図５０のＳＬデータ反転処理（Ｓ３０）は
図５１のＳｔｅｐ１〜Ｓｔｅｐ４の動作で実現可能であ
り、図５０のステップＳ３１，Ｓ３２の処理は図５２の
Ｓｔｅｐ５〜Ｓｔｅｐ９の動作で実現可能であり、図５
０のＳＬデータ反転処理（Ｓ３３）の処理は図５２のＳ
ｔｅｐ１０〜Ｓｔｅｐ１３の動作で実現可能であり、図
５０のステップＳ３４の処理は図５２のＳｔｅｐ１４〜
Ｓｔｅｐ１７の処理で実現可能であり、図５０のステッ
プＳ３５の処理は図５２のＳｔｅｐ１８〜Ｓｔｅｐ２０
の処理で実現可能である。

【０１５４】《データリカバリ》モード制御回路１８の
ような前記制御回路は、図４４の“１１”ディスターブ
チェック（Ｓ１０）、“１０”エラティックチェック
（Ｓ１１）、“００”エラティックチェック（Ｓ１２）
において、書込み異常（書込み異常終了）を検出したと
き（ｆａｉｌ）、データリカバリを行なうようにしてよ
い。

【０１５５】図５３にはデータリカバリーリード動作の
フローチャートが例示される。この場合にも、書込み動
作によって失われたセンスラッチ回路ＳＬの当初の“０
１”書込み制御データを復元しなければならないから、
先ず、図５０のプログラムリトライのための処理（Ｓ３
０〜Ｓ３５）を行なって、“０１”書込み制御データを
復元する（Ｓ４０）。その後、復元されたセンスラッチ
回路ＳＬのラッチデータ及びデータラッチ回路ＤＬＬ，
ＤＬＲのラッチデータをに基づいて２ビット単位の書込
みデータを復元し、復元した上位ビットを一方のデータ
ラッチ回路ＤＬＬにラッチさせ、復元した下位ビットを
他方のデータラッチ回路ＤＬＲにラッチさせて（Ｓ４
１，Ｓ４２）、外部に出力可能にする。

【０１５６】図５４には書込みデータの復元処理処理の
詳細が例示される。“０１”書込み制御データの復元処
理については図示が省略されている。図５３のステップ
Ｓ４１の処理は図５４のＳｔｅｐ０〜Ｓｔｅｐ５の動作
で実現可能であり、図５３のステップＳ４２の処理は図
５４のＳｔｅｐ６〜Ｓｔｅｐ１３の動作で実現可能であ
る。

【０１５７】図５５には前記リトライ及びリカバリリー
ド機能を有するフラッシュメモリにおける内部動作の遷
移状態が示される。電源投入によってディープスタンバ
イ状態（Deep standby）とされ、リセット信号のネゲー
トによってスタンバイ状態（Standby）にされる。スタ
ンバイ状態からチップ選択状態にされると出力不可能状
態（Output disable）とされ、コマンド入力に応じた動
作が可能にされる。コマンド入力に応じた動作は、読み
出し（Read set up）、セクタ消去（Sector Erase set
up）、書込み（Program set up）などに大別される。消
去又は書込みでエラー（ＥＲＲＯＲ）を生じたとき、リ
カバリー読み出しコマンド（Recovery Read set up）、
リトライ書込みコマンド（Program Retry set up）を受
け付け可能にされる。

【０１５８】図４２以降で説明したフラッシュメモリも
図４０で説明したメモリカード１９０に、更にはデータ
処理システムに適用可能である。

【０１５９】図４２以降で説明したフラッシュメモリ
は、書込みデータをデータ入力時にデコーダ回路２００
でデコードすることにより、従来はデータラッチ回路、
センスラッチ回路及びビット線上の論路合成回路で行な
っていたデータラッチ処理の処理時間を削減することが
可能になる。しかも、書込み動作途上で消失したセンス
ラッチ回路の初期データを的確に復元して、データディ
スターブチェック、エラティックチェック、プログラム
リトライ、及びデータリカバリリードを行なうことを可
能にする。したがって、そのようなフラッシュメモリを
採用したメモリカードやデータ処理システムを用いるこ
とにより、フラッシュメモリに対するアクセスを伴うデ
ータ処理効率を向上させることができる。

【０１６０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１６１】例えば、１個のメモリセルが保有する情報
は４値に限定されず、それ以上であってもよい。例えば
８値とする場合、ビット線に接続されるデータラッチ回
路の数を更に増やせばよい。また、データラッチ処理の
演算手法は上記の説明に限定されず、適宜変更可能であ
る。また、メモリマットの数、書込み電圧条件、消去電
圧条件、ベリファイ電圧条件なども適宜変更可能であ
る。また、消去状態と書き込み状態は上述の説明とは逆
に定義することも可能である。フラッシュメモリのメモ
リマットはＡＮＤ型に限定されず、ＮＯＲ型、ＤｉＮＯ
Ｒ型、ＮＡＮＤ型等の別の構造とすることも可能であ
る。

【０１６２】また、本発明に係る半導体装置はフラッシ
ュメモリのようなメモリチップに限定されず、フラッシ
ュメモリ内蔵マイクロコンピュータなどのデータ処理用
若しくは論理動作用の半導体装置にも広く適用すること
ができる。また、本発明はＥＥＰＲＯＭにも適用可能で
ある。

【０１６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１６４】すなわち、書込みデータをデータ入力時に
デコードすることにより、従来はビット線に接続された
論路合成回路で行なっていたデータラッチ処理の処理時
間を削減することが可能になる。

【０１６５】書込み動作途上で消失したセンスラッチ回
路の初期データを的確に復元して、データディスターブ
チェック、エラティックチェック、プログラムリトラ
イ、及びデータリカバリリードを行なうことを可能にす
る。

【０１６６】そのようなフラッシュメモリを採用したメ
モリカードやデータ処理システムを用いることにより、
フラッシュメモリに対するアクセスを伴うデータ処理効
率を向上させることができる。

【図面の簡単な説明】

【図１】本発明の先行技術に係る４値フラッシュメモリ
のビット線周りの回路構成を例示する回路図である。

【図２】本発明の先行技術に係る４値フラッシュメモリ
の全体的な構成を例示するブロック図である。

【図３】フラッシュメモリ用のメモリセルトランジスタ
のデバイス構造の概略を例示する縦断面図である。

【図４】フラッシュメモリのコマンドの一例を示す説明
図である。

【図５】ステータスレジスタの各ビット内容と入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７との対応の一例を示す説明図であ
る。

【図６】４値フラッシュメモリのメモリアレイに含まれ
るデータラッチ回路、ビット線及びセンスラッチ回路の
接続関係の一例を示す説明図である。

【図７】データラッチ回路と入出力端子Ｉ／Ｏ４，Ｉ／
Ｏ０との対応関係の一例を示す説明図である。

【図８】４値のデータとメモリセルトランジスタの閾値
電圧との関係を閾値電圧分布図で示す説明図である。

【図９】セクタ一括消去と書込みの電圧条件の一例を示
す説明図である。

【図１０】４値書込み処理における種々の書き込み態様
を例示的に示す説明図である。

【図１１】図１の４値フラッシュメモリの構成をレイア
ウト的な観点から示したブロック図である。

【図１２】フラッシュメモリの動作態様毎の各種電圧条
件を纏めて示した説明図である。

【図１３】４値フラッシュメモリの読み出し動作の一例
を示すフローチャートである。

【図１４】フラッシュメモリセルトランジスタの閾値電
圧分布に対する読み出しワード線電圧の関係を示した説
明図である。

【図１５】４値フラッシュメモリの書き込み動作及び追
加書き込み動作の一例を示すフローチャートである。

【図１６】書き込み動作に含まれる“０１”書き込み処
理の詳細な一例を示すフローチャートである。

【図１７】追加書き込み動作に含まれる論理合成処理の
詳細な一例を示すフローチャートである。

【図１８】“００”書き込み、“１０”書き込み、“０
１”書き込み、エラティックディスターブ検出、追加書
き込み前、並びに消し戻しの夫々の状態をフラッシュメ
モリセルトランジスタの閾値電圧分布で示した説明図で
ある。

【図１９】消去動作の一例を示すフローチャートであ
る。

【図２０】消去動作のうける消去電圧印加及びデプリー
ト防止処理の夫々をフラッシュメモリセルトランジスタ
の閾値電圧分布で示した説明図である。

【図２１】書き込み動作等に含まれるデータラッチ処理
の演算内容の一例を論理的に示した説明図である。

【図２２】図２１の演算論理を採用した場合データビッ
トＡ，Ｂの論理値に対する演算結果の論理値を示す説明
図である。

【図２３】追加書き込みの概念を示した説明図である。

【図２４】追加書き込み動作に含まれる論理合成処理に
よって得られる下位ビット及び上位ビットの書き込みデ
ータの内容を論理式によって示した説明図である。

【図２５】追加書込み処理によって図２４の結果を得る
ための動作を論理的に示した説明図である。

【図２６】フラッシュメモリの読み出し動作を詳細に示
した説明図である。

【図２７】“０１”書き込み動作を詳細に示した説明図
である。

【図２８】“００”書き込み動作を詳細に示した説明図
である。

【図２９】“１０”書き込み動作を詳細に示した説明図
である。

【図３０】“１１”ワードディスターブ検出処理を詳細
に示した説明図である。

【図３１】“１０”エラティック検出処理を詳細に示し
た説明図である。

【図３２】“００”エラティック検出処理を詳細に示し
た説明図である。

【図３３】追加書き込みの下位ビット合成処理を詳細に
示した説明図である。

【図３４】追加書き込みの上位ビット合成処理を詳細に
示した説明図である。

【図３５】消去動作の詳細を示した説明図である。

【図３６】追加書き込みの論理合成処理の一部を動作波
形によって示したタイミング図である。

【図３７】追加書き込みの論理合成処理の一部を図３６
に続く動作波形によって示したタイミング図である。

【図３８】追加書き込みの論理合成処理の一部を図３７
に続く動作波形によって示したタイミング図である。

【図３９】追加書き込みの論理合成処理の一部を図３８
に続く動作波形によって示したタイミング図である。

【図４０】４値フラッシュメモリを用いたファイルメモ
リシステムのブロック図である。

【図４１】書き込みと書き込みベリファイ時におけるセ
ンスラッチ回路のラッチデータとそれによる動作との関
係をまとめて示した説明図である。

【図４２】本発明に係るフラッシュメモリにおけるメモ
リアレイの詳細を例示する回路図である。

【図４３】デコーダ回路による制御データの生成論理を
例示する説明図である。

【図４４】書込み動作手順を例示するフローチャートで
ある。

【図４５】センスラッチ回路にラッチされた書込み制御
情報による書込み選択時の書込み動作及び書込み非選択
時の書込み抑止の動作状態を例示する説明図である。

【図４６】１１ディスターブチェックの動作手順を例示
するフローチャートである。

【図４７】図４６のステップＳ２１における読み出し動
作時のワード線電圧の説明図である。

【図４８】図４６のフローチャートに従った１１ディス
ターブチェックにおける動作の詳細を例示する説明図で
ある。

【図４９】“０１”書込み中の異常終了において“０
１”書込み完了メモリセルと“０１”書込み未完メモリ
セルとが混在する状態を示すメモリセルの閾値電圧分布
説明図である。

【図５０】“０１”書込みのＰａｓｓ，Ｆａｉｌ混在状
態を考慮したときプログラムリトライのための書込み制
御データ復元処理手順を例示するフローチャートであ
る。

【図５１】図５０のフローチャートに従ったプログラム
リトライのためのデータ復元処理手順の前半を示す説明
図である。

【図５２】図５０のフローチャートに従ったプログラム
リトライのためのデータ復元処理手順の後半を示す説明
図である。

【図５３】データリカバリーリード動作の処理手順を例
示するフローチャートである。

【図５４】書込みデータの復元処理処理の詳細を例示す
る説明図である。

【図５５】リトライ及びリカバリリード機能を有するフ
ラッシュメモリにおける内部動作の遷移状態を例示する
状態遷移図である。

【符号の説明】

１ フラッシュメモリ ３ メモリアレイ １６ データ制御回路 １８ モード制御回路 Ｉ／Ｏ０〜Ｉ／Ｏ７ 入出力端子 ＤＬＬ，ＤＬＲ データラッチ回路 ＤＬＬＡ，ＤＬＲＡ データラッチ回路アレイ ＭＭＬ，ＭＭＲ メモリマット ＳＬ センスラッチ回路 ＳＬＡ センスラッチ回路アレイ ３０Ｌ，３０Ｒ スイッチ回路・演算回路アレイ ３１Ｌ，３１Ｒ スイッチ回路・演算回路アレイ ＭＣ メモリセル Ｇ−ＢＬＬ，Ｇ−ＢＬＲ ビット線 １９０ フラッシュメモリカード １９０Ａ コネクタ １９５ マイクロコンピュータ ２００ デコーダ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高瀬 賢順 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD06 AE05 AE08

Claims (16)

【特許請求の範囲】
1. 【請求項１】 電気的に消去及び書込みが可能な一つの
   不揮発性メモリセルに多値の情報を記憶可能にする半導
   体装置であって、 一対の入出力端子を有するセンスラッチ回路と、前記セ
   ンスラッチ回路の夫々の入出力端子に対応して設けられ
   たビット線と、前記ビット線に選択的に接続され電気的
   に消去及び書込み可能な複数個の不揮発性メモリセル
   と、夫々のビット線に結合されるデータラッチ回路と、
   前記データラッチ回路及び前記センスラッチ回路に接続
   される第１論理合成回路と、前記センスラッチ回路、デ
   ータラッチ回路及び第１論理合成回路に接続された制御
   回路とを含み、 前記第１論理合成回路は、書込みデータの複数ビット毎
   に１個の不揮発性メモリセルの閾値電圧状態をどれかに
   するかを規定する制御データを生成して夫々対応する前
   記センスラッチ回路及びデータタッチ回路に並列的に与
   えるものであり、 前記制御回路は、前記センスラッチ回路、データタッチ
   回路及び第１論理合成回路の動作を制御して、前記第１
   論理合成回路から前記センスラッチ回路に与えられた制
   御データの論理値に応じて揮発性メモリセルを所定の閾
   値電圧状態とし、順次前記データラッチ回路から前記セ
   ンスラッチ回路に与えた制御データの論理値に応じて揮
   発性メモリセルを所定の閾値電圧状態とするプログラム
   制御が可能であることを特徴とする半導体装置。
2. 【請求項２】 一対の入出力ノードを有する第１ラッチ
   回路と、 前記第１ラッチ回路の一方の入出力ノードに結合され且
   つ電気的に書き換え可能な複数の不揮発性メモリセルが
   接続された第１ビット線と、 前記第１ラッチ回路の他方の入出力ノードに結合され且
   つ電気的に書き換え可能な複数の不揮発性メモリセルが
   接続された第２ビット線と、 前記第１ビット線に結合された第２ラッチ回路と、 前記第２ビット線に結合された第３ラッチ回路と、 前記第１乃至第３ラッチ回路に接続された第１論理合成
   回路と、 前記第１ビット線に接続された第２論理合成回路と、 前記第２ビット線に接続された第３論理合成回路と、 前記第１乃至第３ラッチ回路及び第１乃至第３論理合成
   回路に接続された制御回路と、を含み、 前記第１論理合成回路は、書込みデータの２ビット毎に
   １個の不揮発性メモリセルを第４閾値電圧状態に対して
   第１乃至第３閾値電圧状態のどれかにするかを規定する
   制御データを生成して対応する前記第１乃至第３ラッチ
   回路に与えるものであり、 前記制御回路は、前記第１乃至第３ラッチ回路及び第１
   乃至第３論理合成回路の動作を制御して、前記第１論理
   合成回路から前記第１ラッチ回路に与えられた制御デー
   タの論理値に応じて揮発性メモリセルを第１閾値電圧状
   態とし、前記第２ラッチ回路から前記第１ラッチ回路に
   与えられた制御データの論理値に応じて揮発性メモリセ
   ルを第２閾値電圧状態とし、前記第３ラッチ回路から前
   記第１ラッチ回路に与えられた制御データの論理値に応
   じて揮発性メモリセルを第３閾値電圧状態とするプログ
   ラム制御が可能であることを特徴とする半導体装置。
3. 【請求項３】 前記制御回路は、前記プログラム制御に
   おいて第１ラッチ回路に与えられた制御データの所定の
   論理値に応答して不揮発性メモリセルの閾値電圧を変化
   させるための電圧を印加する毎に、前記第２及び第３論
   理合成回路を利用して、目的の閾値電圧状態に到達した
   かを判定し、且つ到達を判別したとき第１ラッチ回路の
   制御データの論理値を反転させて、それ以降当該不揮発
   性メモリセルに対する閾値電圧状態の変化を抑止するも
   のであることを特徴とする請求項２記載の半導体装置。
4. 【請求項４】 前記制御回路は、前記プログラム制御に
   おいて第４閾値電圧状態に維持されるべき不揮発性メモ
   リセルの閾値電圧状態がそれよりも閾値電圧の高い隣の
   閾値電圧状態と区別可能であるかを判定するディスター
   ブチェック制御と、前記プログラム制御において前記隣
   の閾値電圧状態に変化されるべき不揮発性メモリセルの
   閾値電圧状態がそれよりも閾値電圧の高い更に隣の閾値
   電圧状態と区別可能であるかを判定する第１エラティッ
   クチェック制御と、前記プログラム制御において前記更
   に隣の閾値電圧状態に変化されるべき不揮発性メモリセ
   ルの閾値電圧状態がそれよりも閾値電圧の高い更に隣の
   別の閾値電圧状態と区別可能であるかを判定する第２エ
   ラティックチェック制御とが可能にされて成るものであ
   ることを特徴とする請求項３記載の半導体装置。
5. 【請求項５】 前記ディスターブチェック制御は、前記
   制御回路が、前記第２及び第３論理合成回路を利用し
   て、前記第２及び第３ラッチ回路が保持している制御デ
   ータとメモリセルからの読み出しデータとに基づいて当
   該メモリセルが第４閾値電圧状態に維持されるべきか否
   かを判定すると共に、第４閾値電圧状態に維持されるべ
   きメモリセルに対してだけその第１ラッチ回路に前記論
   理値反転前の所定の論理値の制御データを設定して、当
   該メモリセルの閾値電圧状態がそれよりも閾値電圧の高
   い前記隣の閾値電圧状態と区別可能であるかを判定する
   処理であることを特徴とする請求項４記載の半導体装
   置。
6. 【請求項６】 前記第１エラティックチェック制御は、
   前記制御回路が、前記第２及び第３論理合成回路を利用
   して、前記第２ラッチ回路又は第３ラッチ回路の所定の
   一方が保持している制御データを第１ラッチ回路に転送
   して、当該メモリセルの閾値電圧状態がそれよりも閾値
   電圧の高い前記更に隣の閾値電圧状態と区別可能である
   かを判定する処理であり、 前記第２エラティックチェック制御は、前記制御回路
   が、前記第２及び第３論理合成回路を利用して、前記第
   ２ラッチ回路又は第３ラッチ回路の所定の他方が保持し
   ている制御データを第１ラッチ回路に転送して、当該メ
   モリセルの閾値電圧状態がそれよりも閾値電圧の高い前
   記更に隣の別の閾値電圧状態と区別可能であるかを判定
   する処理であることを特徴とする請求項５記載の半導体
   装置。
7. 【請求項７】 前記制御回路は、前記ディスターブチェ
   ック制御、第１エラティックチェック制御又は第２エラ
   ティックチェック制御において、所定の閾値電圧状態と
   区別不可能な状態を検出したとき、前記第２及び第３論
   理合成回路を利用して、前記第２及び第３ラッチ回路が
   保持している制御データとメモリセルからの読み出しデ
   ータとに基づいて、当該メモリセルに係る第１ラッチ回
   路に、前記第１論理合成回路からの制御データを復元し
   て、前記プログラム処理を再開可能とするものであるこ
   とを特徴とする請求項４乃至６の何れか１項記載の半導
   体装置。
8. 【請求項８】 前記プログラム処理を再開するとき、プ
   ログラム処理対象とされる不揮発性メモリセルは直前の
   プログラム処理の場合と同一であることを特徴とする請
   求項７記載の半導体装置。
9. 【請求項９】 前記プログラム処理を再開するとき、プ
   ログラム処理対象とされる不揮発性メモリセルは新たに
   指定されるものであることを特徴とする請求項７記載の
   半導体装置。
10. 【請求項１０】 前記制御回路は、前記ディスターブチ
    ェック制御、第１エラティックチェック制御又は第２エ
    ラティックチェック制御において、所定の閾値電圧状態
    と区別不可能な状態を検出したとき、前記第２及び第３
    論理合成回路を利用して、前記第２及び第３ラッチ回路
    が保持している制御データとメモリセルからの読み出し
    データとに基づいて、当該メモリセルに係る第１ラッチ
    回路に前記第１論理合成回路からの制御データを復元
    し、且つ復元された第１ラッチ回路と第２及び第３ラッ
    チ回路とのラッチデータに基づいて２ビット単位の書込
    みデータを復元し、復元した書込みデータを第２及び第
    ３ラッチ回路を介して外部に出力可能とするものである
    ことを特徴とする請求項４乃至６の何れか１項記載の半
    導体装置。
11. 【請求項１１】 請求項１乃至１０の何れか１項記載の
    半導体装置と、前記半導体装置をアクセス制御するメモ
    リコントローラと、メモリコントローラを制御するプロ
    セッサとを含んで成るものであることを特徴とするデー
    タ処理システム。
12. 【請求項１２】 カード基板に、請求項１乃至１０の何
    れか１項記載の半導体装置と、前記半導体装置をアクセ
    ス制御するメモリコントローラと、メモリコントローラ
    に接続される外部インタフェース回路とが実装されて成
    るものであることを特徴とするメモリカード。
13. 【請求項１３】 制御装置と、前記制御装置に接続され
    る１又は複数の不揮発性記憶装置を有し、前記不揮発性
    記憶装置は、 第１および第２ビット線の一端に第１ラッチ装置が接続
    され、前記第１および第２ビット線の他端にはそれぞれ
    第２および第３ラッチ装置が接続され、前記第１および
    第２ビット線にはそれぞれ複数のメモリセルが接続さ
    れ、 前記メモリセルは閾値電圧を変更可能とされることで、
    所定のデータを格納可能とされ、 第１制御回路が前記第１乃至第３ラッチ装置に接続さ
    れ、前記第１制御回路は、前記メモリセルに設定すべき
    閾値電圧情報を生成し、メモリセルに設定すべき閾値電
    圧に応じて、前記第１乃至第３ラッチ装置に所定の情報
    を設定し、 前記制御装置からの制御情報に応じて、前記メモリセル
    への閾値電圧設定制御を行う第２制御回路を有し、 前記制御装置は、前記制御情報と共に前記メモリセルへ
    格納すべきデータを前記不揮発性記憶装置に供給し所定
    の制御動作を行うことを特徴とするデータ処理システ
    ム。
14. 【請求項１４】 前記メモリセルに設定すべき閾値電圧
    は、前記メモリセルへ格納すべきデータの少なくとも２
    ビットの情報に応じた３段階以上の閾値電圧レベルを有
    することを特徴とする請求項１３記載のデータ処理シス
    テム。
15. 【請求項１５】 前記不揮発性記憶装置は、複数の選択
    線を有し、 前記メモリセルはそれぞれ対応する選択線に接続され、 前記メモリセルの閾値電圧変更は、前記選択線により選
    択されたメモリセルに対して行われるものであることを
    特徴とする請求項１４記載のデータ処理システム。
16. 【請求項１６】 制御装置と、前記制御装置に接続され
    る１又は複数の不揮発性記憶装置を有し、 前記制御装置は、制御情報と前記不揮発性記憶装置に記
    憶すべきデータを前記１又は複数の不揮発性記憶装置に
    供給し、又は所定の処理を行い、 前記不揮発性記憶装置は、制御回路と複数のビット線を
    有し、それぞれのビット線には複数のメモリセルと情報
    格納回路が接続され、それぞれのメモリセルは少なくと
    も３段階の閾値電圧分布を有し、前記情報格納回路に格
    納された情報に基づいて閾値電圧分布のうちのいずれか
    に設定され、 前記制御回路は、前記データを少なくとも２ビットずつ
    の部分データに分割し、前記部分データを基にメモリセ
    ルの閾値電圧分布を決定するための制御情報を生成し、
    生成した制御情報を前記情報格納回路に供給することを
    特徴とするデータ処理システム。