JP2010192049A - 半導体記憶装置 - Google Patents

Abstract

【課題】閾値電圧情報を読み出す場合においても、データ読み出し時間を短縮化することができる。
【解決手段】選択メモリセルＭＣｎが接続された選択ワード線ＷＬｎと隣接する隣接ワード線ＷＬｎ＋１に接続された隣接メモリセルＭＣｎ＋１のデータを読み出し、このデータをデータラッチＤＬ０、ＤＬ１に保持させる。続いて、データ又は前記閾値電圧情報の読み出しのために選択ワード線ＷＬｎに印加される複数種類の電圧（ＡＲ、ＢＲ、ＣＲ、ＡＲ−、ＡＲ＋・・・）を更にそれぞれ複数通りの大きさに変化させ、この複数通りの電圧により読み出された複数通りのデータの１つを、データラッチＤＬ０、ＤＬ１に保持されたデータに従って選択する。読み出されたデータの出力動作は、引き続いて実行される上記のデータ読み出しと並行して実行される。
【選択図】図１３

Description

本発明は、半導体記憶装置に関するものであり、特に１つのメモリセルに複数ビットを記憶することが可能な不揮発性半導体記憶装置に関するものである。

不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤセルユニットから構成されているメモリセルアレイを有している。このＮＡＮＤセルユニットは、直列接続される複数のメモリセルと、その両端に接続される２つの選択トランジスタにより構成されている。

メモリセルは消去状態においては、閾値電圧が負となる“１”データを保持しており、データの書き込み時においては、フローティングゲートに電子が注入され、閾値電圧が正となる“０”データに書き換えられる。ＮＡＮＤ型フラッシュメモリでは、データの書き込み時においては、閾値電圧を低い方から高い方へ移動させることのみ可能であり、逆の移動（閾値電圧の高い方から低い方）は、ブロック単位での消去動作によってのみ行うことができる。

近年、メモリ容量の増加を目的として、１つのメモリセルに２ビット以上の情報を記憶するいわゆる多値ＮＡＮＤ型フラッシュメモリの開発がなされている。例えば、１つのメモリセルに３ビットを記憶する場合には、１つのメモリセルが２^３＝８通りの閾値電圧分布を有する。１つのメモリセルに８値の情報を記憶させた場合、８通りの閾値電圧分布の間の間隔が狭くなるため、データ読み出しの際に誤ってデータが読み出されて、データの信頼性が低下するおそれがある。

これに対し、誤って読み出されたデータを補正するエラー検出訂正(ＥＣＣ:Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）を行なうため、読み出しデータに加えて、メモリセルの閾値電圧情報も読み出し、この情報を読み出しデータに付加することでデータ信頼性を高める半導体記憶装置が提案されている（例えば、特許文献１参照）。ここで、閾値電圧情報とは、メモリセルの閾値電圧が所定のデータが割り付けられた閾値電圧分布のどの位置にあるかを示す情報である。しかし、通常のデータ読み出しに加え、更に閾値電圧情報読み出しを別途実行する場合、データ読み出しと閾値電圧情報読み出しとの合計の動作時間が長時間化するおそれがある。
加えて、メモリセルの微細化により、あるメモリセルが有する閾値電圧が、隣接メモリセルの影響を受けて変動することがある。こうした変動を考慮した読み出し方法が、例えば特許文献２によって提案されている。しかし、こうした読み出し方法を、閾値電圧情報を読み出すようにした半導体記憶装置にそのまま適用すると、ますます動作時間が長期化するおそれがある。

特開２００８−１６０９２号公報 特開２００４−３２６８６６号公報

本発明は、閾値電圧情報を読み出す場合においても、データ読み出し時間を短縮化することができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、
複数の閾値電圧分布に割り付けられた複数ビットの情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
前記メモリセルに保持されたデータを読み出すとともに、前記メモリセルの閾値電圧が前記複数の閾値電圧分布の１つの中のどの位置にあるかを示す閾値電圧情報を読み出すセンスアンプ回路と、
前記メモリセルから読み出された前記データ及び前記閾値電圧情報を保持する第１のデータ保持回路と、
前記メモリセルから読み出された前記データ及び前記閾値電圧情報を保持するとともに、外部に出力する第２のデータ保持回路と、
前記第１データ保持回路が保持するデータ、第２のデータ保持回路が保持するデータ、及び前記センスアンプが読み出したデータの間の演算を行う演算器と、
前記メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御する制御回路と
を備え、
前記制御回路は、
データ読み出しの対象である選択メモリセルが接続された第１ワード線と隣接する第２ワード線に接続された隣接メモリセルのデータを読み出し、このデータを前記第１のデータ保持回路に保持させる第１動作と、
前記データ又は前記閾値電圧情報の読み出しのために前記第１ワード線に印加される複数種類のワード線電圧を更にそれぞれ複数通りの大きさに変化させ、この複数通りの前記ワード線電圧により読み出された複数通りのデータの１つを、前記第１のデータ保持回路に保持されたデータに従って選択する第２動作と、
この第２動作により選択されたデータを外部に出力する第３動作と
を実行可能に構成され、
前記第３動作は、引き続いて実行される前記第１動作又は前記第２動作と同時に行われる
ことを特徴とする。

この発明によれば、閾値電圧情報を読み出す場合においても、データ読み出し時間を短縮化することができる半導体記憶装置を提供することができる。

第１の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。 図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック図である。 メモリセルアレイ１の具体的な構成を示す回路図である。 メモリセルＭＣの構成を示す断面図である。 選択トランジスタＳ１、Ｓ２の構成を示す断面図である。 ＮＡＮＤセルユニットＮＵの構成を示す断面図である。 １つのメモリセルに２ビットの情報を記憶する場合における閾値電圧分布の状態図（閾値電圧Ｖｔｈとセル数との関係図）である。 閾値電圧情報を読み出すソフトビットリードの動作を示す。 センスアンプ回路３に含まれるセンスアンプ３ａ及びデータレジスタ３ｂの構成を示している。 メモリセルの閾値電圧分布が隣接メモリセルに受ける影響を説明する概念図である。 補正読出し方式の概要を説明する。 補正読出し方式の概要を説明する。 本発明の第１の実施の形態の半導体記憶装置におけるデータ読み出し動作を説明する。 本発明の第２の実施の形態の半導体記憶装置におけるデータ読み出し動作を説明する。 本発明の第３の実施の形態の半導体記憶装置におけるデータ読み出し動作を説明する。 本発明の第４の実施の形態の半導体記憶装置におけるデータ読み出し動作を説明する。

次に、本発明の各種実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係る半導体記憶装置を、図１等を参照して説明する。

［システムの全体構成］
図１は、第１の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。このメモリカード２０は、ＮＡＮＤ型フラッシュメモリチップ２１とその読み出し／書き込みを制御するメモリコントローラ２２によりモジュールを構成する。フラッシュメモリチップ２１は、複数のメモリチップの場合もある。図１では二つのメモリチップｃｈｉｐ１、ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。メモリコントローラ２２は、メモリチップ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、データ転送制御の他、メモリカード全体の動作制御を行うＭＰＵ２４、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、ＮＡＮＤ型フラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。

メモリカード２０に電源が投入されると、フラッシュメモリ２１内に格納されているファームウェア（制御プログラム）を自動的に読み出す初期化動作（パワーオン・イニシャルセットアップ動作）が行われ、これがデータレジスタ（バッファＲＡＭ）２６に転送される。この読み出し制御は、ハードウェアシーケンサ２７により行われる。

バッファＲＡＭ２６上にロードされたファームウェアにより、ＭＰＵ２４は、各種テーブルをバッファＲＡＭ２６上に作成したり、ホストデバイスからのコマンドを受けて、フラッシュメモリ２１をアクセスしたり、データ転送制御を行う。なお、ＮＡＮＤフラッシュインタフェース２３は、フラッシュメモリチップ２１に格納された冗長データに基づいて、読み出しデータの誤り訂正を行うためのＥＣＣ回路を備えている。なお、フラッシュメモリチップ２１とコントローラチップ２２とが別チップであることは、このメモリシステムにとって本質的ではない。図２は、図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。また図３はそのメモリコア部のセルアレイ構成を示している。

［メモリセルアレイ１の構成］
メモリセルアレイ１は、図３に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル（図の例では６４個のメモリセル）ＭＣ０−ＭＣ６３が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。複数のＮＡＮＤセルユニットＮＵがワード線ＷＬを共有して１つのブロックＢＬＫが形成される。

１つのブロックＢＬＫは、データ消去動作の一単位を形成する。また、１つのメモリセルＭＣに２ビットのデータが格納される場合（２ビット／セル）、１つのワード線ＷＬに沿って形成されるメモリセルＭＣにより、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが格納される。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、６４本であり、１ブロック中のページ数は６４×２＝１２８ページとなる。

図３に示すように、ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートは選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０−ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ６３に接続される。

ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ３ａが配置され、ワード線ＷＬの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２（図３では図示せず）が配置される。

図２に示すように、コマンド、アドレス及びデータは、入出力制御回路１３を介して入力され、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８でデコードされる。

制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。ステータスレジスタ１１は、Ｒｅａｄｙ／Ｂｕｓｙ端子にメモリカード２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。これとは別に、メモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）をＩ／Ｏポートを介してホストに知らせるステータスレジスタ１２が用意されている。

アドレスは、アドレスレジスタ５を介して、ロウデコーダ（プリロウデコーダ２ａとメインロウデコーダ２ｂ）２やカラムデコーダ４に転送される。書き込みデータは、入出力制御回路１３、コントロール回路６及びデータバスＢＵＳを介してセンスアンプ回路３（センスアンプ３ａとデータレジスタ３ｂ）にロードされ、読み出しデータは制御回路６を介して、外部に出力される。

各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる指令に基づいて所定の高電圧を発生する。

［メモリセルＭＣ及び選択ゲートＳ１、Ｓ２の構成］
図４及び図５は、メモリセルＭＣ及び選択ゲートＳ１、Ｓ２の断面構造を示している。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。また基板４１の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。

選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

［ＮＡＮＤセルユニットＮＵ］
図６は、メモリセルアレイ１内の１つのＮＡＮＤセルユニットＮＵの断面を示している。この例において、１つのＮＡＮＤセルユニットＮＵは、図４に示す構成の６４個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルユニットＮＵのドレイン側、ソース側には、図５に示す構成の第１の選択ゲートＳ１、第２の選択ゲートＳ２が設けられている。

［ＮＡＮＤ型フラッシュメモリにおける多値記憶］
次に、このように構成されたＮＡＮＤ型フラッシュメモリにおける多値記憶について説明する。ＮＡＮＤ型フラッシュメモリにおいては、１つのメモリセルにおいて閾値電圧の値を例えば４通りに制御して、２ビットのデータを１つのメモリセルに記憶させることができる。以下では、４値記憶を例にとって説明するが、本発明は、それ以外の８値（３ビット）あるいはそれ以上の多値記憶にも適用可能であることは言うまでもない。

１つのメモリセルに２ビットの情報を記憶する場合における閾値電圧分布の状態図（閾値電圧とセル数との関係図）を図７に示す。２ビットの情報を記憶するためには、「１１」、「０１」、「００」、「１０」の４通りのデータに対応して４種類の閾値電圧分布（ＥＲ、Ａ〜Ｃ）が設けられ、情報の書き込み及び読み出しを行うものである。すなわち、４通りの閾値電圧分布（ＥＲ、Ａ〜Ｃ）の各々に４通りのビット情報（１１、０１、００、０１）のいずれかが割り付けられている。この２ビットのデータに対応して２つのサブページが形成される。即ち、上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲの２つである。

［通常のデータ読み出し（ハードビットリード）］
この４通りのデータの読み出し動作時には、メモリセルＭＣに接続された選択ワード線ＷＬに読み出し電圧を印加して、メモリセルＭＣの導通・非導通を検出して行う。選択ワード線ＷＬに印加される読み出し電圧の電圧値は、メモリセルの４通りの閾値電圧分布に対応して、図７に示すような各閾値電圧分布の上限と下限との間の電圧ＡＲ、ＢＲ、ＣＲ（３通り）に設定され得る（図７参照）。読み出し電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルＭＣに印加される電圧は、データ「１０」が割り付けられた閾値電圧分布Ｃよりも大きな電圧とされる。

［閾値電圧情報読み出し（ソフトビットリード）］
ここで、１つのメモリセルＭＣに多値（例えば４値）の情報を記憶させた場合、４通りの閾値電圧分布の間の間隔が狭くなる。そのため、データ読み出しの際に誤ってデータが読み出されて、データの信頼性が低下するおそれがある。これに対し、誤って読み出されたデータを補正するエラー検出訂正(ECC:Error Check and Correct)を行なう必要がある。エラー検出訂正を実行する際に、読み出しデータに加えて、メモリセルＭＣの閾値電圧情報も読み出し、この情報を読み出しデータに付加することにより、精度の高いエラー検出訂正を実行することができる。ここで、閾値電圧情報とは、メモリセルＭＣの閾値電圧値が閾値電圧分布（ＥＲ、Ａ、Ｂ、Ｃ）の１つの中においてどの位置にあるか（例えば、閾値電圧分布Ａの中において中心付近にあるのか、分布の右側にあるのか、左側にあるのか等）を示す情報である。換言すれば、閾値電圧情報は、読み出されたデータの「確からしさ」を示す情報である。このような閾値電圧情報の読み出しを、以下では「ソフトビットリード」（Soft Bit Read）と称する。また、これとの対比として、通常のデータ（”１１”、０１”、”００”、”１０”）の読み出しを「ハードビットリード」(Hard Bit Read)と称する。

このような閾値電圧情報を読み出すソフトビットリードを実行するため、本実施の形態では、上記のような電圧ＡＲ、ＢＲ、ＣＲに加え、図８に示すような電圧ＡＲ−、ＡＲ＋、ＢＲ−、ＢＲ＋、ＣＲ−、ＣＲ＋を選択ワード線ＷＬに印加して、それぞれ読み出しを行う。この読み出されたデータが、上記の閾値電圧情報である。なお、電圧ＡＲ−は、電圧ＡＲよりも所定値だけ小さい電圧である。電圧ＡＲ＋は、電圧ＡＲよりも所定値だけ大きい電圧である。電圧ＢＲ−は、電圧ＢＲよりも所定値だけ小さい電圧である。電圧ＢＲ＋は、電圧ＢＲよりも所定値だけ大きい電圧である。電圧ＣＲ−は、電圧ＣＲよりも所定値だけ小さい電圧である。電圧ＣＲ＋は、電圧ＣＲよりも所定値だけ大きい電圧である。なお、この所定値は、電圧ＡＲ−、ＡＲ＋、ＢＲ−、ＢＲ＋、ＣＲ−、ＣＲ＋間で同一であってもよいし、異なっていてもよい。

［センスアンプ回路３の構成］
次に、このような２ビット／セルのデータを保持するメモリセルＭＣから通常のデータを読み出し（ハードビットリード）、且つ閾値電圧情報を読み出す（ソフトビットリード）のに適したセンスアンプ回路３の構成について説明する。図９は、センスアンプ回路３に含まれるセンスアンプ３ａ及びデータレジスタ３ｂの構成を示している。

データレジスタ３ｂは、センスアンプ３ａにより読み出されたデータについての論理演算を実行する演算回路３１及び演算回路３１から出力されたデータを一時的に保持する３つのデータラッチＤＬ０、ＤＬ１、ＤＬＸにより構成される。データラッチＤＬ０、ＤＬ１はそれぞれスイッチＳＷ０を介してデータレジスタ３ｂ内のローカルバスＬＢＵＳに接続されてデータの入出力が実行される。
また、データレジスタ３ｂには、データレジスタ３ｂとデータバスＢＵＳとを接続するスイッチＳＷ１、ローカルバスＬＢＵＳとデータラッチＤＬＸを接続するスイッチＳＷ２、及びセンスアンプ３ａと演算回路３１とを接続するスイッチＳＷ３が備えられている。スイッチＳＷ１とスイッチＳＷ２は、一方が閉じているときは他方が開くように相補的に動作が制御される。スイッチＳＷＸは、スイッチＳＷ１又はＳＷ２のいずれかと同時に閉じて、データラッチＤＬＸをローカルバスＬＢＵＳ又はデータバスＢＵＳのいずれかに接続する。

演算回路３１は、センスアンプ３ａが検出した（読み出した）データとデータラッチＤＬが保持するデータとの論理演算及び複数のデータラッチＤＬが保持するデータの論理演算を行い、その演算結果をデータラッチＤＬに転送する機能を有する。また、データラッチＤＬＸはスイッチＳＷ２をオフ、スイッチＳＷ１をオンにすることでデータバスＢＵＳを通してデータを外部とやりとりすることができる。

本実施の形態のデータレジスタ３ｂは、読み出したデータをデータラッチＤＬＸに保持し、スイッチＳＷ２をオフ、スイッチＳＷ１をオンにして、データラッチＤＬＸに保持されたデータを外部に出力することができる。そして、これと同時にセンスアンプ３ａ及びデータラッチＤＬ０〜ＤＬ１を用いて、後述する読み出し動作を実行することができる。

［隣接メモリセル間の干渉の影響を考慮した補正読出し方式］
また、本実施の形態では、隣接するメモリセル間の干渉の影響を考慮した読み出し方式（補正読出し方式）を採用している。以下、この補正読出し方式について説明する。

隣接するメモリセル間の干渉の影響を説明するための概念図である。ＮＡＮＤ型フラッシュメモリの微細化が進み、メモリセルが高密度化されると、メモリセル間の距離が小さくなり、隣接するセル間の干渉が強くなり、このため、あるメモリセルにおける閾値電圧分布は、隣接する他のメモリセルにおける書き込み動作の影響を受ける。例えば、ワード線ＷＬｎに沿ったメモリセルにおける閾値分布は、このワード線ＷＬｎに隣接するワード線ＷＬｎ＋１に接続された隣接メモリセルの影響を受ける。そして、その影響の度合は、隣接メモリセルに書き込まれるデータが、”１１”、”０１”、”００”、”１０”のいずれであるかにより異なり、高い閾値電圧分布であるほど、その影響は大きい（図１０参照）。

図１０の符号Ｉに示すように、隣接メモリセルの閾値電圧分布がＥ（”１１”）のままであれば、ワード線ＷＬｎに沿ったメモリセルは、その影響を受けない。しかし、隣接メモリセルが、閾値電圧分布Ｅから、閾値電圧分布Ａ（”０１”），Ｂ（”００”），Ｃ（”１０”）になるように書き込みが行われると、それに応じて、ワード線ＷＬｎ＋１に沿ったメモリセルも、その影響を受けて閾値電圧分布が変化する（閾値電圧分布のシフトが大きくなる）。隣接メモリセルが閾値電圧分布Ｃ（”１０”）に書かれる場合には、その他の場合に比べ、ワード線ＷＬｎに沿ったメモリセルＭＣにおける閾値電圧分布の移動量も大きい。

このように、あるメモリセルの閾値電圧分布が隣接メモリセルの影響を受けて変化し、さらにその影響の度合が隣接メモリセルに書き込まれた多値データの値によって異なるので、メモリセルにおける閾値電圧分布（Ｅ、Ａ，Ｂ，Ｃ）の間のマージンが小さくなり、読み出し電圧の大きさを適切に設定することが困難になる。従って、この補正読出し方式では、まず、あるメモリセルのデータ読み出しを行う場合、これに隣接するメモリセル（後から書き込みが実行されるメモリセル）のデータを読み出す一方、読み出し対象のメモリセルでは、この隣接メモリセルのデータに応じて、ワード線ＷＬｎに印加する電圧の大きさを変化させている。これにより、隣接メモリセルによる影響を低減することができ、誤読み出し等の生じる虞を小さくすることができる。

次に、図１１及び図１２を参照して、この補正読出し方式の概要を説明する。補正読出し方式では、ハードビットリードの実行の際、ワード線ＷＬｎに印加する電圧ＡＲを、４段階に微小に変化させる（電圧ＡＲｅｒ、ＡＲａ、ＡＲｂ、ＡＲｃ）。電圧ＡＲｅｒは、ワード線ＷＬｎ＋１に沿った隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされる（選択される）、最も小さな電圧である。電圧ＡＲａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＡＲｅｒよりも大きな電圧である。電圧ＡＲｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＡＲａよりも大きな電圧である。電圧ＡＲｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＡＲｂよりも大きな電圧である。

同様に、データ読み出しのためにワード線ＷＬｎに印加する電圧ＢＲも、４段階に微小に変化させる（電圧ＢＲｅｒ、ＢＲａ、ＢＲｂ、ＢＲｃ）。電圧ＢＲｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされ（選択され）る、最も小さな電圧である。電圧ＢＲａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＢＲｅｒよりも大きな電圧である。電圧ＢＲｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＢＲａよりも大きな電圧である。電圧ＢＲｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＢＲｂよりも大きな電圧である。

同様に、データ読み出しのためにワード線ＷＬｎに印加する電圧ＣＲも、４段階に微小に変化させる（電圧ＣＲｅｒ、ＣＲａ、ＣＲｂ、ＣＲｃ）。電圧ＣＲｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされ（選択され）る、最も小さな電圧である。電圧ＣＲａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＣＲｅｒよりも大きな電圧である。電圧ＣＲｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＣＲａよりも大きな電圧である。電圧ＣＲｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＣＲｂよりも大きな電圧である。

このように、本実施の形態では、ハードビットリードにおいて印加される電圧ＡＲ、ＢＲ、ＣＲを、それぞれ４通りの電圧に変化させる。そして、これら４通りの電圧の各々について得られた４通りのデータのうち、隣接メモリセルの保持データに応じたデータを選択し、これを選択メモリセルＭＣｎの読み出しデータの特定に用いる。例えば、隣接メモリセルの保持データが”００”（閾値電圧分布Ｂ）であった場合には、電圧ＡＲｂ、ＢＲｂ、ＣＲｂにより得られたデータを、選択メモリセルの読み出しデータとするものである。

また、図１２に示すように、ソフトビットリードにおいて印加される電圧ＡＲ−、ＡＲ＋、ＢＲ−、ＢＲ＋、ＣＲ−、ＣＲ＋も、隣接メモリセルの保持データに応じて、それぞれ４段階の電圧に変化させられる。すなわち、ソフトビットリードにおいても、補正読出し方式が実行される。そして、隣接メモリセルの保持データに応じ、これら４段階の電圧のうちの１つにより読み出されたデータを選択し、その選択メモリセルの読み出しデータとして出力する。

たとえば、電圧ＡＲ−は、隣接メモリセルの状態に対応して、電圧ＡＲ−ｅｒ、ＡＲ−ａ、ＡＲ−ｂ、ＡＲ−ｃの４段階に変化させられる。電圧ＡＲ−ｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされる（選択される）、最も小さな電圧である。電圧ＡＲ−ａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＡＲ−ｅｒよりも大きな電圧である。電圧ＡＲ−ｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＡＲ−ａよりも大きな電圧である。電圧ＡＲ−ｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＡＲ−ｂよりも大きな電圧である。

また、電圧ＡＲ＋は、電圧ＡＲ＋ｅｒ、ＡＲ＋ａ、ＡＲ＋ｂ、ＡＲ＋ｃの４段階に変化させる。電圧ＡＲ＋ｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされ（選択され）、最も小さな電圧である。電圧ＡＲ＋ａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＡＲ＋ｅｒよりも大きな電圧である。電圧ＡＲ＋ｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＡＲ＋ａよりも大きな電圧である。電圧ＡＲ＋ｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＡＲ＋ｂよりも大きな電圧である。

電圧ＢＲ−は、電圧ＢＲ−ｅｒ、ＢＲ−ａ、ＢＲ−ｂ、ＢＲ−ｃの４段階に変化させる。電圧ＢＲ−ｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされ（選択され）る、最も小さな電圧である。電圧ＢＲ−ａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＢＲ−ｅｒよりも大きな電圧である。電圧ＢＲ−ｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＢＲ−ａよりも大きな電圧である。電圧ＢＲ−ｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＢＲ−ｂよりも大きな電圧である。

また、電圧ＢＲ＋は、電圧ＢＲ＋ｅｒ、ＢＲ＋ａ、ＢＲ＋ｂ、ＢＲ＋ｃの４段階に変化させる。電圧ＢＲ＋ｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされる（選択される）、最も小さな電圧である。電圧ＢＲ＋ａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＢＲ＋ｅｒよりも大きな電圧である。電圧ＢＲ＋ｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＢＲ＋ａよりも大きな電圧である。電圧ＢＲ＋ｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＢＲ＋ｂよりも大きな電圧である。

電圧ＣＲ−は、電圧ＣＲ−ｅｒ、ＣＲ−ａ、ＣＲ−ｂ、ＣＲ−ｃの４段階に変化させる。電圧ＣＲ−ｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされ（選択され）る、最も小さな電圧である。電圧ＣＲ−ａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＣＲ−ｅｒよりも大きな電圧である。電圧ＣＲ−ｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＣＲ−ａよりも大きな電圧である。電圧ＣＲ−ｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＣＲ−ｂよりも大きな電圧である。

また、電圧ＣＲ＋は、電圧ＣＲ＋ｅｒ、ＣＲ＋ａ、ＣＲ＋ｂ、ＣＲ＋ｃの４段階に変化させる。電圧ＣＲ＋ｅｒは、隣接メモリセルの保持データが、データ”１１”（閾値電圧分布Ｅ＝消去状態）である場合に有効とされる（選択され）、最も小さな電圧である。電圧ＣＲ＋ａは、隣接メモリセルの保持データが、データ”０１”（閾値電圧分布Ａ）である場合に有効とされ（選択され）、電圧ＣＲ＋ｅｒよりも大きな電圧である。電圧ＣＲ＋ｂは、隣接メモリセルの保持データが、データ”００”（閾値電圧分布Ｂ）である場合に有効とされ（選択され）、電圧ＣＲ＋ａよりも大きな電圧である。電圧ＣＲ＋ｃは、隣接メモリセルの保持データが、データ”１０”（閾値電圧分布Ｃ）である場合に有効とされ（選択され）、電圧ＣＲ＋ｂよりも大きな電圧である。

このように、この第１の実施の形態の半導体記憶装置では、ハードビットリードに加えソフトビットリードを行うと共に、その各々について補正読出し方式を実行する。これらの動作を順に行う場合、データの読み出し時間が長期化する虞がある。このため、この以下に説明する本発明の各実施の形態の半導体記憶装置では、これら補正読出し方式で読み出されたハードビットリードデータの出力動作、及びソフトビットリードデータの出力動作を、続いて行われる隣接メモリセルのデータの読み出し／データ保持動作、又は続いて行われる選択メモリセルのハードビットリード又はソフトビットリードと並行して（同時に）実行することにより、データ読み出し時間を短縮している。

次に、図１３を参照して、本発明の第１の実施の形態の半導体記憶装置におけるデータ読み出し動作を説明する。この図１３は、選択メモリセルＭＣｎが接続されるワード線ＷＬｎへの印加電圧、及びこの選択メモリセルＭＣｎに隣接する隣接メモリセルＭＣｎ＋１に接続される隣接ワード線ＷＬｎ＋１の印加電圧、及び外部出力インタフェースＩ／Ｆにおける出力動作を示している。

まず、時刻ｔ１１で、読み出しコマンドに従い、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１の読み出し動作が実行され、順次隣接ワード線ＷＬｎ＋１に電圧ＡＲ、ＢＲ、ＣＲが印加される。これにより、隣接メモリセルＭＣｎ＋１に格納された４値データに対応する２ビットのデータが演算回路３１を介して読み出され、これが図８に示すセンスアンプ回路３ｂの２つのデータラッチＤＬ１、ＤＬ０に格納される。

続いて、時刻ｔ１２において、ワード線ＷＬｎに対するハードビットリードの一部が実行される。具体的には、選択メモリセルＭＣｎの下位データ（ＬＯＷＥＲ）を読み出すため、電圧ＢＲが、４段階（ＢＲｅｒ、ＢＲａ、ＢＲｂ、ＢＲｃ）に切り換えられて印加され、４段階のそれぞれの電圧ごとに、選択メモリセルＭＣｎからの読み出しデータとして、４通りの読み出しデータが得られる（すなわち、メモリセルＭＣｎの２ビットのデータのうちの下位データ（ＬＯＷＥＲ）が読み出される）。
これら４通りの読み出しデータは、一旦演算回路３１内のデータラッチ（図示せず）に格納される。その後、データラッチＤＬ１、ＤＬ０に格納された隣接メモリセルＭＣｎ＋１のデータに従い、この４通りの読み出しデータのうちの１つが演算回路３１により選択され、この選択されたデータが、メモリセルＭＣｎの下位データ（ＬＯＷＥＲ）としてデータラッチＤＬＸに転送・格納される。

具体的には、メモリセルＭＣｎ＋１に格納されているデータが、閾値電圧分布Ｅに対応するデータ”１１”であった場合には（データラッチＤＬ０、ＤＬ１にそれぞれ”１”、”１”が格納されている）には、電圧ＢＲｅｒを印加して読み出されたデータが選択され、データラッチＤＬＸに転送・格納される。同様に、メモリセルＭＣｎ＋１に格納されているデータが、閾値電圧分布Ａに対応するデータ”０１”であった場合には（データラッチＤＬ０、ＤＬ１にそれぞれ”１”、”０”が格納されている）、電圧ＢＲａを印加して読み出されたデータが選択され、データラッチＤＬＸに転送・格納される。

同様に、メモリセルＭＣｎ＋１に格納されているデータが、閾値電圧分布Ｂに対応するデータ”００”であった場合には（データラッチＤＬ０、ＤＬ１にそれぞれ”０”、”０”が格納されている）、電圧ＢＲｂを印加して読み出されたデータが選択され、データラッチＤＬＸに転送・格納される。

同様に、メモリセルＭＣｎ＋１に格納されているデータが、閾値電圧分布Ｃに対応するデータ”１０”であった場合には（データラッチＤＬ０、ＤＬ１にそれぞれ”０”、”１”が格納されている）、電圧ＢＲｃを印加して読み出されたデータが選択され、データラッチＤＬＸに転送・格納される。

次に、時刻ｔ１３では、新たな読み出しコマンドに従い、隣接ワード線ＷＬｎ＋１に電圧ＡＲ、ＢＲ、ＣＲが順次印加されて隣接メモリセルＭＣｎ＋１からデータの読み出しがされる。読み出されたデータは、データラッチＤＬ０、ＤＬ１に格納される。

一方、これと同時に、外部インタフェースＩ／Ｆにおいては、時刻ｔ１２においてデータラッチＤＬＸに格納されたデータ（選択メモリセルＭＣｎの下位データ（ＬＯＷＥＲ））の外部への出力が実行される。このように、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１からのデータ読み出しと、選択ワード線ＷＬｎに沿ったメモリセルＭＣｎから読み出したデータの出力とが並行して行われるので、データ読み出し時間を短縮することができる。

続いて、時刻ｔ１４では、新たな読み出しコマンドの発行に従い、ワード線ＷＬｎに電圧ＡＲが、電圧値を４段階に切り換えて印加され（ＡＲｅｒ、ＡＲａ、ＡＲｂ、ＡＲｃ）、続いて電圧ＣＲが、やはり電圧値を４段階に切り換えて印加される（ＣＲｅｒ、ＣＲａ、ＣＲｂ、ＣＲｃ）。これにより読み出された２×４＝８通りの読み出しデータ（メモリセルＭＣｎの上位データ（Ｕｐｐｅｒ））は、一旦演算回路３１のデータラッチ（図示せず）に格納される。その後、データラッチＤＬ１、ＤＬ０に格納された隣接メモリセルＭＣｎ＋１のデータに従い、この８通りの読み出しデータのうちの２つが演算回路３１により選択され、この選択されたデータのみが演算回路３１に残され、他のデータは削除される。

すなわち、データラッチＤＬ０、ＤＬ１を格納データを参照した結果、メモリセルＭＣｎ＋１のデータが”１１”であれば、電圧ＡＲｅｒ、Ｃｅｒにより読み出されたデータのみが選択され、残りは削除される。同様に、メモリセルＭＣｎ＋１のデータが”０１”であれば、電圧ＡＲａ、ＣＲａにより読み出されたデータのみが選択され、残りは削除される。メモリセルＭＣｎ＋１のデータが”００”であれば、電圧ＡＲｂ、ＣＲｂにより読み出されたデータのみが選択され、残りは削除される。メモリセルＭＣｎ＋１のデータが”１０”であれば、電圧ＡＲｃ、ＣＲｃにより読み出されたデータのみが選択され、残りは削除される。

次に、時刻ｔ１５では、新たな読み出しコマンドの発行に従い、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１の読み出し動作が実行され、順次隣接ワード線ＷＬｎ＋１に電圧ＡＲ、ＢＲ、ＣＲが印加される。これにより、隣接メモリセルＭＣｎ＋１に格納された４値データに対応する２ビットのデータが演算回路３１を介して読み出され、これが図８に示すセンスアンプ回路３ｂの２つのデータラッチＤＬ１、ＤＬ０に格納される。

一方で、これと同時に、外部インタフェースＩ／Ｆにおいては、演算回路３１のデータラッチ（図示せず）に格納されたデータ（選択メモリセルＭＣｎの上位データ（ＵＰＰＥＲ））の外部への出力が実行される。このように、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１からのデータ読み出しと、選択ワード線ＷＬｎに沿ったメモリセルＭＣｎから読み出したデータの出力とが並行して行われるので、データ読み出し時間を短縮することができる。

次に、時刻ｔ１６以降では、第１のソフトビットリード動作が実行される。すなわち、時刻ｔ１６では、新たな読み出しコマンドの発行に従い、ワード線ＷＬｎに電圧ＡＲ−、ＢＲ−、ＣＲ−が、更にそれぞれ電圧値を４段階に切り換えて印加され（ＡＲ−ｅｒ、ＡＲ−ａ、ＡＲ−ｂ、ＡＲ−ｃの４段階、ＢＲ−ｅｒ、ＢＲ−ａ、ＢＲ−ｂ、ＢＲ−ｃの４段階、ＣＲ−ｅｒ、ＣＲ−ａ、ＣＲ−ｂ、ＣＲ−ｃの４段階）。これにより読み出された３×４＝１２通りの読み出しデータは、一旦演算回路３１のデータラッチ（図示せず）に格納される。その後、データラッチＤＬ１、ＤＬ０に格納された隣接メモリセルＭＣｎ＋１のデータに従い、この１２通りの読み出しデータのうちの３つが演算回路３１により選択され、この選択されたデータのみが演算回路３１に残され、他のデータは削除される。

次に、時刻ｔ１７では、新たな読み出しコマンドの発行に従い、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１の読み出し動作が実行され、順次隣接ワード線ＷＬｎ＋１に電圧ＡＲ、ＢＲ、ＣＲが印加される。これにより、隣接メモリセルＭＣｎ＋１に格納された４値データに対応する２ビットのデータが演算回路３１を介して読み出され、これが２つのデータラッチＤＬ１、ＤＬ０に格納される。

一方で、これと同時に、外部インタフェースＩ／Ｆにおいては、演算回路３１のデータラッチ（図示せず）に格納されたデータ（時刻ｔ１６で読み出された選択メモリセルＭＣｎの第１ソフトビットリードデータ）の外部への出力が実行される。このように、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１からのデータ読み出しと、選択ワード線ＷＬｎに沿ったメモリセルＭＣｎから読み出した第１ソフトビットリードデータの出力とが並行して行われるので、データ読み出し時間を短縮することができる。

次に、時刻ｔ１８では、第２のソフトビットリード動作が引き続き行われる。すなわち、新たな読み出しコマンドの発行に従い、ワード線ＷＬｎに電圧ＡＲ＋、ＢＲ＋、ＣＲ＋が、更にそれぞれ電圧値を４段階に切り換えて印加され（ＡＲ＋ｅｒ、ＡＲ＋ａ、ＡＲ＋ｂ、ＡＲ＋ｃの４段階；ＢＲ＋ｅｒ、ＢＲ＋ａ、ＢＲ＋ｂ、ＢＲ＋ｃの４段階、ＣＲ＋ｅｒ、ＣＲ＋ａ、ＣＲ＋ｂ、ＣＲ＋ｃの４段階）。これにより読み出された３×４＝１２通りの読み出しデータは、一旦演算回路３１のデータラッチ（図示せず）に格納される。

その後、データラッチＤＬ１、ＤＬ０に格納された隣接メモリセルＭＣｎ＋１のデータに従い、この１２通りの読み出しデータのうちの３つが演算回路３１により選択され、この選択されたデータのみが演算回路３１に残され、他のデータは削除される。こうして読み出される第２ソフトビットデータは、引き続き外部インタフェースＩ／Ｆから外部に出力される。こうして出力された第２ソフトビットデータと、時刻ｔ１７において先に出力された第１ソフトビットデータとが合わさってソフトビットデータを構成し、ＥＣＣ回路において誤り訂正に用いられる。

以上説明したように、本実施の形態では、ワード線ＷＬｎに沿って形成されるメモリセルＭＣｎのハードビットリード、及びソフトビットリードが、電圧ＡＲ、ＢＲ、ＣＲ、ＡＲ−、ＢＲ−、ＣＲ−、ＡＲ＋、ＢＲ＋、ＣＲ＋を４段階に大きさを変化させて実行する補正読出し方式により実行されると共に、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１のデータに従って、この４段階の電圧で読み出されたデータのいずれかが選択される。このため、隣接セルの干渉の影響を受けない読み出し動作の実行を可能としている。そして、こうしたデータの読み出しは、メモリセルＭＣｎ＋１からの読み出しと、メモリセルＭＣｎのデータの出力動作とが並行して実行可能とされているので、読み出し時間も短縮することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体記憶装置を、図１４を参照して説明する。この第２の実施の形態に係る半導体記憶装置の構成は、第１の実施の形態と略同様で、図１〜図６に示す通りである。

また、ハードビットリードに加えソフトビットリードを行い、更に補正読出し方式を採用している点も、第１の実施の形態と同様である。ただし、この実施の形態では、選択メモリセルＭＣｎ、及び隣接メモリセルＭＣｎ＋１の読み出し手順、具体的には選択ワード線ＷＬｎ、隣接ワード線ＷＬｎ＋１への各種電圧の印加手順が第１の実施の形態と異なっており、これを図１４に従って説明する。

まず、時刻ｔ１１〜ｔ１２の間は、第１の実施の形態と同様の動作を行う。

続く時刻ｔ１３で、別の読み出しコマンドが発行された後は、まず、時刻ｔ１２で選択しデータラッチＤＬＸに保持した電圧ＢＲによる読み出しデータを、メモリセルＭＣｎの下位データ（ＬＯＷＥＲ）として外部インタフェースＩ／Ｆを通じて外部に出力する。
一方、これと並行して、隣接ワード線ＷＬｎ＋１に、電圧ＡＲ、ＢＲのみを印加し、その読み出しデータをデータラッチＤＬ０、ＤＬ１に格納する。換言すれば、メモリセルＭＣｎ＋１の２ビットデータの読み出し動作の一部のみが実行され、残りの部分は、続く選択ワード線ＷＬｎに対する動作の終了後である時刻ｔ１６以降に行われる。

電圧ＡＲ、ＢＲが印加されることにより、隣接メモリセルＭＣｎ＋１が、
（１）閾値電圧分布ＥＲ（データ”１１”）にあるのか、
（２）閾値電圧分布Ａ（データ”０１”）にあるのか、それとも
（３）閾値電圧分布Ｂ、Ｃ（データ”００”又は”１０”）のいずれかであるのか
が判別され、これが２ビットのデータとしてデータラッチＤＬ０、ＤＬ１に格納される。

続いて、時刻ｔ１４において、選択ワード線ＷＬｎを活性化させて選択メモリセルＭＣｎの読み出しを行うが、このとき、選択ワード線ＷＬｎには、電圧ＡＲとして、電圧ＡＲｅｒ、ＡＲａ、ＡＲｂの３段階の電圧のみを印加する。電圧ＡＲｃの印加は、この段階では実行せず、続く隣接ワード線ＷＬｎ＋１に対する読み出し動作の終了後である時刻ｔ１７で行う。

そして、隣接メモリセルＭＣｎ＋１が上記の（１）であるならば電圧ＡＲｅｒにより得られた読み出しデータを選択してデータラッチＤＬ０またはＤＬ１（ここではＤＬ０とする）に保持する。（２）であるならば電圧ＡＲａにより得られた読み出しデータを選択してデータラッチＤＬ０に保持する。（３）であるならば電圧ＡＲｂにより得られた読み出しデータを選択してデータラッチＤＬ０に保持する。

時刻ｔ１５以降、このデータラッチＤＬ０の保持データは、外部インタフェースＩ／Ｆを介して外部に出力される。また、これと並行して、選択ワード線ＷＬｎ＋１には、電圧ＣＲとして、電圧ＣＲｅｒ、ＣＲａ、ＣＲｂの３段階の電圧のみを印加する（電圧ＣＲｃの印加は、この段階では実行しない）。そして、電圧ＡＲの場合と同様に、隣接メモリセルＭＣｎ＋１の読み出しデータが（１）〜（３）のいずれであるのかにより、電圧ＣＲｅｒ、ＣＲａ、ＣＲｂにより得られた３通りの読み出しデータのうちのいずれか１つが選択され、これがデータラッチＤＬ１に保持される。すなわち、この時刻ｔ１４〜ｔ１５では、メモリセルＭＣｎのハードビットリード動作の一部のみが実行され、残りの部分は、次に説明するメモリセルＭＣｎ＋１に対する残りのリード動作の終了後である時刻ｔ１７で行われる。

続く時刻ｔ１６では、データラッチＤＬＸから外部インタフェースを介して、電圧ＣＲの印加により得られたデータが外部に出力され、これと並行して、隣接ワード線ＷＬｎ＋１には電圧ＣＲが印加される。この電圧ＣＲの印加により、隣接メモリセルＭＣｎ＋１の保持データが、閾値電圧分布Ｃ（データ”１０”）であったのか、それともそれ以外の分布ＥＲ、Ａ，Ｂ（データ”１１”、”０１”、”００”）のいずれであったのかが判別される。その判別の結果が、データラッチＤＬ１に格納される。

続く時刻ｔ１７では、選択ワード線ＷＬｎに対し、時刻ｔ１４〜ｔ１５の段階では印加されなかった電圧ＡＲｃ、ＣＲｃが連続して印加され、この印加に基づくデータが読み出される。この読み出されたデータは、データラッチＤＬ１の格納データに従って、この読み出されたデータを、すでに読み出し済みの電圧ＡＲ、ＣＲのデータと置き換えるのか、それとも読み出し済みの電圧ＡＲ、ＣＲのデータをそのまま維持するのかが判定される。

以上により、メモリセルＭＣｎのハードビットリード動作が完了する。この実施の形態では、第１の実施の形態と異なり、隣接ワード線ＷＬｎ＋１に対する複数種類の電圧（ＡＲ、ＢＲ、ＣＲ）の印加動作と、選択ワード線ＷＬｎに対する複数種類の電圧（ＡＲｅｒ、ＡＲａ、ＡＲｂ、ＡＲｃ、ＣＲｅｒ、ＣＲａ、ＣＲｂ、ＡＲｃ、ＣＲｃ）の印加動作とが、時刻ｔ１３〜ｔ１７の間において、それぞれ複数ステップに分割して印加されている（それぞれの動作が所定の小単位に分割して実行され、一方の動作の一部が他方の動作の一部の間に割り込むようにされている）。これにより、データラッチの記憶容量を小さくすることができ、第１の実施の形態に比べ、高速な読み出し動作を行うことができる。

次に、時刻ｔ１８では、時刻ｔ１７での読み出し動作の結果である選択メモリセルＭＣｎの上位データ（ＵＰＰＥＲ）の外部インタフェースＩ／Ｆを介した読み出しを並行に行いつつ、新たな読み出しコマンドに従い、隣接メモリセルＭＣｎ＋１に、電圧ＡＲ、ＢＲが印加され、上記と同様に、隣接メモリセルＭＣｎ＋１が、
（１）閾値電圧分布ＥＲ（データ”１１”）にあるのか、
（２）閾値電圧分布Ａ（データ”０１”）にあるのか、それとも
（３）閾値電圧分布Ｂ、Ｃ（データ”００”又は”１０”）のいずれかであるのか
が判別され、これが２ビットのデータとしてデータラッチＤＬ０、ＤＬ１に格納される。

続く時刻ｔ１９では、第１のソフトビットリード動作の一部を実行するため、選択ワード線ＷＬｎに、電圧ＡＲ−、ＢＲ−、ＣＲ−が、更にそれぞれ３段階の大きさの電圧（ＡＲ−ｅｒ、ＡＲ−ａ、ＡＲ−ｂ、ＢＲ−ｅｒ、ＢＲ−ａ、ＢＲ−ｂ、ＣＲ−ｅｒ、ＣＲ−ａ、ＣＲ−ｂ）に切り換えて印加される。ここでも、電圧ＡＲ−、ＢＲ−、ＣＲ−の各４段階の電圧のうち、ＡＲ−ｃ、ＢＲ−ｃ、ＣＲ−ｃはこの段階では印加されない。これらは、後述する隣接ワード線ＷＬｎ＋１に対する電圧印加動作を挟んで（当該動作の後に）行われる。

電圧ＡＲ−ｅｒ、電圧ＡＲ−ａ、電圧ＡＲ−ｂにより得られた３種類のデータのうちの１つが、データラッチＤＬ０、ＤＬ１に格納されたデータに従って選択され、これがデータラッチＤＬＸに格納され、その後外部インタフェースＩ／Ｆを介して外部に出力される。電圧ＢＲ−ｅｒ、ＢＲ−ａ、ＢＲ−ｂにより得られたデータにおいても同様の動作が行われる。また、電圧ＣＲ−ｅｒ、ＣＲ−ａ、ＣＲ−ｂに関して同様である。

その後、時刻ｔ２０において、隣接ワード線ＷＬｎ＋１に電圧ＣＲが印加され、この電圧ＣＲによる読み出しデータがデータラッチＤＬ１に格納される。その後、選択ワード線ＷＬｎには、時刻ｔ１９では印加されなかった電圧ＡＲ−ｃ、ＢＲ−ｃ、ＣＲ−ｃが連続して印加され、それぞれの電圧に基づくデータが読み出される。この読み出されたデータは、データラッチＤＬ１の格納データに従って、この読み出されたデータを、すでに読み出し済みの電圧ＡＲ−、ＢＲ−、ＣＲ−のデータと置き換えるのか、それとも読み出し済みの電圧ＡＲ−、ＢＲ−、ＣＲ−のデータをそのまま維持するのかが判定される。

以下、時刻ｔ２１、時刻ｔ２２、時刻ｔ２３において、電圧ＡＲ＋、ＢＲ＋、ＣＲ＋（第２のソフトビットリード動作）につき、電圧ＡＲ−、ＢＲ−、ＣＲ−における場合と同様の動作がなされる。この時刻ｔ２１〜時刻ｔ２３の動作により、隣接メモリセルＭＣｎ＋１の状態に応じて、選択メモリセルＭＣにおいて最適な状態でソフトビットリードを実行することができる。

このソフトビットリード動作（時刻ｔ１９以降）でも、隣接ワード線ＷＬｎ＋１に対する一連の動作と、選択ワード線ＷＬｎに対する一連の動作とが、それぞれ所定の小単位に分割して実行され、その分割された手順の間に、他方の動作が割り込み、交互に実施されるようにされている。このように、選択ワード線ＷＬｎ、隣接ワード線ＷＬｎ＋１に対する動作が交互に行われることにより、データラッチの記憶容量を小さくすることができ、読み出し動作の高速化を図ることができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係る半導体記憶装置を、図１５を参照して説明する。この第３の実施の形態に係る半導体記憶装置の構成は、第１の実施の形態と略同様で、図１〜図６に示す通りである。

また、ハードビットリードに加えソフトビットリードを行い、更に補正読出し方式を採用している点も、第１、第２の実施の形態と同様である。
また、隣接ワード線ＷＬｎ＋１に対する一連の動作と、選択ワード線ＷＬｎに対する一連の動作とが、それぞれ分割して実行され、その分割された手順の間に、他方の動作が割り込むようにされ、この点は、第２の実施の形態と共通している。以下、第２の実施の形態の動作と異なる点を中心に、第３の実施の形態の動作を図１５を参照して説明する。

まず、時刻ｔ１１〜ｔ１７の間は、第２の実施の形態と同様の動作を行う。

次に、時刻ｔ１８以降において、コマンドに従って、メモリセルＭＣｎのハードビットリードの上位データ（ＵＰＰＥＲ）のデータを外部インタフェースＩ／Ｆから読み出した後、時刻ｔ１９以降、ソフトビットリード動作を開始する。時刻ｔ１９では、読み出しコマンドに従い、隣接ワード線ＷＬｎ＋１に沿った隣接メモリセルＭＣｎ＋１の読み出し動作が実行され、順次隣接ワード線ＷＬｎ＋１に電圧ＡＲ、ＢＲ、ＣＲが印加される。これにより、隣接メモリセルＭＣｎ＋１に格納された４値データに対応する２ビットのデータが演算回路３１を介して読み出され、これが図８に示すセンスアンプ回路３ｂの２つのデータラッチＤＬ１、ＤＬ０に格納される。

次に、時刻ｔ２０〜ｔ２１では、電圧ＡＲ−，ＢＲ−、ＣＲ−に基づく第１ソフトビットリード動作が時刻ｔ２０において行われ、次に、電圧ＡＲ＋，ＢＲ＋、ＣＲ＋に基づく第２ソフトビットリード動作が時刻ｔ２１において行われる。第２の実施の形態では、第１のソフトビットリードのための動作が、隣接ワード線ＷＬｎ＋１に対する読み出し動作と交互に、更に小単位に分けて実行されていた。これに対し、本実施の形態では、図１５に示すように、電圧ＡＲ−，ＢＲ−、ＣＲ−に基づく第１ソフトビットリード動作は、隣接ワード線ＷＬｎ＋１の読み出し動作を間に挟むことなく、一括して実行する。すなわち、電圧ＡＲ−，ＢＲ−、ＣＲ−は、他の電圧と共に一括して（連続して）印加され、合計１２種類の電圧が連続して印加される。この読み出し結果は、データラッチＤＬＸに格納される。

続いて、時刻ｔ２１では、この第１のソフトビットリードのリード結果を、データラッチＤＬＸから外部インタフェースＩ／Ｆを介して外部に転送すると共に、これと並行して第２ソフトビットリード動作を、ワード線ＷＬｎに電圧ＡＲ＋、ＢＲ＋、ＣＲ＋を印加することにより行う。この第２のソフトビットリードでは、第２の実施の形態と同様に、電圧ＡＲ＋ｃ、ＢＲ＋ｃ、ＣＲ＋ｃの電圧の印加は、他の電圧の印加とは切り離して実行され、その間において、ワード線ＷＬｎ＋１に対する電圧ＣＲの印加を行う形式を取る。この形式が取られることにより、データラッチＤＬ０、ＤＬ１において空きが生じるので、その空きの部分を用いて、時刻ｔ２０で行った第１ソフトビットデータの読み出しを、並行して実行することができる。

［第４の実施の形態］
次に、本発明の第４の実施の形態に係る半導体記憶装置を、図１６を参照して説明する。この第４の実施の形態に係る半導体記憶装置の構成の読み出し動作は、第３の実施の形態と略同様であるが、時刻ｔ１９において、隣接ワード線ＷＬｎ＋１に沿ったメモリセルＭＣｎ＋１のデータ読み出し（電圧ＡＲ、ＢＲ、ＣＲの印加）と、その前に読み出されデータラッチに保持されたメモリセルＭＣｎの上位データ（ＵＰＰＥＲ）の読み出しとが並行して実行される点が、第３の実施の形態と異なる。それ以外は第３の実施の形態と同様である。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

１・・・メモリセルアレイ、 ２・・・ロウデコーダ、 ３・・・センスアンプ回路、 ４・・・カラムデコーダ、 ５・・・アドレスレジスタ、 ６・・・制御回路、 ８・・・コマンドレジスタ、 １０・・・高電圧発生回路、 １１、１２・・・ステータスレジスタ、 １３・・・入出力制御回路、 １４・・・論理回路、 ２０・・・メモリカード、 ２１・・・フラッシュメモリチップ、 ２２・・・メモリコントローラ、 ２３・・・ＮＡＮＤフラッシュインタフェース、 ２４・・・ＭＰＵ、 ２５・・・ホストインタフェース、 ２６・・・バッファＲＡＭ、 ２７・・・ハードウェアシーケンサ、 ３１・・・演算回路。

Claims (5)

1. 複数の閾値電圧分布に割り付けられた複数ビットの情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
   前記メモリセルに保持されたデータを読み出すとともに、前記メモリセルの閾値電圧が前記複数の閾値電圧分布の１つの中のどの位置にあるかを示す閾値電圧情報を読み出すセンスアンプ回路と、
   前記メモリセルから読み出された前記データ及び前記閾値電圧情報を保持する第１のデータ保持回路と、
   前記メモリセルから読み出された前記データ及び前記閾値電圧情報を保持するとともに、外部に出力する第２のデータ保持回路と、
   前記第１データ保持回路が保持するデータ、第２のデータ保持回路が保持するデータ、及び前記センスアンプが読み出したデータの間の演算を行う演算器と、
   前記メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御する制御回路と
   を備え、
   前記制御回路は、
   データ読み出しの対象である選択メモリセルが接続された第１ワード線と隣接する第２ワード線に接続された隣接メモリセルのデータを読み出し、このデータを前記第１のデータ保持回路に保持させる第１動作と、
   前記データ又は前記閾値電圧情報の読み出しのために前記第１ワード線に印加される複数種類のワード線電圧を更にそれぞれ複数通りの大きさに変化させ、この複数通りの前記ワード線電圧により読み出された複数通りのデータの１つを、前記第１のデータ保持回路に保持されたデータに従って選択する第２動作と、
   この第２動作により選択されたデータを外部に出力する第３動作と
   を実行可能に構成され、
   前記第３動作は、引き続いて実行される前記第１動作又は前記第２動作と同時に行われる
   ことを特徴とする半導体記憶装置。
2. 前記第１動作と、前記第２動作とが、所定の小単位に分割されると共に、前記第１動作の小単位と、前記第２動作の小単位とを交互に実施するように構成された請求項１記載の半導体記憶装置。
3. 前記第２動作では、
   前記選択ワード線に印加される複数種類の前記前記ワード線電圧それぞれの複数通りの大きさの電圧のうち、一部を複数の前記小単位のうちの第１の小単位に割り当てると共に、残りの電圧を前記第１の小単位とは別の第２の小単位に割り当てることを特徴とする請求項２記載の半導体記憶装置。
4. 前記第１の動作では、
   前記第２ワード線に印加すべき複数種類のワード線電圧のうち、前記メモリセルに記憶される複数ビットの情報の上位ビットの情報を特定するのに必要な電圧を、前記小単位のうちの第１の小単位に割り当てると共に、残りの電圧を前記第１の小単位とは別の第２の小単位に割り当てることを特徴とする請求項３記載の半導体記憶装置。
5. 前記第２動作では、選択されたデータを前記第２のデータ保持回路に転送して保持させる動作を含む請求項１に記載の半導体記憶装置。

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