KR101098656B1 - 반도체 기억 장치 및 그 판독 방법 - Google Patents

반도체 기억 장치 및 그 판독 방법 Download PDF

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Abstract

제1 및 제2 데이터 유지 회로는, 메모리 셀로부터 판독된 데이터, 및 메모리 셀의 임계값 전압이 복수의 임계값 전압 분포의 하나 중의 어느 위치에 있는지를 나타내는 임계값 전압 정보를 유지한다. 연산기는, 제1 데이터 유지 회로가 유지하는 데이터, 제2 데이터 유지 회로가 유지하는 데이터, 및 감지 증폭기가 판독한 데이터 사이의 연산을 행한다. 제어 회로는, 선택 메모리 셀이 접속된 제1 워드선과 인접하는 제2 워드선에 접속된 인접 메모리 셀의 데이터를 판독하고, 이 데이터를 제1 데이터 유지 회로에 유지시키는 제1 동작을 실행함과 함께, 데이터 또는 임계값 전압 정보의 판독을 위해 제1 워드선에 인가되는 복수 종류의 워드선 전압을 또한 각각 복수 종류의 값으로 변화시키고, 이 복수 종류의 상기 워드선 전압에 의해 판독된 복수 종류의 데이터 중 1개를, 제1 데이터 유지 회로에 유지된 데이터에 따라서 선택하는 제2 동작을 행한다. 이 제2 동작에 의해 선택된 데이터를 외부에 출력하는 제3 동작은, 계속해서 실행되는 제1 동작 또는 제2 동작과 동시에 행하여진다.

Description

반도체 기억 장치 및 그 판독 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF READING THE SAME}
<관련 출원>
본 출원은 일본 특허 출원 제2009-36479호(2009년 2월 19일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 원용된다.
본 발명은 반도체 기억 장치 및 그 판독 방법에 관한 것이며, 특히 1개의 메모리 셀에 복수 비트를 기억하는 것이 가능한 불휘발성 반도체 기억 장치에 관한 것이다.
불휘발성 반도체 기억 장치 중 하나로서, NAND형 플래시 메모리가 알려져 있다. 이 NAND형 플래시 메모리는, 복수의 NAND 셀 유닛으로 구성되어 있는 메모리 셀 어레이를 갖고 있다. 이 NAND 셀 유닛은, 직렬 접속되는 복수의 메모리 셀과, 그 양단부에 접속되는 2개의 선택 트랜지스터에 의해 구성되어 있다.
메모리 셀은 소거 상태에 있어서는, 임계값 전압이 부(-)로 되는 "1" 데이터를 유지하고 있고, 데이터의 기입시에 있어서는, 플로팅 게이트에 전자가 주입되고, 임계값 전압이 정(+)으로 되는 "0" 데이터로 재기입된다. NAND형 플래시 메모리에서는 데이터의 기입시에 있어서는, 임계값 전압을 낮은 쪽으로부터 높은 쪽으로 이동시키는 것만 가능하고, 역의 이동(임계값 전압이 높은 쪽으로부터 낮은 쪽)은 블록 단위에서의 소거 동작에 의해서만 행할 수 있다.
최근, 메모리 용량의 증가를 목적으로 하여, 1개의 메모리 셀에 2비트 이상의 정보를 기억하는 소위 다치 NAND형 플래시 메모리의 개발이 이루어지고 있다. 예를 들어, 1개의 메모리 셀에 3비트를 기억하는 경우에는, 1개의 메모리 셀이 23=8종류의 임계값 전압 분포를 갖는다. 1개의 메모리 셀에 8치의 정보를 기억시킨 경우, 8종류의 임계값 전압 분포 사이의 간격이 좁아지기 때문에, 데이터 판독시에 잘못하여 데이터가 판독되어, 데이터의 신뢰성이 저하될 우려가 있다.
이에 대하여, 잘못하여 판독된 데이터를 보정하는 에러 검출 정정(ECC: Error Check and Correct)을 행하기 위하여, 판독 데이터에 추가하여, 메모리 셀의 임계값 전압 정보도 판독하고, 이 정보를 판독 데이터에 부가함으로써 데이터 신뢰성을 높이는 반도체 기억 장치가 제안되어 있다(예를 들어, 일본 특허 공개 제2008-16092호 공보 참조). 여기에서, 임계값 전압 정보란, 메모리 셀의 임계값 전압이 소정의 데이터가 할당된 임계값 전압 분포의 어느 위치에 있는지를 나타내는 정보이다. 그러나, 통상의 데이터 판독에 추가하여, 또한 임계값 전압 정보 판독을 별도로 실행하는 경우, 데이터 판독과 임계값 전압 정보 판독의 합계 동작 시간이 장시간화될 우려가 있다.
추가하여, 메모리 셀의 미세화에 의해, 임의의 메모리 셀이 갖는 임계값 전압이 인접 메모리 셀의 영향을 받아 변동되는 경우가 있다. 이러한 변동을 고려한 판독 방법이, 예를 들어 일본 특허 공개 제2004-326866호 공보에 의해 제안되어 있다. 그러나, 이러한 판독 방법을 임계값 전압 정보를 판독하도록 한 반도체 기억 장치에 그대로 적용하면, 점점 동작 시간이 장기화될 우려가 있다.
[특허문헌1]일본특허공개제2008-16092호공보 [특허문헌2]일본특허공개제2004-326866호공보
본 발명은 상기 종래 기술을 감안하여 이루어진 것으로, 특히 1개의 메모리 셀에 복수 비트를 기억하는 것이 가능한 불휘발성 반도체 기억 장치 및 그 판독 방법을 제공하는 데에 있다.
본 발명의 일 형태에 관한 반도체 기억 장치는, 복수의 임계값 전압 분포에 할당된 복수 비트의 정보를 기억하는 것이 가능한 메모리 셀을 복수 배열시킨 메모리 셀 어레이와, 상기 메모리 셀에 유지된 데이터를 판독함과 함께, 상기 메모리 셀의 임계값 전압이 상기 복수의 임계값 전압 분포의 하나 중의 어느 위치에 있는지를 나타내는 임계값 전압 정보를 판독하는 감지 증폭기 회로와, 상기 메모리 셀로부터 판독된 상기 데이터 및 상기 임계값 전압 정보를 유지하는 제1 데이터 유지 회로와,
상기 메모리 셀로부터 판독된 상기 데이터 및 상기 임계값 전압 정보를 유지함과 함께, 외부에 출력하는 제2 데이터 유지 회로와, 상기 제1 데이터 유지 회로가 유지하는 데이터, 제2 데이터 유지 회로가 유지하는 데이터, 및 상기 감지 증폭기가 판독한 데이터간의 연산을 행하는 연산기와, 상기 메모리 셀 어레이에 대한 판독 동작, 기입 동작 및 소거 동작을 제어하는 제어 회로를 구비하고,
상기 제어 회로는, 데이터 판독의 대상인 선택 메모리 셀이 접속된 제1 워드선과 인접하는 제2 워드선에 접속된 인접 메모리 셀의 데이터를 판독하고, 이 데이터를 상기 제1 데이터 유지 회로에 유지시키는 제1 동작과, 상기 데이터 또는 상기 임계값 전압 정보의 판독을 위해 상기 제1 워드선에 인가되는 복수 종류의 워드선 전압을 또한 각각 복수 종류의 값으로 변화시키고, 이 복수 종류의 상기 워드선 전압에 의해 판독된 복수 종류의 데이터 중 1개를, 상기 제1 데이터 유지 회로에 유지된 데이터에 따라서 선택하는 제2 동작과, 이 제2 동작에 의해 선택된 데이터를 외부에 출력하는 제3 동작을 실행 가능하게 구성되고, 상기 제3 동작은 계속해서 실행되는 상기 제1 동작 또는 상기 제2 동작과 동시에 행하여지고,
상기 제1 동작과 상기 제2 동작이 소정의 소단위로 분할됨과 함께, 상기 제1 동작의 소단위와 상기 제2 동작의 소단위를 교대로 실시하도록 구성되고,
상기 제2 동작에서는, 상기 선택 워드선에 인가되는 복수 종류의 상기 워드선 전압 각각의 복수 종류의 값의 전압 중, 일부 전압을 복수의 상기 소단위 중의 제1 소단위에 할당함과 함께, 나머지 전압을 상기 제1 소단위와는 다른 제2 소단위에 할당하는 것을 특징으로 한다.
본 발명의 일 형태에 관한 반도체 기억 장치의 판독 방법은, 복수의 임계값 전압 분포에 할당된 복수 비트의 정보를 기억하는 것이 가능한 메모리 셀을 복수 배열시킨 메모리 셀 어레이와, 상기 메모리 셀에 유지된 데이터를 판독함과 함께, 상기 메모리 셀의 임계값 전압이 상기 복수의 임계값 전압 분포의 하나 중의 어느 위치에 있는지를 나타내는 임계값 전압 정보를 판독하는 감지 증폭기 회로를 구비한 반도체 기억 장치의 판독 방법에 있어서, 데이터 판독의 대상인 선택 메모리 셀이 접속된 제1 워드선과 인접하는 제2 워드선에 접속된 인접 메모리 셀의 데이터를 판독하고, 이 데이터를 제1 데이터로서 유지하는 제1 동작과, 상기 데이터 또는 상기 임계값 전압 정보의 판독을 위해 상기 제1 워드선에 인가되는 복수 종류의 워드선 전압을 또한 각각 복수 종류의 값으로 변화시키고, 이 복수 종류의 값의 상기 워드선 전압에 의해 판독된 복수 종류의 데이터 중 1개를, 상기 제1 데이터에 따라서 제2 데이터로서 선택하는 제2 동작과, 이 제2 데이터의 외부에의 출력을, 계속해서 실행되는 상기 제1 데이터의 판독 및 상기 제2 데이터의 판독과 동시에 행하는 제3 동작을 포함하고, 상기 제1 동작과 상기 제2 동작이, 소정의 소단위로 분할됨과 함께, 상기 제1 동작의 소단위와 상기 제2 동작의 소단위를 교대로 실시하도록 구성되고, 상기 제2 동작에서는, 상기 선택 워드선에 인가되는 복수 종류의 상기 워드선 전압 각각의 복수 종류의 값의 전압 중, 일부 전압을 복수의 상기 소단위 중의 제1 소단위에 할당함과 함께, 나머지 전압을 상기 제1 소단위와는 다른 제2 소단위에 할당하는 것을 특징으로 한다.
도 1은, 제1 실시 형태에 의한 불휘발성 반도체 기억 장치인 메모리 카드(20)의 전체 구성을 도시하는 블록도.
도 2는, 도 1의 메모리 카드(20)를, 메모리 칩(21)과 컨트롤러(22)의 로직 컨트롤을 혼연 일체로서 본 기능 블록도.
도 3은, 메모리 셀 어레이(1)의 구체적인 구성을 도시하는 회로도.
도 4는, 메모리 셀 MC의 구성을 도시하는 단면도.
도 5는, 선택 트랜지스터 S1, S2의 구성을 도시하는 단면도.
도 6은, NAND 셀 유닛 NU의 구성을 도시하는 단면도.
도 7은, 1개의 메모리 셀에 2비트의 정보를 기억하는 경우에 있어서의 임계값 전압 분포의 상태도(임계값 전압 Vth와 셀수의 관계도).
도 8은, 임계값 전압 정보를 판독하는 소프트 비트 리드의 동작을 도시하는 도면.
도 9는, 감지 증폭기 회로(3)에 포함되는 감지 증폭기(3a) 및 데이터 레지스터(3b)의 구성을 도시하는 도면.
도 10은, 메모리 셀의 임계값 전압 분포가 인접 메모리 셀에 의해 받는 영향을 설명하는 개념도.
도 11은, 보정 판독 방식의 개요를 설명하는 도면.
도 12는, 보정 판독 방식의 개요를 설명하는 도면.
도 13은, 본 발명의 제1 실시 형태의 반도체 기억 장치에서의 데이터 판독 동작을 설명하는 도면.
도 14는, 본 발명의 제2 실시 형태의 반도체 기억 장치에서의 데이터 판독 동작을 설명하는 도면.
도 15는, 본 발명의 제3 실시 형태의 반도체 기억 장치에서의 데이터 판독 동작을 설명하는 도면.
도 16은, 본 발명의 제4 실시 형태의 반도체 기억 장치에서의 데이터 판독 동작을 설명하는 도면.
도 17 및 도 18은, 본 발명의 제5 실시 형태의 반도체 기억 장치에서의 데이터 판독 동작을 설명하는 도면.
다음으로, 본 발명의 각종 실시 형태를 도면을 참조하여 상세하게 설명한다.
[제1 실시 형태]
우선, 본 발명의 제1 실시 형태에 관한 반도체 기억 장치를 도 1 등을 참조하여 설명한다.
[시스템의 전체 구성]
도 1은, 제1 실시 형태에 의한 불휘발성 반도체 기억 장치인 메모리 카드(20)의 전체 구성을 도시하는 블록도이다. 이 메모리 카드(20)는, NAND형 플래시 메모리 칩(21) 및 그 판독/기입을 제어하는 메모리 컨트롤러(22)에 의해 모듈을 구성한다. 플래시 메모리 칩(21)은 복수의 메모리 칩인 경우도 있다. 도 1에서는 2개의 메모리 칩 chip1, chip2를 도시하고 있다. 그 경우에도 1개의 메모리 컨트롤러(22)에서 제어된다. 메모리 컨트롤러(22)는, 메모리 칩(21)과의 사이에서 데이터 전송을 행하기 위한 NAND 플래시 인터페이스(23), 데이터 전송 제어 외에, 메모리 카드 전체의 동작 제어를 행하는 MPU(24), 호스트 디바이스와의 사이에서 데이터 전송을 행하기 위한 호스트 인터페이스(25), 판독/기입 데이터 등을 일시 유지하는 버퍼 RAM(26), NAND형 플래시 메모리(21) 내의 펌웨어(FW)의 판독/기입의 시퀀스 제어 등에 사용되는 하드웨어 시퀀서(27)를 갖는 1칩 컨트롤러이다.
메모리 카드(20)에 전원이 투입되면, 플래시 메모리(21) 내에 저장되어 있는 펌웨어(제어 프로그램)를 자동적으로 판독하는 초기화 동작(파워 온ㆍ이니셜 셋업 동작)이 행하여지고, 이것이 데이터 레지스터(버퍼 RAM)(26)에 전송된다. 이 판독 제어는 하드웨어 시퀀서(27)에 의해 행하여진다.
버퍼 RAM(26) 상에 로드된 펌웨어에 의해, MPU(24)는 각종 테이블을 버퍼 RAM(26) 상에 작성하거나, 호스트 디바이스로부터의 커맨드를 받아, 플래시 메모리(21)를 액세스하거나, 데이터 전송 제어를 행한다. 또한, NAND 플래시 인터페이스(23)는, 플래시 메모리 칩(21)에 저장된 용장 데이터에 기초하여, 판독 데이터의 오류 정정을 행하기 위한 ECC 회로를 구비하고 있다. 또한, 플래시 메모리 칩(21)과 컨트롤러 칩(22)이 다른 칩인 것은, 이 메모리 시스템에 있어서 본질적이지 않다. 도 2는, 도 1의 메모리 카드(20)를, 메모리 칩(21)과 컨트롤러(22)의 로직 컨트롤을 혼연 일체로서 본 기능 블록 구성을 도시하고 있다. 또한, 도 3은 그 메모리 코어부의 셀 어레이 구성을 도시하고 있다.
[메모리 셀 어레이(1)의 구성]
메모리 셀 어레이(1)는, 도 3에 도시한 바와 같이, 복수의 전기적 재기입 가능한 복수의 불휘발성 메모리 셀(도면의 예에서는 64개의 메모리 셀) MC0-MC63이 직렬 접속된 NAND 셀 유닛(NAND 스트링) NU를 배열하여 구성된다. 복수의 NAND 셀 유닛 NU가 워드선 WL을 공유하여 1개의 블록 BLK가 형성된다.
1개의 블록 BLK는, 데이터 소거 동작의 1단위를 형성한다. 또한, 1개의 메모리 셀 MC에 2비트의 데이터가 저장되는 경우(2비트/셀), 1개의 워드선 WL에 따라 형성되는 메모리 셀 MC에 의해, 2페이지(상위 페이지 UPPER, 하위 페이지 LOWER)의 데이터가 저장된다. 1개의 메모리 셀 어레이(1)에 있어서 1개의 블록 BLK 중의 워드선 WL의 수는 64개이며, 1블록 중의 페이지수는 64×2=128페이지가 된다.
도 3에 도시한 바와 같이, NAND 셀 유닛 NU의 일단부는, 선택 게이트 트랜지스터 S1을 통하여 비트선 BL에, 타단부는 선택 게이트 트랜지스터 S2를 통하여 공통 소스선 CELSRC에 접속된다. 선택 게이트 트랜지스터 S1, S2의 게이트는 선택 게이트선 SGD, SGS에 접속된다. 또한, 메모리 셀 MC0-MC63의 제어 게이트는 각각 워드선 WL0-WL63에 접속된다.
비트선 BL의 일단부측에 셀 데이터의 판독 및 기입에 사용되는 감지 증폭기(3a)가 배치되고, 워드선 WL의 일단부측에 워드선 및 선택 게이트선의 선택 구동을 행하는 로우 디코더(2)(도 3에서는 도시하지 않음)가 배치된다.
도 2에 도시한 바와 같이, 커맨드, 어드레스 및 데이터는 입출력 제어 회로(13)를 통하여 입력되고, 칩 인에이블 신호/CE, 기입 인에이블 신호/WE, 판독 인에이블 신호/RE, 그 밖의 외부 제어 신호는 논리 회로(14)에 입력되고, 타이밍 제어에 사용된다. 커맨드는 커맨드 레지스터(8)에서 디코드된다.
제어 회로(6)는 데이터의 전송 제어 및 기입/소거/판독의 시퀀스 제어를 행한다. 스테이터스 레지스터(11)는, Ready/Busy 단자에 메모리 카드(20)의 Ready/Busy 상태를 출력한다. 이와는 별도로 메모리(20)의 상태(Pass/Fail, Ready/Busy 등)를 I/O 포트를 통하여 호스트에게 알리는 스테이터스 레지스터(12)가 준비되어 있다.
어드레스는, 어드레스 레지스터(5)를 통하여, 로우 디코더(프리 로우 디코더(2a)와 메인 로우 디코더(2b))(2)나 칼럼 디코더(4)에 전송된다. 기입 데이터는, 입출력 제어 회로(13), 제어 회로(6) 및 데이터 버스 BUS를 통하여 감지 증폭기 회로(3)(감지 증폭기(3a)와 데이터 레지스터(3b))에 로드되고, 판독 데이터는 제어 회로(6)를 통하여 외부에 출력된다.
각 동작 모드에 따라서 필요하게 되는 고전압을 발생시키기 위하여, 고전압 발생 회로(10)가 설치되어 있다. 고전압 발생 회로(10)는, 제어 회로(6)로부터 공급되는 명령에 기초하여 소정의 고전압을 발생한다.
[메모리 셀 MC 및 선택 게이트 S1, S2의 구성]
도 4 및 도 5는, 메모리 셀 MC 및 선택 게이트 S1, S2의 단면 구조를 도시하고 있다. 기판(41)에는 메모리 셀 MC를 구성하는 MOSFET의 소스, 드레인으로서 기능하는 n형 확산층(42)이 형성되어 있다. 또한 기판(41) 상에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 상에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다.
선택 게이트 S1, S2는, 기판(41)과, 이 기판(41)에 형성된 소스, 드레인으로서의 n형 확산층(47)을 구비하고 있다. 기판(41) 상에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.
[NAND 셀 유닛 NU]
도 6은, 메모리 셀 어레이(1) 내의 1개의 NAND 셀 유닛 NU의 단면을 도시하고 있다. 이 예에 있어서, 1개의 NAND 셀 유닛 NU는, 도 4에 도시하는 구성의 64개의 메모리 셀 MC가 직렬 접속되어 구성되어 있다. NAND 셀 유닛 NU의 드레인측, 소스측에는, 도 5에 도시하는 구성의 제1 선택 게이트 S1, 제2 선택 게이트 S2가 형성되어 있다.
[NAND형 플래시 메모리에서의 다치 기억]
다음으로, 이와 같이 구성된 NAND형 플래시 메모리에서의 다치 기억에 대하여 설명한다. NAND형 플래시 메모리에 있어서는, 1개의 메모리 셀에 있어서 임계값 전압의 값을 예를 들어 4종류로 제어하여, 2비트의 데이터를 1개의 메모리 셀에 기억시킬 수 있다. 이하에서는 4치 기억을 예로 들어 설명하지만, 본 발명은 그 이외의 8치(3비트) 혹은 그 이상의 다치 기억에도 적용 가능한 것은 물론이다.
1개의 메모리 셀에 2비트의 정보를 기억하는 경우에서의 임계값 전압 분포의 상태도(임계값 전압과 셀수의 관계도)를 도 7에 도시한다. 2비트의 정보를 기억하기 위해서는, 「11」, 「01」, 「00」, 「10」의 4종류의 데이터에 대응하여 4종류의 임계값 전압 분포(ER, A 내지 C)가 형성되고, 정보의 기입 및 판독을 행한다. 즉, 4종류의 임계값 전압 분포(ER, A 내지 C)의 각각에 4종류의 비트 정보(11, 01, 00, 01) 중 어느 하나가 할당되어 있다. 이 2비트의 데이터에 대응하여 2개의 서브 페이지가 형성된다. 즉, 상위 페이지 UPPER, 하위 페이지 LOWER의 2가지이다.
[통상의 데이터 판독(하드 비트 리드)]
이 4종류의 데이터의 판독 동작시에는, 메모리 셀 MC에 접속된 선택 워드선 WL에 판독 전압을 인가하여, 메모리 셀 MC의 도통ㆍ비도통을 검출하여 행한다. 선택 워드선 WL에 인가되는 판독 전압의 전압값은, 메모리 셀의 4종류의 임계값 전압 분포에 대응하여, 도 7에 도시한 바와 같은 각 임계값 전압 분포의 상한과 하한 사이의 전압 AR, BR, CR(3종류)로 설정될 수 있다(도 7 참조). 판독 전압 AR은 가장 낮은 전압이고, BR, CR의 순서대로 전압값이 커진다. 또한, 리드 동작시에 비선택 메모리 셀 MC에 인가되는 전압은, 데이터 「10」이 할당된 임계값 전압 분포 C보다 큰 전압으로 된다.
[임계값 전압 정보 판독(소프트 비트 리드)]
여기에서, 1개의 메모리 셀 MC에 다치(예를 들어 4치)의 정보를 기억시킨 경우, 4종류의 임계값 전압 분포의 사이의 간격이 좁아진다. 그로 인해, 데이터 판독시에 잘못하여 데이터가 판독되어, 데이터의 신뢰성이 저하될 우려가 있다. 이에 대해, 잘못하여 판독된 데이터를 보정하는 에러 검출 정정(ECC: Error Check and Correct)을 행할 필요가 있다. 에러 검출 정정을 실행할 때에, 판독 데이터에 추가하여, 메모리 셀 MC의 임계값 전압 정보도 판독하고, 이 정보를 판독 데이터에 부가함으로써 정밀도가 높은 에러 검출 정정을 실행할 수 있다. 여기에서, 임계값 전압 정보란, 메모리 셀 MC의 임계값 전압값이 임계값 전압 분포(ER, A, B, C)의 하나 중에서 어느 위치에 있는지(예를 들어, 임계값 전압 분포 A 중에서 중심 부근에 있는지, 분포의 우측에 있는지, 좌측에 있는지 등)를 나타내는 정보이다. 바꾸어 말하면, 임계값 전압 정보는 판독된 데이터의 「정확도」를 나타내는 정보이다. 이러한 임계값 전압 정보의 판독을, 이하에서는 「소프트 비트 리드」(Soft Bit Read)라고 칭한다. 또한, 이것과의 대비로서, 통상의 데이터("11", "01", "00", "10")의 판독을 「하드 비트 리드」(Hard Bit Read)라고 칭한다.
이러한 임계값 전압 정보를 판독하는 소프트 비트 리드를 실행하기 위하여, 본 실시 형태에서는 상기와 같은 전압 AR, BR, CR에 추가하여, 도 8에 도시한 바와 같은 전압 AR-, AR+, BR-, BR+, CR-, CR+를 선택 워드선 WL에 인가하여, 각각 판독을 행한다. 이 판독된 데이터가 상기의 임계값 전압 정보이다. 또한, 전압 AR-는 전압 AR보다 소정값만큼 작은 전압이다. 전압 AR+는 전압 AR보다 소정값만큼 큰 전압이다. 전압 BR-는 전압 BR보다 소정값만큼 작은 전압이다. 전압 BR+는 전압 BR보다 소정값만큼 큰 전압이다. 전압 CR-는 전압 CR보다 소정값만큼 작은 전압이다. 전압 CR+는 전압 CR보다 소정값만큼 큰 전압이다. 또한, 이 소정값은 전압 AR-, AR+, BR-, BR+, CR-, CR+ 사이에서 동일하여도 되고, 상이하여도 된다.
[감지 증폭기 회로(3)의 구성]
다음으로, 이러한 2비트/셀의 데이터를 유지하는 메모리 셀 MC로부터 통상의 데이터를 판독하고(하드 비트 리드), 또한 임계값 전압 정보를 판독하는(소프트 비트 리드) 데에 적합한 감지 증폭기 회로(3)의 구성에 대하여 설명한다. 도 9는, 감지 증폭기 회로(3)에 포함되는 감지 증폭기(3a) 및 데이터 레지스터(3b)의 구성을 도시하고 있다.
데이터 레지스터(3b)는, 감지 증폭기(3a)에 의해 판독된 데이터에 대한 논리 연산을 실행하는 연산 회로(31) 및 연산 회로(31)로부터 출력된 데이터를 일시적으로 유지하는 3개의 데이터 래치 DL0, DL1, DLX에 의해 구성된다. 데이터 래치 DL0, DL1은 각각 스위치 SW0을 통하여 데이터 레지스터(3b) 내의 로컬 버스 LBUS에 접속되어 데이터의 입출력이 실행된다.
또한, 데이터 레지스터(3b)에는, 데이터 레지스터(3b)와 데이터 버스 BUS를 접속하는 스위치 SW1, 로컬 버스 LBUS와 데이터 래치 DLX를 접속하는 스위치 SW2 및 감지 증폭기(3a)와 연산 회로(31)를 접속하는 스위치 SW3이 구비되어 있다. 스위치 SW1과 스위치 SW2는, 한쪽이 닫혀 있을 때에는 다른 쪽이 열리도록 상보적으로 동작이 제어된다. 스위치 SWX는, 스위치 SW1 또는 SW2 중 어느 하나와 동시에 닫혀, 데이터 래치 DLX를 로컬 버스 LBUS 또는 데이터 버스 BUS 중 어느 하나에 접속한다.
연산 회로(31)는, 감지 증폭기(3a)가 검출한(판독한) 데이터와 데이터 래치 DL이 유지하는 데이터와의 논리 연산 및 복수의 데이터 래치 DL이 유지하는 데이터의 논리 연산을 행하고, 그 연산 결과를 데이터 래치 DL에 전송하는 기능을 갖는다. 또한, 데이터 래치 DLX는 스위치 SW2를 오프, 스위치 SW1을 온으로 함으로써 데이터 버스 BUS를 통하여 데이터를 외부와 주고 받을 수 있다.
본 실시 형태의 데이터 레지스터(3b)는, 판독한 데이터를 데이터 래치 DLX에 유지하고, 스위치 SW2를 오프, 스위치 SW1을 온으로 하여, 데이터 래치 DLX에 유지된 데이터를 외부에 출력할 수 있다. 그리고, 이와 동시에 감지 증폭기(3a) 및 데이터 래치 DL0 내지 DL1을 사용하여, 후술하는 판독 동작을 실행할 수 있다.
[인접 메모리 셀간의 간섭의 영향을 고려한 보정 판독 방식]
또한, 본 실시 형태에서는 인접하는 메모리 셀간의 간섭의 영향을 고려한 판독 방식(보정 판독 방식)을 채용하고 있다. 이하, 이 보정 판독 방식에 대하여 설명한다.
도 10은, 인접하는 메모리 셀간의 간섭의 영향을 설명하기 위한 개념도이다. NAND형 플래시 메모리의 미세화가 진행되고, 메모리 셀이 고밀도화되면, 메모리 셀간의 거리가 작아져 인접하는 셀간의 간섭이 강해지고, 이로 인해 임의의 메모리 셀에서의 임계값 전압 분포는, 인접하는 다른 메모리 셀에서의 기입 동작의 영향을 받는다. 예를 들어, 워드선 WLn에 따른 메모리 셀에서의 임계값 분포는, 이 워드선 WLn에 인접하는 워드선 WLn+1에 접속된 인접 메모리 셀의 영향을 받는다. 그리고, 그 영향의 정도는 인접 메모리 셀에 기입되는 데이터가, "11", "01", "00", "10" 중 어느 것인지에 따라 다르며, 높은 임계값 전압 분포일수록 그 영향은 크다(도 10 참조).
도 10의 부호 1에 나타낸 바와 같이, 인접 메모리 셀의 임계값 전압 분포가 E("11")인 채이면, 워드선 WLn에 따른 메모리 셀은 그 영향을 받지 않는다. 그러나, 인접 메모리 셀이 임계값 전압 분포 E로부터, 임계값 전압 분포 A("01"), B("00"), C("10")로 되도록 기입이 행하여지면, 그에 따라서 워드선 WLn+1에 따른 메모리 셀도 그 영향을 받아 임계값 전압 분포가 변화한다(임계값 전압 분포의 시프트가 커짐). 인접 메모리 셀이 임계값 전압 분포 C("10")에 기입되는 경우에는, 그 밖의 경우에 비하여 워드선 WLn에 따른 메모리 셀 MC에서의 임계값 전압 분포의 이동량도 크다.
이와 같이, 임의의 메모리 셀의 임계값 전압 분포가 인접 메모리 셀의 영향을 받아 변화하고, 또한 그 영향 정도가 인접 메모리 셀에 기입된 다치 데이터의 값에 따라 다르기 때문에, 메모리 셀에서의 임계값 전압 분포(E, A, B, C)의 사이의 마진이 작아져, 판독 전압의 크기를 적절하게 설정하는 것이 곤란해진다. 따라서, 이 보정 판독 방식에서는, 우선, 임의의 메모리 셀의 데이터 판독을 행하는 경우, 이것에 인접하는 메모리 셀(나중에 기입이 실행되는 메모리 셀)의 데이터를 판독하는 한편, 판독 대상의 메모리 셀에서는, 이 인접 메모리 셀의 데이터에 따라, 워드선 WLn에 인가하는 전압의 크기를 변화시키고 있다. 이에 의해, 인접 메모리 셀에 의한 영향을 저감할 수 있고, 오판독 등이 발생할 우려를 작게 할 수 있다.
다음으로, 도 11 및 도 12를 참조하여, 이 보정 판독 방식의 개요를 설명한다. 보정 판독 방식에서는, 하드 비트 리드의 실행시, 워드선 WLn에 인가하는 전압 AR을 4단계로 미소하게 변화시킨다(전압 ARer, ARa, ARb, ARc). 전압 ARer은, 워드선 WLn+1에 따른 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되는(선택되는), 가장 작은 전압이다. 전압 ARa는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 ARer보다 큰 전압이다. 전압 ARb는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 ARa보다 큰 전압이다. 전압 ARc는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 ARb보다 큰 전압이다.
마찬가지로, 데이터 판독을 위해 워드선 WLn에 인가하는 전압 BR도 4단계로 미소하게 변화시킨다(전압 BRer, BRa, BRb, BRc). 전압 BRer은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되는(선택되는), 가장 작은 전압이다. 전압 BRa는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 BRer보다 큰 전압이다. 전압 BRb는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 BRa보다 큰 전압이다. 전압 BRc는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 BRb보다 큰 전압이다.
마찬가지로, 데이터 판독을 위해 워드선 WLn에 인가하는 전압 CR도 4단계로 미소하게 변화시킨다(전압 CRer, CRa, CRb, CRc). 전압 CRer은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되는(선택되는), 가장 작은 전압이다. 전압 CRa는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 CRer보다 큰 전압이다. 전압 CRb는, 인접 메모리 셀의 유지 데이터가, 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 CRa보다 큰 전압이다. 전압 CRc는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 CRb보다 큰 전압이다.
이와 같이, 본 실시 형태에서는 하드 비트 리드에 있어서 인가되는 전압 AR, BR, CR을 각각 4종류의 전압으로 변화시킨다. 그리고, 이들 4종류의 전압의 각각에 대하여 얻어진 4종류의 데이터 중, 인접 메모리 셀의 유지 데이터에 따른 데이터를 선택하고, 이것을 선택 메모리 셀 MCn의 판독 데이터의 특정에 사용한다. 예를 들어, 인접 메모리 셀의 유지 데이터가 "00"(임계값 전압 분포 B)이었던 경우에는, 전압 ARb, BRb, CRb에 의해 얻어진 데이터를 선택 메모리 셀의 판독 데이터로 하는 것이다.
또한, 도 12에 도시한 바와 같이, 소프트 비트 리드에 있어서 인가되는 전압 AR-, AR+, BR-, BR+, CR-, CR+도, 인접 메모리 셀의 유지 데이터에 따라, 각각 4단계의 전압으로 변화된다. 즉, 소프트 비트 리드에 있어서도, 보정 판독 방식이 실행된다. 그리고, 인접 메모리 셀의 유지 데이터에 따라, 이들 4단계의 전압 중 1개에 의해 판독된 데이터를 선택하고, 그 선택 메모리 셀의 판독 데이터로서 출력한다.
예를 들어, 전압 AR-는, 인접 메모리 셀의 상태에 대응하여, 전압 AR-er, AR-a, AR-b, AR-c의 4단계로 변화된다. 전압 AR-er은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되는(선택되는), 가장 작은 전압이다. 전압 AR-a는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 AR-er보다 큰 전압이다. 전압 AR-b는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 AR-a보다 큰 전압이다. 전압 AR-c는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 AR-b보다 큰 전압이다.
또한, 전압 AR+는, 전압 AR+er, AR+a, AR+b, AR+c의 4단계로 변화시킨다. 전압 AR+er은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되고(선택되고), 가장 작은 전압이다. 전압 AR+a는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 AR+er보다 큰 전압이다. 전압 AR+b는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 AR+a보다 큰 전압이다. 전압 AR+c는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 AR+b보다 큰 전압이다.
전압 BR-는, 전압 BR-er, BR-a, BR-b, BR-c의 4단계로 변화시킨다. 전압 BR-er은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되고(선택되고), 가장 작은 전압이다. 전압 BR-a는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 BR-er보다 큰 전압이다. 전압 BR-b는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 BR-a보다 큰 전압이다. 전압 BR-c는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 BR-b보다 큰 전압이다.
또한, 전압 BR+는, 전압 BR+er, BR+a, BR+b, BR+c의 4단계로 변화시킨다. 전압 BR+er은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되는(선택되는), 가장 작은 전압이다. 전압 BR+a는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 BR+er보다 큰 전압이다. 전압 BR+b는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 BR+a보다 큰 전압이다. 전압 BR+c는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 BR+b보다 큰 전압이다.
전압 CR-는, 전압 CR-er, CR-a, CR-b, CR-c의 4단계로 변화시킨다. 전압 CR-er은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되는(선택되는), 가장 작은 전압이다. 전압 CR-a는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 CR-er보다 큰 전압이다. 전압 CR-b는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 CR-a보다 큰 전압이다. 전압 CR-c는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 CR-b보다 큰 전압이다.
또한, 전압 CR+는, 전압 CR+er, CR+a, CR+b, CR+c의 4단계로 변화시킨다. 전압 CR+er은, 인접 메모리 셀의 유지 데이터가 데이터 "11"(임계값 전압 분포 E=소거 상태)인 경우에 유효로 되는(선택되는), 가장 작은 전압이다. 전압 CR+a는, 인접 메모리 셀의 유지 데이터가 데이터 "01"(임계값 전압 분포 A)인 경우에 유효로 되고(선택되고), 전압 CR+er보다 큰 전압이다. 전압 CR+b는, 인접 메모리 셀의 유지 데이터가 데이터 "00"(임계값 전압 분포 B)인 경우에 유효로 되고(선택되고), 전압 CR+a보다 큰 전압이다. 전압 CR+c는, 인접 메모리 셀의 유지 데이터가 데이터 "10"(임계값 전압 분포 C)인 경우에 유효로 되고(선택되고), 전압 CR+b보다 큰 전압이다.
이와 같이, 이 제1 실시 형태의 반도체 기억 장치에서는, 하드 비트 리드에 추가하여 소프트 비트 리드를 행함과 함께, 그 각각에 대하여 보정 판독 방식을 실행한다. 이들 동작을 순서대로 행하는 경우, 데이터의 판독 시간이 장기화될 우려가 있다. 이로 인해, 이 이하에 설명하는 본 발명의 각 실시 형태의 반도체 기억 장치에서는, 이들 보정 판독 방식으로 판독된 하드 비트 리드 데이터의 출력 동작 및 소프트 비트 리드 데이터의 출력 동작을, 계속해서 행하여지는 인접 메모리 셀의 데이터의 판독/데이터 유지 동작, 또는 계속해서 행하여지는 선택 메모리 셀의 하드 비트 리드 또는 소프트 비트 리드와 병행하여(동시에) 실행함으로써, 데이터 판독 시간을 단축하고 있다.
다음으로, 도 13을 참조하여, 본 발명의 제1 실시 형태의 반도체 기억 장치에서의 데이터 판독 동작을 설명한다. 이 도 13은, 선택 메모리 셀 MCn이 접속되는 워드선 WLn에의 인가 전압, 및 이 선택 메모리 셀 MCn에 인접하는 인접 메모리 셀 MCn+1에 접속되는 인접 워드선 WLn+1의 인가 전압, 및 외부 출력 인터페이스 I/F에서의 출력 동작을 나타내고 있다.
우선, 시각 t11에서, 판독 커맨드에 따라, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1의 판독 동작이 실행되고, 순차적으로 인접 워드선 WLn+1에 전압 AR, BR, CR이 인가된다. 이에 의해, 인접 메모리 셀 MCn+1에 저장된 4치 데이터에 대응하는 2비트의 데이터가 연산 회로(31)를 통하여 판독되고, 이것이 도 8에 도시하는 감지 증폭기 회로(3b)의 2개의 데이터 래치 DL1, DL0에 저장된다.
계속해서, 시각 t12에 있어서, 워드선 WLn에 대한 하드 비트 리드의 일부가 실행된다. 구체적으로는, 선택 메모리 셀 MCn의 하위 데이터(LOWER)를 판독하기 위하여, 전압 BR이 4단계(BRer, BRa, BRb, BRc)로 절환되어 인가되고, 4단계의 각각의 전압마다 선택 메모리 셀 MCn으로부터의 판독 데이터로서, 4종류의 판독 데이터가 얻어진다(즉, 메모리 셀 MCn의 2비트의 데이터 중 하위 데이터(LOWER)가 판독됨).
이들 4종류의 판독 데이터는, 일단 연산 회로(31) 내의 데이터 래치(도시하지 않음)에 저장된다. 그 후, 데이터 래치 DL1, DL0에 저장된 인접 메모리 셀 MCn+1의 데이터에 따라, 이 4종류의 판독 데이터 중 1개가 연산 회로(31)에 의해 선택되고, 이 선택된 데이터가, 메모리 셀 MCn의 하위 데이터(LOWER)로서 데이터 래치 DLX에 전송ㆍ저장된다.
구체적으로는, 메모리 셀 MCn+1에 저장되어 있는 데이터가, 임계값 전압 분포 E에 대응하는 데이터 "11"이었던 경우에는(데이터 래치 DL0, DL1에 각각 "1", "1"이 저장되어 있음), 전압 BRer을 인가하여 판독된 데이터가 선택되고, 데이터 래치 DLX에 전송ㆍ저장된다.
마찬가지로, 메모리 셀 MCn+1에 저장되어 있는 데이터가, 임계값 전압 분포 A에 대응하는 데이터 "01"이었던 경우에는(데이터 래치 DL0, DL1에 각각 "1", "0"이 저장되어 있음), 전압 BRa를 인가하여 판독된 데이터가 선택되고, 데이터 래치 DLX에 전송ㆍ저장된다.
마찬가지로, 메모리 셀 MCn+1에 저장되어 있는 데이터가, 임계값 전압 분포 B에 대응하는 데이터 "00"이었던 경우에는(데이터 래치 DL0, DL1에 각각 "0", "0"이 저장되어 있음), 전압 BRb를 인가하여 판독된 데이터가 선택되고, 데이터 래치 DLX에 전송ㆍ저장된다.
마찬가지로, 메모리 셀 MCn+1에 저장되어 있는 데이터가, 임계값 전압 분포 C에 대응하는 데이터 "10"이었던 경우에는(데이터 래치 DL0, DL1에 각각 "0", "1"이 저장되어 있음), 전압 BRc를 인가하여 판독된 데이터가 선택되고, 데이터 래치 DLX에 전송ㆍ저장된다.
다음으로, 시각 t13에서는, 새로운 판독 커맨드에 따라, 인접 워드선 WLn+1에 전압 AR, BR, CR이 순차적으로 인가되어 인접 메모리 셀 MCn+1로부터 데이터의 판독이 이루어진다. 판독된 데이터는, 데이터 래치 DL0, DL1에 저장된다.
한편, 이와 동시에, 외부 인터페이스 I/F에 있어서는, 시각 t12에 있어서 데이터 래치 DLX에 저장된 데이터(선택 메모리 셀 MCn의 하위 데이터(LOWER))의 외부에의 출력이 실행된다. 이와 같이, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1로부터의 데이터 판독과, 선택 워드선 WLn에 따른 메모리 셀 MCn으로부터 판독한 데이터의 출력이 병행하여 행하여지므로, 데이터 판독 시간을 단축할 수 있다.
계속해서, 시각 t14에서는, 새로운 판독 커맨드의 발행에 따라, 워드선 WLn에 전압 AR이, 전압값을 4단계로 절환하여 인가되고(ARer, ARa, ARb, ARc), 계속해서 전압 CR이, 역시 전압값을 4단계로 절환하여 인가된다(CRer, CRa, CRb, CRc). 이에 의해 판독된 2×4=8종류의 판독 데이터(메모리 셀 MCn의 상위 데이터(Upper))는, 일단 연산 회로(31)의 데이터 래치(도시하지 않음)에 저장된다. 그 후, 데이터 래치 DL1, DL0에 저장된 인접 메모리 셀 MCn+1의 데이터에 따라, 이 8종류의 판독 데이터 중 2개가 연산 회로(31)에 의해 선택되고, 이 선택된 데이터만이 연산 회로(31)에 남겨지고, 다른 데이터는 삭제된다.
즉, 데이터 래치 DL0, DL1을 저장 데이터를 참조한 결과, 메모리 셀 MCn+1의 데이터가 "11"이면, 전압 ARer, Cer에 의해 판독된 데이터만이 선택되고, 나머지는 삭제된다. 마찬가지로, 메모리 셀 MCn+1의 데이터가 "01"이면, 전압 ARa, CRa에 의해 판독된 데이터만이 선택되고, 나머지는 삭제된다. 메모리 셀 MCn+1의 데이터가 "00"이면, 전압 ARb, CRb에 의해 판독된 데이터만이 선택되고, 나머지는 삭제된다. 메모리 셀 MCn+1의 데이터가 "10"이면, 전압 ARc, CRc에 의해 판독된 데이터만이 선택되고, 나머지는 삭제된다.
다음으로, 시각 t15에서는, 새로운 판독 커맨드의 발행에 따라, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1의 판독 동작이 실행되고, 순차적으로 인접 워드선 WLn+1에 전압 AR, BR, CR이 인가된다. 이에 의해, 인접 메모리 셀 MCn+1에 저장된 4치 데이터에 대응하는 2비트의 데이터가 연산 회로(31)를 통하여 판독되고, 이것이 도 8에 도시하는 감지 증폭기 회로(3b)의 2개의 데이터 래치 DL1, DL0에 저장된다.
한편으로, 이와 동시에, 외부 인터페이스 I/F에 있어서는, 연산 회로(31)의 데이터 래치(도시하지 않음)에 저장된 데이터(선택 메모리 셀 MCn의 상위 데이터(UPPER))의 외부에의 출력이 실행된다. 이와 같이, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1로부터의 데이터 판독과, 선택 워드선 WLn에 따른 메모리 셀 MCn으로부터 판독한 데이터의 출력이 병행하여 행하여지므로, 데이터 판독 시간을 단축할 수 있다.
다음으로, 시각 t16 이후에서는, 제1 소프트 비트 리드 동작이 실행된다. 즉, 시각 t16에서는 새로운 판독 커맨드의 발행에 따라, 워드선 WLn에 전압 AR-, BR-, CR-이, 또한 각각 전압값을 4단계로 절환하여 인가된다(AR-er, AR-a, AR-b, AR-c의 4단계, BR-er, BR-a, BR-b, BR-c의 4단계, CR-er, CR-a, CR-b, CR-c의 4단계). 이에 의해 판독된 3×4=12종류의 판독 데이터는, 일단 연산 회로(31)의 데이터 래치(도시하지 않음)에 저장된다. 그 후, 데이터 래치 DL1, DL0에 저장된 인접 메모리 셀 MCn+1의 데이터에 따라, 이 12종류의 판독 데이터 중 3개가 연산 회로(31)에 의해 선택되고, 이 선택된 데이터만이 연산 회로(31)에 남겨지고, 다른 데이터는 삭제된다.
다음으로, 시각 t17에서는, 새로운 판독 커맨드의 발행에 따라, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1의 판독 동작이 실행되고, 순차적으로 인접 워드선 WLn+1에 전압 AR, BR, CR이 인가된다. 이에 의해, 인접 메모리 셀 MCn+1에 저장된 4치 데이터에 대응하는 2비트의 데이터가 연산 회로(31)를 통하여 판독되고, 이것이 2개의 데이터 래치 DL1, DL0에 저장된다.
한편으로, 이와 동시에, 외부 인터페이스 I/F에 있어서는, 연산 회로(31)의 데이터 래치(도시하지 않음)에 저장된 데이터(시각 t16에서 판독된 선택 메모리 셀 MCn의 제1 소프트 비트 리드 데이터)의 외부에의 출력이 실행된다. 이와 같이, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1로부터의 데이터 판독과, 선택 워드선 WLn에 따른 메모리 셀 MCn으로부터 판독한 제1 소프트 비트 리드 데이터의 출력이 병행하여 행하여지므로, 데이터 판독 시간을 단축할 수 있다.
다음으로, 시각 t18에서는, 제2 소프트 비트 리드 동작이 계속해서 행하여진다. 즉, 새로운 판독 커맨드의 발행에 따라, 워드선 WLn에 전압 AR+, BR+, CR+가, 또한 각각 전압값을 4단계로 절환하여 인가된다(AR+er, AR+a, AR+b, AR+c의 4단계; BR+er, BR+a, BR+b, BR+c의 4단계, CR+er, CR+a, CR+b, CR+c의 4단계). 이에 의해 판독된 3×4=12종류의 판독 데이터는, 일단 연산 회로(31)의 데이터 래치(도시하지 않음)에 저장된다.
그 후, 데이터 래치 DL1, DL0에 저장된 인접 메모리 셀 MCn+1의 데이터에 따라, 이 12종류의 판독 데이터 중 3개가 연산 회로(31)에 의해 선택되고, 이 선택된 데이터만이 연산 회로(31)에 남겨지고, 다른 데이터는 삭제된다. 이와 같이 하여 판독되는 제2 소프트 비트 데이터는, 계속해서 외부 인터페이스 I/F로부터 외부에 출력된다. 이와 같이 하여 출력된 제2 소프트 비트 데이터와, 시각 t17에 있어서 먼저 출력된 제1 소프트 비트 데이터가 합쳐져 소프트 비트 데이터를 구성하고, ECC 회로에 있어서 오류 정정에 사용된다.
이상 설명한 바와 같이, 본 실시 형태에서는 워드선 WLn에 따라 형성되는 메모리 셀 MCn의 하드 비트 리드 및 소프트 비트 리드가, 전압 AR, BR, CR, AR-, BR-, CR-, AR+, BR+, CR+를 4단계로 크기를 변화시켜 실행하는 보정 판독 방식에 의해 실행됨과 함께, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1의 데이터에 따라, 이 4단계의 전압에서 판독된 데이터 중 어느 하나가 선택된다. 이로 인해, 인접 셀의 간섭의 영향을 받지 않는 판독 동작의 실행을 가능하게 하고 있다. 그리고, 이러한 데이터의 판독은, 메모리 셀 MCn+1로부터의 판독과, 메모리 셀 MCn의 데이터의 출력 동작이 병행하여 실행 가능하게 되어 있으므로, 판독 시간도 단축할 수 있다.
[제2 실시 형태]
다음으로, 본 발명의 제2 실시 형태에 관한 반도체 기억 장치를 도 14를 참조하여 설명한다. 이 제2 실시 형태에 관한 반도체 기억 장치의 구성은, 제1 실시 형태와 대략 마찬가지이며, 도 1 내지 도 6에 도시한 바와 같다.
또한, 하드 비트 리드에 추가하여 소프트 비트 리드를 행하고, 또한 보정 판독 방식을 채용하고 있는 점도 제1 실시 형태와 마찬가지이다. 단, 이 실시 형태에서는, 선택 메모리 셀 MCn 및 인접 메모리 셀 MCn+1의 판독 수순, 구체적으로는 선택 워드선 WLn, 인접 워드선 WLn+1에의 각종 전압의 인가 수순이 제1 실시 형태와 상이하다. 이것을 도 14에 따라서 설명한다.
우선, 시각 t11 내지 t12의 동안은, 제1 실시 형태와 마찬가지의 동작을 행한다.
계속되는 시각 t13에서, 다른 판독 커맨드가 발행된 후에는, 우선, 시각 t12에서 선택하고 데이터 래치 DLX에 유지한 전압 BR에 의한 판독 데이터를, 메모리 셀 MCn의 하위 데이터(LOWER)로서 외부 인터페이스 I/F를 통하여 외부에 출력한다.
한편, 이와 병행하여, 인접 워드선 WLn+1에 전압 AR, BR만을 인가하고, 그 판독 데이터를 데이터 래치 DL0, DL1에 저장한다. 바꾸어 말하면, 메모리 셀 MCn+1의 2비트 데이터의 판독 동작의 일부만이 실행되고, 나머지 부분은, 계속되는 선택 워드선 WLn에 대한 동작 종료 후인 시각 t16 이후에 행하여진다.
전압 AR, BR이 인가됨으로써, 인접 메모리 셀 MCn+1이,
(1) 임계값 전압 분포 ER(데이터 "11")에 있는지,
(2) 임계값 전압 분포 A(데이터 "01")에 있는지, 그렇지 않으면
(3) 임계값 전압 분포 B, C(데이터 "00" 또는 "10") 중 어느 하나인지
가 판별되고, 이것이 2비트의 데이터로서 데이터 래치 DL0, DL1에 저장된다.
계속해서, 시각 t14에 있어서, 선택 워드선 WLn을 활성화시켜 선택 메모리 셀 MCn의 판독을 행하는데, 이 때, 선택 워드선 WLn에는 전압 AR로서 전압 ARer, ARa, ARb의 3단계의 전압만을 인가한다. 전압 ARc의 인가는, 이 단계에서는 실행하지 않고, 계속되는 인접 워드선 WLn+1에 대한 판독 동작의 종료 후인 시각 t17에서 행한다.
그리고, 인접 메모리 셀 MCn+1이 상기의 (1)이면 전압 ARer에 의해 얻어진 판독 데이터를 선택하여 데이터 래치 DL0 또는 DL1(여기에서는 DL0으로 함)에 유지한다. (2)이면 전압 ARa에 의해 얻어진 판독 데이터를 선택하여 데이터 래치 DL0에 유지한다. (3)이면 전압 ARb에 의해 얻어진 판독 데이터를 선택하여 데이터 래치 DL0에 유지한다.
시각 t15 이후, 이 데이터 래치 DL0의 유지 데이터는, 외부 인터페이스 I/F를 통하여 외부에 출력된다. 또한, 이와 병행하여, 선택 워드선 WLn+1에는 전압 CR로서 전압 CRer, CRa, CRb의 3단계의 전압만을 인가한다(전압 CRc의 인가는, 이 단계에서는 실행하지 않음). 그리고, 전압 AR의 경우와 마찬가지로, 인접 메모리 셀 MCn+1의 판독 데이터가 (1) 내지 (3) 중 어느 것인지에 의해, 전압 CRer, CRa, CRb에 의해 얻어진 3종류의 판독 데이터 중 어느 1개가 선택되고, 이것이 데이터 래치 DL1에 유지된다. 즉, 이 시각 t14 내지 t15에서는, 메모리 셀 MCn의 하드 비트 리드 동작의 일부만이 실행되고, 나머지 부분은 다음에 설명하는 메모리 셀 MCn+1에 대한 나머지 리드 동작의 종료 후인 시각 t17에서 행하여진다.
계속되는 시각 t16에서는, 데이터 래치 DLX로부터 외부 인터페이스를 통하여, 전압 CR의 인가에 의해 얻어진 데이터가 외부에 출력되고, 이와 병행하여, 인접 워드선 WLn+1에는 전압 CR이 인가된다. 이 전압 CR의 인가에 의해, 인접 메모리 셀 MCn+1의 유지 데이터가, 임계값 전압 분포 C(데이터 "10")이었는지, 그렇지 않으면 그 이외의 분포 ER, A, B(데이터 "11", "01", "00") 중 어느 하나이었는지가 판별된다. 그 판별 결과가 데이터 래치 DL1에 저장된다.
계속되는 시각 t17에서는, 선택 워드선 WLn에 대하여, 시각 t14 내지 t15의 단계에서는 인가되지 않은 전압 ARc, CRc가 연속하여 인가되고, 이 인가에 기초하는 데이터가 판독된다. 이 판독된 데이터는, 데이터 래치 DL1의 저장 데이터에 따라서, 이 판독된 데이터를 이미 판독 완료한 전압 AR, CR의 데이터와 치환할지, 그렇지 않으면 판독 완료한 전압 AR, CR의 데이터를 그대로 유지할지가 판정된다.
이상에 의해, 메모리 셀 MCn의 하드 비트 리드 동작이 완료된다. 이 실시 형태에서는, 제1 실시 형태와 달리 인접 워드선 WLn+1에 대한 복수 종류의 전압(AR, BR, CR)의 인가 동작과, 선택 워드선 WLn에 대한 복수 종류의 전압(ARer, ARa, ARb, ARc, CRer, CRa, CRb, ARc, CRc)의 인가 동작이, 시각 t13 내지 t17의 동안에 있어서, 각각 복수 스텝으로 분할되어 인가되어 있다(각각의 동작이 소정의 소단위로 분할되어 실행되고, 한쪽의 동작의 일부가 다른 쪽의 동작의 일부 사이에 끼어들도록 되어 있음). 이에 의해, 데이터 래치의 기억 용량을 작게 할 수 있고, 제1 실시 형태에 비해 고속의 판독 동작을 행할 수 있다.
다음으로, 시각 t18에서는, 시각 t17에서의 판독 동작의 결과인 선택 메모리 셀 MCn의 상위 데이터(UPPER)의 외부 인터페이스 I/F를 통한 판독을 병행으로 행하면서, 새로운 판독 커맨드에 따라, 인접 메모리 셀 MCn+1에 전압 AR, BR이 인가되고, 상기와 마찬가지로 인접 메모리 셀 MCn+1이,
(1) 임계값 전압 분포 ER(데이터 "11")에 있는지,
(2) 임계값 전압 분포 A(데이터 "01")에 있는지, 그렇지 않으면
(3) 임계값 전압 분포 B, C(데이터 "00" 또는 "10") 중 어느 하나인지
가 판별되고, 이것이 2비트의 데이터로서 데이터 래치 DL0, DL1에 저장된다.
계속되는 시각 t19에서는, 제1 소프트 비트 리드 동작의 일부를 실행하기 위하여, 선택 워드선 WLn에 전압 AR-, BR-, CR-가, 또한 각각 3단계의 크기의 전압(AR-er, AR-a, AR-b, BR-er, BR-a, BR-b, CR-er, CR-a, CR-b)으로 절환하여 인가된다. 여기에서도 전압 AR-, BR-, CR-의 각 4단계의 전압 중, AR-c, BR-c, CR-c는 이 단계에서는 인가되지 않는다. 이들은 후술하는 인접 워드선 WLn+1에 대한 전압 인가 동작을 사이에 끼워(해당 동작 후에) 행하여진다.
전압 AR-er, 전압 AR-a, 전압 AR-b에 의해 얻어진 3종류의 데이터 중 1개가, 데이터 래치 DL0, DL1에 저장된 데이터에 따라서 선택되고, 이것이 데이터 래치 DLX에 저장되고, 그 후 외부 인터페이스 I/F를 통하여 외부에 출력된다. 전압 BR-er, BR-a, BR-b에 의해 얻어진 데이터에 있어서도 마찬가지의 동작이 행하여진다. 또한, 전압 CR-er, CR-a, CR-b에 관해서도 마찬가지이다.
그 후, 시각 t20에 있어서, 인접 워드선 WLn+1에 전압 CR이 인가되고, 이 전압 CR에 의한 판독 데이터가 데이터 래치 DL1에 저장된다. 그 후, 선택 워드선 WLn에는, 시각 t19에서는 인가되지 않은 전압 AR-c, BR-c, CR-c가 연속하여 인가되고, 각각의 전압에 기초하는 데이터가 판독된다. 이 판독된 데이터는, 데이터 래치 DL1의 저장 데이터에 따라, 이 판독된 데이터를 이미 판독 완료한 전압 AR-, BR-, CR-의 데이터와 치환할지, 그렇지 않으면 판독 완료한 전압 AR-, BR-, CR-의 데이터를 그대로 유지할지가 판정된다.
이하, 시각 t21, 시각 t22, 시각 t23에 있어서, 전압 AR+, BR+, CR+(제2 소프트 비트 리드 동작)에 대하여, 전압 AR-, BR-, CR-에서의 경우와 마찬가지의 동작이 이루어진다. 이 시각 t21 내지 시각 t23의 동작에 의해, 인접 메모리 셀 MCn+1의 상태에 따라, 선택 메모리 셀 MC에 있어서 최적의 상태에서 소프트 비트 리드를 실행할 수 있다.
이 소프트 비트 리드 동작(시각 t19 이후)에서도, 인접 워드선 WLn+1에 대한 일련의 동작과, 선택 워드선 WLn에 대한 일련의 동작이 각각 소정의 소단위로 분할되어 실행되고, 그 분할된 수순의 사이에, 다른 쪽의 동작이 끼어들고, 교대로 실시되도록 되어 있다. 이와 같이, 선택 워드선 WLn, 인접 워드선 WLn+1에 대한 동작이 교대로 행해짐으로써, 데이터 래치의 기억 용량을 작게 할 수 있고, 판독 동작의 고속화를 도모할 수 있다.
[제3 실시 형태]
다음으로, 본 발명의 제3 실시 형태에 관한 반도체 기억 장치를 도 15를 참조하여 설명한다. 이 제3 실시 형태에 관한 반도체 기억 장치의 구성은, 제1 실시 형태와 대략 마찬가지이며, 도 1 내지 도 6에 도시한 바와 같다.
또한, 하드 비트 리드에 추가하여 소프트 비트 리드를 행하고, 또한 보정 판독 방식을 채용하고 있는 점도 제1, 제2 실시 형태와 마찬가지이다.
또한, 인접 워드선 WLn+1에 대한 일련의 동작과, 선택 워드선 WLn에 대한 일련의 동작이 각각 분할되어 실행되고, 그 분할된 수순의 사이에, 다른 쪽의 동작이 끼어들도록 되며, 이 점은 제2 실시 형태와 공통되어 있다. 이하, 제2 실시 형태의 동작과 다른 점을 중심으로, 제3 실시 형태의 동작을 도 15를 참조하여 설명한다.
우선, 시각 t11 내지 t17의 동안은, 제2 실시 형태와 마찬가지의 동작을 행한다.
다음으로, 시각 t18 이후에 있어서, 커맨드에 따라, 메모리 셀 MCn의 하드 비트 리드의 상위 데이터(UPPER)의 데이터를 외부 인터페이스 I/F로부터 판독한 후, 시각 t19 이후, 소프트 비트 리드 동작을 개시한다. 시각 t19에서는, 판독 커맨드에 따라, 인접 워드선 WLn+1에 따른 인접 메모리 셀 MCn+1의 판독 동작이 실행되고, 순차적으로 인접 워드선 WLn+1에 전압 AR, BR, CR이 인가된다. 이에 의해, 인접 메모리 셀 MCn+1에 저장된 4치 데이터에 대응하는 2비트의 데이터가 연산 회로(31)를 통하여 판독되고, 이것이 도 8에 도시하는 감지 증폭기 회로(3b)의 2개의 데이터 래치 DL1, DL0에 저장된다.
다음으로, 시각 t20 내지 t21에서는, 전압 AR-, BR-, CR-에 기초하는 제1 소프트 비트 리드 동작이 시각 t20에 있어서 행하여지고, 다음으로 전압 AR+, BR+, CR+에 기초하는 제2 소프트 비트 리드 동작이 시각 t21에 있어서 행하여진다. 제2 실시 형태에서는, 제1 소프트 비트 리드를 위한 동작이, 인접 워드선 WLn+1에 대한 판독 동작과 교대로, 또한 소단위로 나누어 실행되고 있었다. 이에 대해, 본 실시 형태에서는, 도 15에 도시한 바와 같이 전압 AR-, BR-, CR-에 기초하는 제1 소프트 비트 리드 동작은, 인접 워드선 WLn+1의 판독 동작을 사이에 끼우지 않고 일괄하여 실행한다. 즉, 전압 AR-, BR-, CR-는, 다른 전압과 함께 일괄하여(연속하여) 인가되고, 합계 12종류의 전압이 연속하여 인가된다. 이 판독 결과는 데이터 래치 DLX에 저장된다.
계속해서, 시각 t21에서는, 이 제1 소프트 비트 리드의 리드 결과를, 데이터 래치 DLX로부터 외부 인터페이스 I/F를 통하여 외부에 전송함과 함께, 이것과 병행하여 제2 소프트 비트 리드 동작을, 워드선 WLn에 전압 AR+, BR+, CR+를 인가함으로써 행한다. 이 제2 소프트 비트 리드에서는, 제2 실시 형태와 마찬가지로 전압 AR+c, BR+c, CR+c의 전압의 인가는, 다른 전압의 인가와는 분리시켜 실행되고, 그 사이에 워드선 WLn+1에 대한 전압 CR의 인가를 행하는 형식을 취한다. 이 형식이 취해짐으로써, 데이터 래치 DL0, DL1에 있어서 빈 부분이 발생하므로, 그 빈 부분을 사용하여 시각 t20에서 행한 제1 소프트 비트 데이터의 판독을 병행하여 실행할 수 있다.
[제4 실시 형태]
다음으로, 본 발명의 제4 실시 형태에 관한 반도체 기억 장치를 도 16을 참조하여 설명한다. 이 제4 실시 형태에 관한 반도체 기억 장치의 구성의 판독 동작은 제3 실시 형태와 대략 마찬가지이지만, 시각 t19에 있어서, 인접 워드선 WLn+1에 따른 메모리 셀 MCn+1의 데이터 판독(전압 AR, BR, CR의 인가)과, 그 전에 판독되고 데이터 래치에 유지된 메모리 셀 MCn의 상위 데이터(UPPER)의 판독이 병행하여 실행되는 점이 제3 실시 형태와 상이하다. 그 이외는 제3 실시 형태와 마찬가지이다.
[제5 실시 형태]
다음으로, 본 발명의 제5 실시 형태에 관한 반도체 기억 장치를 도 17을 참조하여 설명한다. 이 제5 실시 형태에 관한 반도체 기억 장치의 구성은, 제1 실시 형태와 대략 마찬가지이며, 도 1 내지 도 6에 도시한 바와 같다.
또한, 하드 비트 리드에 추가하여 소프트 비트 리드를 행하고, 또한 보정 판독 방식을 채용하고 있는 점도 제1 내지 제3 실시 형태와 마찬가지이다. 또한, 인접 워드선 WLn+1에 대한 일련의 동작과, 선택 워드선 WLn에 대한 일련의 동작이 각각 분할되어 실행되고, 그 분할된 수순 사이에 다른 쪽의 동작이 끼어들도록 되며, 이 점은 제2 내지 제3 실시 형태와 공통되어 있다.
단, 이 실시 형태에서는 하위 페이지 데이터의 오류 정정용의 패리티 데이터(하위 페이지용 패리티 데이터) 및 상위 페이지의 오류 정정용의 패리티 데이터(상위 페이지용 패리티 데이터)가 각각 시각 t12 내지 t13, t14 내지 t16에 있어서 판독된다. 그리고, 이 하위 페이지용 패리티 데이터에 기초하는 오류 정정 및 상위 페이지용 패리티 데이터에 기초하는 오류 정정이, 하위 페이지 데이터(L), 상위 페이지 데이터(U)의 판독(시각 t13 내지 t15, t19 내지 t22) 후, 각각 시각 t15 내지 t19, t22 내지 t23에 있어서 실행된다. 단, 오류 정정은, 도 17에 도시한 바와 같이 워드선 WLn+1, WLn으로부터의 데이터 판독과 병행하여 실행되면 되며, 시각 t13 내지 t19, t20 내지 t23 중 어느 하나에 있어서 실행할 수 있다. 이 패리티 데이터에 기초하는 오류 정정의 결과, 소프트 리드 동작이 불필요하다고 판정되는 경우에는, 시각 t23 이후의 소프트 리드 동작은 중단한다. 이에 의해, 판독 시간의 단축화를 도모할 수 있다. 또한, 패리티 데이터에 기초하는 오류 정정의 결과, 오류 정정이 충분히 행하여지지 않았다고 판정되는 경우에는, 도 14와 마찬가지의 동작을 행한다.
또한, 도 18에 도시한 바와 같이, 상위 페이지 데이터와 하위 페이지 데이터를 조합한 1개의 워드선 전체의 데이터의 패리티 데이터를 준비하고, 그 패리티 데이터에 기초하는 오류 정정을 시각 t22 내지 t23에 있어서 실행하도록 하여도 된다.
[기타]
이상, 발명의 실시 형태를 설명하였지만, 본 발명은 이것들에 한정되는 것이 아니며, 발명의 취지를 일탈하지 않는 범위 내에 있어서, 다양한 변경, 추가 등이 가능하다.
MCn: 선택 메모리 셀
WLn: 워드선
MCn+1: 인접 메모리 셀
WLn+1: 인접 워드선
I/F: 외부 출력 인터페이스

Claims (19)

  1. 반도체 기억 장치로서,
    복수의 임계값 전압 분포에 할당된 복수 비트의 정보를 기억하는 것이 가능한 메모리 셀을 복수 배열시킨 메모리 셀 어레이와,
    상기 메모리 셀에 유지된 데이터를 판독함과 함께, 상기 메모리 셀의 임계값 전압이 상기 복수의 임계값 전압 분포의 하나 중의 어느 위치에 있는지를 나타내는 임계값 전압 정보를 판독하는 감지 증폭기 회로와,
    상기 메모리 셀로부터 판독된 상기 데이터 및 상기 임계값 전압 정보를 유지하는 제1 데이터 유지 회로와,
    상기 메모리 셀로부터 판독된 상기 데이터 및 상기 임계값 전압 정보를 유지함과 함께, 외부에 출력하는 제2 데이터 유지 회로와,
    상기 제1 데이터 유지 회로가 유지하는 데이터, 제2 데이터 유지 회로가 유지하는 데이터, 및 상기 감지 증폭기가 판독한 데이터 사이의 연산을 행하는 연산기와,
    상기 메모리 셀 어레이에 대한 판독 동작, 기입 동작 및 소거 동작을 제어하는 제어 회로를 구비하고,
    상기 제어 회로는,
    데이터 판독의 대상인 선택 메모리 셀이 접속된 제1 워드선과 인접하는 제2 워드선에 접속된 인접 메모리 셀의 데이터를 판독하고, 이 데이터를 상기 제1 데이터 유지 회로에 유지시키는 제1 동작과,
    상기 데이터 또는 상기 임계값 전압 정보의 판독을 위해 상기 제1 워드선에 인가되는 복수 종류의 워드선 전압을 또한 각각 복수 종류의 값으로 변화시키고, 이 복수 종류의 값의 상기 워드선 전압에 의해 판독된 복수 종류의 데이터 중 1개를, 상기 제1 데이터 유지 회로에 유지된 데이터에 따라서 선택하는 제2 동작과,
    이 제2 동작에 의해 선택된 데이터를 외부에 출력하는 제3 동작을 실행 가능하게 구성되고,
    상기 제3 동작은, 계속해서 실행되는 상기 제1 동작 또는 상기 제2 동작과 동시에 행하여지고,
    상기 제1 동작과 상기 제2 동작이 소정의 소단위로 분할됨과 함께, 상기 제1 동작의 소단위와 상기 제2 동작의 소단위를 교대로 실시하도록 구성되고,
    상기 제2 동작에서는, 상기 선택 워드선에 인가되는 복수 종류의 상기 워드선 전압 각각의 복수 종류의 값의 전압 중, 일부 전압을 복수의 상기 소단위 중의 제1 소단위에 할당함과 함께, 나머지 전압을 상기 제1 소단위와는 다른 제2 소단위에 할당하는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제2 동작은, 선택된 데이터를 상기 제2 데이터 유지 회로에 전송하여 유지시키는 동작을 포함하는 반도체 기억 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 제2 동작에서는, 상기 제1 데이터 유지 회로에 유지된 데이터에 대응하는 상기 임계값 전압이 클수록, 상기 복수 종류의 워드선 전압 중 1개의 복수 종류의 값 중 보다 큰 값의 워드선 전압에 의해 판독된 데이터를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 동작에서는, 상기 제2 워드선에 인가해야 할 복수 종류의 워드선 전압 중, 상기 메모리 셀에 기억되는 복수 비트의 정보의 상위 비트의 정보를 특정하는 데 필요한 전압을, 상기 소단위 중의 제1 소단위에 할당함과 함께, 나머지 전압을 상기 제1 소단위와는 다른 제2 소단위에 할당하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 제2 동작에서는, 상기 제1 데이터 유지 회로에 유지된 데이터에 대응하는 상기 임계값 전압이 클수록, 상기 복수 종류의 워드선 전압 중 1개의 복수 종류의 값 중 보다 큰 값의 워드선 전압에 의해 판독된 데이터를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제2 동작은 오류 정정을 위한 패리티 데이터의 판독을 포함하고,
    상기 제3 동작은 상기 제2 동작에서 판독된 상기 패리티 데이터에 기초하여 실행되는 오류 정정을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 복수의 임계값 전압 분포에 할당된 복수 비트의 정보를 기억하는 것이 가능한 메모리 셀을 복수 배열시킨 메모리 셀 어레이와, 상기 메모리 셀에 유지된 데이터를 판독함과 함께, 상기 메모리 셀의 임계값 전압이 상기 복수의 임계값 전압 분포의 하나 중의 어느 위치에 있는지를 나타내는 임계값 전압 정보를 판독하는 감지 증폭기 회로를 구비한 반도체 기억 장치의 판독 방법으로서,
    데이터 판독의 대상인 선택 메모리 셀이 접속된 제1 워드선과 인접하는 제2 워드선에 접속된 인접 메모리 셀의 데이터를 판독하고, 이 데이터를 제1 데이터로서 유지하는 제1 동작과,
    상기 데이터 또는 상기 임계값 전압 정보의 판독을 위해 상기 제1 워드선에 인가되는 복수 종류의 워드선 전압을 또한 각각 복수 종류의 값으로 변화시키고, 이 복수 종류의 값의 상기 워드선 전압에 의해 판독된 복수 종류의 데이터 중 1개를, 상기 제1 데이터에 따라서 제2 데이터로서 선택하는 제2 동작과,
    이 제2 데이터의 외부에의 출력을, 계속해서 실행되는 상기 제1 데이터의 판독 및 상기 제2 데이터의 판독과 동시에 행하는 제3 동작을 포함하고,
    상기 제1 동작과 상기 제2 동작이, 소정의 소단위로 분할됨과 함께, 상기 제1 동작의 소단위와 상기 제2 동작의 소단위를 교대로 실시하도록 구성되고,
    상기 제2 동작에서는, 상기 선택 워드선에 인가되는 복수 종류의 상기 워드선 전압 각각의 복수 종류의 값의 전압 중, 일부 전압을 복수의 상기 소단위 중의 제1 소단위에 할당함과 함께, 나머지 전압을 상기 제1 소단위와는 다른 제2 소단위에 할당하는 것을 특징으로 하는 반도체 기억 장치의 판독 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제11항에 있어서, 상기 제2 동작에서는, 상기 제1 데이터에 대응하는 상기 임계값 전압이 클수록, 상기 복수 종류의 워드선 전압 중 1개의 복수 종류의 값 중 보다 큰 값의 워드선 전압에 의해 판독된 데이터를 선택하는 것을 특징으로 하는 반도체 기억 장치의 판독 방법.
  17. 제11항에 있어서, 상기 제1 동작에서는, 상기 제2 워드선에 인가해야 할 복수 종류의 워드선 전압 중, 상기 메모리 셀에 기억되는 복수 비트의 정보의 상위 비트의 정보를 특정하는 데 필요한 전압을, 상기 소단위 중의 제1 소단위에 할당함과 함께, 나머지 전압을 상기 제1 소단위와는 다른 제2 소단위에 할당하는 것을 특징으로 하는 반도체 기억 장치의 판독 방법.
  18. 제17항에 있어서,
    상기 제2 동작에서는, 상기 제1 데이터에 대응하는 상기 임계값 전압이 클수록, 상기 복수 종류의 워드선 전압 중 1개의 복수 종류의 값 중 보다 큰 값의 워드선 전압에 의해 판독된 데이터를 선택하는 것을 특징으로 하는 반도체 기억 장치의 판독 방법.
  19. 제11항에 있어서,
    상기 제2 동작은, 오류 정정을 위한 패리티 데이터의 판독을 포함하고,
    상기 제3 동작은, 상기 제2 동작에서 판독된 상기 패리티 데이터에 기초하여 실행되는 오류 정정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 판독 방법.
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