JP2023002208A - メモリシステム及びリード方法 - Google Patents

Abstract

【課題】リードの性能を向上することができるメモリシステム及び方法を提供すること。【解決手段】実施形態によれば、メモリシステムはメモリセルを含む不揮発性メモリと、不揮発性メモリに複数の読み出し電圧を印加して複数のビットのデータをリードするコントローラを具備する。メモリセルは複数のグループを含む。コントローラは複数の読み出し電圧の値として設定可能な第１値を示す第１情報と、第１情報に従って複数の読み出し電圧の値が第１値に設定された場合に複数のグループから複数ビットのデータをリード出来たか否かを識別可能な情報を含む第２情報と、複数の読み出し電圧の値が第１値に設定された場合に複数ビットのデータがリード出来なかった少なくとも１個のグループから複数ビットのデータをリード出来た場合に複数の読み出し電圧の値として設定された第２値に関する情報を第２情報に基づいて特定可能な情報を含む第３情報を記憶する。【選択図】図１３

Description

本発明の実施形態は、メモリシステム及びリード方法に関する。

メモリシステムは、複数のメモリセルを有するメモリデバイスを備える。メモリシステムでは、リードの際、読み出し対象のメモリセルに接続されたワード線に読み出し電圧が印加される。読み出し電圧の値が適正値ではないと、リードしたデータの誤りが多くなり、エラー訂正処理やリトライリードに時間が掛かる。その結果、リードのレイテンシが増加し、リードの性能が低下する。

特開２０１２－２０３９５７号公報 特開２０１３－１２２７９３号公報 特開２０１０－１９２０４９号公報 米国特許第８８７９３２５号明細書 米国特許第８８７９３２５号明細書

本発明の目的は、リードの性能を向上することができるメモリシステム及びリード方法を提供することである。

実施形態によれば、メモリシステムは、複数ビットのデータを夫々書き込むことができる第１の複数のメモリセルを含む不揮発性メモリと、不揮発性メモリに複数の読み出し電圧を印加して前記第１の複数のメモリセルのうちある数のメモリセルに書き込まれた複数のビットのデータをリードするコントローラと、を具備する。不揮発性メモリは、前記第１の複数のメモリセルのうち前記第１の複数より少ない第２の複数のメモリセルをそれぞれが含む複数のグループを含む。コントローラは、複数の読み出し電圧の夫々の値として設定可能な第１の値を示す第１情報と、前記第１情報に従って複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に複数のグループ夫々から複数ビットのデータをリード出来たか否かを識別可能な情報を含む第２情報と、複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数ビットのデータがリード出来なかった少なくとも１個のグループから複数ビットのデータをリード出来た場合に前記複数の読み出し電圧のぞれぞれの値として設定された第２の値に関する情報を前記第２情報に基づいて特定可能な情報を含む第３情報と、を記憶する。

第１実施形態によるメモリシステムの一例を示すブロック図。 メモリシステムに含まれるメモリチップの一例を示すブロック図。 メモリチップのメモリセルアレイの一例を示す回路図。 ＴＬＣモードで動作するメモリセルの閾値電圧の分布の一例を示す図。 ＲＡＭに記憶される読み出し電圧情報の一例を示す図。 デフォルトテーブルの一例を示す図。 シフトテーブルの一例を示す図。 Ｌ１テーブルの一例を示す図。 Ｌ２テーブルの一例を示す図。 Ｌ３テーブルの一例を示す図。 シグネチャ／インデックステーブルの一例を示す図。 Ｌ１テーブル、Ｌ２テーブル、Ｌ３テーブル及びシグネチャ／インデックステーブルの作成・更新の際のメモリコントローラの処理の一例を示すフローチャート。 ホストによるリード動作の際のメモリコントローラの処理の一例を示すフローチャート。 シフトパターンのインデックスを記憶するメモリサイズを説明する図。 シフトパターンのインデックスの使用の偏りを示す図。 第２実施形態の読み出し電圧情報の一例を示す図。 Ｌ１テーブルとＬ２テーブルの一例を示す図。 符号／インデックステーブルの一例を示す図。

以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。

以下、図面を参照しながら本実施の形態について詳細に説明する。

（第１実施形態）
図１は、第１実施形態によるメモリシステム１２の一例を示すブロック図である。メモリシステム１２は、ホスト１４にケーブル、コネクタ、ソケット又はネットワークを介して接続される。メモリシステム１２は、ホスト１４が備えるプリント配線基板に実装されてもよい。ホスト１４は、メモリシステム１２を制御するように構成された情報処理装置である。ホスト１４は、例えば、サーバ装置、パーソナルコンピュータ、車載装置、又はモバイル型の情報処理装置などである。ホスト１４は、メモリシステム１２に対するアクセス要求を発行することができる。アクセス要求は、読み出し要求（リード要求とも称される）及び書き込み要求（ライト要求とも称される）を含む。本明細書では、読み出し動作はリード動作とも称され、書き込み動作はライト動作とも称される。

メモリシステム１２は、メモリコントローラ２０と、ＮＡＮＤ型フラッシュメモリ（以下，ＮＡＮＤメモリと称される）４０とを備える。メモリシステム１２は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）又はＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）デバイスである。ＮＡＮＤメモリ４０は不揮発性メモリの一例である。ＮＡＮＤメモリ４０の代わりに、他の不揮発性メモリが用いられてもよい。不揮発性メモリの他の例は、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。

メモリコントローラ２０は、ホストインターフェースコントローラ（ホストＩ／Ｆコントローラ）２２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２４、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２６、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２８、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路３０、及びＮＡＮＤコントローラ３２を含む。ホストＩ／Ｆコントローラ２２、ＲＡＭ２４、ＲＯＭ２６、ＣＰＵ２８、ＥＣＣ回路３０、及びＮＡＮＤコントローラ３２は、バス３４に接続される。メモリコントローラ２０は、上記の構成要素が１個のチップに纏められたＳｙｓｔｅｍ ｏｎ ａＣｈｉｐ（ＳｏＣ）で構成されてもよい。これらの構成要素の一部は、メモリコントローラ２０の外部に設けられてもよい。

ホストＩ／Ｆコントローラ２２は、ＣＰＵ２８による制御の下で、ホスト１４とメモリシステム１２との間の通信インターフェースの制御、及びホスト１４とＲＡＭ２４との間のデータ転送の制御を実行する。ホスト１４とメモリシステム１２との間の通信インターフェースの例は、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）（^ＴＭ）、Ｅｔｈｅｒｎｅｔ（^ＴＭ）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）（^ＴＭ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）（^ＴＭ）、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）（^ＴＭ）である。

ＲＡＭ２４の例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などであるが、これらに限定されない。

ＲＡＭ２４は、ホスト１４とＮＡＮＤメモリ４０との間のデータ転送のためのバッファとして機能する。ＲＡＭ２４は、ＣＰＵ２８にワークエリアを提供する。ＲＡＭ２４には、メモリシステム１２の動作時に、ＲＯＭ２６に記憶されているファームウェア（プログラム）がロードされる。

本実施形態では、メモリシステム１２の動作時に、例えばＮＡＮＤメモリ４０に記憶されている読み出し電圧情報３６がＲＡＭ２４にロードされる。読み出し電圧情報３６は、ＮＡＮＤメモリ４０に対するリード動作において、後述する各ワード線ＷＬに印加する読み出し電圧の設定値に関する情報を含む。読み出し電圧情報３６についての詳細は後述する。

詳細は後述するが、本実施形態では、メモリコントローラ２０は、各ワード線ＷＬに印加される読み出し電圧の値を初期値に設定してリード動作を実行するようにＮＡＮＤメモリ４０に指示する。ＮＡＮＤメモリ４０が備えるメモリセルの閾値は、プログラムディスターブ、リードディスターブ、あるいはデータリテンション等の様々な要因で変化する。閾値の変化に追従した読み出し電圧を設定しないと、リードしたデータの誤りビット数（ＦＢＣ）が増加する。ＦＢＣがＥＣＣ回路３０により訂正できる誤りビット数以上の場合、メモリコントローラ２０はリードエラーを検出する。メモリコントローラ２０は、リードエラーを検出すると、読み出し電圧情報３６に基づいて読み出し電圧の値を現在の設定値（例えば初期値）からシフトした値に設定してリトライリード（Ｒｅｔｒｙ Ｒｅａｄ）動作を実行するように、ＮＡＮＤメモリ４０に指示する。メモリコントローラ２０は、リード成功を検出するまで、リトライリード動作を実行するようにＮＡＮＤメモリ４０に指示する。リトライリード動作が実行されると、リード動作のレイテンシが増加する。そのため、メモリコントローラ２０は、ホストからの読み出し要求を受ける前にメモリセルの閾値電圧を把握し、それに応じて読み出し電圧の値を設定することが望ましい。

なお、メモリコントローラ２０が、読み出し電圧の値をシフトするたびに、シフト後の読み出し電圧の値をＮＡＮＤメモリ４０に指示しなくてもよい。ＮＡＮＤメモリ４０が、読み出し電圧の現在の設定値を記憶し、メモリコントローラ２０が読み出し電圧情報３６をＮＡＮＤメモリ４０に通知し、ＮＡＮＤメモリ４０がシフト後の読み出し電圧の値を計算してもよい。

ＣＰＵ２８は、ハードウェアプロセッサの一例である。ＣＰＵ２８は、例えばＲＡＭ２４にロードされたファームウェアを実行することで、メモリコントローラ２０を制御する。例えば、ＣＰＵ２８は、以下に説明するデータのライト動作、リード動作、及び消去動作を制御する。なお、動作毎に複数のＣＰＵ２８が設けられてもよい。

ＥＣＣ回路３０は、ＮＡＮＤメモリ４０へのライト動作の対象のデータ（書き込みデータ、又はライトデータとも称される）に対してエラー訂正のための符号化を行う。ＥＣＣ回路３０は、ＮＡＮＤメモリ４０から読み出されたデータ（読み出しデータ、又はリードデータとも称される）にエラーが含まれる場合、ライト動作時に付与したエラー訂正符号に基づき、リードデータに対してエラー訂正を実行する。

ＮＡＮＤコントローラ３２は、ＣＰＵ２８の制御の下で、ＲＡＭ２４とＮＡＮＤメモリ４０との間のデータ転送の制御を実行する。ＲＡＭ２４とＮＡＮＤメモリ４０との間のデータ転送の例は、Ｔｏｇｇｌｅ ＤＤＲ又はＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）である。

メモリコントローラ２０とＮＡＮＤメモリ４０とは、複数、例えば２つのチャネル（Ｃｈ０、Ｃｈ１）で接続される。チャネルの数は、１個又は３個以上でもよい。ＮＡＮＤコントローラ３２は、各チャネルＣｈ０、Ｃｈ１を介したデータ転送の制御を制御する。

ＮＡＮＤメモリ４０は、複数、例えば４つのメモリチップ４２ａ、４２ｂ、４２ｃ、４２ｄを有する。チャネルＣｈ０には、２つのメモリチップ４２ａ、４２ｂが接続される。チャネルＣｈ１には、２つのメモリチップ４２ｃ、４２ｄが接続される。各チャネルに、３以上のメモリチップが接続されてもよい。

図２は、メモリチップ４２ａの一例を示すブロック図である。他のメモリチップ４２ｂ、４２ｃ、４２ｄも同様に構成される。

メモリチップ４２ａは、入出力信号処理回路（Ｉ／Ｏ信号処理回路）１１０、制御信号処理回路１１１、チップ制御回路１１２、コマンドレジスタ１１３、アドレスレジスタ１１４、レディ／ビジー（ＲＹ／ＢＹ）回路１２０、メモリセルアレイ１１８、カラムデコーダ１１５、データレジスタ１１６、センスアンプ１１７、及びロウデコーダ１１９を有する。

メモリチップ４２ａとＮＡＮＤコントローラ３２とを接続するチャネルＣｈ０は、入出力（Ｉ／Ｏ）信号線、制御信号線、レディー／ビジー（ＲＹ／ＢＹ）信号線を含む。Ｉ／Ｏ信号線は、Ｉ／Ｏ信号処理回路１１０に接続される。Ｉ／Ｏ信号線は、データ、アドレス、各種指示、及び各種応答を伝送する。メモリコントローラ２０は、Ｉ／Ｏ信号線を介して、読み出し指示（リード指示とも称される）、書き込み指示（ライド指示とも称される）、及び消去指示をメモリチップ４２ａに送信する。

制御信号線は、チップイネーブル（ＣＥ）信号線、コマンドラッチイネーブル（ＣＬＥ）信号線、アドレスラッチイネーブル（ＡＬＥ）信号線、ライトイネーブル（ＷＥ）信号線、リードイネーブル（ＲＥ）信号線などを含む。制御信号線は、制御信号処理回路１１１に接続される。ＣＥ信号線は、対象のメモリチップが選択中か否かを示す信号を伝送する。ＣＬＥ信号線は、Ｉ／Ｏ信号線を用いて送られる信号がコマンドであることを示す信号を転送する。ＡＬＥ信号線は、Ｉ／Ｏ信号線を用いて送られる信号がアドレスであることを示す信号を転送する。ＷＥ信号線は、Ｉ／Ｏ信号線の信号をメモリチップ４２ａに取り込ませるための信号を伝送する。ＲＥ信号線は、メモリチップ４２ａからの信号をＩ／Ｏ信号線に出力させるための信号を伝送する。

ＲＹ／ＢＹ信号線は、ＲＹ／ＢＹ生成回路１２０に接続される。ＲＹ／ＢＹ信号線は、ＮＡＮＤメモリ４０が動作中か否かを示す信号を伝送する。ＲＹ／ＢＹ信号線を伝送する信号は、例えば、論理値Ｈレベルで非動作中に対応したレディー状態（ＲＹ）を示し、論理値Ｌレベルで動作中に対応したビジー状態（ＢＹ）を示す。

Ｉ／Ｏ信号処理回路１１０は、メモリコントローラ２０とメモリチップ４２ａとの間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路１１０がラッチしたコマンドは、コマンドレジスタ１１３に振り分けられて格納される。Ｉ／Ｏ信号処理回路１１０がラッチしたアクセス先を指定するアドレスは、アドレスレジスタ１１４に振り分けられて格納される。Ｉ／Ｏ信号処理回路１１０がラッチしたデータは、データレジスタ１１６に振り分けられて格納される。Ｉ／Ｏ信号処理回路１１０は、データレジスタ１１６からデータを受け付ける。

アドレスレジスタ１１４に格納されたアドレスは、チップ番号、ロウアドレス、及びカラムアドレスを含む。チップ番号は、メモリチップ４２ａを区別するための識別情報である。チップ番号、ロウアドレス、及びカラムアドレスは、チップ制御回路１１２、ロウデコーダ１１９、及びカラムデコーダ１１５に読み出される。

制御信号処理回路１１１は、制御信号を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路１１０が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路１１１は、受け付けた制御信号をチップ制御回路１１２に転送する。

チップ制御回路１１２は、制御信号処理回路１１１を介して受信する各種制御信号に基づいて状態遷移する回路である。チップ制御回路１１２は、メモリチップ４２ａの動作を制御する。ＲＹ／ＢＹ生成回路１２０は、チップ制御回路１１２による制御の下でＲＹ／ＢＹ信号線を伝送する信号の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。

センスアンプ１１７は、リード動作において、メモリセルアレイ１１８に含まれるメモリセルＭＴ（図３参照）の状態をセンスし、センスした状態に基づいてリードデータを生成する。センスアンプ１１７は、生成したリードデータをデータレジスタ１１６に格納する。データレジスタ１１６に格納されたリードデータは、データ線を通じてＩ／Ｏ信号処理回路１１０に送られ、Ｉ／Ｏ信号処理回路１１０からメモリコントローラ２０へ転送される。

メモリセルアレイ１１８は、複数のメモリセルＭＴを有し、データを記憶する。メモリセルアレイ１１８は、複数の物理ブロックＢＬＫ（図３参照）を有する。各物理ブロックＢＬＫは、複数のメモリセルＭＴを含む。物理ブロックＢＬＫは、データ消去の最小単位である。すなわち、１個の物理ブロックＢＬＫに記憶されている全てのデータは、一括して消去される。以下では、物理ブロックは単にブロックと称される。

図３は、メモリセルアレイ１１８の一例を示す回路図である。メモリセルアレイ１１８は、例えば、複数のメモリセルＭＴが立体状に配置されたいわゆる三次元構造のＮＡＮＤメモリである。メモリセルアレイ１１８は、複数のブロックＢＬＫ０、ＢＬＫ１、…を有する。例えば、メモリセルアレイ１１８は、数百から数千のブロックＢＬＫを有する。

図３に示すように、ｍ本のビット線ＢＬ０～ＢＬｍ－１は、各ブロックＢＬＫ０、ＢＬＫ１、…において、複数、例えば４つのストリングＳＴＲとそれぞれ接続される。ｍは２以上の整数である。各ストリングＳＴＲは、１個の第１選択ゲートトランジスタＳＴ（ＳＴ０、又はＳＴ１…ＳＴｍ－１）、複数のメモリセルＭＴ（ＭＴ０～ＭＴ７）、及び１個の第２選択ゲートトランジスタＤＴ（ＤＴ０、又はＤＴ１…ＤＴｍ－１）を含む。第１選択ゲートトランジスタＳＴ０（又はＳＴ１…ＳＴｍ－１）、複数のメモリセルＭＴ０～ＭＴ７、及び１個の第２選択ゲートトランジスタＤＴ０（又はＤＴ１…ＤＴｍ－１）は、それぞれこの順で、ソース線ＣＥＬＳＲＣと１個のビット線ＢＬ０（又はＢＬ１…ＢＬｍ－１）との間に直列に接続される。共通のワード線ＷＬと第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬと第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬに接続され、相違する複数のビット線ＢＬ０～ＢＬｍ－１それぞれに接続されたｍ個のストリングＳＴＲ０～ＳＴＲｍ－１は、１個のストリングユニットＳＵを構成する。各ブロックＢＬＫ０、ＢＬＫ１、…は、複数、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。

第１選択ゲートトランジスタＳＴ０～ＳＴｍ－１の制御ゲート電極は、第１選択ゲート線（ソース側選択ゲート線）ＳＧＳＬに接続される。第１選択ゲート線ＳＧＳＬは、第１選択ゲートトランジスタＳＴ０～ＳＴｍ－１の制御ゲート電極を制御する信号線である。第１選択ゲートトランジスタＳＴ０～ＳＴｍ－１は、第１選択ゲート線ＳＧＳＬを通じて印加される電圧に基づき、複数のメモリセルＭＴ０～ＭＴ７とソース線ＣＥＬＳＲＣとの間を選択的に接続する。異なる４つの第１選択ゲート線ＳＧＳＬが、ストリングユニットＳＵ０～ＳＵ３にそれぞれ接続されてもよい。

第２選択ゲートトランジスタＤＴ０～ＤＴｍ－１の制御ゲート電極は、第２選択ゲート線（ドレイン側選択ゲート線）ＳＧＤＬ０～ＳＧＤＬ３にそれぞれ接続される。第２選択ゲート線ＳＧＤＬ０～ＳＤＧＬ３は、第２選択ゲートトランジスタＤＴ０～ＤＴｍ－１の制御ゲート電極をそれぞれ制御する信号線である。第２選択ゲートトランジスタＤＴ０～ＤＴｍ－１は、第２選択ゲート線ＳＧＤＬ０～ＳＧＤＬ３を通じてそれぞれ印加される電圧に基づき、複数のメモリセルＭＴ０～ＭＴ７とビット線ＢＬ０～ＢＬｍ－１との間をそれぞれ選択的に接続する。

各メモリセルＭＴは、積層ゲート構造を有したＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される。積層ゲート構造は、例えば、トンネル酸化膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート絶縁膜を介在して形成された制御ゲート電極とを含む。フローティングゲートに蓄えられる電荷の数に応じてメモリセルＭＴの閾値電圧が変化する。メモリセルＭＴは、書き込み時にはフローティングゲートに正の電荷が注入され、消去時にはフローティングゲートから正の電荷が引き抜かれる。各メモリセルＭＴは、２つ以上のデータ値のうちいずれか１つが書き込まれ得る。各メモリセルＭＴは、閾値電圧の違いに応じて２つ以上のデータ値のうちの１つを不揮発に記憶する。

各ブロックＢＬＫ０、ＢＬＫ１、…において、各メモリセルＭＴ０～ＭＴ７の制御ゲート電極は、対応するワード線ＷＬ０～ＷＬ７にそれぞれ接続される。各ワード線ＷＬ０～ＷＬ７は、メモリセルアレイ１１８においてＸ方向に並ぶ一行のメモリセルＭＴを選択するための制御信号線である。各ワード線ＷＬ０～ＷＬ７は、一行に並ぶこれら一群のメモリセルＭＴに共通に接続される。メモリセルＭＴ０～ＭＴ７は、ワード線ＷＬ０～ＷＬ７とビット線ＢＬ０～ＢＬｍ－１との交差部にそれぞれ設けられる。読み出し又は書き込みが行われるメモリセルＭＴに接続されたワード線ＷＬ（以下、選択ワード線ＷＬとも称される）に、読み出し電圧又は書き込み電圧を印加することで、メモリセルＭＴの読み出し又は書き込みが可能になる。なお、メモリセルＭＴの読み出しと書き込みについては後ほど説明する。

各ブロックＢＬＫ０、ＢＬＫ１、…において、４つのストリングユニットＳＵ０～ＳＵ３それぞれのメモリセルＭＴ０～ＭＴ７には、同じアドレスに対応するワード線ＷＬ０～ＷＬ７が共通に接続される。１つのストリングユニットＳＵにおいて、ワード線ＷＬを共有する複数のメモリセルＭＴの組は、セルユニットＣＵと称される。１個のセルユニットＣＵに含まれる複数のメモリセルＭＴは、一括してデータが書き込まれ、また一括してデータが読み出される。１個のセルユニットＣＵの記憶空間は、１個又は複数のページを含む。

メモリシステム１２では、各メモリセルＭＴが複数ビットの値を記憶可能に構成され得る。例えば、各メモリセルＭＴが複数ビット、例えばｎビットの値を記憶可能な場合、ワード線ＷＬ当たりの記憶容量は、ｎページ分のサイズに等しくなる。ｎは２以上の整数である。ここでは一例として、各メモリセルＭＴが３ビットの値を記憶するトリプルレベルセル（ＴＬＣ）モードで動作する場合について説明する。なお、各メモリセルＭＴが２ビットの値を記憶する動作モードはマルチレベルセル（ＭＬＣ）モードと称し、各メモリセルＭＴが４ビットの値を記憶する動作モードはクアッドレベルセル（ＱＬＣ）モードと称される。実施形態は、ＭＬＣモード、ＱＬＣモード、あるいは各メモリセルＭＴが複数のビットの値を記憶するその他のモードにも適用可能である。

ＴＬＣモードでは、各セルユニットＣＵに３ページ分のデータが記憶され得る。１個のセルユニットＣＵによって構成される３つのページのうち、先に書き込みがなされるページをロアーページ、ロアーページの後に書き込みがなされるページをミドルページ、ミドルページの後に書き込みがなされるページをアッパーページと称される。なお、１個のセルユニットＣＵによって構成される複数のページの一部又は全てのページに対して一括にプログラム（すなわち書き込み）が実行されるモードがあってもよい。

図４は、ＴＬＣモードで動作するメモリセルＭＴの閾値電圧の分布の一例を示す図である。図４において、横軸は、メモリセルＭＴの閾値電圧を表し、縦軸は、あるビット値（データ値）を示すメモリセルＭＴの数を表す。各メモリセルＭＴがＴＬＣモードで動作する場合、メモリセルＭＴの閾値電圧は、図４に示すように８個の分布Ｅｒ、分布Ａ、分布Ｂ、分布Ｃ、分布Ｄ、分布Ｅ、分布Ｆ、及び分布Ｇを含む。

ＴＬＣモードによれば、各メモリセルＭＴは、アッパーページに属するデータｘと、ミドルページに属するデータｙと、ロアーページに属するデータｚとで定義される８値データｘｙｚを記憶可能である。データｘ、データｙ、及びデータｚの値は、“０”又は“１”である。

各メモリセルＭＴの閾値電圧は、分布Ｅｒ、分布Ａ、分布Ｂ、分布Ｃ、分布Ｄ、分布Ｅ、分布Ｆ、及び分布Ｇの８個の分布のいずれかに属するように制御される。各分布と８値データｘｙｚのデータ値との対応は、予め設定される。例えば、分布Ｅｒにはデータ値“１１１”が割り当てられる。分布Ａにはデータ値“１１０”が割り当てられる。分布Ｂ～Ｇには図４に示す各データ値が割り当てられる。なお、各分布とデータ値との対応は、上記に限定されない。

ＮＡＮＤメモリ４０のロウデコーダ１１９、カラムデコーダ１１５、データレジスタ１１６、及びセンスアンプ１１７について、図２も用いて補足的に説明する。ロウデコーダ１１９、カラムデコーダ１１５、データレジスタ１１６、及びセンスアンプ１１７は、メモリセルアレイ１１８に対する周辺回路の一部である。周辺回路は、チップ制御回路１１２による制御に基づいてメモリセルアレイ１１８に対する読み出し、書き込み、及び消去のアクセスを実行する。

例えばライト動作において、カラムデコーダ１１５は、カラムアドレスに対応したビット線ＢＬを選択し活性化する。センスアンプ１１７は、カラムデコーダ１１５により選択されたビット線ＢＬの電位を０ボルトとする。ロウデコーダ１１９は、ロウアドレスに対応して選択されたワード線ＷＬに、プログラミングパルス（すなわち、１サイクル毎に電圧が徐々に高くなるパルス）を印加する。これにより、選択されたビット線ＢＬと選択されたワード線ＷＬとの交差部に位置するメモリセルＭＴのフローティングゲートに電荷が注入され、その結果、フローティングゲートの閾値電圧が上昇する。センスアンプ１１７は、プログラミングパルスの１サイクル毎に、書き込み対象のメモリセルＭＴの閾値電圧がデータレジスタ１１６に格納されているデータに応じた電圧に到達したか否かを確認する。センスアンプ１１７による確認結果に応じて、メモリセルＭＴの閾値電圧が書き込むデータ値に応じた電圧に到達するまで、ロウデコーダ１１９はプログラミングパルスの印加を継続する。

一方で、リード動作において、センスアンプ１１７は、ビット線ＢＬに電源電位Ｖｃｃをプリチャージする。ロウデコーダ１１９は、選択ワード線ＷＬに、データ値“１１１”、”１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”毎の分布を特定するための複数種類の読み出し電圧を順次印加する。なお、ロウデコーダ１１９は、非選択のワード線ＷＬには転送電位の電圧を印加し、非選択のワード線ＷＬに属するメモリセルＭＴを導通状態にしておく。センスアンプ１１７は、プリチャージにより蓄えられた電荷が、どの読み出し電圧が印加されたときにソース線ＣＥＬＳＲＣに流出したかを検知することによって、対象のメモリセルＭＴに記憶されているデータ値を判定する。

例えば、図４に示すように、読み出し電圧の値が分布Ｅｒと分布Ａとの間の電圧ＶＡである場合、読み出し電圧ＶＡ未満の閾値電圧を有するメモリセルＭＴは、分布Ｅｒに含まれると判断される。また、読み出し電圧の値が分布Ａと分布Ｂとの間の電圧ＶＢである場合、読み出し電圧ＶＢ未満の閾値電圧を有するメモリセルＭＴは、分布Ｅｒ又は分布Ａに含まれると判断される。同様に、図４に示すように、読み出し電圧の値が、隣接する２つの分布の電圧である場合、この読み出し電圧未満の閾値電圧を有するメモリセルＭＴは、２つの分布のうち閾値電圧が低い分布に含まれると判断される。以下では、読み出し電圧ＶＡ～ＶＧを区別しない場合は、単に読み出し電圧Ｖと総称される。

メモリセルの閾値電圧は、プログラムディスターブ、リードディスターブ、又はデータリテンションなどのストレスの影響で変化する。閾値電圧が変化すると、読み出し電圧の適正値も変化する。そのため、既定の閾値分布に応じた既定の読み出し電圧ではリードできないことがある。メモリコントローラ２０は、読み出し電圧の既定値（初期値とも称される）を管理する（具体的にはＲＡＭ２４に格納する）ととともに、読み出し電圧の適正値が既定値からどれだけずれているかを示すシフト値も管理する。

シフト値は、複数のメモリセル毎に管理されることが好ましい。複数のメモリセルの例は、ブロックがある。なお、シフト値は、同じブロック内でもワード線毎に異なる可能性があるが、ワード線毎のシフト値のずれは、統計的な手法で補正できる。このため、シフト値は、ブロック毎に管理される。シフト値は、読み出し電圧情報３６に含まれる。

ＴＬＣのＮＡＮＤメモリでは、読み出し電圧は７個あるので、各読み出し電圧のシフト値を１バイトで表すと、ブロック当たりのシフト値は７バイトとなる。１つのメモリチップは数千個のブロックを含むことがある。しかも、ＮＡＮＤメモリ４０は、多数のメモリチップを含むことがある。従って、ＮＡＮＤメモリ４０の全ブロックの読み出し電圧のシフト値は膨大な情報量である。

シフト値を記憶するメモリのサイズを削減するために、シフト値そのものを記憶するのではなく、限られた数のシフトパターンを予め決めておき、シフトパターンの識別情報を記憶することが考えられている。シフトパターンは、７個のシフト値の組合せである。限られた数のシフトパターンは、それぞれに識別情報（インデックス）が付されて、シフトテーブルとして記憶されている。シフトパターンは、閾値電圧の推定結果に基づいて決定される。閾値電圧は、ある読み出し電圧でリードした時のリードデータの誤り（“０”を“１”と誤リードする割合と“１”を“０”と誤リードする割合との比）に基づいて推定される。例えば、“０”を“１”と誤リードする割合が“１”を“０”と誤リードする割合より大きい場合、閾値電圧はマイナス方向にシフトされていると推定できる。シフト量はシフト値をアナログ電圧に変換するＤ／Ａ変換器の単位（ＤＡＣ）で表される。閾値電圧のシフトに応じて読み出し電圧も同様にシフトされることが要求される。プログラムディスターブ、リードディスターブ、又はデータリテンションなどのストレスをＮＡＮＤメモリ４０に与えた時のシフト値が求められ、シフトテーブルに登録される。

例えば、シフトパターンの総数を２５６個とすると、シフトパターンは８ビット（すなわち１バイト）のインデックスにより特定可能である。このため、シフト値そのものを記憶する場合は１ブロック当たり７バイトのメモリサイズが必要であったが、２５６個のシフトパターンのインデックスを記憶することにより、１ブロック当たりのメモリサイズを１バイトに削減することができる。

メモリシステムの記憶能力の要求の高まりに伴い、ＮＡＮＤメモリ４０のブロック数は増加している。例えば、ＮＡＮＤメモリが８個のメモリチップを含み、１メモリチップが３３２８ブロックを含む場合、シフトパターンのインデックスを記憶するメモリサイズは約２６ＫＢ（＝８×３３２８×１）となる。このメモリサイズは、低コストの設計が求められている組み込みシステムにおいては高い値である。近年、メモリチップ当たりのブロック数が増加する傾向であるので、シフトパターンのインデックスを記憶するメモリのサイズをより削減する管理手法が望まれている。

本実施形態では、シフトパターンのインデックスを多段階で管理することにより、読み出し電圧情報３６の総データサイズを小さくすることができ、小さいメモリサイズで読み出し電圧情報３６を効率よく記憶することができる。図５は、ＲＡＭ２４に記憶される読み出し電圧情報３６の一例を示す。実施形態では、多段管理の例として３段管理を説明するが、段数はこれに限らない。読み出し電圧情報３６は、デフォルトテーブル３６ａ、シフトテーブル３６ｂ、シグネチャ／インデックステーブル３６ｃ、１段目のインデックス管理情報（Ｌ１テーブル）３６ｄ、２段目のインデックス管理情報（Ｌ２テーブル）３６ｅ、３段目のインデックス管理情報（Ｌ３テーブル）３６ｆを含む。

図６は、デフォルトテーブル３６ａの一例を示す。デフォルトテーブル３６ａは読み出し電圧の初期値として設定可能な値を記憶する。メモリセルがＴＬＣモードで動作する場合、デフォルトテーブルは、図４に示す７つの読み出し電圧ＶＡ～ＶＧそれぞれの初期値ＶＡ０～ＶＧ０を記憶する。

メモリコントローラ２０は、読み出し電圧の値を初期値に設定し、リード（動作を行う。初期値の読み出し電圧を用いたリード動作をノーマルリード動作と称する。ノーマルリード動作でエラー訂正に失敗する（すなわち、リードエラーが検出される）と、メモリコントローラ２０は、シフトテーブル３６ｂを参照して読み出し電圧のシフト値を取得する。メモリコントローラ２０は、取得したシフト値を用いたリード動作を行う。読み出し電圧のシフト値を用いたリード動作をリトライリード動作又はシフトリード動作と称する。シフトリード動作でエラー訂正に失敗すると、メモリコントローラ２０は、再びシフトテーブル３６ｂを参照して読み出し電圧の他のシフト値を取得し、取得した他のシフト値を用いてシフトリード動作を行う。

図７は、シフトテーブル３６ｂの一例を示す。シフトテーブル３６ｂは、所定数（ここでは，２５６個）のシフトパターンを記憶する。シフトパターンは、読み出し電圧ＶＡ～ＶＧそれぞれの初期値からのシフト量を示すシフト値Ｓｈｉｆｔ［Ａ］、Ｓｈｉｆｔ［Ｂ］、Ｓｈｉｆｔ［Ｃ］、Ｓｈｉｆｔ［Ｄ］、Ｓｈｉｆｔ［Ｅ］、Ｓｈｉｆｔ［Ｆ］、Ｓｈｉｆｔ［Ｇ］を含む。シフトパターンの識別情報はインデックスと称される。例えば、２５６個のシフトパターンは、３ビットのインデックスで特定可能である。図７では、インデックスとシフト値は、１０進数で表されている。

例えば、インデックス０のシフトパターンは、全てのシフト値が０であり、読み出し電圧は初期値である。例えば、インデックス１のシフトパターンは、値が０のＳｈｉｆｔ［Ａ］、値が１のＳｈｉｆｔ［Ｂ］、値が－１のＳｈｉｆｔ［Ｃ］、Ｓｈｉｆｔ［Ｄ］、値が０のＳｈｉｆｔ［Ｅ］、Ｓｈｉｆｔ［Ｆ］、Ｓｈｉｆｔ［Ｇ］を含む。例えば、インデックス２５５のシフトパターンは、値が２のＳｈｉｆｔ［Ａ］、値が－５のＳｈｉｆｔ［Ｂ］、値が－７のＳｈｉｆｔ［Ｃ］、値が－１０のＳｈｉｆｔ［Ｄ］、値が－１２のＳｈｉｆｔ［Ｅ］、値が－１４のＳｈｉｆｔ［Ｆ］、値が－１７のＳｈｉｆｔ［Ｇ］を含む。２５６個の各インデックス０～２５５に含まれるシフト値Ｓｈｉｆｔ［Ａ］、Ｓｈｉｆｔ［Ｂ］、Ｓｈｉｆｔ［Ｃ］、Ｓｈｉｆｔ［Ｄ］、Ｓｈｉｆｔ［Ｅ］、Ｓｈｉｆｔ［Ｆ］、Ｓｈｉｆｔ［Ｇ］の組みは、それぞれ異なる。

図８は、Ｌ１テーブル３６ｄの一例を示す。図９は、Ｌ２テーブル３６ｅの一例を示す。図１０は、Ｌ３テーブル３６ｆの一例を示す。図１１は、シグネチャ／インデックステーブル３６ｃの一例を示す。

図８に示すように、Ｌ１テーブル３６ｄは、ＮＡＮＤメモリ４０の全ブロックについてブロック毎の読み出し電圧に関する１ビットのＬ２フラグを記憶する。このため、Ｌ１テーブル３６ｄを記憶するメモリサイズは、ブロック数×１ビットである。Ｌ２フラグは、読み出し電圧が初期値に設定された場合に全ブロック夫々から複数ビットのデータをリード出来たか否か、すなわちリード（ノーマルリード）が成功したか失敗したかを識別可能な情報を含む。値が“０”のＬ２フラグは、対応するブロックのノーマルリードが成功したことを識別可能な情報である。値が“１”のＬ２フラグは、対応するブロックのノーマルリードが失敗し、シフトリードが成功したことを識別可能な情報である。言い換えると、Ｌ２フラグが“０”のブロックは、ノーマルリードでデータをリードすることができるブロックであると想定される。Ｌ２フラグが“１”のブロックは、ノーマルリードでデータをリードすることができず、シフトリードが必要であるブロックであると想定される。

メモリコントローラ２０は、ノーマルリードを行った時、リードが成功したブロックのＬ２フラグの値を“０”とし、リードが失敗したブロックのＬ２フラグの値を“１”とする。メモリコントローラ２０は、リードが失敗したブロックに対して消去及びプログラムを行った後、リードが成功した場合、当該ブロックのＬ２フラグの値を“０”に戻すようにＬ１テーブル３６ｄを更新する。

Ｌ１テーブル３６ｄは、ＮＡＮＤメモリ４０の全ブロックを一意的に識別するブロックアドレスを記憶しない。しかし、Ｌ２フラグがブロックアドレスの順にＬ１テーブル３６ｄのエントリに記憶されていれば、メモリコントローラ２０は、値が“１”のＬ２フラグが何番目のエントリに記憶されているかに応じて、ノーマルリードが失敗したブロックのアドレスを知ることができる。例えば、Ｌ１テーブル３６ｄが“００００１０１０…”を記憶していれば、メモリコントローラ２０は、先頭から５番目と７番目のアドレスのブロックではノーマルリードが失敗し、シフトリードが必要であることを判断できる。Ｌ１テーブル３６ｄは、シフトリードの必要の有無を示すＬ２フラグを記憶するが、シフトリードのためのシフトパターンのインデックスを記憶しないので、総データサイズを小さくすることができる。シフトリードが必要なブロックについてのシフトパターンのインデックスの記憶エリアとして、それぞれがあるデータサイズのＬ２テーブル３６ｅとＬ３テーブル３６ｆが用意されている。

図９に示すように、Ｌ２テーブル３６ｅは、Ｌ１テーブル３６ｄにおいて、Ｌ２フラグの値が“１”であるブロックについてのシフトパターンのインデックスに関する３ビットのシグネチャを記憶する。シグネチャは、Ｌ１テーブル３６ｄにおいてＬ２フラグの値が“１”であるブロックの順に、Ｌ２テーブル３６ｅのエントリに記憶される。３ビットのシグネチャは、８ビットのインデックスで表される２５６個のシフトパターンの中の最大８個のシフトパターンのインデックスを示すことができる。シグネチャは、シフトテーブル３６ｂのインデックスから可逆変換により求められる符号である。

Ｌ２テーブル３６ｅのエントリの数はブロックの数に対応する。Ｌ２テーブル３６ｅのエントリの数は、ノーマルリードが失敗する確率（又は数、頻度）に応じて決定される。Ｌ２テーブル３６ｅを記憶するメモリのサイズは、Ｌ１テーブル３６ｄを記憶するメモリのサイズより小さい。

Ｌ２テーブル３６ｅも、ブロックアドレスを記憶しない。しかし、シグネチャはＬ１テーブル３６ｄの中の値が“１”のＬ２フラグのブロックに対応しているので、メモリコントローラ２０は、当該シグネチャが何番目のＬ２フラグに対応するかに応じて、当該シグネチャに対応するブロックのアドレスを知ることができる。

Ｌ２テーブル３６ｅは、シフトリードが必要なブロックのための全てのシフトパターンのインデックスを記憶することができない可能性がある。図１０に示すように、Ｌ３テーブル３６ｆは、３ビットのシグネチャが表しきれないシフトパターンが適用されるブロック毎に、ブロックアドレスと、シフトパターンのインデックスを記憶する。図１０では、ブロックアドレスとインデックスは、１０進数で表されている。ブロックアドレスは、１６ビットであるとする。インデックスは、８ビットであるとする。

Ｌ３テーブル３６ｆのエントリの数は、Ｌ２テーブル３６ｅのエントリの数より少ない。Ｌ３テーブル３６ｆを記憶するメモリのサイズは、Ｌ２テーブル３６ｅを記憶するメモリのサイズより小さい。

図１１に示すように、シグネチャ／インデックステーブル３６ｃは、Ｌ２テーブル３６ｅに記憶されているシグネチャとインデックスの対応関係を記憶する。シグネチャとインデックスの対応関係は更新可能である。７個のインデックスが７個のシグネチャにそれぞれ割り当てられる。残りの１個のシグネチャ、ここではシグネチャ“１１１”には、特定の情報、例えばＮｏｎｅが割り当てられる。特定の情報は、これら７個のインデックス以外の単数又は複数の不特定のインデックスがシグネチャ“１１１”に割り当てられていることを意味するもので、Ｎｏｎｅの具体的な情報は不定値でよい。すなわち、Ｌ３テーブル３６ｆは、Ｌ２テーブル３６ｅがシグネチャ“１１１”を記憶しているブロックのブロックアドレスと、当該ブロックのシフトパターンのインデックスとを記憶する。

図１１は、左側のシグネチャ／インデックステーブル３６ｃ１に新しいインデックス（ここでは、インデックス３５）が追加される場合、シグネチャ／インデックステーブル３６ｃ１は右側のシグネチャ／インデックステーブル３６ｃ２に更新されることを示す。シグネチャ／インデックステーブル３６ｃ１には、２５６個のシフトパターンのインデックスの中の７個のシフトパターンのインデックス１３８、１３９、１５５、…１８７、１９５がＬｅａｓｔ Ｒｅｃｅｔｒｙ Ｕｓｅｄ（ＬＲＵ）方式により７個のシグネチャ“０００”～“１１０”にそれぞれ割り当てられている。この状態で、新しいインデックス３５が追加される場合、最も古いインデックス１９５が追い出されて、更新されたシグネチャ／インデックステーブル３６ｃ２が得られる。シグネチャ／インデックステーブル３６ｃ２には、２５６個のシフトパターンのインデックスの中の７個のシフトパターンのインデックス３５、１３８、１３９、１５５、…１８７がＬｅａｓｔ Ｒｅｃｅｔｒｙ Ｕｓｅｄ（ＬＲＵ）方式により７個のシグネチャ“０００”～“１１０”にそれぞれ割り当てられている。

図１２は、Ｌ１テーブル３６ｄ、Ｌ２テーブル３６ｅ、Ｌ３テーブル３６ｆ及びシグネチャ／インデックステーブル３６ｃの作成・更新に関するメモリコントローラ２０の処理の一例を示すフローチャートである。メモリコントローラ２０は、リード動作、ライト動作、及び消去動作が行われない期間にこの処理を実行する。リード動作、ライト動作、及び消去動作は、ホスト１４からの指示、又はガベージコレクション動作、リフレッシュ動作、及びパトロール動作等において行われてもよい。

Ｓ１０２で、メモリコントローラ２０は、或るブロック（以下、対象ブロックと称する）に対してノーマルリード動作を実行する。

Ｓ１０４で、メモリコントローラ２０は、ノーマルリードが成功したか否かを判定する。

ノーマルリードが成功した場合（Ｓ１０４のＹＥＳ）、Ｓ１０６で、メモリコントローラ２０は、Ｌ１テーブル３６ｄ内の対象ブロックに関するＬ２フラグを“０”とし、処理を終了する。Ｌ２フラグの初期値が“０”である場合、Ｓ１０６は省略可能である。

ノーマルリードが失敗した場合（Ｓ１０４のＮＯ）、Ｓ１０８で、メモリコントローラ２０は、Ｌ１テーブル３６ｄ内の対象ブロックに関するＬ２フラグを“１”とする。

Ｓ１１２で、メモリコントローラ２０は、対象ブロックに対してリトライリード動作としてシフトリード動作を実行する。シフトリード動作の際、メモリコントローラ２０は、現在設定されているシフトパターンのインデックスの次のインデックスのシフトパターンをシフトテーブル３６ｂから読み出し、シフトパターンに応じて読み出し電圧をシフトする。例えば、ノーマルリード動作時はインデックス０が設定されており、メモリコントローラ２０は、１回目のリシフトリード動作時はインデックス１のシフトパターンを読み出し、シフトパターンに応じて読み出し電圧をシフトする。

Ｓ１１４で、メモリコントローラ２０は、シフトリードが成功したか否かを判定する。

シフトリードが失敗した場合（Ｓ１１４のＮＯ）、メモリコントローラ２０は、Ｓ１１２のシフトリード動作を繰り返す。すなわち、メモリコントローラ２０は、シフトパターンのインデックスを１増加して、読み出し電圧をさらにシフトしてリード動作を繰り返す。

シフトリードが成功した場合（Ｓ１１４のＹＥＳ）、Ｓ１１６で、メモリコントローラ２０は、成功したシフトリードで使用したシフトパターンのインデックス（図１１ではインデックス３５）がシグネチャ／インデックステーブル３６ｃに登録されているか否かを判定する。

インデックスがシグネチャ／インデックステーブル３６ｃに登録されている場合（Ｓ１１６のＹＥＳ）、Ｓ１１８で、メモリコントローラ２０は、インデックスに対応するシグネチャをＬ２テーブル３６ｅの対象ブロックに対応するエントリに登録し、処理を終了する。

インデックスがシグネチャ／インデックステーブル３６ｃに登録されていない場合（Ｓ１１６のＮＯ）、Ｓ１２２で、メモリコントローラ２０は、シグネチャ／インデックステーブル３６ｃのシグネチャ“１１０”にインデックスが未割り当てか否かを判定する。

シグネチャ“１１０”にインデックスが未割り当てでない、すなわち割り当てられている場合（Ｓ１２２のＮＯ）、Ｓ１２４で、メモリコントローラ２０は、シグネチャ“１１０”に割り当てられているインデックス（図１１の場合、インデックス１９５）を対象ブロックアドレスと共にＬ３テーブル３６ｆに登録する。

シグネチャ“１１０”にインデックスが未割り当ての場合（Ｓ１２２のＹＥＳ）、又はＳ１２４の後、Ｓ１２６で、メモリコントローラ２０は、シグネチャ“０００”～“１０１”に割り当てられているインデックス（図１１の場合、インデックス１３８～１８７）をシグネチャ“００１”～“１１０”に割り当て変更する。

Ｓ１２８で、メモリコントローラ２０は、成功したシフトリードで使用したインデックス（図１１ではインデックス３５）をシグネチャ／インデックステーブル３６ｃのシグネチャ“０００”に割り当てる。これにより、シグネチャ／インデックステーブル３６ｃは、図１１に示すように更新される。

Ｓ１３２で、メモリコントローラ２０は、更新後のシグネチャ／インデックステーブル３６ｃに従って、Ｌ２テーブル３６ｅのシグネチャを書き換える。すなわち、インデックス１３８～１８７を表していたシグネチャ“０００”～“１０１”を、新たにインデックス１３８～１８７を表すシグネチャ“００１”～“１１０”に夫々書き換える。

図１３は、リード動作に関するメモリコントローラ２０の処理の流れの一例を示すフローチャートである。リード動作は、ホスト１０によるリード動作及びガベージコレクション動作、リフレッシュ動作、パトロール動作等に含まれる自発的なリード動作を含む。

Ｓ２０２で、メモリコントローラ２０は、Ｌ１テーブル３６ｄを参照する。

Ｓ２０４で、メモリコントローラ２０は、リード対象のブロックに関するＬ２フラグの値が“１”であるか否かを判定する。

Ｌ２フラグの値が“１”でない、すなわち“０”である場合（Ｓ２０４のＮＯ）、Ｓ２０６で、メモリコントローラ２０は、ノーマルリード動作を実行する。Ｓ２０６の処理は、図１２に示したＳ１０２の処理に相当する。従って、メモリコントローラ２０は、ノーマルリード動作の実行後、図１２のＳ１０４以降の処理を実行する。

Ｌ２フラグの値が“１”である場合（Ｓ２０４のＹＥＳ）、Ｓ２０８で、メモリコントローラ２０は、Ｌ２テーブル３６ｅを参照する。Ｓ２１２で、メモリコントローラ２０は、リード対象ブロックに対応するエントリのシグネチャが“１１１”であるか否かを判定する。

シグネチャが“１１１”では無い場合（Ｓ２１２のＮＯ）、Ｓ２１４で、メモリコントローラ２０は、シグネチャ／インデックステーブル３６ｃからシグネチャに対応するインデックスを読み出す。

シグネチャが“１１１”である場合（Ｓ２１２のＹＥＳ）、Ｓ２１６で、メモリコントローラ２０は、Ｌ３テーブル３６ｆからリード対象ブロックのインデックスを読み出す。

Ｓ２１４、又はＳ２１６の後、Ｓ２１８で、メモリコントローラ２０は、シフトテーブル３６ｂからインデックスが示すシフトパターンを読み出す。

Ｓ２２２で、メモリコントローラ２０は、読み出し電圧の値をシフトパターンに応じて初期値から変化させてシフトリード動作を行う。Ｓ２２２の処理は、図１２に示したＳ１１２の処理に相当する。従って、メモリコントローラ２０は、シフトリード動作の実行後、図１２のＳ１１４以降の処理を実行する。

このように、実施形態では、Ｌ１テーブル３６ｄは、メモリブロックに関するノーマルリードが成功したか失敗したかを識別可能な情報を１ブロック当たり１ビットの情報で全ブロックについて記憶し、Ｌ２テーブル３６ｅは、シフトパターンを特定可能なインデックスを示す３ビットのシグネチャをノーマルリードが失敗したブロックについて記憶する。ＮＡＮＤメモリ４０の全ブロックがシフトリードの際に使用するシフトパターンのインデックスの数（すなわち、シフトパターンの種類）が多く、３ビットのシグネチャでは使用する全てのシフトパターンのインデックスをＬ３テーブル３６ｆが記憶できない場合がある。この場合、Ｌ３テーブル３６ｆが、Ｌ２テーブル３６ｅが記憶できないブロックについて、１ブロック当たり８ビットのシフトパターンのインデックスを記憶する。これにより、ＮＡＮＤメモリ４０のシフトパターンのインデックスを記憶するメモリのサイズを削減することができる。

図１４は、シフトパターンのインデックスを記憶するメモリのサイズを説明する図である。

ノーマルリードが成功する確率を７０％とする。Ｌ１テーブル３６ｄにおいて、値が“０”のＬ２フラグは７０％であり、値が“１”のＬ２フラグは３０％である。全ブロックの７０％のブロックの読み出し電圧は、デフォルトテーブル３６ａ及びＬ１テーブル３６ｄ（値が”０”のＬ２フラグ）により記憶できる。すなわち、Ｌ１テーブル３６ｄのヒット率は７０％である。残りの３０％のブロックのシフトパターンのインデックスは少なくともＬ２テーブル３６ｅを参照する必要がある。

残りの３０％のブロックのうちの８０％のブロックのシフトパターンのインデックスは７個のシグネチャに対応するインデックスであるとする。すなわち、Ｌ２テーブル３６ｅのヒット率は８０％である。このため、Ｌ２テーブル３６ｅに用意しておくべきブロック数は、全ブロック数の２４（＝３０×８０）％である。

Ｌ２テーブル３６ｅは、ノーマルリードが失敗したブロックのうちの２０％のブロックのシフトパターンのインデックス（シグネチャ“１１１”に対応するインデックス）を記憶できない。これらのブロックのシフトパターンのインデックスは、Ｌ３テーブル３６ｆに記憶される。このため、Ｌ３テーブル３６ｆに用意しておくべきブロック数は、全ブロック数の６（＝３０×２０）％である。

ＮＡＮＤメモリ４０が８個のメモリチップを含み、メモリチップが３３２８個のブロックを含むとすると、シフトパターンのインデックスの総データサイズは以下である。

（１ビット＋３ビット×０．３＋（１６ビット＋８ビット）×０．３×０．２）×３３２８×８
＝（１ビット＋０．９ビット＋１．４４ビット）×３３２８×８
＝８８，９２４．１６ビット
＝１１１１５．５２バイト
≒１．１２ＫＢ
各ブロック当たり１バイトでシフトパターンのインデックスの生データを記憶する場合は、メモリのサイズは約２６ＫＢ必要である。実施形態によれば、シフトパターンのインデックスの総データサイズは、約１１ＫＢであり、従来に比べてシフトパターンのインデックスを記憶するメモリのサイズを半分以下に削減できる。

（第２実施形態）
第１実施形態では、シフトテーブル３６ｂは、第１の個数、例えば２５５個のシフトパターンを記憶するが、全てのシフトパターンがシフトリードで使用されるとは限らない。シフトリードで使用されるシフトパターンは、第１の個数より少ない第２の個数のシフトパターンである可能性がある。図１５（ａ）は、メモリセルがプログラムされた時点（直後）のシフトリードで使用されたシフトパターンのインデックスの一例を示す。図１５（ｂ）は、メモリセルがプログラムされてから第１時間経過後のシフトリードで使用されたシフトパターンのインデックスの一例を示す。図１５（ｃ）は、メモリセルがプログラムされてから第２時間経過後のシフトリードで使用されたシフトパターンのインデックスの一例を示す。図１５（ｄ）は、メモリセルがプログラムされてから第３時間経過後のシフトリードで使用されたシフトパターンのインデックスの一例を示す。第２時間は第１時間より長く、第３時間は第２時間より長い。ここでは、シフトリードされたブロックの総数は３２とする。

例えば、プログラム直後のシフトリード（図１５（ａ））では、３２ブロックのうち半分の１６ブロックがインデックス１２７に該当するシフトパターンの読み出し電圧で読み出し可能である。プログラムから第３時間経過後のシフトリード（図１５（ｄ））では、３２ブロックのうちの１２ブロックがインデックス１３８に該当するシフトパターンの読み出し電圧で読み出し可能である。

第２実施形態は、このようなシフトパターンの使用の偏りを利用してインデックスをシグネチャよりさらに短いビット数の符号で表現するとともに、インデックスの生データを記憶するＬ３テーブル３６ｆを不要とするものである。

第２実施形態のメモリシステム１２ａの構成は、図１に示した第１実施形態のメモリシステム１２の構成と略同じである。第２実施形態は、ＲＡＭ２４が読み出し電圧情報３６の代わりに読み出し電圧情報１３６を記憶する点が第１実施形態と異なる。

図１６は、読み出し電圧情報１３６の一例を示す。読み出し電圧情報１３６は、デフォルトテーブル１３６ａ、シフトテーブル１３６ｂ、Ｌ１テーブル１３６ｄ、Ｌ２テーブル１３６ｇ、符号／インデックステーブル１３６ｈを含む。デフォルトテーブル１３６ａ、シフトテーブル１３６ｂ及びＬ１テーブル１３６ｄは、第１実施形態のデフォルトテーブル３６ａ、シフトテーブル３６ｂ及びＬ１テーブル３６ｄに夫々対応する。

図１７は、Ｌ１テーブル１３６ｄとＬ２テーブル１３６ｇの一例を示す。図１７（ａ）に示すように、Ｌ１テーブル１３６ｄは、ＮＡＮＤメモリ４０の全ブロックについてノーマルリードが成功したか失敗しかを示すＬ２フラグを記憶する。Ｌ１テーブル１３６ｄの構成は、第１実施形態のＬ１テーブル３６ｄと同じ構成である。メモリコントローラ２０は、Ｌ２フラグの値が“１”であるブロックに関するシフトパターンのインデックスの系列（図１７（ｂ））を符号化する。シフトパターンのインデックスの発生の連続性又は偏りを利用してインデックスを符号化すると、非常に少ないビット数でインデックスを符号化できる。符号化の例は、ハフマン符号化、シャノン・ファノ符号化、ランレングス符号化である。

メモリコントローラ２０は、図１７（ｂ）に示した系列を符号化して得られる符号をＬ２テーブル１３６ｇに登録する。図１７（ｂ）に示すように、ノーマルリードが失敗し、シフトリードが成功したブロックのシフトパターンのインデックスの系列が１２７、１２７、１２７、１５６、１２７、１２７、…である場合、得られた符号は図１７（ｃ）に示すようになる。

図１８は、符号／インデックステーブル１３６ｈの一例を示す。符号／インデックステーブル１３６ｈは、符号とインデックスの対応関係の一例を示す。符号“αｉ”は、Ｌ２フラグの値が“１”であるブロックに関するシフトパターンのインデックスの系列において、インデックスαがｉ回連続することを示す。すなわち、符号Ａ３、Ｂ１、Ａ３、…は、Ｌ２フラグの値が“１”であるブロックに関するシフトパターンのインデックスの系列において、インデックス１２７が３回連続し、インデックス１５６が１回だけ出現し、インデックス１２７が３回連続し、…であることを示す。従って、メモリコントローラ２０は、符号／インデックステーブル１３６ｈから得られる符号を復号化することによって、図１７（ｂ）に示した系列を得ることができる。

このため、第２実施形態に係る読み出し電圧情報１３６は、シフトパターンのインデックスの生データを記憶する第１実施形態に係るＬ３テーブル３６ｆを必要としない。さらに、第２実施形態に係るＬ２テーブル１３６ｇは、インデックスの系列の符号を記憶するので、インデックスそれぞれを示すシグネチャを記憶する第１実施形態に係るＬ２テーブル３６ｅよりサイズを小さくすることができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を生成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

２０…メモリコントローラ、３６…読み出し電圧情報、３６ａ…デフォルトテーブル、３６ｂ…シフトテーブル、３６ｃ…シグネチャ／インデックステーブル、３６ｄ…Ｌ１テーブル、３６ｅ…Ｌ２テーブル、３６ｆ…Ｌ３テーブル

Claims (8)

1. 複数ビットのデータを夫々書き込むことができる第１の複数のメモリセルを含む不揮発性メモリと、
   前記不揮発性メモリに複数の読み出し電圧を印加して前記第１の複数のメモリセルのうちある数のメモリセルに書き込まれた前記複数のビットのデータをリードするコントローラと、
   を具備するメモリシステムであって、
   前記第１の複数のメモリセルは前記第１の複数のメモリセルのうち前記第１の複数より少ない第２の複数のメモリセルをそれぞれが含む複数のグループを含み、
   前記コントローラは、
   前記複数の読み出し電圧の夫々の値として設定可能な第１の値を示す第１情報と、
   前記第１情報に従って前記複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数のグループ夫々から複数ビットのデータをリード出来たか否かを識別可能な情報を含む第２情報と、
   前記複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数ビットのデータがリード出来なかった少なくとも１個のグループから複数ビットのデータをリード出来た場合に前記複数の読み出し電圧の夫々の値として設定された第２の値に関する情報を前記第２情報に基づいて特定可能な情報を含む第３情報と、
   を記憶する、メモリシステム。
2. 前記第３情報は、
   前記複数の読み出し電圧夫々のシフト値の組合せを含む複数のシフトパターンの一部である第１シフトパターンの第１識別情報と、
   前記複数のシフトパターン中の前記第１シフトパターン以外の第２シフトパターンの第２識別情報と、を含む、請求項１記載のメモリシステム。
3. 前記第１識別情報のビット数は、前記第２識別情報のビット数より少なく、
   前記第１識別情報の総データサイズは、前記第２識別情報の総データサイズより小さい、請求項２記載のメモリシステム。
4. 前記第２情報は、前記複数のメモリセルグループ夫々についての１ビットの情報を含み、
   前記第３情報の総データサイズは、前記第２情報の総データサイズより小さい、請求項１記載のメモリシステム。
5. 前記第３情報は、
   前記少なくとも１個のメモリセルグループに関する前記複数の読み出し電圧夫々のシフト値の組合せを含む複数のシフトパターンの識別情報を、前記識別情報の発生の連続性又は偏りを利用して符号化して得られた符号を含む、請求項１記載のメモリシステム。
6. 前記符号化は、ハフマン符号化、シャノン・ファノ符号化、ランレングス符号化のいずれかである、請求項５記載のメモリシステム。
7. 複数ビットのデータを夫々書き込むことができる第１の複数のメモリセルを含み、前記第１の複数のメモリセルは前記第１の複数のメモリセルのうち前記第１の複数より少ない第２の複数のメモリセルをそれぞれが含む複数のグループを含む不揮発性メモリを備えるメモリシステムにおけるリード方法であって、
   前記不揮発性メモリに複数の読み出し電圧を印加して前記第１の複数のメモリセルのうちある数のメモリセルに書き込まれた前記複数のビットのデータをリードし、
   第１情報、第２情報、及び第３情報を記憶し、
   前記第１情報は、前記複数の読み出し電圧の夫々の値として設定可能な第１の値を示し、
   前記第２情報は、前記第１情報に従って前記複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数のグループ夫々から複数ビットのデータをリード出来たか否かを識別可能な情報を含み、
   前記第３情報は、前記複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数ビットのデータがリード出来なかった少なくとも１個のグループから複数ビットのデータをリード出来た場合に前記複数の読み出し電圧の夫々の値として設定された第２の値に関する情報を前記第２情報に基づいて特定可能な情報を含む、リード方法。
8. 前記第２情報を参照して、前記前記複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数のグループ夫々から前記複数ビットのデータをリード出来たか否かを判定し、
   前記複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数ビットのデータをリード出来た場合、前記複数の読み出し電圧の夫々の値を前記第１情報に従って設定してリード動作を行い、
   前記複数の読み出し電圧の夫々の値が前記第１の値に設定された場合に前記複数ビットのデータがリード出来なかった少なくとも１個のグループから複数ビットのデータをリード出来た場合、前記少なくとも１個のグループに関する前記複数の読み出し電圧の夫々の値を前記第３情報に従ってシフトしてリード動作を行う、請求項７に記載のリード方法。

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