JP2021152858A - メモリシステム - Google Patents

メモリシステム Download PDF

Info

Publication number
JP2021152858A
JP2021152858A JP2020173166A JP2020173166A JP2021152858A JP 2021152858 A JP2021152858 A JP 2021152858A JP 2020173166 A JP2020173166 A JP 2020173166A JP 2020173166 A JP2020173166 A JP 2020173166A JP 2021152858 A JP2021152858 A JP 2021152858A
Authority
JP
Japan
Prior art keywords
mode
memory
data
memory cell
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020173166A
Other languages
English (en)
Other versions
JP2021152858A5 (ja
Inventor
理気 鈴木
Riki Suzuki
理気 鈴木
慶久 小島
Yoshihisa Kojima
慶久 小島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to US17/184,991 priority Critical patent/US11562792B2/en
Publication of JP2021152858A publication Critical patent/JP2021152858A/ja
Priority to US18/075,601 priority patent/US11790993B2/en
Priority to US18/455,575 priority patent/US20230402100A1/en
Publication of JP2021152858A5 publication Critical patent/JP2021152858A5/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Non-Volatile Memory (AREA)
  • Detection And Correction Of Errors (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】不揮発性メモリにおける各メモリセルのデータリテンションを適切化できるメモリシステムを提供する。【解決手段】メモリシステムは、不揮発性メモリとコントローラ（メモリコントローラ）とを有する。不揮発性メモリは、メモリセルを有する。コントローラは、データリテンションの長期化を指示する第１のコマンドをホストから受信したことに応じて、不揮発性メモリへのアクセス動作を制御するモードを第１のモードから、第１のモードより長いデータリテンションに対応する第２のモードへ切り替えて、不揮発性メモリへのアクセス動作を制御する。【選択図】図２

Description

本実施形態は、メモリシステムに関する。
複数のメモリセルを有する不揮発性メモリでは、各メモリセルの閾値電圧が経時的に変化することがある。このとき、各メモリセルのデータリテンションが適切であることが望まれる。
米国特許出願公開第２０１９／０１２９８１８号明細書 特開２０１９−１０６１７４号公報 特開２０１４−２１７５２号公報
一つの実施形態は、各メモリセルのデータリテンションを適切化できるメモリシステムを提供することを目的とする。
一つの実施形態によれば、不揮発性メモリとコントローラとを有するメモリシステムが提供される。不揮発性メモリは、メモリセルを有する。コントローラは、データリテンションの長期化を指示する第１のコマンドをホストから受信したことに応じて、不揮発性メモリへのアクセス動作を制御するモードを第１のモードから、第１のモードより長いデータリテンションに対応する第２のモードへ切り替えて、不揮発性メモリへのアクセス動作を制御する。
図１は、第１の実施形態における通常モード及び長期ＤＲ保証モードの特性を示す図である。 図２は、第１の実施形態にかかるメモリシステムの構成を示す図である。 図３は、第１の実施形態におけるメモリセルアレイの構成を示す図である。 図４は、第１の実施形態におけるメモリセルの閾値電圧分布を示す図である。 図５は、第１の実施形態にかかるメモリシステムの通常モードから長期ＤＲ保証モードへの遷移の動作を示すフローチャートである。 図６は、第１の実施形態におけるモード管理情報のデータ構造を示す図である。 図７は、第１〜第３の実施形態における通常モード及び長期ＤＲ保証モードで設定すべきパラメータを示す図である。 図８は、第３の実施形態における書き込み処理を示す図である。 図９は、第３及び第４の実施形態におけるメモリセルの閾値電圧分布の例を示す図である。 図１０は、第５の実施形態におけるメモリセルの閾値電圧分布の例を示す図である。 図１１は、第６の実施形態におけるメモリセルの閾値電圧分布の例を示す図である。 図１２は、第７の実施形態における各物理ブロックの構造を示す断面図である。 図１３は、第８の実施形態におけるメモリセルの閾値電圧分布の例を示す図である。 図１４は、第９の実施形態におけるメモリセルの閾値電圧分布の例を示す図である。 図１５は、第１０の実施形態にかかるメモリシステムの長期ＤＲ保証モードから通常モードへの復帰の動作を示すフローチャートである。 図１６は、第１１の実施形態にかかるメモリシステムの長期ＤＲ保証モードから通常モードへの復帰の動作を示すフローチャートである。 図１７は、第１２の実施形態における通常モード及び性能優先モードの特性を示す図である。 図１８は、第１２の実施形態にかかるメモリシステムの通常モードから性能優先モードへの遷移の動作を示すフローチャートである。 図１９は、第１３の実施形態にかかるメモリシステムの通常モードから性能優先モードへの遷移の動作を示すフローチャートである。 図２０は、第１４〜第１６の実施形態における通常モード及び性能優先モードで設定すべきパラメータを示す図である。 図２１は、第１７〜第１９の実施形態における通常モード及び性能優先モードで設定すべきパラメータを示す図である。 図２２は、第１４および第１８の実施形態における書き込み処理を示す図である。 図２３は、第１５の実施形態における書き込み処理を示す図である。 図２４は、第１６および第１９の実施形態における消去処理を示す図である。 図２５は、第２０の実施形態にかかるメモリシステムの性能優先モードから通常モードへの遷移の動作を示すフローチャートである。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
（第１の実施形態）
本実施形態にかかるメモリシステムは、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリを有する。不揮発性メモリは、複数のメモリセルを有する。各メモリセルの閾値電圧は経時的に変化することがある。このとき、各メモリセル及びメモリシステムのデータリテンション（ＤＲ：Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ）が適切であることが望まれる。
ここで、メモリセルのＤＲとは、あるメモリセルに対して書き込まれたデータが、データが書き込まれてからの時間が経過しても、メモリセルから正しく読み出せる状態を指す。時間の経過によりメモリセルからデータが正しく読み出せなくなることの要因の一例には、時間の経過とともにメモリセルから電子が抜けることで、メモリセルの閾値電圧が低下することがあげられる。
メモリシステムのＤＲとは、あるメモリセルに対して書き込まれたデータが、データが書き込まれてからの時間が経過してもメモリセルから正しく読み出せる状態、又は当該メモリセルから正しく読み出せなくなったものの、後述するＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を用いた訂正により、正しく読み出せる状態を指す。
ＤＲ期間とは、ＤＲが保たれている経過時間を指す。なお、経過時間は、実時間であってもよいし、温度やメモリセルの疲弊度を考慮して実時間を変換することで得られた値に基づく時間であってもよい。例えば、放置状態における温度が高いほうが正味の経過時間（ストレス量を考慮して実時間から変換された経過時間）は長い。また、メモリセルの疲弊度が大きいほうが正味の経過時間は長い。
本明細書において、ストレスとは、データ保持特性を悪化させ得る要因を指す。特に、ＤＲストレスとは、メモリセルのＤＲを悪化させる要因を指す。ＤＲストレスにはメモリシステムのＤＲを悪化させる要因も含む。ＤＲストレス耐性とは、ＤＲストレスに対する耐性を指す。メモリセルのＤＲエラーとは、メモリセルのＤＲが失われ、メモリセルから正しくデータが読み出せなくなった状態を指す。メモリシステムのＤＲエラーとは、メモリシステムのＤＲが失われ、ＥＣＣによる訂正によっても正しくデータが読み出せなくなった状態を指す。
メモリシステムでは、例えばライフエンド条件（すなわち、メモリシステムの寿命に近い状態）において、通常の環境温度（例えば、４０℃）で第１の期間（例えば、３か月）のＤＲが保証されている。ライフエンド条件は、例えば、各メモリセルに対する書き込み／消去処理のメモリシステム全体についての平均回数が許容限度回数に近い状態を示す。
しかし、メモリシステムの適用用途によっては、寿命まで余裕があるフレッシュ条件のような特殊な条件に限定してもよいので、第１の期間より長い第２の期間（例えば、数年）電源をオフして放置してもデータを失わない（例えば、訂正失敗確率が１×１０−１７以下であること）保証を要求されることがある。この適用用途は、例えば、データセンタ向けの用途である。
フレッシュ条件は、例えば、各メモリセルに対する書き込み／消去処理のメモリシステム全体についての平均回数が許容限度回数より大幅に少ない状態を含む。又は、フレッシュ条件は、後述するＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）マップ率が大幅に小さい（例えば１０％）状態を含む。
そこで、第１の実施形態では、メモリシステムに、通常モードより長い期間でＤＲを保証する長期ＤＲ保証モードを設ける。本実施形態のメモリシステムは、ホストコマンドに応じて長期ＤＲ保証モードに切り替えて不揮発性メモリを制御する。これにより、要求に応じてＤＲが適切化され得る。
具体的には、メモリシステムは、通常モードにおいて、第１の期間のＤＲを保証する。メモリシステムは、長期ＤＲ保証モードにおいて、第１の期間より長い第２の期間のＤＲを保証する。第１の期間は、例えば、３か月である。第２の期間は、例えば、１年〜数年である。通常モードでは、各メモリセルに対する書き込み／消去処理のメモリシステム全体についての平均回数が多い状態、及び／又は、ＬＢＡマップ率が高い状態を想定している。長期ＤＲ保証モードでは、各メモリセルに対する書き込み／消去処理のメモリシステム全体についての平均回数が少ない状態、及び／又は、ＬＢＡマップ率が低い状態を想定している。
ＬＢＡマップ率は、表記容量に対する、アドレス変換情報において不揮発性メモリに関連付けられている論理アドレスに対応する容量、の割合を指す。表記容量とは、メモリシステム全体でユーザデータを格納可能な最大容量を示す。表記容量は、システム表記容量とも称される。ＬＢＡマップ率は、例えば次の式で表される。
（ＬＢＡマップ率）＝（不揮発性メモリに関連付けられた論理アドレスの数）÷（表記容量分の論理アドレスの数）
ただし、一つの論理アドレスは、不揮発性メモリの一定の容量に対応するものとする。また、本実施形態においては、後述するように表記容量は通常モードと長期ＤＲ保証モードとの間で変化し得る。この式における表記容量は、通常モードにおける表記容量を指す。
通常モードでは、比較的に疲弊が少ない書き込みのパラメータ、及び／又は、高い符号化率のＥＣＣが用いられる。長期ＤＲ保証モードでは、比較的に疲弊が大きい書き込みのパラメータ、及び／又は、低い符号化率のＥＣＣが用いられる。疲弊が大きい書き込みのパラメータは、比較的にストレスに強い書き込み条件でもある。長期ＤＲ保証モードでは、さらに必要ならば、表記容量を減少させること、及び／又は、ライト性能を落とすことが行われ得る。
通常モードから長期ＤＲ保証モードに遷移する際は、新たに書き込まれるユーザデータを、長期ＤＲ保証モード用のパラメータに応じた書き方で書き込む。通常モードから長期ＤＲ保証モードに遷移する際は、既に書き込まれたユーザデータに対しても、長期ＤＲ保証モード用のパラメータに応じた書き方でリフレッシュ（すなわち、書き直し）してもよい。
ユーザデータとは、ホストから論理アドレスの指定とともに受信したデータである。また、システムデータとは、メモリコントローラ１０が、メモリシステム１を管理するために用いるデータである。システムデータには、論理アドレスが指定されない。システムデータの一例は、アドレス変換情報である。システムデータは、管理情報とも称され得る。
メモリシステムは、ＤＲ以外に様々な特性を有するが、長期ＤＲ保証モードでは、通常モードに比べて、他の特性を犠牲にしながらＤＲの確保を優先する。すなわち、不揮発性メモリの書き込みに関する各パラメータには、図１に示すように、トレードオフの関係がある。図１は、本実施形態における通常モード及び長期ＤＲ保証モードの特性を示す図である。
メモリセルの信頼性に関するパラメータであるＤＲ、ＰＤ（Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂ）、ＲＤ（Ｒｅａｄ Ｄｉｓｔｕｒｂ）は、図１（ａ）に示すように、通常モードと長期ＤＲ保証モードとの間でトレードオフの関係がある。
ＰＤとは、書き込み処理時に発生するストレスを示す情報である。ＰＤは、あるメモリセルへの書き込み処理に起因する、当該メモリセル及び当該メモリセル以外のメモリセルへのストレスである。ＰＤは、主として、あるメモリセルへの書き込み処理に伴う、当該メモリセル以外のメモリセルへの意図しない書き込みを指す。また、書き込み処理及び消去処理は、メモリセルの酸化膜の劣化を早めることになり、そのメモリセルの信頼性を悪化させ得る。このため、ＰＤは、書き込み処理に伴うメモリセル（酸化膜）の疲弊を含むこともある。
ＲＤとは、読み出し処理時に発生するストレスを示す情報である。ＲＤは、あるメモリセルへの読み出し処理に起因する、当該メモリセル以外の書き込み処理済みメモリセル（すなわち、非読み出しメモリセル）へのストレスである。
図１（ａ）に示すように、通常モードでは、ＤＲ、ＰＤ、ＲＤの各ストレスに対する耐性を総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。長期ＤＲ保証モードでは、ＤＲストレス耐性が優先され、ＰＤ、ＲＤストレスについては弱くてもよいとされるため、ＤＲが非常に良好（ｅｘｃｅｌｌｅｎｔ）になり得るのに対して、ＰＤ、ＲＤが貧弱（ｐｏｏｒ）になり得る。
ＤＲとセル疲弊とは、図１（ｂ）に示すように、通常モードと長期ＤＲ保証モードとの間でトレードオフの関係がある。セル疲弊とは、メモリセルへの一度の書き込み／消去処理によるメモリセルへの疲弊の度合いを示す。図１（ｂ）に示すように、通常モードでは、ＤＲストレスに対する耐性と、セル疲弊とを総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。長期ＤＲ保証モードでは、ＤＲストレス耐性が優先され、セル疲弊を大きくしてもよいとされるため、ＤＲが非常に良好（ｅｘｃｅｌｌｅｎｔ）になり得るのに対して、セル疲弊特性が貧弱（ｐｏｏｒ）になり得る。
ＤＲとライト性能とは、図１（ｃ）に示すように、通常モードと長期ＤＲ保証モードとの間でトレードオフの関係がある。ライト性能とは、書き込み処理の高速性を意味し、プログラム時間（ｔＰＲＯＧ）の短さを示す。図１（ｃ）に示すように、通常モードでは、ＤＲストレスに対する耐性と、ライト性能とを総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。通常モードでは、各メモリセルのライト性能を高めるように、プログラム時間が短いパラメータが用いられる。長期ＤＲ保証モードでは、ライト性能を犠牲にしてＤＲストレス耐性を優先するようなパラメータが用いられるため、ＤＲが非常に良好（ｅｘｃｅｌｌｅｎｔ）になり得るのに対して、ライト性能が貧弱（ｐｏｏｒ）になり得る。
ＤＲとシステム表記容量とは、図１（ｄ）に示すように、通常モードと長期ＤＲ保証モードとの間でトレードオフの関係がある。図１（ｄ）に示すように、通常モードでは、ＤＲストレスに対する耐性と、システム表記容量とを総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。長期ＤＲ保証モードでは、ＤＲストレス耐性が優先され、システム表記容量については少なくもよいとされるため、ＤＲが非常に良好（ｅｘｃｅｌｌｅｎｔ）になり得るのに対して、システム表記容量が貧弱（ｐｏｏｒ）になり得る。
ＤＲとＥＣＣの符号化率とは、図１（ｅ）に示すように、通常モードと長期ＤＲ保証モードとの間でトレードオフの関係がある。ＥＣＣの符号化率とは、誤り訂正の符号化処理で生成されるＥＣＣパリティとユーザデータとを含む符号語に対する、ユーザデータの割合を表す。ＥＣＣの符号化率は、例えば次の式で示される。
（符号化率）＝（ユーザデータのビット数）／（符号語のビット数）
なお、（符号語のビット数）＝（ユーザデータのビット数）＋（ＥＣＣパリティのビット数）である。符号化率が高いほど、ユーザデータのビット数に対するＥＣＣパリティのビット数が相対的に小さいので誤り訂正能力が低くなる。しかしながら、ＥＣＣパリティのビット数が減少することにより、メモリシステムが自由に使用できる記憶容量が増える点は良好とされる。
図１（ｅ）に示すように、通常モードでは、ＤＲストレスに対する耐性と、ＥＣＣの符号化率とを総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。長期ＤＲ保証モードでは、ＤＲストレス耐性が優先され、ユーザデータに対するＥＣＣパリティのビット数が相対的に多くてもよいとされるため、ＤＲが非常に良好（ｅｘｃｅｌｌｅｎｔ）になり得るのに対して、ＥＣＣの符号化率が貧弱（ｐｏｏｒ）になり得る。
以上のように、メモリシステムのパフォーマンスを総合的に考えると通常モードの方が好ましいため、定常的には、メモリシステムは通常モードで動作する。一方、メモリシステムは、ＤＲの長期化を指示するコマンドをホストから受信した場合は、ユーザからの要求があったとして、臨時的に、長期ＤＲ保証モードで動作する。これにより、定常的なメモリシステムのパフォーマンスを確保しつつ、各メモリセルのＤＲ及びメモリシステムのＤＲを、ユーザの要求に応じて適切化できる。
メモリシステム１は、図２に示すように構成される。図２は、メモリシステム１の構成を示す図である。
メモリシステム１は、不揮発性メモリ２０、メモリコントローラ１０、及びバッファメモリ１９を有する。メモリシステム１は、ホスト３０と接続可能である。図２では、メモリシステム１がホスト３０と接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、サーバ装置、携帯端末、デジタルスチルカメラなどの電子機器であってよい。
メモリシステム１は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）や、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等、不揮発性メモリ２０を備える種々のメモリシステムであってよい。
不揮発性メモリ２０は、データを不揮発に記憶するメモリである。不揮発性メモリ２０は、例えばＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。不揮発性メモリ２０は、複数のメモリチップで構成され得る。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられる場合を例示する。不揮発性メモリ２０として、３次元構造フラッシュメモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を用いることも可能である。また、不揮発性メモリ２０が半導体メモリであることは必須ではない。半導体メモリ以外の種々の記憶媒体に対して本実施形態を適用することも可能である。
メモリコントローラ１０は、例えばＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の機能の一部又は全部は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）がファームウエアを実行することによって実現されてもよいし、専用ハードウエアで実現されてもよい。
メモリコントローラ１０は、ホストバス３１によってホスト３０に接続される。メモリコントローラ１０は、ホスト３０からのホストライトコマンドに従って不揮発性メモリ２０への書き込み処理を制御する。また、メモリコントローラ１０は、ホスト３０からのホストリードコマンドに従って不揮発性メモリ２０からの読み出し処理を制御する。ホストバス３１の準拠する規格としては、例えば、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＰＣＩｅ（登録商標）（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）など、任意の規格が採用可能である。
メモリコントローラ１０は、メモリバス１８によって不揮発性メモリ２０に接続される。メモリバス１８は、メモリコントローラ１０と不揮発性メモリ２０との間の信号の送受信に用いられる。この信号の具体例には、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、入出力信号Ｉ／Ｏが含まれ得る。
信号ＣＥｎは、不揮発性メモリ２０に含まれるメモリチップをイネーブルにするための信号である。信号ＣＬＥは、不揮発性メモリ２０への入力信号Ｉ／Ｏがコマンドであることを不揮発性メモリ２０に通知する信号である。信号ＡＬＥは、不揮発性メモリ２０への入力信号Ｉ／Ｏがアドレスであることを不揮発性メモリ２０に通知する信号である。信号ＷＥｎは入力信号Ｉ／Ｏを不揮発性メモリ２０に取り込ませるための信号である。信号ＲＥｎは、不揮発性メモリ２０から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、不揮発性メモリ２０がレディ状態（メモリコントローラ１０からのコマンドを受信できる状態）であるか、ビジー状態（メモリコントローラ１０からのコマンドを受信できない状態）であるかを示す信号である。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ２０とメモリコントローラ１０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、ライトデータ（書き込み対象のデータ）、リードデータ（読み出されたデータ）、ステータスを含む。
不揮発性メモリ２０からメモリコントローラ１０へは、温度センサ２５で検出された不揮発性メモリ２０の温度を示す信号ＴＥＭＰも入力される。温度センサ２５は、図２に示すように、不揮発性メモリ２０内に設けられてもよい。温度センサ２５は、不揮発性メモリ２０の外部に設けられてもよい。温度センサ２５から出力された信号ＴＥＭＰを送信する信号線は、メモリバス１８に含まれていてもよいし、メモリバス１８とは別の独立した信号線であってもよい。
メモリコントローラ１０は、ホストインタフェース（ホストＩ／Ｆ）１５、制御部１１、バッファインタフェース（バッファＩ／Ｆ）１２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１４、メモリインタフェース（メモリＩ／Ｆ）１６、及びＥＣＣ部１３を有する。ホストＩ／Ｆ１５、制御部１１、バッファＩ／Ｆ１２、ＲＡＭ１４、メモリＩ／Ｆ１６、及びＥＣＣ部１３は、内部バス１７によって互いに接続されている。
ホストＩ／Ｆ１５は、ホストバス３１を介してホスト３０と接続される。ホストＩ／Ｆ１５は、ホスト３０から受信したコマンド及びデータを、それぞれ制御部１１及びＲＡＭ１４又はバッファメモリ１９に転送する。また、ホストＩ／Ｆ１５は、制御部１１からの要求に応答して、ＲＡＭ１４又はバッファメモリ１９内のデータをホスト３０へ転送する。
制御部１１は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）で構成される。制御部１１は、メモリコントローラ１０各部の動作を統括的に制御する。例えば、制御部１１は、ホスト３０からホストライトコマンドを受信した際には、不揮発性メモリ２０へのデータの書き込み処理をメモリＩ／Ｆ１６へ指示するため、メモリＩ／Ｆ１６に対してライトコマンドを発行する。制御部１１は、ホスト３０からホストリードコマンドを受信した際には、不揮発性メモリ２０からのデータの読み出し処理をメモリＩ／Ｆ１６へ指示するため、メモリＩ／Ｆ１６に対してリードコマンドを発行する。一方、消去（イレース）の場合には、例えば制御部１１がガベージコレクション（コンパクションとも呼ばれる）の処理の一環として、メモリＩ／Ｆ１６に対してイレースコマンドを発行する。制御部１１は、ガベージコレクションの他にも、不揮発性メモリ２０を管理するための様々な処理、例えばウェアレベリング、リフレッシュ、パトロールリードの実行を制御する。
制御部１１は、ホスト３０からホストライトコマンドを受信した場合、ＲＡＭ１４又はバッファメモリ１９内に蓄積されるユーザデータに対して、不揮発性メモリ２０上の格納領域を決定する。ユーザデータの論理アドレスと、該ユーザデータが格納された不揮発性メモリ２０上の格納領域を示す物理アドレスとの対応は、アドレス変換情報ＬＵＴで管理される。アドレス変換情報ＬＵＴは、ルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）とも呼ばれ得る。このアドレス変換情報ＬＵＴは、例えば不揮発性メモリ２０内に格納されており、必要に応じて読み出されてＲＡＭ１４及び／又はバッファメモリ１９等にキャッシュされる。アドレス変換情報ＬＵＴは、ホスト３０からのコマンド（例えば、ライトコマンド、トリムコマンド、フォーマットコマンド）、又は内部動作（例えば、ガベージコレクション動作、リフレッシュ動作）に応じて更新され得る。
制御部１１は、ホスト３０からホストリードコマンドを受信した場合、ホストリードコマンドにより指定された論理アドレスを上述のアドレス変換情報ＬＵＴを用いて物理アドレスに変換し、該物理アドレスからの読出しをメモリＩ／Ｆ１６へ指示する。
メモリＩ／Ｆ１６は、メモリバス１８を介して不揮発性メモリ２０と接続される。メモリＩ／Ｆ１６は、不揮発性メモリ２０との通信を制御する。メモリＩ／Ｆ１６は、制御部１１から受信したコマンドに基づき、信号ＡＬＥ、信号ＣＬＥ、信号ＷＥｎ、及び信号ＲＥｎを不揮発性メモリ２０へ出力する。メモリＩ／Ｆ１６は、書き込み処理時には、制御部１１で発行されたライトコマンド、及びＲＡＭ１４又はバッファメモリ１９内のライトデータを、入出力信号Ｉ／Ｏとして不揮発性メモリ２０へ転送する。メモリＩ／Ｆ１６は、読み出し処理時には、制御部１１で発行されたリードコマンドを、入出力信号Ｉ／Ｏとして不揮発性メモリ２０へ転送する。また、メモリＩ／Ｆ１６は、不揮発性メモリ２０から読み出されたデータを入出力信号Ｉ／Ｏとして受信する。メモリＩ／Ｆ１６は、受信したデータをＲＡＭ１４又はバッファメモリ１９内へ転送する。
バッファメモリ１９は、ライトデータ又はリードデータを一時的に格納する。バッファメモリ１９は、ＲＡＭ１４に比べてメモリ容量が大きい。バッファメモリ１９は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等で構成され得る。
バッファＩ／Ｆ１２は、メモリコントローラ１０からバッファメモリ１９へのアクセスを制御するコントローラである。バッファＩ／Ｆ１２は、例えばＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）でのバッファメモリ１９へのアクセスを可能とする。
ＲＡＭ１４は、アドレス変換情報ＬＵＴや、メモリシステム１の起動時等に不揮発性メモリ２０の特定の領域から読み出された各種管理テーブルなどのマスタテーブルを記憶する。また、ＲＡＭ１４は、各種管理テーブルのスナップショット、及び／又は各種管理テーブルの変更差分であるログ情報を一時的に記憶するワーキングメモリとして使用することができる。また、ＲＡＭ１４は、ホスト３０と不揮発性メモリ２０との間でデータ転送をする際のキャッシュメモリとしても用いられ得る。ＲＡＭ１４は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等で構成され得る。
ＥＣＣ部１３は、リードデータに対する誤り検出及び誤り訂正のために、データの符号化及び復号を行う。具体的には、ＥＣＣ部１３は、不揮発性メモリ２０に書き込まれるデータを符号化し符号語を生成する。また、ＥＣＣ部１３は、不揮発性メモリ２０から読み出されたデータ（すなわち、符号語）を復号する。ＥＣＣ部１３は、復号によって、リードデータに対して誤り検出及び誤り訂正を実行する。ＥＣＣ部１３は、誤り訂正に失敗した場合には、誤り訂正の失敗を制御部１１に通知する。ＥＣＣ部１３による符号化及び復号のアルゴリズムには、ＲＳ（リード・ソロモン）符号、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号、低密度パリティ検査（ＬＤＰＣ）符号等を用いた任意のアルゴリズムを適用することが可能である。
書き込み処理時において、ＥＣＣ部１３は、制御部１１による制御のもと、ライトコマンドに基づいて不揮発性メモリ２０にライトすべきユーザデータを受ける。ＥＣＣ部１３は、ユーザデータに基づいて、制御部１１により制御された符号化率でＥＣＣパリティを生成する。ＥＣＣ部１３は、ＥＣＣパリティをユーザデータに付してライトデータ（すなわち、符号語）とする。不揮発性メモリ２０には、符号語が書き込まれる。
読み出し処理時において、ＥＣＣ部１３は、制御部１１による制御のもと、リードコマンドに基づいて不揮発性メモリ２０からリードされたリードデータ（すなわち、符号語）を受ける。ＥＣＣ部１３は、リードデータからＥＣＣパリティを抽出する。ＥＣＣ部１３は、ＥＣＣパリティに基づきシンドロームを生成する。ＥＣＣ部１３は、シンドロームに基づきリードデータ内のエラービットの有無を判断する。ＥＣＣ部１３は、リードデータにエラービットが含まれる場合、エラービットの位置を特定する。ＥＣＣ部１３において訂正可能なエラービットの数は、符号語の誤り訂正能力（例えばＥＣＣパリティのビット数）によって決まる。訂正可能な数以下のエラービットがリードデータに含まれる場合、ＥＣＣ部１３は、そのエラービットを訂正し、訂正成功の旨を制御部１１へ通知する。訂正可能な数を超えるエラービットがリードデータに含まれる場合には、ＥＣＣ部１３は、訂正失敗（ｕｎｃｏｒｒｅｃｔａｂｌｅ）の旨を制御部１１へ通知する。この場合、データが失われることがある。
不揮発性メモリ２０は、コマンド処理部２１、駆動部２２、メモリセルアレイ２３、カラムモジュール２４、及び、温度センサ２５を有する。コマンド処理部２１は、シーケンサ２１１、コマンドレジスタ（ＣＭＤレジスタ）２１２、アドレスレジスタ（ＡＤＤレジスタ）２１３を含む。駆動部２２は、ドライバ回路２２１及びロウデコーダ（Ｒ／Ｄ）２２２を含む。
メモリセルアレイ２３は、複数のメモリセル（複数のメモリセルトランジスタＭＴ）を有する。各メモリセルは、ロウ及びカラムに対応付けられている。メモリセルアレイ２３は、メモリコントローラ１０から与えられたデータを記憶する。
ロウデコーダ２２２は、アクセス対象のブロックを選択し、更に選択したブロックにおけるロウを選択する。
ドライバ回路２２１は、選択されたブロックに対して、ロウデコーダ２２２を介して電圧を供給する。
カラムモジュール２４は、例えばセンスアンプと、複数のラッチ回路よりなるデータラッチとを含んで構成される。カラムモジュール２４は、書き込み動作においては、メモリコントローラ１０から受信したデータＤＡＴをメモリセルアレイ２３に転送する。また、カラムモジュール２４は、読み出し動作においては、メモリセルアレイ２３から読み出されたデータをセンスし、必要な演算を行う。そして、カラムモジュール２４は、得られたデータＤＡＴをメモリコントローラ１０に出力する。
アドレスレジスタ２１３は、メモリコントローラ１０から受信したアドレスＡＤＤを保持する。コマンドレジスタ２１２は、メモリコントローラ１０から受信したコマンドＣＭＤを保持する。
シーケンサ２１１は、コマンドレジスタ２１２に保持されたコマンドＣＭＤに基づき、不揮発性メモリ２０全体の動作を制御する。
温度センサ２５は、常時、定期的又は必要に応じて、メモリセルアレイ２３周辺の温度を検出する。検出された温度は、不揮発性メモリ２０内の動作の温度補償に用いられ得る。検出された温度は、信号ＴＥＭＰとしてメモリコントローラ１０へ出力されてもよい。
不揮発性メモリ２０は、複数のメモリチップを含んでよい。各メモリチップは、メモリセルアレイを含む。メモリセルアレイは、複数の物理ブロックを含む。各物理ブロックは、例えば、図３に示すように構成される。
各物理ブロックＢＬＫは、複数のストリングユニットＳＵ０〜ＳＵ３を有する。複数のストリングユニットＳＵ０〜ＳＵ３は、複数の選択ゲートラインＳＧＤＬ０〜ＳＧＤＬ３に対応している。複数のストリングユニットＳＵ０〜ＳＵ３は、選択ゲートラインＳＧＳＬを共有している。各ストリングユニットＳＵ０〜ＳＵ３は、物理ブロックＢＬＫにおける駆動単位として機能する。各ストリングユニットＳＵ０〜ＳＵ３は、対応する選択ゲートラインＳＧＤＬ０〜ＳＧＤＬ３と選択ゲートラインＳＧＳＬとで駆動され得る。各ストリングユニットＳＵ０〜ＳＵ３は、複数のメモリストリングＭＳＴを含む。
各メモリストリングＭＳＴは、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）及び選択トランジスタＳＤＴ，ＳＳＴを含む。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に、ビットラインＢＬにより直列接続されている。メモリストリングＭＳＴ内のメモリセルトランジスタＭＴの個数は６４に限定されない。
ワードラインＷＬ０〜ＷＬ６３（各ワードラインを区別しない場合には、ＷＬで示す）のそれぞれは、物理ブロックＢＬＫ内の各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴのコントロールゲートを各メモリストリングＭＳＴ間で共通に接続している。つまり、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内において、同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、同一のワードラインＷＬに接続される。物理ブロックＢＬＫのストリングユニットＳＵは複数のワードラインＷＬにそれぞれ対応した複数のメモリセルグループＭＣＧを含む。各メモリセルグループＭＣＧは同一のワードラインＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴに１ビットの値を記憶可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、メモリグループＭＣＧは１つの物理ページとして取り扱われる。この場合、物理ページごとにデータの書き込み動作及びデータの読み出し動作が行われる。
各メモリセルトランジスタＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、ワードラインＷＬ当たりの記憶容量はｎ個の物理ページ分のサイズに等しくなる。すなわち、各メモリセルグループＭＣＧは、ｎ個の物理ページとして取り扱われる。各メモリセルトランジスタＭＴが２ビットの値の記憶するマルチレベルセル（ＭＬＣ）モードでは、各ワードラインＷＬに２個の物理ページ分のデータが記憶される。各メモリセルトランジスタＭＴが３ビットの値の記憶するトリプルレベルセル（ＴＬＣ）モードでは、各ワードラインＷＬに３個の物理ページ分のデータが記憶される。各メモリセルトランジスタＭＴが４ビットの値の記憶するクワッドレベルセル（ＱＬＣ）モードでは、各ワードラインＷＬに４個の物理ページ分のデータが記憶される。
ＴＬＣモードにおいては、メモリセルの閾値電圧分布は、例えば、図４に示すようになる。図４は、本実施形態におけるメモリセルの閾値電圧分布を示す図である。図４において、横軸は閾値電圧を表し、縦軸はメモリセルの数（具体的には、所定の閾値電圧を有するメモリセルの数）を表す。
ＴＬＣモードにおいては、各メモリセルは、アッパーページに属するデータ“ｘ”とミドルページに属するデータ“ｙ”とロアーページに属するデータ“ｚ”とで定義される３ビットのデータ“ｘｙｚ”を保持可能である。データ“ｘ”、データ“ｙ”、データ“ｚ”の値は、 “０”又は “１”である。各メモリセルの閾値電圧は、“Ｅｒ”分布、“Ａ”分布、“Ｂ”分布、“Ｃ”分布、“Ｄ”分布、“Ｅ”分布、“Ｆ”分布、及び“Ｇ”分布の８つの分布の何れかに属するように制御される。各分布と３ビットのデータ“ｘｙｚ”のデータ値との対応は、予め設定される。例えば、“Ｅｒ”分布にはデータ値“１１１”が割り当てられる。“Ａ”分布にはデータ値“１１０”が割り当てられる。“Ｂ”分布にはデータ値“１００”が割り当てられる。“Ｃ”分布にはデータ値“０００”が割り当てられる。“Ｄ”分布にはデータ値“０１０”が割り当てられる。“Ｅ”分布にはデータ値“０１１”が割り当てられる。“Ｆ”分布にはデータ値“００１”が割り当てられる。“Ｇ”分布にはデータ値“１０１”が割り当てられる。各分布とデータ値との対応は、上記に限定されない。
メモリセルへのデータの書き込み時、カラムモジュール２４は、書き込み対象として選択されたビットラインＢＬの電位を例えば０Ｖとする。ロウデコーダ２２２は、書き込み対象として選択されたワードラインＷＬに、プログラムパルスを印加する。すると、選択されたビットラインＢＬ及び選択されたワードラインＷＬとの交点に位置するメモリセルの電荷蓄積膜に電子が注入され、その結果、メモリセルの閾値電圧が上昇する。カラムモジュール２４は、プログラムパルスが印加される毎に、閾値電圧が書き込み対象のデータに応じた電圧に到達したか否かを確認する。カラムモジュール２４は、閾値電圧がデータに応じた電圧に到達するまで、ロウデコーダ２２２にプログラムパルスの印加を継続させる。
メモリセルからのデータの読み出し時、カラムモジュール２４は、ビットラインＢＬにビットライン電圧Ｖｂ１（例えば１．５Ｖ）をプリチャージする。ロウデコーダ２２２は、選択されたワードラインＷＬにデータ値毎の分布を特定するための複数種類の読み出し電圧を順次印加する。ロウデコーダ２２２は、非選択のワードラインＷＬにはリードパス電圧ＶＲＥＡＤを印加し、非選択のワードラインＷＬに属するメモリセルを導通状態にしておく。カラムモジュール２４は、プリチャージにより蓄えられた電荷が、どの読み出し電圧が印加されたときに流出したかを検知することによって、対象のメモリセルに記憶されているデータ値を判定する。
次に、メモリシステム１の動作について図５を用いて説明する。図５は、メモリシステムの通常モードから長期ＤＲ保証モードへの遷移の動作を示すフローチャートである。
メモリコントローラ１０は、通常モードでは、デフォルトのパラメータで不揮発性メモリ２０の各メモリセルへのアクセス動作を制御している。アクセス動作とは、例えばメモリコントローラ１０が不揮発性メモリ２０にデータを書き込んだり、不揮発性メモリ２０のデータを消去したりする動作のことである。ＤＲを長期間で保証してほしい旨のユーザ要求がホスト３０で受け付けられた場合、又は、ＤＲを長期間で保証すべきであるとホスト３０が自律的に判断した場合、長期ＤＲ保証モードへの遷移指示を含むホストコマンドＣＭ１がホスト３０から発行される（Ｓ１）。ホストコマンドＣＭ１がホスト３０からホストＩ／Ｆ１５で受信されると、メモリコントローラ１０は、ユーザデータがメモリシステム１内に存在するか否かを判断する（Ｓ２）。ユーザデータがメモリシステム１内に存在しない場合（Ｓ２でＮＯ）、メモリコントローラ１０は、ホストコマンドＣＭ１に応じて、メモリシステム１内部のパラメータを長期ＤＲ保証モード用のパラメータに変更する（Ｓ３）。メモリコントローラ１０は、システムデータを長期ＤＲ保証モード用のパラメータに応じた書き方で書き直す（Ｓ４）。すなわち、メモリコントローラ１０は、不揮発性メモリ２０の図示しない管理情報格納領域からシステムデータを読み出す。メモリコントローラ１０は、読み出されたシステムデータを、長期ＤＲ保証モード用のパラメータに応じた書き方で管理情報格納領域へ書き戻す。そして、メモリコントローラ１０は、ホスト３０に遷移完了の通知を返す（Ｓ１２）。
ユーザデータがメモリシステム１内に存在する場合（Ｓ２でＹＥＳ）、メモリコントローラ１０は、長期ＤＲ保証モードが表記容量の変化を必要とするモードであるか否かを判断する（Ｓ５）。長期ＤＲ保証モードが表記容量の変化を必要とするモードでなければ（Ｓ５でＮＯ）、メモリコントローラ１０は、処理をＳ９へ進める。長期ＤＲ保証モードが表記容量の変化を必要とするモードである場合（Ｓ５でＹＥＳ）、メモリコントローラ１０は、既に書き込まれているユーザデータを、長期ＤＲ保証モード用のパラメータに応じた書き方で書き直した場合のデータ容量Ｘと、パラメータを変更した場合のメモリシステム全体の表記容量Ｙとをそれぞれ計算する（Ｓ６）。メモリコントローラ１０は、アドレス変換情報に登録された論理アドレスの数からデータ容量Ｘを見積もってもよい。メモリコントローラ１０は、データ容量Ｘが表記容量Ｙ以下であるか否かを判断する（Ｓ７）。データ容量Ｘが表記容量Ｙを超える場合（Ｓ７でＮＯ）、メモリコントローラ１０は、長期ＤＲ保証モードへの遷移が不可である旨のエラーをホスト３０へ返す（Ｓ８）。データ容量Ｘが表記容量Ｙ以下である場合（Ｓ７でＹＥＳ）、メモリコントローラ１０は、メモリシステム１の各種パラメータを長期ＤＲ保証モード用のパラメータに変更する（Ｓ９）。メモリコントローラ１０は、システムデータを長期ＤＲ保証モード用のパラメータに応じた書き方で書き直す（Ｓ１０）。次に、メモリコントローラ１０は、既に書き込まれているユーザデータを、長期ＤＲ保証モード用のパラメータに応じた書き方で書き直す（Ｓ１１）。そして、メモリコントローラ１０は、ホスト３０に遷移完了の通知を返す（Ｓ１２）。遷移完了の通知は、表記容量が減少することの通知、及び/又は、減少した表記容量の値を含んでもよい。
通常モード及び長期ＤＲ保証モードの間の遷移は、不揮発性メモリ２０全体とは異なる記憶単位で行われてもよい。例えば、通常モード及び長期ＤＲ保証モードの間の遷移は、メモリチップの単位で行われてもよい。遷移はネームスペースの単位で行われてもよい。遷移は論理ブロックの単位で行われてもよい。論理ブロックは、複数の物理ブロックを含み、メモリコントローラ１０による管理上の記憶単位である。
通常モード及び長期ＤＲ保証モードの間の遷移が論理ブロック単位で行われる場合、モードの遷移の途中で、通常モード用のパラメータに応じた書き方で書かれた論理ブロックと、長期ＤＲ保証モード用のパラメータに応じた書き方で書かれた論理ブロックとがメモリシステム内に混在することになる。このため、メモリコントローラ１０は、各論理ブロックがどのモードに対応しているかを管理する。すなわち、メモリコントローラ１０は、論理ブロック毎に通常モードと長期ＤＲ保証モードとのどちらのモードで書かれているかの管理を行う。
例えば、図６に示すようなモード管理情報が不揮発性メモリ２０の管理情報格納領域に格納されている。メモリコントローラ１０は、メモリシステム１の起動時等に管理情報格納領域からモード管理情報を読み出し、ＲＡＭ１４に格納してモードの管理を行ってもよい。図６は、モード管理情報のデータ構造を示す図である。モード管理情報は、ブロック識別情報とモード識別情報とが複数の論理ブロックについて対応付けられた情報である。ブロック識別情報（Ｂｌｏｃｋ Ｉｎｄｅｘ）は、論理ブロックを識別する情報である。ブロック識別情報は、例えば、論理ブロックに割り当てられたブロック番号である。モード識別情報Ｍｏｄｅは、モードを識別する情報である。モード識別情報Ｍｏｄｅは、例えば、１ビットの値であり、Ｍｏｄｅ＝０で通常モードを示し、Ｍｏｄｅ＝１で長期ＤＲ保証モードを示す。図６では、ブロック番号３，４の論理ブロックが長期ＤＲ保証モードで制御され、それ以外の論理ブロックが通常モードで制御された状態が例示されている。
メモリコントローラ１０は、モード管理情報を、定常的にＲＡＭ１４に格納させてもよい。メモリコントローラ１０は、全論理ブロックが通常モード用のパラメータに応じた書き方だけで書かれている状況では、モード管理情報をＲＡＭ１４上から削除してもよい。
次に、通常モード及び長期ＤＲ保証モードの間で変更され得るパラメータについて説明する。長期ＤＲ保証モードでは、通常モードに比較して、ＤＲストレス耐性を向上するようにパラメータが変更される。
例えば、パラメータは、１メモリセル当たりに記憶するビット数である。このパラメータの変更は、表記容量の変化を必要とする。図７（ａ）は、通常モード及び長期ＤＲ保証モードで設定すべきパラメータとして、１メモリセル当たりに記憶するビット数を示す図である。図７（ａ）に示すように、メモリコントローラ１０は、通常モードにおいて、１メモリセル当たりビット数Ｂ１のデータを格納するようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、長期ＤＲ保証モードにおいて、１メモリセル当たりビット数Ｂ２（＜Ｂ１）のデータを格納するようにメモリセルへのアクセス動作を制御する。ＤＲストレス耐性について、次の数式１の関係が成り立つ。
ＳＬＣ ＞ ＭＬＣ ＞ ＴＬＣ ＞ＱＬＣ・・・数式１
ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードでは、１メモリセル当たりに記憶するビット数は、それぞれ、１ビット、２ビット、３ビット、４ビットである。例えば、メモリコントローラ１０は、通常モードにおいてＭＬＣモードでメモリセルへ書き込み動作を行い、長期ＤＲ保証モードにおいてＳＬＣモードでメモリセルへ書き込み動作を行ってもよい。あるいは、メモリコントローラ１０は、通常モードにおいてＴＬＣモードでメモリセルへ書き込み動作を行い、長期ＤＲ保証モードにおいてＭＬＣモード又はＳＬＣモードでメモリセルへ書き込み動作を行ってもよい。あるいは、メモリコントローラ１０は、通常モードにおいてＱＬＣモードでメモリセルへ書き込み動作を行い、長期ＤＲ保証モードにおいてＴＬＣモード、ＭＬＣモード、又はＳＬＣモードでメモリセルへ書き込み動作を行ってもよい。
以上のように、第１の実施形態では、メモリシステム１に、ＤＲを通常モードより長い期間で保証する長期ＤＲ保証モードを設ける。メモリシステム１は、ホストコマンドに応じて動作モードを長期ＤＲ保証モードに切り替えて、不揮発性メモリ２０へのアクセス動作を制御する。これにより、定常的なメモリシステム１のパフォーマンスを確保しつつ、メモリシステム１のＤＲをユーザの要求に応じて適切化できる。すなわち、ユーザの要求に応じて、通常使用時に比べて長期間のＤＲストレス耐性を保証できる。
第１の実施形態にかかるメモリシステム１においては、１メモリセル当たりに記憶するビット数を、長期ＤＲ保証モードでは通常モードよりも少なくする。これにより、長期間のＤＲストレス耐性を保証できる。
（第２の実施形態）
図７（ｂ）に示すように、長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、第１の実施形態で説明した符号化率であってもよい。このパラメータの変更は、表記容量の変化を必要とする。図７（ｂ）は、通常モード及び長期ＤＲ保証モードで設定すべきパラメータとして、符号化率を示す図である。図７（ｂ）に示すように、メモリコントローラ１０は、通常モードにおいて、符号化率Ｒ１で誤り訂正処理を行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、長期ＤＲ保証モードにおいて、符号化率Ｒ２（＜Ｒ１）で誤り訂正処理を行うようにメモリセルへのアクセス動作を制御する。長期ＤＲ保証モードでは、通常モードよりＥＣＣの誤り訂正能力が強化されると言い換えることもできる。一例としては、長期ＤＲ保証モードでは、物理ページ内のデータに対するＥＣＣパリティのビット数が通常モードより多くされてもよい。別な一例としては、長期ＤＲ保証モードでは、物理ページ内のＥＣＣパリティに対するデータのビット数が通常モードより少なくされてもよい。さらに別な一例としては、メモリコントローラ１０は、通常モードにおいて一つのチップ内のユーザデータに対してＥＣＣパリティを生成し、長期ＤＲ保証モードにおいて複数チップに亘って格納されたユーザデータに対してＥＣＣパリティを生成してもよい。
（第３の実施形態）
長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、プログラム電圧の増加幅であってもよい。プログラム電圧の増加幅を小さくすることで、閾値電圧分布を細くできる。このパラメータの変更は、表記容量の変化を必要としない。図７（ｃ）は、通常モード及び長期ＤＲ保証モードで設定すべきパラメータとして、プログラム電圧の増加幅を示す図である。図７（ｃ）に示すように、メモリコントローラ１０は、通常モードにおいて、電圧増加幅ΔＶ１で書き込み動作を行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、長期ＤＲ保証モードにおいて、電圧増加幅ΔＶ２（＜ΔＶ１）で書き込み動作を行うようにメモリセルへのアクセス動作を制御する。
図８は、通常モード及び長期ＤＲ保証モードにおける書き込み処理を示す図である。書き込み処理では、図８に示すように、プログラム開始電圧Ｖｗｓでの書き込み動作が行われベリファイ動作が行われた後、書き込みが成功したと判定されるまで、一定の増加幅ΔＶでプログラム電圧を増加しながら書き込み動作とベリファイ動作とが繰り返し行われる。図８の場合、通常モードにおいて、プログラム電圧の増加幅ΔＶ＝ΔＶ１でループ回数が３回で書き込みが完了し、書き込み時間がＷＴ１となる。長期ＤＲ保証モードでは、プログラム電圧の増加幅ΔＶ＝ΔＶ２（＜ΔＶ１）でループ回数が６回で書き込みが完了し、書き込み時間がＷＴ２（＞ＷＴ１）となる。
これを閾値電圧分布について見てみると、図９のようになる。図９は、通常モード及び長期ＤＲ保証モードにおけるメモリセルの閾値電圧分布を示す図である。図９（ａ）は、書き込み直後の閾値電圧分布を示し、図９（ｂ）は、長時間経過後の閾値電圧分布を示す。図９において、点線は、通常モードの閾値電圧分布を示し、実線は、長期ＤＲ保証モードの閾値電圧分布を示す。例えば、ＴＬＣモードで各メモリセルにデータが書き込まれる場合、各メモリセルの閾値電圧の取り得る範囲は、上述のように、閾値電圧が低いほうから順に“Ｅｒ”分布、“Ａ”分布、“Ｂ”分布、“Ｃ”分布、“Ｄ”分布、“Ｅ”分布、“Ｆ”分布、及び“Ｇ”分布の８つの範囲に区分される。 “Ａ”分布、“Ｂ”分布、“Ｃ”分布、“Ｄ”分布、“Ｅ”分布、“Ｆ”分布、及び“Ｇ”分布のベリファイ電圧Ｖｆａ，Ｖｆｂ，Ｖｆｃ，Ｖｆｄ，Ｖｆｅ，Ｖｆｆ，Ｖｆｇが、図９（ａ）に示すように決められているとする。このとき、通常モードの書き込み処理において、比較的大きなプログラム電圧の増加幅ΔＶ＝ΔＶ１を用いて、メモリセルの閾値電圧を低電圧側からベリファイ電圧Ｖｆａ〜Ｖｆｇへ近づけるため、“Ａ”分布〜“Ｇ”分布の幅は、図９（ａ）に点線で示すように太くなる。これにより、通常モードでは、長期間が経過すると、図９（ｂ）に点線で示すように、各分布同士の重なりが大きく、読み出し時のビットエラー率が増加し得る。長期ＤＲ保証モードの書き込み処理においては、比較的小さなプログラム電圧の増加幅ΔＶ＝ΔＶ２（＜ΔＶ１）を用いて、メモリセルの閾値電圧を低電圧側からベリファイ電圧Ｖｆａ〜Ｖｆｇへ近づけるため、“Ａ”分布〜“Ｇ”分布の幅は、図９（ａ）に実線で示すように細くなる。これにより、長期ＤＲ保証モードでは、長期間が経過しても、図９（ｂ）に実線で示すように、各分布同士の重なりが小さく、読み出し時のビットエラー率を低く抑えることができる。
（第４の実施形態）
長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、消去電圧の増加幅であってもよい。消去対象のブロックのワードラインは０Ｖの電圧にされ、メモリセルアレイの基板に正の電圧がかけられる。これによりメモリセルは電荷を抜かれ、消去状態になる。消去電圧とは基板に印加する正電圧のことを指す。消去電圧の増加幅を小さくすることで、消去状態の閾値電圧分布の幅を細くできる。このパラメータの変更は、表記容量の変化を必要としない。メモリコントローラ１０は、通常モードにおいて電圧増加幅ΔＶｅ１で消去動作を行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、長期ＤＲ保証モードにおいて電圧増加幅ΔＶｅ２（＜ΔＶｅ１）で消去動作を行うようにメモリセルへのアクセス動作を制御する。
消去処理では、図８で示した書き込み処理の場合と同様に、消去開始電圧Ｖｅｓでの消去動作が行われベリファイ動作が行われた後、消去が成功したと判定されるまで、一定の増加幅ΔＶｅで消去電圧を増加しながら消去動作とベリファイ動作とが繰り返し行われる。“Ｅｒ”分布のベリファイ電圧Ｖｆｅｒが図９（ａ）に示すように決められているとする。このとき、通常モードの消去処理において、比較的大きな消去電圧の増加幅ΔＶｅ＝ΔＶｅ１を用いて、メモリセルの閾値電圧を高電圧側からベリファイ電圧Ｖｆｅｒへ近づけるため、“Ｅｒ”分布の幅は、図９（ａ）に点線で示すように太くなる。これにより、通常モードでは、長期間が経過すると、図９（ｂ）に点線で示すように、“Ｅｒ”分布と“Ａ”分布との重なりが大きく、読み出し時のビットエラー率が増加し得る。長期ＤＲ保証モードの消去処理においては、比較的小さな消去電圧の増加幅ΔＶｅ＝ΔＶｅ２（＜ΔＶｅ１）を用いて、メモリセルの閾値電圧を高電圧側からベリファイ電圧Ｖｆｅｒへ近づけるため、“Ｅｒ”分布の幅は、図９（ａ）に実線で示すように細くなる。これにより、長期ＤＲ保証モードでは、長期間が経過した後に、図９（ｂ）に実線で示すように、“Ｅｒ”分布と“Ａ”分布との重なりが小さく、読み出し時のビットエラー率を低く抑えることができる。
（第５の実施形態）
長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、複数のベリファイ電圧間の電圧間隔であってもよい。このパラメータは、閾値電圧分布のずらし具合と言い換えることもできる。このパラメータの変更は、表記容量の変化を必要としない。図１０は、通常モード及び長期ＤＲ保証モードにおけるメモリセルの閾値電圧分布を示す図である。図１０（ａ）は、書き込み直後の閾値電圧分布を示し、図１０（ｂ）は、長時間経過後の閾値電圧分布を示す。図１０において、点線は、通常モードの閾値電圧分布を示し、実線は、長期ＤＲ保証モードの閾値電圧分布を示す。図１０に示すように、メモリコントローラ１０は、通常モードにおける書き込み処理のベリファイ動作を、デフォルトの電圧間隔で決められた複数のベリファイ電圧から選択されたベリファイ電圧で行うように、メモリセルへのアクセス動作を制御する。デフォルトの電圧間隔は、ＰＤストレス、ＤＲストレス、及びＲＤストレスに対して総合的に強くなるように、実験的に決められ得る。メモリコントローラ１０は、長期ＤＲ保証モードにおける書き込み処理のベリファイ動作を、所定の電圧間隔を含む複数のベリファイ電圧から選択されたベリファイ電圧で行うように、メモリセルへのアクセス動作を制御する。所定の電圧間隔は、長期間が経過した際に各分布同士の重なりが均等になるように実験的に決められ得る。所定の電圧間隔を用いてベリファイ動作が行われたデータは、デフォルトの電圧間隔を用いてベリファイ動作が行われたデータよりも、ＤＲストレスに対して強い一方、ＰＤストレスやＲＤストレスに対しては弱くなり得る。図１０では、長期ＤＲ保証モードにおいて、 “Ｅ”分布と“Ｆ”分布との間の閾値電圧マージン、及び“Ｆ”分布と“Ｇ”分布との間の閾値電圧マージンを広く取るようにする場合が例示されている。
図１０（ａ）に示す“Ｅｒ”分布〜“Ｇ”分布のうち、高電圧側の分布の分布幅が経時的に広がりやすい傾向にあるとする。この場合、メモリコントローラ１０は、“Ｂ”分布〜“Ｅ”分布のベリファイ電圧を、通常モードにおけるベリファイ電圧Ｖｆｂ０〜Ｖｆｅ０から、長期ＤＲ保証モードでは、より低電圧のベリファイ電圧Ｖｆｂ１〜Ｖｆｅ１にずらす。また、メモリコントローラ１０は、“Ｆ”分布のベリファイ電圧を、通常モードにおけるベリファイ電圧Ｖｆｆ０から、長期ＤＲ保証モードでは、より低電圧のベリファイ電圧Ｖｆｆ１にずらす。 “Ａ”分布のベリファイ電圧（Ｖｆａ１）は、通常モードと同じ（Ｖｆａ０）でもよいし、通常モードより低くてもよい。図１０（ａ）は、Ｖｆａ１とＶｆａ０が同じ場合を示し、Ｖｆａ１の図示を省略してある。消去処理用のベリファイ電圧Ｖｆｅｒ１は、通常モードと同じ（Ｖｆｅｒ０）でもよいし、通常モードより低くてもよい。図１０（ａ）は、Ｖｆｅｒ１とＶｆｅｒ０が同じ場合を示し、Ｖｆｅｒ１の図示を省略してある。このとき、通常モードにおけるベリファイ電圧と、長期ＤＲ保証モードにおけるベリファイ電圧との電圧差は、例えば以下のような関係を満たす。
ΔＶｆｆ０１＝Ｖｆｆ０―Ｖｆｆ１ ＜ ΔＶｆｅ０１＝Ｖｆｅ０―Ｖｆｅ１
ΔＶｆｆｇ０＝Ｖｆｇ０−Ｖｆｆ０ ＜ ΔＶｆｆｇ１＝Ｖｆｇ１−Ｖｆｆ１
ΔＶｆｅｆ０＝Ｖｆｆ０−Ｖｆｅ０ ＜ ΔＶｆｅｆ１＝Ｖｆｆ１−Ｖｆｅ１
これにより、図１０（ａ）に点線で示す通常モードの分布に比べて、図１０（ａ）に実線で示す長期ＤＲ保証モードの分布では、高電圧側における分布の間隔を比較的大きく確保できる。これにより、長期間が経過した後に、図１０（ａ）に点線で示す通常モードの分布に比べて、図１０（ｂ）に実線で示す長期ＤＲ保証モードの分布では、各分布の重なりを均等化でき、読み出し時のビットエラー率を各分布間で均等化できる。
（第６の実施形態）
長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、複数のベリファイ電圧間の電圧間隔であってもよい。このパラメータの変更は、表記容量の変化を必要としない。図１１は、通常モード及び長期ＤＲ保証モードにおけるメモリセルの閾値電圧分布を示す図である。図１１（ａ）は、書き込み直後の閾値電圧分布を示し、図１１（ｂ）は、長時間経過後の閾値電圧分布を示す。図１１において、点線は、通常モードの閾値電圧分布を示し、実線は、長期ＤＲ保証モードの閾値電圧分布を示す。図１１（ａ）に示す“Ｅｒ”分布〜“Ｇ”分布のうち、“Ｅｒ”分布と“Ａ”分布との重なりが経時的に大きくなりやすい傾向にあるとする。この場合、メモリコントローラ１０は、“Ａ”分布のベリファイ電圧を、通常モードにおけるベリファイ電圧Ｖｆａ０から、長期ＤＲ保証モードでは、より高電圧のベリファイ電圧Ｖｆａ２にずらす。消去処理用のベリファイ電圧Ｖｆｅｒ２は、通常モードと同じ（Ｖｆｅｒ０）でもよいし、通常モードより低くてもよい。図１１（ａ）は、Ｖｆｅｒ２とＶｆｅｒ０が同じ場合を示し、Ｖｆｅｒ２の図示を省略してある。このとき、通常モードにおけるベリファイ電圧と、長期ＤＲ保証モードにおけるベリファイ電圧との電圧差は、例えば以下のような関係を満たす。
ΔＶｆｅｒａ０＝Ｖｆａ０―Ｖｆｅｒ０ ＜ ΔＶｆｅｒａ２＝Ｖｆａ２―Ｖｆｅｒ２
また、図１１（ａ）に示す“Ｅｒ”分布〜“Ｇ”分布のうち、高電圧側の分布の分布幅が経時的に広がりやすい傾向にあるとする。この場合、メモリコントローラ１０は、“Ｅ”分布、“Ｆ”分布のベリファイ電圧を、通常モードにおけるベリファイ電圧Ｖｆｅ０，Ｖｆｆ０から、長期ＤＲ保証モードでは、より低電圧のベリファイ電圧Ｖｆｅ２，Ｖｆｆ２にずらす。このとき、通常モードにおけるベリファイ電圧と、長期ＤＲ保証モードにおけるベリファイ電圧との電圧差は、例えば以下のような関係を満たす。
ΔＶｆｆｇ０＝Ｖｆｇ０−Ｖｆｆ０ ＜ ΔＶｆｆｇ２＝Ｖｆｇ２−Ｖｆｆ２
ΔＶｆｅｆ０＝Ｖｆｆ０−Ｖｆｅ０ ＜ ΔＶｆｅｆ２＝Ｖｆｆ２−Ｖｆｅ２
これにより、図１１（ａ）に点線で示す通常モードの分布に比べて、図１１（ａ）に実線で示す長期ＤＲ保証モードの分布では、“Ｅｒ”分布と“Ａ”分布との間の間隔と、高電圧側における分布の間隔（すなわち、“Ｅ”分布と“Ｆ”分布との間の間隔、及び、“Ｆ”分布と“Ｇ”分布との間の間隔）とを比較的大きく確保できる。この結果、長期間が経過した後に、図１１（ｂ）に示すように、各分布の重なりを均等化でき、読み出し時のビットエラー率を各分布間で均等化できる。
（第７の実施形態）
長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、データを書き込むワードラインの間隔であってもよい。このパラメータの変更は、表記容量の変化を必要とする場合がある。通常モードにおいて、メモリコントローラ１０はメモリセルアレイ２３の複数のワードラインから、隣接するワードラインを順に選択してデータを書き込むように、メモリセルへのアクセス動作を制御することがある。しかし、隣接するワードラインを順に選択して書き込みを行うと、ワードライン間で電界の干渉によりビットエラー率が悪化し得る場合がある。
不揮発性メモリ２０が３次元メモリである場合、メモリセルアレイに含まれる各物理ブロックの構造は、図１２に示すように構成され得る。図１２は、各物理ブロック内の複数の積層単位を示す断面図である。図１２では、図示の簡略化のため、層間絶縁膜の図示を省略している。
図１２に例示するメモリセルアレイ２３では、基板ＳＢの上方にワードライン群が配されている。ワードライン群では、複数のワードラインＷＬ０，ＷＬ１，・・・，ＷＬ４７，ＷＬ４８，ＷＬ４９，・・・，ＷＬ９４，ＷＬ９５が順に積層されている。各ワードラインＷＬ０〜ＷＬ９５は、平面方向に延びた板状であり、積層方向に隣接するワードライン間において電界の干渉が起きやすい。
メモリコントローラ１０は長期ＤＲ保証モードにおいて、メモリセルアレイ２３の複数のワードラインＷＬ０〜ＷＬ９５のうちＮ本（Ｎは１以上の整数）おきに選択された複数のワードラインＷＬを介してデータを書き込むように、メモリセルへのアクセス動作を制御する。不揮発性メモリ２０全体でモードの切り替えを行う場合、長期ＤＲ保証モードでは、通常モードに比べて、メモリセルアレイ２３に格納可能なデータの最大容量が１／（１＋Ｎ）になる。この最大容量が表記容量よりも小さい場合、表記容量の変更が必要となる。
例えば、ワードライン４本分のライトデータを含むライトコマンドをホスト３０から受信した場合、メモリコントローラ１０は、通常モードにおいて、連続する複数のワードラインＷＬ０〜ＷＬ３を選択して順にライトデータを書き込む。メモリコントローラ１０は、長期ＤＲ保証モードにおいて、Ｎ＝１の場合、例えば偶数番目のワードラインＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６を選択して順にライトデータを書き込む。メモリコントローラ１０は、非選択である奇数番目のワードラインに、何もデータを書き込まず、消去状態のままとしてもよい。又は、メモリコントローラ１０は、非選択である奇数番目のワードラインＷＬ１，ＷＬ３，ＷＬ５にダミーのデータを書き込む。ダミーのデータは、 “Ｄ”分布に相当するデータであってもよい。ダミーのデータは、ランダムデータであってもよい。非選択である奇数番目のワードラインにダミーのデータを書き込むのは、メモリセル間の干渉を低減するためである。なお、ダミーのデータが書き込まれた物理アドレスは、アドレス変換情報に登録されない。
また、図１２に例示するメモリセルアレイ２３では、複数のメモリーピラーＭＰが平面方向に配列されている。各メモリーピラーＭＰは、積層方向に延び、各ワードラインＷＬ０〜ＷＬ９５を貫通している。各メモリーピラーＭＰは、複数のティアが積層された構造とされ得る。図１２の場合、各メモリーピラーＭＰは、ティアＴＩＥＲ１、ティアＴＩＥＲ２とが積層された構造を有する。複数のワードラインＷＬ０〜ＷＬ９５は、積層単位ＳＴＵ１、積層単位ＳＴＵ２に分割される。積層単位ＳＴＵ１は、ティアＴＩＥＲ１に対応し、複数のワードラインＷＬ０〜ＷＬ４７を含む。積層単位ＳＴＵ２は、ティアＴＩＥＲ２に対応し、複数のワードラインＷＬ４８〜ＷＬ９５を含む。
メモリセルアレイ２３の積層方向に沿って、ティア境界近傍で書き込み動作時にメモリセルのコントロールゲート及びチャネル領域間の電界が不連続的に変化し得る。このため、ティア境界近傍のメモリセルで書き込み特性が変化し得る。
このことを考慮し、メモリコントローラ１０は、電界が不連続的に変化し得る位置に配されたワードラインをスキップするように、メモリセルへの書き込み動作を制御してもよい。図１２の場合、メモリコントローラ１０は、積層単位ＳＴＵ１の境界近傍に位置するワードラインＷＬ０，ＷＬ４７をスキップしてワードラインを選択してもよい。メモリコントローラ１０は、積層単位ＳＴＵ２の境界近傍に位置するワードラインＷＬ４８，ＷＬ９５をスキップしてワードラインを選択してもよい。あるいは、メモリコントローラ１０は、積層単位の中央付近に位置するワードラインであっても、信頼性が低いと予想されるワードラインをスキップしてもよい。
（第８の実施形態）
長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、消去処理時のベリファイ電圧であってもよい。このパラメータの変更は、表記容量の変化を必要としない。図１３は、メモリセルの閾値電圧分布の例を示す図である。図１３（ａ）は、書き込み直後の閾値電圧分布を示し、図１３（ｂ）は、長時間経過後の閾値電圧分布を示す。図１３において、点線は、通常モードの閾値電圧分布を示し、実線は、長期ＤＲ保証モードの閾値電圧分布を示す。図１３（ａ）に点線で示すように、メモリコントローラ１０は通常モードにおいて、消去処理のベリファイ動作をベリファイ電圧Ｖｆｅｒ０で行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は長期ＤＲ保証モードにおいて、“Ｅｒ”分布と“Ａ”分布との間の閾値電圧マージンを広く取るようにする。そのために、メモリコントローラ１０は、“Ｅｒ”分布をより低電圧に位置させる。例えば、図１３（ａ）に実線で示すように、メモリコントローラ１０は長期ＤＲ保証モードにおいて、消去処理のベリファイ動作をベリファイ電圧Ｖｆｅｒ３（＜Ｖｆｅｒ０）で行うようにメモリセルへのアクセス動作を制御する。長期ＤＲ保証モードでは、メモリコントローラ１０は、通常モードより深い消去動作を行う。
例えば“Ｅｒ”分布と“Ａ”分布との重なりが経時的に大きくなりやすい傾向にある場合、メモリコントローラ１０は、図１３（ａ）に示す“Ｅｒ”分布〜“Ｇ”分布のうち、“Ｅｒ”分布のベリファイ電圧を、通常モードにおけるベリファイ電圧Ｖｆｅｒ０から、長期ＤＲ保証モードでは、より低電圧のベリファイ電圧Ｖｆｅｒ３にずらす。“Ａ”分布のベリファイ電圧Ｖｆａ３は、通常モードと同じ（Ｖｆａ０）でもよいし、通常モードより高くてもよい。図１３（ａ）は、Ｖｆａ３とＶｆａ０が同じ場合を示し、Ｖｆａ３の図示を省略してある。このとき、通常モードにおけるベリファイ電圧と、長期ＤＲ保証モードにおけるベリファイ電圧との電圧差は、例えば以下のような関係を満たす。
ΔＶｆｅｒａ０＝Ｖｆａ０―Ｖｆｅｒ０ ＜ ΔＶｆｅｒａ３＝Ｖｆａ３―Ｖｆｅｒ３
これにより、“Ｅｒ”分布と“Ａ”分布との間の間隔を比較的大きく確保できる。また、“Ｅｒ”分布のベリファイ電圧を低電圧側にずらさない場合に比べ、 “Ｂ”分布〜“Ｆ”分布をずらすための余裕ができる。従って、例えば、高電圧側の分布の分布幅が経時的に広がりやすい傾向にある場合、メモリコントローラ１０は、“Ｂ”分布〜“Ｆ”分布のベリファイ電圧を、通常モードにおけるベリファイ電圧Ｖｆｂ０〜Ｖｆｆ０から、長期ＤＲ保証モードでは、より低電圧のベリファイ電圧Ｖｆｂ３〜Ｖｆｆ３にずらしてもよい。これにより、図１３（ａ）に点線で示す通常モードの分布に比べて、図１３（ａ）に実線で示す長期ＤＲ保証モードの分布では、“Ｅｒ”分布と“Ａ”分布との間の間隔と、高電圧側における分布の間隔とを比較的大きく確保できる。これにより、長期間が経過した後に、図１３（ｂ）に点線で示す通常モードの分布に比べて、図１３（ｂ）に実線で示すように、各分布の重なりを均等化できるとともに小さく抑えることができる。この結果、読み出し時のビットエラー率を各分布間で均等化できるとともに低減できる。
（第９の実施形態）
長期ＤＲ保証モードでＤＲストレス耐性を向上するように変更されるパラメータは、図１４に示すような複数のベリファイ電圧間の電圧間隔であってもよい。このパラメータの変更は、表記容量の変化を必要としない。図１４は、通常モード及び長期ＤＲ保証モードにおけるメモリセルの閾値電圧分布を示す図である。図１４（ａ）は、書き込み直後の閾値電圧分布を示し、図１４（ｂ）は、長時間経過後の閾値電圧分布を示す。図１４において、点線は、通常モードの閾値電圧分布を示し、実線は、長期ＤＲ保証モードの閾値電圧分布を示す。図１４（ａ）に実線で示すように、メモリコントローラ１０は、“Ａ”分布〜“Ｇ”分布のベリファイ電圧を、通常モードにおけるベリファイ電圧Ｖｆａ０〜Ｖｆｇ０から、長期ＤＲ保証モードでは、より高電圧のベリファイ電圧Ｖｆａ４〜Ｖｆｇ４にずらす。消去処理用のベリファイ電圧Ｖｆｅｒ４は、通常モードと同じ（Ｖｆｅｒ０）でもよいし、通常モードより低くてもよい。図１４（ａ）は、Ｖｆｅｒ４がＶｆｅｒ０より低い同じ場合を示している。このとき、通常モードにおけるベリファイ電圧と、長期ＤＲ保証モードにおけるベリファイ電圧との電圧差は、例えば以下のような関係を満たす。
ΔＶｆｅｒａ０＝Ｖｆａ０―Ｖｆｅｒ０ ＜ ΔＶｆｅｒａ４＝Ｖｆａ４―Ｖｆｅｒ４
ΔＶｆｆｇ０＝Ｖｆｇ０―Ｖｆｆ０ ＜ ΔＶｆｆｇ４＝Ｖｆｇ４―Ｖｆｆ４
これによっても、図１４（ａ）に点線で示す通常モードの分布に比べて、図１４（ａ）に実線で示す長期ＤＲ保証モードの分布では、“Ｅｒ”分布と“Ａ”分布との間隔と、高電圧側における分布の間隔とを比較的大きく確保できる。これにより、長期間が経過した後に、図１４（ｂ）に点線で示す通常モードの分布に比べて、図１４（ｂ）に実線で示すように、各分布の重なりを均等化できるとともに小さく抑えることができ、読み出し時のビットエラー率を各分布間で均等化できるとともに低減できる。
図１４（ａ）に実線で示す長期ＤＲ保証モードの分布では、“Ｇ”分布が図１４（ａ）に点線で示す通常モードの分布に比べて高電圧側にずらされたので、読み出し処理時の非選択ワードラインに印加されるリードパス電圧ＶＲＥＡＤが、より高電圧に設定される。すなわち、メモリコントローラ１０は、通常モードの読み出し処理において、非選択ワードラインにリードパス電圧ＶＲＥＡＤ０を印加しながら読み出し動作を行う。メモリコントローラ１０は、長期ＤＲ保証モードの読み出し処理において、非選択ワードラインにリードパス電圧ＶＲＥＡＤ４（＞ＶＲＥＡＤ０）を印加しながら読み出し動作を行う。また、メモリコントローラ１０は、通常モードの書き込み処理のベリファイ動作において、非選択ワードラインにリードパス電圧ＶＲＥＡＤ０を印加しながら選択ワードラインに各ベリファイ電圧Ｖｆａ０〜Ｖｆｇ０を印加してベリファイ動作を行う。メモリコントローラ１０は、長期ＤＲ保証モードの書き込み処理のベリファイ動作において、非選択ワードラインにリードパス電圧ＶＲＥＡＤ４（＞ＶＲＥＡＤ０）を印加しながら選択ワードラインに各ベリファイ電圧Ｖｆａ４〜Ｖｆｇ４を印加してベリファイ動作を行う。すなわち、メモリコントローラ１０は、図１４（ａ）に実線で示す長期ＤＲ保証モードのリードパス電圧ＶＲＥＡＤ４を、図１４（ａ）に点線で示す通常モードのリードパス電圧ＶＲＥＡＤ０より高電圧にする。
（変形例）
第１〜第９の実施形態の変形例について説明する。
長期ＤＲ保証モードで、通常モードより深い消去動作を行う場合は、消去動作によってメモリセルが大きく疲弊する。このため、メモリセルの許容書き込み／消去回数が減る場合がある。
書き込み処理時の温度と読み出し処理時の温度との差を示す温度交差が大きいと、ビットエラー率が増加し得る。特に、長期ＤＲ保証モードは、通常モードよりメモリセルが疲弊しやすいことがあるため、温度交差の影響を小さくすることが望ましい。このため、長期ＤＲ保証モードでは、通常モードより、書き込み可能温度と読み出し可能温度との範囲を狭くして、書き込み処理時の温度と読み出し処理時の温度との差を抑制してもよい。
通常モードと長期ＤＲ保証モードとでは、書き込み／読み出しのパラメータが異なるため、それぞれのモード毎に書き込み用パラメータと読み出し用パラメータとを用意してもよい。このとき、図６に示すモード管理情報を使用して、記憶単位ごとにパラメータを使い分けてもよい。通常モードで使用されている論理ブロックでは、通常モード用の書き込みパラメータに応じた書き方でデータが書き込まれ、通常モード用の読み出しパラメータに応じた読み方でデータが読み出される。長期ＤＲ保証モードで使用されている論理ブロックでは、長期ＤＲ保証モード用の書き込みパラメータに応じた書き方でデータが書き込まれ、長期ＤＲ保証モード用の読み出しパラメータに応じた読み方でデータが読み出される。
例えば、長期ＤＲ保証モードにおいて、読み出し処理時の読み出し電圧、又は、Ｖｔｈトラッキング（トラッキングリード）の探索中心電圧（及び探索幅）も、書き込みパラメータに応じてシフトさせた値にしてもよい。Ｖｔｈトラッキングとは、例えば、読み出し電圧を所定の幅でシフトしながら読み出し動作を複数回実行することで、あるページに含まれる複数のメモリセルの閾値電圧のヒストグラムを生成し、生成したヒストグラムに基づいて、誤りビット数が極小になる電圧レベルを探索する動作である。長期ＤＲ保証モードにおいて書き込み処理時に閾値電圧分布をずらした場合、読み出し処理時の読み出し電圧、Ｖｔｈトラッキングの探索中心電圧（及び探索幅）もそれに応じてずらしてもよい。
長期ＤＲ保証モードにおいてＥＣＣの符号化率を低くした場合、それに応じて復号時の設定パラメータを変更してもよい。
第１〜第９の各実施形態で説明されたパラメータの変更等は、任意に組み合わせることが可能である。特に、第５、第６、第８、第９の各実施形態で説明されたベリファイ電圧の間隔の変更は、任意に組み合わせることが可能である。
（第１０の実施形態）
長期ＤＲ保証モードから通常モードへの復帰は、図１５に示す方法で行われてもよい。図１５は、第１０の実施形態にかかるメモリシステムの長期ＤＲ保証モードから通常モードへの復帰の動作を示すフローチャートである。
図１５に示す方法は、ホスト３０から明示的に復帰指示のホストコマンドが送られ、そのホストコマンドに応じて通常モードへ復帰する方法である。図１５に示すように、メモリコントローラ１０は、通常モードへの復帰指示を含むホストコマンドＣＭ３をホストＩ／Ｆ１５が受信したことに応じて、長期ＤＲ保証モードから通常モードへ切り替えてメモリセルへのアクセス動作を制御する。図１５の動作は、例えば、緊急でメモリシステム１の性能を上げること、及び／又は、大量のライトデータをメモリシステム１に書き込むこと、が要求される場合などに開始されることが想定される。
通常モードに戻してほしい旨のユーザ要求がホスト３０で受け付けられた場合、又は、通常モードに戻すべきであるとホスト３０が自律的に判断した場合、ホスト３０から通常モードへの復帰指示を含むホストコマンドＣＭ３が発行される（Ｓ２１）。メモリコントローラ１０は、ホストコマンドＣＭ３に応じて、メモリシステム１内部のパラメータを通常モード用のパラメータに変更する（Ｓ２２）。メモリコントローラ１０は、システムデータを、通常モード用のパラメータに応じた書き方で書き直す（Ｓ２３）。
次に、メモリコントローラ１０は、ユーザデータがメモリシステム１内に存在するか否かを判断する（Ｓ２４）。ユーザデータがメモリシステム１内に存在する場合（Ｓ２４でＹＥＳ）、メモリコントローラ１０は、既に書き込まれているユーザデータを通常モード用のパラメータに応じた書き方で不揮発性メモリ２０に書き直す（Ｓ２５）。ユーザデータがメモリシステム１内に存在しない場合（Ｓ２４でＮＯ）、又は、Ｓ２５の処理の後、メモリコントローラ１０は、ホスト３０に通常モードへの復帰完了の通知を返す（Ｓ２６）。
（第１１の実施形態）
長期ＤＲ保証モードから通常モードへの復帰は、図１６に示す方法で行われてもよい。図１６は、第１１の実施形態にかかるメモリシステムの長期ＤＲ保証モードから通常モードへの復帰の動作を示すフローチャートである。図１６に示す方法は、メモリシステムの判断により通常モードへ復帰する方法である。図１６に示すように、メモリコントローラ１０は、徐々にパラメータを切り替えながらメモリセルへのアクセス動作を制御する。
ホストライトコマンドがホスト３０から発行され、ホストＩ／Ｆ１５で受信されると（Ｓ３１）、メモリコントローラ１０は、現在のモードが長期ＤＲ保証モードであるか否かを確認する（Ｓ３２）。現在のモードが通常モードであれば（Ｓ３２でＮＯ）、メモリコントローラ１０は、処理を終了する。現在のモードが長期ＤＲ保証モードであれば（Ｓ３２でＹＥＳ）、メモリコントローラ１０は、ＬＢＡマップ率が閾値Ｚより高いか否かを判断する（Ｓ３３）。閾値Ｚは、長期ＤＲ保証モードの許容範囲を外れたことを示す閾値であり、例えば数十％である。ＬＢＡマップ率が閾値Ｚ以下である場合（Ｓ３３でＮＯ）、メモリコントローラ１０は、ＬＢＡマップ率が長期ＤＲ保証モードの許容範囲に収まっているとして、通常モードへの復帰を行わずに、処理を終了する。ＬＢＡマップ率が閾値Ｚを超えた場合（Ｓ３３でＹＥＳ）、メモリコントローラ１０は、ＬＢＡマップ率が長期ＤＲ保証モードの許容範囲を外れたとして、メモリシステム１の各種パラメータを通常モード用のパラメータに部分的に変更する（Ｓ３４）。例えば、メモリコントローラ１０は、ホストコマンドに依らないコンパクションやリフレッシュなどの内部処理のタイミングで、長期ＤＲ保証モード用のパラメータに応じた書き方で書かれたシステムデータ又はユーザデータを、通常モード用のパラメータに応じた書き方で書き直してもよい。あるいは、書き込み／消去処理による疲弊やパフォーマンス等の観点で影響（デメリット）が小さくなるように、メモリコントローラ１０は、複数のパラメータのうち一部のパラメータを、通常モード用のパラメータに変更してもよい。メモリコントローラ１０は、長期ＤＲ保証モード用のパラメータに応じた書き方でデータが書かれた複数の記憶単位のうちの、一部の記憶単位について通常モード用のパラメータに応じた書き方でデータを書き直してもよい。メモリコントローラ１０は、ホスト３０に、通常モードへ復帰したこと及び復帰した範囲を通知する（Ｓ３５）。通知は、例えば、複数のパラメータのうちどのパラメータを通常モード用に変更したのかを示すものでもよい。通知は、複数の記憶単位のうちどの記憶単位を通常モード用に変更したのかを示すものでもよいし、論理アドレスの範囲でもよい。
図１６の動作は、通常モードへの復帰が完了するまで、繰り返し行われてもよい。
（第１２の実施形態）
第１２の実施形態では、メモリシステムに、通常モードよりも速い書き込み速度および消去速度で動作する性能優先モードが設けられる。本実施形態のメモリシステムは、ホストコマンドに応じて性能優先モードに切り替えて不揮発性メモリを制御する。これにより、ホストの要求に応じて、メモリシステムは書き込み速度および消去速度を速くすることが可能になる。
具体的には、メモリシステムは、通常モードにおいて、第１の速度でデータの書き込みを行う。メモリシステムは、性能優先モードにおいて、第１の速度より速い第２の速度でデータの書き込みを行う。また、メモリシステムは通常モードにおいて、第３の速度でデータの消去を行う。メモリシステムは、性能優先モードにおいて、第３の速度より速い第４の速度でデータの消去を行う。
データの書き込みと消去の際、通常モードでは、比較的に疲弊が少ないパラメータが用いられる。性能優先モードでは、比較的に疲弊が大きいパラメータが用いられる。疲弊が大きいパラメータは、比較的に書き込み速度が速い書き込み条件でもある。疲弊が大きいパラメータは、比較的に消去速度が速い消去条件でもある。性能優先モードでは、さらに必要ならば、電源が入っていない際のＤＲを通常モードと同じ程度には保証しないことが行われ得る。
メモリシステムは、通常モードから性能優先モードに遷移した後、新たに書き込まれるユーザデータを、性能優先モード用のパラメータに応じた書き方で書き込む。通常モードから性能優先モードに遷移した後に、メモリシステムは既に書き込まれたユーザデータに対しては、性能優先モード用のパラメータに応じた書き方でリフレッシュ（すなわち、書き直し）する必要はない。
性能優先モードでは、通常モードに比べて、他の特性を犠牲にしながら書き込みおよび消去速度を優先する。すなわち、不揮発性メモリの書き込みに関する各パラメータには、図１７に示すように、トレードオフの関係がある。図１７は、本実施形態における通常モード及び性能優先モードの特性を示す図である。
メモリセルの信頼性に関するパラメータであるＤＲ、ＰＤ、ＲＤは、図１７（ａ）に示すように、通常モードと性能優先モードとの間でトレードオフの関係がある。
図１７（ａ）に示すように、通常モードでは、ＤＲ、ＰＤ、ＲＤの各ストレスに対する耐性を総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。性能優先モードでは、データの書き込み速度および消去速度が優先されるため、ＤＲ、ＰＤ、ＲＤが貧弱（ｐｏｏｒ）になり得る。
ＤＲとセル疲弊とは、図１７（ｂ）に示すように、通常モードと性能優先モードとの間でトレードオフの関係がある。セル疲弊とは、メモリセルへの一度の書き込み／消去処理によるメモリセルの疲弊の度合いを示す。図１７（ｂ）に示すように、通常モードでは、ＤＲストレスに対する耐性と、セル疲弊とを総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。性能優先モードでは、書き込み速度および消去速度が優先され、セル疲弊を大きくしてもよいとされるため、セル疲弊特性が貧弱（ｐｏｏｒ）になり得る。もしくは、書き込み時の電圧は高くなるが、電圧をメモリセルにかける回数は少なくなるためセル疲弊は比較的良好（ｇｏｏｄ）になり、セル疲弊は通常モードと変わらなくなり得る。
ＤＲとライト性能とは、図１７（ｃ）に示すように、通常モードと性能優先モードとの間でトレードオフの関係がある。ライト性能とは、書き込み処理の高速性を意味し、プログラム時間（ｔＰＲＯＧ）の短さを示す。図１７（ｃ）に示すように、通常モードでは、ＤＲストレスに対する耐性と、ライト性能とを総合的にバランスさせるようにパラメータが組まれるため、いずれも、比較的良好（ｇｏｏｄ）になり得る。通常モードでは、各メモリセルのライト性能を高めるように、プログラム時間が短いパラメータが用いられる。一方、性能優先モードでは、ＤＲストレス耐性を犠牲にしてライト性能を優先するようなパラメータが用いられるため、ＤＲが貧弱（ｐｏｏｒ）になり得るのに対して、ライト性能が非常に良好（ｅｘｃｅｌｌｅｎｔ）になり得る。
書き込み速度および消去速度が優先されると、各メモリセルが属する閾値電圧分布の隣り合う分布の間隔が狭くなる。この時、性能優先モードのＤＲは通常モードのＤＲより貧弱になる。また、セル疲弊が大きいとき、メモリセルが電子を保持する能力が低くなるため、性能優先モードのＤＲは通常モードのＤＲより貧弱になる。つまり、性能優先モードで書き込みおよび消去を行うことは、ＤＲを犠牲にすることとも言い換えられる。
以上のように、ＤＲを犠牲にしてでもメモリシステムの書き込み速度や消去速度を速めたい場合、ホストはメモシリステムのモードを切り替えるためのコマンドをメモリシステムに送信する。コマンドを受信したメモリシステムは、性能優先モードで動作する。これにより、定常的なメモリシステムよりも書き込み速度や消去速度を向上したメモリシステムを動作させることができる。
次に、メモリシステム１の動作について図１８を用いて説明する。図１８は、メモリシステムの通常モードから性能優先モードへの遷移の動作を示すフローチャートである。
図１８に示す方法は、ホスト３０から明示的にメモシリステムのモードを切り替えるためのホストコマンドが送られ、そのホストコマンドに応じて性能優先モードへ遷移する方法である。図１８に示すように、メモリコントローラ１０は、性能優先モードへの遷移指示を含むホストコマンドＣＭ４をホストＩ／Ｆ１５が受信したことに応じて、通常モードから性能優先モードへ切り替えてメモリセルへのアクセス動作を制御する。図１８の動作は、例えば、緊急でメモリシステム１の性能を上げること、及び／又は、大量のライトデータをメモリシステム１に書き込むこと、が要求される場合に開始されることが想定される。
メモリシステムの性能を向上させたい旨のユーザ要求がホスト３０で受け付けられた場合、又は、メモリシステムの性能を向上させるべきであるとホスト３０が自律的に判断した場合、ホスト３０から性能優先モードへの遷移指示を含むホストコマンドＣＭ４が発行される（Ｓ４１）。メモリコントローラ１０は、ホストコマンドＣＭ４に応じて、メモリシステム１内部のパラメータを性能優先モード用のパラメータに変更する（Ｓ４２）。メモリコントローラ１０は、ホスト３０に性能優先モードへの遷移完了の通知を返す（Ｓ４３）。メモリコントローラ１０は遷移完了の通知を返さなくてもよい。
また、通常モード用のパラメータに応じた書き方で書かれたシステムデータやユーザデータを、性能優先モード用のパラメータで必ずしも書き直す必要はない。読み出しの際には、通常モード用のデータの読み出しパラメータと性能優先モード用のデータの読み出しパラメータを使い分けてシステムデータやユーザデータを読み出す。その場合、メモリコントローラ１０からホストへの遷移完了通知には、複数の記憶単位のうちどの記憶単位を性能優先モード用に変更したのかが含まれていてもよいし、どの論理アドレスの範囲を性能優先モード用に変更したのかが含まれていてもよい。
通常モード及び性能優先モードの間の遷移は、不揮発性メモリ２０全体とは異なる記憶単位で行われてもよい。例えば、通常モード及び性能優先モードの間の遷移は、メモリチップの単位で行われてもよい。遷移はネームスペースの単位で行われてもよい。遷移は論理ブロックの単位で行われてもよい。論理ブロックは、複数の物理ブロックを含み、メモリコントローラ１０による管理上の記憶単位である。
通常モード及び性能優先モードの間の遷移が論理ブロック単位で行われる場合、モードの遷移の途中で、通常モード用のパラメータに応じた書き方で書かれた論理ブロックと、性能優先モード用のパラメータに応じた書き方で書かれた論理ブロックとがメモリシステム内に混在することになる。このため、メモリコントローラ１０は、各論理ブロックがどのモードに対応しているかを管理する。すなわち、メモリコントローラ１０は、論理ブロック毎に通常モードと性能優先モードとのどちらのモードで書かれているかの管理を行う。
以上のように、第１２の実施形態では、メモリシステム１に、データの書き込み及び消去速度を向上し、メモリシステムのパフォーマンスを向上する性能優先モードを設ける。メモリシステム１は、ホストコマンドに応じて動作モードを性能優先モードに切り替えて、不揮発性メモリ２０へのアクセス動作を制御する。これにより、メモリシステム１のパフォーマンスをユーザの要求に応じて適切化できる。すなわち、ユーザの要求に応じて、通常使用時に比べてメモリシステムのパフォーマンスを向上できる。
（第１３の実施形態）
通常モードから性能優先モードへの遷移は、図１９に示す方法で行われてもよい。図１９は、第１３の実施形態にかかるメモリシステムの通常モードから性能優先モードへの遷移の動作を示すフローチャートである。図１９に示す方法は、メモリシステムの判断により性能優先モードへ遷移する方法である。
メモリシステムが起動すると（Ｓ５１）、メモリコントローラ１０は、起動後の連続動作時間が閾値を超えたかどうかを確認する（Ｓ５２）。閾値を超えていなければ（Ｓ５２でＮＯ）、メモリコントローラ１０は連続動作時間の閾値が超えたかどうかを確認する動作に戻る。閾値を超えていれば（Ｓ５２でＹＥＳ）メモリコントローラ１０は、メモリシステム１の各種パラメータを性能優先モード用のパラメータに変更する（Ｓ５３）。メモリコントローラ１０は、ホスト３０に、性能優先モードへ遷移したこと及び性能優先モードに遷移した範囲を通知する（Ｓ５４）。通知は、例えば、複数のパラメータのうちどのパラメータを性能優先モード用に変更したのかを示すものでもよい。通知には、複数の記憶単位のうちどの記憶単位を性能優先モード用に変更したのかが含まれていてもよい。また、通知には、どの論理アドレスの範囲を性能優先モード用に変更したのかが含まれていてもよい。
また、起動してからの時間が閾値を超えること以外を性能優先モードに遷移する条件としてもよい。例えば、条件はデータの書き込み量が閾値を超えることでもよい。また、条件はデータの読み出し量が閾値を超えることでもよい。
このことにより、性能優先モードに遷移するためのコマンドがホストからメモリシステムに発行されなくとも、メモリシステムは性能優先モードに遷移できる。
（第１４の実施形態）
性能優先モードでメモリシステムのパフォーマンスを向上するように変更されるパラメータは、プログラム電圧の増加幅であってもよい。プログラム電圧の増加幅を大きくすることで、メモリセルが目標の閾値電圧に達する時間を短縮でき、書き込み動作の完了までの時間を短縮できる。図２０および図２１は、通常モード及び性能優先モードで設定すべきパラメータを示す。
図２０（a）は、通常モード及び性能優先モードで設定すべきパラメータとして、プログラム電圧の増加幅を示す図である。図２０（ａ）に示すように、メモリコントローラ１０は、通常モードにおいて、電圧増加幅ΔＶ１で書き込み動作を行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、性能優先モードにおいて、電圧増加幅ΔＶ３（＞ΔＶ１）で書き込み動作を行うようにメモリセルへのアクセス動作を制御する。
図２２は、通常モード及び性能優先モードにおける書き込み処理を示す図である。書き込み処理では、図２２に示すように、プログラム開始電圧Ｖｗｓでの書き込み動作が行われベリファイ動作が行われた後、書き込みが成功したと判定されるまで、一定の増加幅ΔＶでプログラム電圧を増加しながら書き込み動作とベリファイ動作とが繰り返し行われる。図２２の場合、通常モードにおいて、プログラム電圧の増加幅ΔＶ＝ΔＶ１でループ回数が３回で書き込みが完了し、書き込み時間がＷＴ１となる。性能優先モードでは、プログラム電圧の増加幅ΔＶ＝ΔＶ３（＞ΔＶ１）でループ回数が２回で書き込みが完了し、書き込み時間がＷＴ３（＜ＷＴ１）となる。
性能優先モードのプログラム電圧の増加幅を通常モードのプログラム電圧の増加幅よりも大きくすることで、性能優先モードでの書き込み動作時のループ回数を減らすことが可能になる。書き込み動作完了までの時間を短縮し、メモリシステムのパフォーマンスを向上することが可能になる。
（第１５の実施形態）
性能優先モードでメモリシステムのパフォーマンスを向上するように変更されるパラメータは、プログラム開始電圧の大きさであってもよい。書き込み処理は複数の書き込み動作を含んでおり、書込み処理に含まれる複数の書込み動作のうちの初回の書き込み動作を行うための電圧を書き込み開始電圧と称する。プログラム開始電圧を高くすることで、メモリセルが目標の閾値電圧に達する時間を短縮できる。つまり、書き込み動作の完了までの時間を短縮できる。図２０（ｂ）は、通常モード及び性能優先モードで設定すべきパラメータとして、プログラム開始電圧の大きさを示す図である。図２０（ｂ）に示すように、メモリコントローラ１０は、通常モードにおいて、複数の書き込み動作のうちの初回の書き込み動作を電圧Ｖｗｓ１で行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、性能優先モードにおいて、電圧Ｖｗｓ３（＞Ｖｗｓ１）で初回の書き込み動作を行うようにメモリセルへのアクセス動作を制御する。
図２３は、通常モード及び性能優先モードにおける書き込み処理を示す図である。書き込み処理では、図２３に示すように、プログラム開始電圧Ｖｗｓでの書き込み動作が行われベリファイ動作が行われた後、書き込みが成功したと判定されるまで、一定の増加幅ΔＶでプログラム電圧を増加しながら書き込み動作とベリファイ動作とが繰り返し行われる。図２３の場合、通常モードにおいて、プログラム開始電圧Ｖｗｓ１で書き込み動作が行われ、その後プログラム電圧の増加幅ΔＶでループ回数が３回で書き込みが完了し、書き込み時間がＷＴ１となる。性能優先モードでは、プログラム開始電圧Ｖｗｓ３（＞Ｖｗｓ１）で書き込み動作が行われ、その後プログラム電圧の増加幅ΔＶでループ回数が２回で書き込みが完了し、書き込み時間がＷＴ３（＜ＷＴ１）となる。
性能優先モードのプログラム開始電圧を通常モードのプログラム開始電圧よりも高くすることで、性能優先モードでの書き込み処理時のループ回数を減らすことが可能になる。書き込み処理完了までの時間を短縮し、メモリシステムのパフォーマンスを向上することが可能になる。
（第１６の実施形態）
性能優先モードでメモリシステムのパフォーマンスを向上するように変更されるパラメータは、消去開始電圧の大きさであってもよい。消去処理は複数の消去動作を含んでおり、消去処理に含まれる複数の消去動作のうちの初回の消去動作を行うための電圧を消去開始電圧と称する。消去開始電圧を高くすることで、メモリセルが目標の閾値電圧に達する時間を短縮できる。つまり、消去処理の完了までの時間を短縮できる。図２０（ｃ）は、通常モード及び性能優先モードで設定すべきパラメータとして、消去開始電圧の大きさを示す図である。図２０（ｃ）に示すように、メモリコントローラ１０は、通常モードにおいて、複数の消去動作のうちの初回の消去動作を電圧Ｖｅｒｓ１で行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、性能優先モードにおいて、電圧Ｖｅｒｓ３（＞Ｖｅｒｓ１）で初回の消去動作を行うようにメモリセルへのアクセス動作を制御する。
図２４は、通常モード及び性能優先モードにおける消去処理を示す図である。図２４に示すように、消去処理では、消去開始電圧Ｖｅｒｓでの消去動作が行われベリファイ動作が行われた後、消去が成功したと判定されるまで、一定の増加幅ΔＶｅで消去電圧を増加しながら消去動作とベリファイ動作とが繰り返し行われる。通常モードにおいて、消去開始電圧Ｖｅｒｓ１で消去動作が行われ、その後消去電圧の増加幅ΔＶｅでループ回数が３回で消去が完了し、消去時間がＥＴ１となる。性能優先モードでは、消去開始電圧Ｖｅｒｓ３（＞Ｖｅｒｓ１）で消去動作が行われ、その後消去電圧の増加幅ΔＶｅでループ回数が２回で消去が完了し、消去時間がＥＴ３（＜ＥＴ１）となる。
性能優先モードの消去開始電圧を通常モードの消去開始電圧よりも高くすることで、性能優先モードでの消去処理時のループ回数を減らすことが可能になる。消去処理完了までの時間を短縮し、メモリシステムのパフォーマンスを向上することが可能になる。
（第１７の実施形態）
性能優先モードでメモリシステムのパフォーマンスを向上するように変更されるパラメータは、消去処理時のベリファイ電圧であってもよい。図２１（ｄ）は、通常モード及び性能優先モードで設定すべきパラメータとして、消去処理時のベリファイ電圧の大きさを示す図である。図２１（ｄ）に示すように、メモリコントローラ１０は、通常モードにおいて、電圧Ｖｆｅｒ０で消去処理時のベリファイ動作を行うようにメモリセルへのアクセス動作を制御する。メモリコントローラ１０は、性能優先モードにおいて、電圧Ｖｆｅｒ４（＞Ｖｆｅｒ０）で消去処理時のベリファイ動作を行うようにメモリセルへのアクセス動作を制御する。つまり性能優先モードでは、メモリコントローラ１０は、通常モードより浅い消去動作を行う。このことで、メモリセルが”Ｅｒ”分布にあると判定されるまでの時間が短縮され、消去処理の完了時間が短くなる。
性能優先モードのベリファイ電圧を通常モードのベリファイ電圧よりも高くすることで、性能優先モードでの消去処理時のループ回数を減らすことが可能になる。消去処理完了までの時間を短縮し、メモリシステムのパフォーマンスを向上することが可能になる。
（第１８の実施形態）
性能優先モードでメモリシステムのパフォーマンスを向上するように変更されるパラメータは、書き込まれるべきデータが書かれていないメモリセルのうち、書き込み処理のベリファイ時に容認されるメモリセルの数を大きくすることであってもよい。書き込まれるべきデータが書かれていないメモリセルを誤りビットと称する。ベリファイ時に容認する誤りビットの数を大きくすることで、ループ回数を減らすことができ、書き込み処理の完了までの時間を短縮できる。図２１（ｅ）は、通常モード及び性能優先モードで設定すべきパラメータとして、書き込み処理のベリファイ時に容認する誤りビットの数を示す図である。図２２に示すように、書き込み処理では、プログラム開始電圧Ｖｗｓでの書き込み動作が行われベリファイ動作が行われた後、書き込みが成功したと判定されるまで、一定の増加幅ΔＶでプログラム電圧を増加しながら書き込み動作とベリファイ動作とが繰り返し行われる。シーケンサ２１１は、書き込みが成功したかどうかを判定するために、書き込んだデータを読み出し、書き込むべきデータと比較して誤りビットを検出する。誤りビット数が一定の値ｎより大きければシーケンサ２１１はもう一度データの書き込み動作を行い、誤りビット数が一定の値ｎ以下であれば、シーケンサ２１１は書き込みが成功したと判定する。通常モードにおいて、シーケンサ２１１は誤りビット数ｎ１以下で書き込みが成功したと判定し、ループ回数が３回で書き込みが完了し、書き込み時間はＷＴ１となる。性能優先モードでは、シーケンサ２１１は誤りビット数ｎ３（＞ｎ１）以下で書き込みが成功したと判定し、ループ回数が２回で書き込みが完了し、書き込み時間はＷＴ３（＜ＷＴ１）となる。
性能優先モードの書き込み処理のベリファイ時に容認する誤りビットの数を通常モードの誤りビットの数よりも大きくすることで、性能優先モードでの書き込み処理時のループ回数を減らすことが可能になる。書き込み処理完了までの時間を短縮し、メモリシステムのパフォーマンスを向上することが可能になる。
（第１９の実施形態）
性能優先モードでメモリシステムのパフォーマンスを向上するように変更されるパラメータは、消去処理のベリファイ時にイレース状態でないメモリセルを容認する数を大きくすることであってもよい。ベリファイ時に容認する、イレース状態でないメモリセルの数を大きくすることで、ループ回数を減らすことができ、消去処理の完了までの時間を短縮できる。図２１（ｆ）は、通常モード及び性能優先モードで設定すべきパラメータとして、消去処理のベリファイ時にイレース状態でないメモリセルを容認する数を示す図である。図２４に示すように、消去処理では、消去開始電圧Ｖｅｒｓでの消去動作が行われベリファイ動作が行われた後、消去が成功したと判定されるまで、一定の増加幅ΔＶｅで消去電圧を増加しながら消去動作とベリファイ動作とが繰り返し行われる。シーケンサ２１１は、消去が成功したかどうかを判定するために、消去動作が行われたブロックに含まれるメモリセルをセンスし、イレース状態でないメモリセルの数を検出する。イレース状態でないメモリセルの数が一定の値ｍより大きければシーケンサ２１１はもう一度データの消去動作を行い、一定の値ｍ以下であればデータの消去が成功したと判定する。通常モードにおいて、シーケンサ２１１はイレース状態でないメモリセルの数がｍ１以下で書き込みが成功したと判定し、ループ回数が３回で消去が完了し、消去時間はＥＴ１となる。性能優先モードでは、シーケンサ２１１はイレース状態でないメモリセルの数ｍ３（＞ｍ１）以下で消去処理が成功したと判定し、ループ回数が２回で消去が完了し、消去時間はＥＴ３（＜ＥＴ１）となる。
性能優先モードの消去処理のベリファイ時にイレース状態でないメモリセルを容認する数を通常モードの容認する数よりも大きくすることで、性能優先モードでの消去処理時のループ回数を減らすことが可能になる。消去処理完了までの時間を短縮し、メモリシステムのパフォーマンスを向上することが可能になる。
（変形例）
第１２〜第１９の実施形態の変形例について説明する。
性能優先モードで、通常モードよりプログラム開始電圧やプログラム電圧の増加幅が大きい書き込み動作を行う場合や、消去開始電圧や消去電圧の増加幅が大きい消去動作を行う場合は、メモリセルが通常モードより大きく疲弊する可能性がある。このため、メモリセルの許容書き込み／消去回数が減る場合がある。
書き込み処理時の温度と読み出し処理時の温度との差を示す温度交差が大きいと、ビットエラー率が増加し得る。性能優先モードについても、通常モードよりメモリセルが疲弊しやすい可能性があるため、温度交差の影響を小さくすることが望ましい。このため、性能優先モードでは、通常モードより、書き込み可能温度と読み出し可能温度との範囲を狭くして、書き込み処理時の温度と読み出し処理時の温度との差を抑制してもよい。
通常モードと性能優先モードとでは、書き込み／読み出しのパラメータが異なるため、それぞれのモード毎に書き込み用パラメータと読み出し用パラメータとを用意してもよい。このとき、図６に示すモード管理情報を使用して、記憶単位ごとにパラメータを使い分けてもよい。通常モードで使用されている論理ブロックでは、通常モード用の書き込みパラメータに応じた書き方でデータが書き込まれ、通常モード用の読み出しパラメータに応じた読み方でデータが読み出される。性能優先モードで使用されている論理ブロックでは、性能優先モード用の書き込みパラメータに応じた書き方でデータが書き込まれ、性能優先モード用の読み出しパラメータに応じた読み方でデータが読み出される。
例えば、性能優先モードにおいて、読み出し処理時の読み出し電圧、又は、Ｖｔｈトラッキング（トラッキングリード）の探索中心電圧（及び探索幅）も、書き込みパラメータに応じてシフトさせた値にしてもよい。性能優先モードにおいて書き込み処理時に閾値電圧分布をずらした場合、読み出し処理時の読み出し電圧、Ｖｔｈトラッキングの探索中心電圧（及び探索幅）もそれに応じてずらしてもよい。
第１２〜第１９の各実施形態で説明されたパラメータの変更等は、任意に組み合わせることが可能である。
（第２０の実施形態）
性能優先モードから通常モードへの復帰は、図２５に示す方法で行われてもよい。図２５は、第２１の実施形態にかかるメモリシステムの性能優先モードから通常モードへの復帰の動作を示すフローチャートである。
メモリコントローラ１０は、性能優先モードでは、性能優先モードのパラメータで不揮発性メモリ２０の各メモリセルへのアクセス動作を制御している。メモリシステムを通常モードで動作させたい旨のユーザ要求がホスト３０で受け付けられた場合、又は、メモリシステムを通常モードで動作させるべきであるとホスト３０が自律的に判断した場合、通常モードへの遷移指示を含むホストコマンドＣＭ５がホスト３０から発行される（Ｓ６１）。ホストコマンドＣＭ５がホストＩ／Ｆ１５で受信されると、メモリコントローラ１０は、ホストコマンドＣＭ５に応じて、メモリシステム１内部のパラメータを通常モード用のパラメータに変更する（Ｓ６２）。メモリコントローラ１０は、システムデータを通常モード用のパラメータに応じた書き方で書き直す（Ｓ６３）。すなわち、メモリコントローラ１０は、不揮発性メモリ２０の図示しない管理情報格納領域からシステムデータを読み出す。メモリコントローラ１０は、読み出されたシステムデータを、通常モード用のパラメータに応じた書き方で管理情報格納領域へ書き戻す。メモリコントローラ１０は、ユーザデータがメモリシステム１内に存在するか否かを判断する（Ｓ６４）。ユーザデータがメモリシステム１内に存在しない場合（Ｓ６４でＮＯ）、メモリコントローラ１０は、ホスト３０に通常モードへの遷移完了の通知を返す（Ｓ６６）。
ユーザデータがメモリシステム１内に存在する場合（Ｓ６４でＹＥＳ）、メモリコントローラ１０は、既に書き込まれているユーザデータを、通常モード用のパラメータに応じた書き方で書き直す（Ｓ６５）。そして、メモリコントローラ１０は、ホスト３０に遷移完了の通知を返す（Ｓ６６）。図２５の動作は、通常モードへの復帰が完了するまで、繰り返し行われてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、１０ メモリコントローラ、２０ 不揮発性メモリ。

Claims (18)

  1. メモリセルを有する不揮発性メモリと、
    データリテンションの長期化を指示する第１のコマンドをホストから受信したことに応じて、前記不揮発性メモリへのアクセス動作を制御するモードを第１のモードから、前記第１のモードより長いデータリテンションに対応する第２のモードへ切り替えて、前記不揮発性メモリへのアクセス動作を制御するコントローラと、
    を備えるメモリシステム。
  2. 前記コントローラは、前記不揮発性メモリへのアクセス動作を制御するモードを前記第１のモードへ戻すことを指示する第２のコマンドを前記ホストから受信したことに応じて、又は、前記ホストからのコマンドによらずに、前記不揮発性メモリへのアクセス動作を制御するモードを前記第２のモードから前記第１のモードへ切り替えて、前記不揮発性メモリへのアクセス動作を制御する
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、前記第１のモードにおいて第１のビット数のデータを前記メモリセルに格納するように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおいて前記第１のビット数より少ない第２のビット数のデータを前記メモリセルに格納するように前記不揮発性メモリへのアクセス動作を制御する
    請求項１に記載のメモリシステム。
  4. 前記コントローラは、前記第１のモードにおいて第１の符号化率で誤り訂正の符号化処理を行うように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおいて前記第１の符号化率より低い第２の符号化率で誤り訂正の符号化処理を行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項１に記載のメモリシステム。
  5. 前記不揮発性メモリは、複数の前記メモリセルと複数のワードラインとをさらに有し、
    前記コントローラは、前記第１のモードにおいて、前記複数のワードラインのうち隣接するワードラインを介して前記複数のメモリセルにデータを書き込むように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおいて、Ｎを１以上の整数とするとき、前記複数のワードラインのうちのＮ本おきのワードラインを介して前記複数のメモリセルにデータを書き込むように前記不揮発性メモリへのアクセス動作を制御する
    請求項１に記載のメモリシステム。
  6. 前記第２のモードにおける表記容量は、前記第１のモードにおける表記容量よりも小さい、
    請求項１に記載のメモリシステム。
  7. 前記コントローラは、
    前記第１のモードにおける前記メモリセルへのデータの書き込み処理において、第１の電圧増加幅でプログラム電圧を増加させながら前記メモリセルへのデータの書き込み処理を行うように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおける前記メモリセルへのデータの書き込み処理において、前記第１の電圧増加幅より小さい第２の電圧増加幅で前記プログラム電圧を増加させながら前記メモリセルへのデータの書き込み処理を行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項１に記載のメモリシステム。
  8. 前記コントローラは、
    前記第１のモードにおける前記メモリセルへのデータの書き込み処理において、第１の電圧増加幅でベリファイ電圧を増加させながら前記メモリセルへのデータの書き込み動作に対するベリファイ動作を行うように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおける前記メモリセルへのデータの書き込み処理において、前記第１の電圧増加幅より小さい第２の電圧増加幅で前記ベリファイ電圧を増加させながら前記メモリセルへのデータの書き込み動作に対するベリファイ動作を行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項１に記載のメモリシステム。
  9. 前記コントローラは、
    前記第１のモードにおける前記メモリセルへのデータの書き込み処理において、非選択ワードラインに第１の電圧を印加しながら前記メモリセルへのデータの書き込み動作に対するベリファイ動作を行うように前記不揮発性メモリへのアクセス動作を制御し、
    前記第２のモードにおける前記メモリセルへのデータの書き込み処理において、前記非選択ワードラインに、前記第１の電圧より大きい第２の電圧を印加しながら前記メモリセルへのデータの書き込み動作に対するベリファイ動作を行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項８に記載のメモリシステム。
  10. 少なくともひとつのメモリセルを有する不揮発性メモリと、
    前記不揮発性メモリへのアクセス動作の高速化を指示する第１のコマンドをホストから受信したことに応じて、前記不揮発性メモリへのアクセス動作を制御するモードを第１のモードから、前記第１のモードより短いデータリテンションに対応し、前記第１のモードより速いアクセス動作に対応する第２のモードへ切り替えて、前記不揮発性メモリへのアクセス動作を制御するコントローラと、
    を備えるメモリシステム。
  11. 前記コントローラは、前記不揮発性メモリへのアクセス動作を制御するモードを前記第１のモードへ戻すことを指示する第２のコマンドを前記ホストから受信したことに応じて、又は、前記ホストからのコマンドによらずに、前記不揮発性メモリへのアクセス動作を制御するモードを前記第２のモードから前記第１のモードへ切り替えて、前記不揮発性メモリへのアクセス動作を制御する
    請求項１０に記載のメモリシステム。
  12. 前記コントローラは、
    前記第１のモードにおける前記メモリセルへのデータの書き込み処理において、第１の電圧増加幅でプログラム電圧を増加させながら前記メモリセルへのデータの書き込み処理を行うように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおける前記メモリセルへのデータの書き込み処理において、前記第１の電圧増加幅より大きい第２の電圧増加幅で前記プログラム電圧を増加させながら前記メモリセルへのデータの書き込み処理を行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項１０に記載のメモリシステム。
  13. 前記メモリセルへのデータの書き込み処理は複数の書き込み動作を含み、
    前記コントローラは、
    前記第１のモードにおける前記メモリセルへのデータの前記書き込み処理時の、前記複数の書き込み動作のうちの初回の書き込み動作において、第１の電圧で前記メモリセルへのデータの書き込みを行うように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおける前記メモリセルへのデータの前記書き込み処理時の、初回の書き込み動作において、前記第１の電圧より高い第２の電圧で前記メモリセルへのデータの書き込みを行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項１０に記載のメモリシステム。
  14. 前記メモリセルへのデータの消去処理は複数の消去動作を含み、
    前記コントローラは、
    前記第１のモードにおける前記メモリセルへのデータの前記消去処理時の、前記複数の消去動作のうちの初回の消去動作において、第１の電圧で前記メモリセルへのデータの消去を行うように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおける前記メモリセルへのデータの前記消去処理時の、初回の消去動作において、前記第１の電圧より高い第２の電圧で前記メモリセルへのデータの消去を行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項１０に記載のメモリシステム。
  15. 前記コントローラは、
    前記第１のモードにおける前記メモリセルへのデータの消去処理において、第１のベリファイ電圧を用いて前記メモリセルへのデータの消去動作に対するベリファイ動作を行うように前記不揮発性メモリへのアクセス動作を制御し、前記第２のモードにおける前記メモリセルへのデータの消去処理において、前記第１のベリファイ電圧より高い第２のベリファイ電圧を用いて前記メモリセルへのデータの消去動作に対するベリファイ動作を行うように前記不揮発性メモリへのアクセス動作を制御する
    請求項１０に記載のメモリシステム。
  16. 前記少なくともひとつのメモリセルは複数のメモリセルを含み、
    前記コントローラは、
    前記第１のモードにおける前記複数のメモリセルへのデータの書き込み処理において、書き込まれるべきデータが書かれていないメモリセルの数を第１の数容認し、前記第２のモードにおける前記複数のメモリセルへのデータの書き込み処理において、書き込まれるべきデータが書かれていないメモリセルの数を前記第１の数より大きい第２の数容認する
    請求項１０に記載のメモリシステム。
  17. 前記少なくともひとつのメモリセルは複数のメモリセルを含み、
    前記コントローラは、
    前記第１のモードにおける前記複数のメモリセルへのデータの消去処理において、消去されていないメモリセルの数を第１の数容認し、前記第２のモードにおける前記メモリセルへのデータの消去処理において、消去されていないメモリセルの数を前記第１の数より大きい第２の数容認する
    請求項１０に記載のメモリシステム。
  18. メモリセルを有する不揮発性メモリと、
    前記不揮発性メモリへのアクセス動作のパラメータの変更を指示する第１のコマンドをホストから受信したことに応じて、前記不揮発性メモリへのアクセス動作を制御するモードを第１のモードから、前記第１のモードとはデータリテンションの長さと、アクセス動作の速さが異なる第２のモードへ切り替えて、前記アクセス動作を制御するコントローラと、
    を備えるメモリシステム。
JP2020173166A 2020-03-18 2020-10-14 メモリシステム Pending JP2021152858A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/184,991 US11562792B2 (en) 2020-03-18 2021-02-25 Memory system having a non-volatile memory and a controller configured to switch a mode for controlling an access operation to the non-volatile memory
US18/075,601 US11790993B2 (en) 2020-03-18 2022-12-06 Memory system having a non-volatile memory and a controller configured to switch a mode for controlling an access operation to the non-volatile memory
US18/455,575 US20230402100A1 (en) 2020-03-18 2023-08-24 Memory system having a non-volatile memory and a controller configured to switch a mode for controlling an access operation to the non-volatile memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020047280 2020-03-18
JP2020047280 2020-03-18

Publications (2)

Publication Number Publication Date
JP2021152858A true JP2021152858A (ja) 2021-09-30
JP2021152858A5 JP2021152858A5 (ja) 2023-12-05

Family

ID=77887349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020173166A Pending JP2021152858A (ja) 2020-03-18 2020-10-14 メモリシステム

Country Status (1)

Country Link
JP (1) JP2021152858A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4152107A1 (en) 2021-09-21 2023-03-22 Casio Computer Co., Ltd. Electronic device and timepiece
EP4230125A1 (en) 2022-02-17 2023-08-23 Casio Computer Co., Ltd. Information processing method, non-transitory computer readable storage medium, and information processing device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4152107A1 (en) 2021-09-21 2023-03-22 Casio Computer Co., Ltd. Electronic device and timepiece
EP4230125A1 (en) 2022-02-17 2023-08-23 Casio Computer Co., Ltd. Information processing method, non-transitory computer readable storage medium, and information processing device

Similar Documents

Publication Publication Date Title
KR102609130B1 (ko) 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치
US11790993B2 (en) Memory system having a non-volatile memory and a controller configured to switch a mode for controlling an access operation to the non-volatile memory
KR101736792B1 (ko) 플래시 메모리 및 그것의 셀프 인터리빙 방법
US10324788B2 (en) Memory system
US20130286732A1 (en) Flash memory devices having multi-bit memory cells therein with improved read reliability
US20200160923A1 (en) Memory controller for controlling memory device based on erase state information and method of operating the memory controller
US11715516B2 (en) Nonvolatile memory device including a fast read page and a storage device including the same
US11532360B2 (en) Memory system, memory device, and method for operating memory device
JP2020155163A (ja) メモリシステム及び不揮発性メモリ
JP2021047721A (ja) メモリシステムおよび方法
CN108986861B (zh) 对非易失性存储器装置进行编程的方法
JP2021152858A (ja) メモリシステム
US11315650B2 (en) Memory system, memory controller, and method of operating memory system
US11216208B1 (en) Memory system, memory controller, and operation method of memory system
US11321170B2 (en) Memory system, memory controller, and method for operating memory system
JP2013041634A (ja) 不揮発性半導体記憶装置
US11848054B2 (en) Memory device determining precharge time based on a number of times that a program voltage is applied to word line and operating method of memory device
US11693745B2 (en) Error-handling flows in memory devices based on bins
JP2023002208A (ja) メモリシステム及びリード方法
KR20090110648A (ko) 플래시 메모리로 데이터를 기록하는 방법과 플래시메모리에 기록된 데이터를 읽는 방법 및 플래시 메모리시스템
US11307807B2 (en) Memory system, memory controller, and method for operating memory system for determining read biases for read retry operation
US11561853B2 (en) Memory system and memory controller determining a magnitude of a power supplied to the memory controller when error has occurred in target data
US20230326532A1 (en) Faster multi-cell read operation using reverse read calibrations
US11544003B2 (en) Memory system, memory controller, and method of operating memory system
US20240069745A1 (en) Cross-temperature compensation based on media endurance in memory devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231122