CN108986861B - 对非易失性存储器装置进行编程的方法 - Google Patents

Abstract

提供了一种对非易失性存储器装置进行编程的方法。在对三维非易失性存储器装置进行编程的方法中，至少执行一次编程循环。编程循环包括用于对多个存储器单元中的被选择的存储器单元进行编程的编程步骤和用于验证被选择的存储器单元是否被编程通过的验证步骤。在对被选择的存储器单元进行编程时，可以改变施加到共同连接到所述多个存储器单元的共源极线的电压的电平。因此，在编程操作中，可以减小对共源极线进行充放电所需要的功耗，同时增大升压效率。

Description

对非易失性存储器装置进行编程的方法

技术领域

本公开涉及半导体存储器装置，更具体地，涉及对非易失性半导体存储器装置进行编程的方法。

背景技术

半导体存储器装置可以被分为易失性存储器装置或非易失性存储器装置。易失性存储器装置通常特征为当电源中断时丢失存储数据。易失性存储器装置的示例包括动态随机存取存储器(DRAM)装置和静态随机存取存储器(SRAM)装置。非易失性存储器装置通常特征为即使当电源中断时也保留存储的数据。非易失性存储器装置的示例包括可编程只读存储器(PROM)装置、可擦除PROM(EPROM)装置，电EPROM(EEPROM)装置、闪存装置、铁电随机存取存储器(FRAM)装置、磁阻随机存取存储器(MRAM)装置、相变随机存取存储器(PRAM)装置和电阻随机存取存储器(RRAM)装置。

在非易失性存储器装置中，闪存展现高编程速度、低功耗和高容量数据存储的优势。因此，包括闪存的数据存储装置已被广泛使用。

浮栅型闪存通过将电荷注入由多晶硅形成的浮栅来存储位信息。具体地讲，闪存的每个存储器单元分别可以将数据存储为单级单元(SLC)和多级单元(MLC)，其中，在SLC中，1位(状态1、0)被记录在一个存储器单元中，在MLC中，至少2位(例如，状态11、01、00、10)被记录在一个存储器单元中。

在闪存的编程操作中，为了增大升压效率，可以应用将共源极线的电压电平增大到特定电平的技术。然而，为了实现这一点，由于在每个编程循环中必须将共源极线的电压电平充电并放电到相同的电平，所以会增大功耗。

发明内容

公开的实施例提供一种编程三维(3D)存储器单元阵列的方法，所述三维(3D)存储器单元阵列包括多个存储器单元串，每个存储器单元串在与基底垂直的方向上延伸，存储器单元串中的每个的上端与位线连接，存储器单元串中的每个的下端与共源极线(CSL)连接，每个存储器单元串包括多个存储器单元，多个存储器单元中的每个通过将编程电压施加到与存储器单元连接的字线来编程。所述方法包括：将编程电压施加到被选择的字线；当施加编程电压时使共源极线电浮置；将验证电压施加到被选择的字线以确定存储器单元是否被编程通过；当施加验证电压时将参考电压施加到共源极线。

公开的实施例还提供一种编程三维(3D)存储器单元阵列的方法，所述三维(3D)存储器单元阵列包括多个存储器单元串，每个存储器单元串在与基底垂直的方向上延伸，存储器单元串中的每个的上端与位线连接，存储器单元串中的每个的下端与共源极线(CSL)连接，每个存储器单元串包括多个存储器单元，多个存储器单元中的每个通过将编程电压施加到与存储器单元连接的字线来编程。所述方法包括：执行第一编程循环，第一编程循环包括将第一编程电压施加被选择的字线；当施加第一编程电压时使施加到共源极线的第一共源极线电压电浮置；将第一验证电压施加到被选择的字线以确定存储器单元是否编程通过；当施加第一验证电压时将参考电压施加到共源极线。所述方法还包括：执行第二编程循环，第二编程循环包括：将第二编程电压施加被选择的字线；当施加第二编程电压时将第二共源极线电压施加到共源极线；将第二验证电压施加到被选择的字线以确定存储器单元是否编程通过；当施加第二验证电压时将参考电压施加到共源极线，其中，第二编程电压比第一编程电压大。

公开的实施例还提供一种编程非易失性存储器单元阵列的方法，所述非易失性存储器单元阵列包括多个存储器单元串，存储器单元串中的每个的上端与位线连接，存储器单元串中的每个的下端与共源极线(CSL)连接，每个存储器单元串包括多个存储器单元，多个存储器单元中的每个与第一字线和第二字线中的一条连接，所述第一字线与第一字线组相关联，所述第二字线与第二字线组相关联。所述方法包括在选择第一字线时执行编程循环，所述第一编程循环包括：将第一编程电压施加到第一字线；当施加第一编程电压时将第一共源极线电压施加到共源极线；将第一验证电压施加到第一字线以确定连接到第一字线的存储器单元是否被编程通过；当施加第一验证电压时将参考电压施加到共源极线。所述方法还包括在选择第二字线时执行第二编程循环，所述第二编程循环包括：将第二编程电压施加到第二字线；当施加第二编程电压时使共源极线电浮置；将第二验证电压施加到第二字线以确定连接到第二字线的存储器单元是否编程通过；当施加验证电压时将参考电压施加到共源极线。与第二字线组相比，第一字线组位于更靠近共源极线处。

公开的实施例还提供了一种编程三维存储器单元阵列的方法，所述三维存储器单元阵列具有多个存储器单元串，每个存储器单元串：(1)连接到多条位线中不同的一条位线和共源极线，(2)包括串联连接在所述多条位线中的位线与共源极线之间的多个存储器单元，(3)具有存储器单元串的所述多个存储器单元中的被字线编址的存储器单元。所述方法包括：在第一编程循环期间将第一编程电压施加到字线；当在第一编程循环期间将第一编程电压施加到字线时使共源极线电浮置。

附图说明

下面将参照附图更详细描述公开的优选实施例。然而，公开的实施例可以以不同的形式实施，并不应该被解释为局限于这里阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且这些实施例将把公开的范围充分传达给本领域技术人员。同样的数字始终表示同样的元件。

图1是示出根据公开的示例性实施例的数据存储装置的框图。

图2是示出图1中示出的闪存的示例的框图。

图3是示出图2中示出的存储器块的三维结构的示例的透视图。

图4是示出图3中示出的存储器块的A和B截面的俯视图。

图5是图3中示出的存储器块的等效电路图。

图6是示出根据公开的示例性实施例的在编程操作中施加到字线的电压的图。

图7是示出根据公开的示例性实施例的在编程操作中施加到共源极线的电压的图。

图8是示出当对多层单元执行编程操作时施加到字线的电压的图。

图9是示出根据公开的示例性实施例的在编程操作中施加到共源极线的电压的图。

图10、图11和图12是示出当执行编程操作时在一个循环中施加到共源极线的电压电平的示例的图。

图13是示出根据公开的示例性实施例的共源极线驱动器的图。

图14是示出根据公开的实施例的在编程操作中施加到共源极线的共源极线电压的图。

图15至图18是示出根据公开的实施例的在编程操作中施加到共源极线的共源极线电压的图。

图19至图22是示出根据公开的实施例的在编程操作中施加到共源极线的共源极线电压的图。

图23是示出根据公开的示例性实施例的数据存储装置应用于存储器卡的示例的框图。

图24是示出根据公开的示例性实施例的数据存储装置应用于固态驱动器的示例的框图。

图25是示出图24中示出的SSD控制器的构造的示例的框图。

图26是示出根据公开的示例性实施例的数据存储装置由电子装置实现的示例的框图。

具体实施方式

在下文中，将参照示出了公开的实施例的附图更充分地描述公开的实施例。然而，本公开可以以许多不同的形式实施，并不应该被解释为局限于这里阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，这些实施例将把公开的范围充分传达给本领域技术人员。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。同样的数字始终表示同样的元件。

图1是示出根据公开的示例性实施例的数据存储装置的框图。

参照图1，数据存储装置1000包括闪存1100和存储器控制器1200。数据存储装置1000可以包括基于诸如存储器卡、USB存储器、SSD等的闪存的数据存储媒介。

参照图1，闪存1100包括存储器单元阵列1110和控制逻辑1160。存储器单元阵列1110包括多个存储器块。每个存储器块具有在与基底垂直的方向上形成的三维结构(或垂直结构)。控制逻辑1160可以使用命令CMD、地址ADDR和控制信号CTRL来控制编程、读取和擦除操作。

存储器控制器1200响应于主机的请求来控制针对闪存1100的擦除、写入和读取操作。存储器控制器1200包括主机接口1210、闪存接口1220、控制单元1230、RAM 1240和ECC电路1250。

存储器控制器1200通过主机接口1210与主机交换数据。存储器控制器1200通过闪存接口1220与闪存1100交换数据。主机接口1210可以通过并行高级技术附件(PATA)总线、串行ATA(SATA)总线、SCSI、USB、PCIe等连接到主机。

控制单元1230可以控制闪存1100的整体操作(例如，读取、写入、文件系统管理、坏页管理)。控制单元1230可以包括中央处理单元(CPU)、处理器、SRAM、DMA控制器等。

RAM 1240根据控制单元1230的控制来运行并可以用作工作存储器、缓冲存储器和高速缓冲存储器。在RAM 1240用作工作存储器的情况下，由控制单元1230处理的数据被临时存储在RAM 1240中。在RAM 1240用作缓冲存储器的情况下，RAM 1240被用于缓冲将从主机发送到闪存1100或从闪存1100发送到主机的数据。在RAM 1240用作高速缓冲存储器的情况下，RAM 1240使低速闪存1100在高速下运行。

ECC电路1250生成用于校正从闪存1100接收的数据的故障位或错误位的纠错码(ECC)。ECC电路1250对提供给闪存1100的数据执行错误校正编码以形成加入奇偶校验位的数据。奇偶校验位可以存储在闪存1100中。

ECC电路1250可以对从闪存1100输出的数据执行错误校正解码。ECC电路1250可以使用奇偶校验来校正错误。ECC电路1250可以使用诸如低密度校验检查(LDPC)码、BCH码、turbo码、Reed-Solomon码、卷积码，递归系统码、格码调制和组编码调制等编码调制来校正错误。

图2是示出图1中示出的闪存的示例的框图。

参照图2，闪存1100包括存储器单元阵列1110、地址解码器1120、页缓冲电路1130、数据输入/输出电路1140、电压发生器1150、控制逻辑1160、温度感测电路1170和共源极线驱动器1180。

存储器单元阵列1110包括多个存储器块BLK1～BLKz。每个存储器块可以具有三维结构(或垂直结构)。在具有二维结构的存储器块中，存储器单元形成在与基底平行的方向上。在具有三维结构的存储器块中，存储器单元形成在与基底垂直的方向上。

地址解码器1120通过选择线(SSL、GSL)或字线WL连接到存储器单元阵列1110。地址解码器1120从电压发生器1150接收字线电压VWL，并由控制逻辑1160控制。地址解码器1120在编程或读取操作期间选择字线。编程电压、验证电压或读取电压可以提供给被选择的字线。

页缓冲电路1130通过位线BL连接到存储器单元阵列1110。页缓冲电路1130可以由多个页缓冲器(未示出)所构成。一条位线被连接到一个页缓冲器，但是两条或更多条位线可以连接到一个页缓冲器。页缓冲电路1130可以临时存储将在被选择的页中编程的数据或从被选择的页读取的数据。

数据输入/输出电路1140通过数据线DL内部地连接到页缓冲电路1130并通过输入/输出线外部地连接到存储器控制器1200(参照图1)。数据输入/输出电路140在编程操作期间从存储器控制器1200接收编程数据Data，并在读取操作期间将读取数据Data提供给存储器控制器1200。

电压发生器1150从存储器控制器1200接收电源PWR，并且可以产生读取数据或写入数据所需的字线电压VWL。字线电压VWL被提供给地址解码器1120。电压发生器1150可以产生高于电源电压Vcc的高电压HV。高电压HV可以在编程操作期间用作编程电压Vpgm或通过电压Vpass、在读取操作期间用作读取电压Vread并在擦除操作期间用作擦除电压Verase。

电压发生器1150包括Vpgm发生器1151、Vvfy发生器1152和Vcs1发生器1153。Vpgm发生器1151在编程操作期间产生提供给被选择的字线的编程电压Vpgm。随着编程循环的进行，编程电压Vpgm可以增大。在将编程电压Vpgm提供给每个编程循环之后，Vvfy发生器1152产生验证电压Vvfy以验证编程操作是否成功。验证电压Vvfy由将提供给字线的粗电压和具有与粗电压的电平不同的电平的精细电压构成。Vcs1发生器1153产生提供给串选择线SSL或地线选择线GSL的选择线电压和/或提供给共源极线CSL的共源极线电压Vcs1。例如，如图5中将示出的，单元串的一端经由共源极线CSL彼此连接。尽管图中未示出，但是电压发生器1150还可以包括Vpass发生器，所述Vpass发生器在编程操作中产生被提供给选择的和未选择的字线的通过电压Vpass。即使编程循环进行，通过电压Vpass也保持恒定。

根据本公开的示例性实施例，为了增大升压效率，闪存装置1100可以通过控制由Vcs1发生器1153产生的在每个编程循环中施加到共源极线CSL的电压的电平来降低功耗。

控制逻辑1160可以通过使用从存储器控制器1200提供的命令CMD、地址ADDR和控制信号CTRL来控制闪存1100的编程、读取和擦除操作。例如，在编程操作中，控制逻辑1160可以控制地址解码器1120，使得编程电压Vpgm被提供给被选择的字线，并可以控制页缓冲电路1130和数据输入/输出电路1140，使得编程数据被提供给被选择的页。

温度感测电路1170感测外围的温度，并向电压发生器1150提供补偿信号CMP，该补偿信号CMP对施加到存储器单元阵列1110的电压的电平进行补偿。在编程操作期间，通过对施加到共源极线CSL的电压的电平进行补偿可以增大升压效率同时减少功耗。如果外围的温度减小，由于晶体管的阈值电压增大，所以可以将负补偿电压施加给共源极线CSL。如果外围的温度增大，由于晶体管的阈值电压减小，所以可以将正补偿电压施加给共源极线CSL。然而，由于除了温度之外的各种不同因素会影响晶体管的阈值电压，所以会发生相反的情况。

共源极线驱动器1180连接在电压发生器1150与存储器单元阵列1110之间以将由Vcsl发生器1153产生的共源极线电压Vcs1传输到存储器单元阵列1110。共源极线驱动器1180可以将共源极线CSL接地。按照根据本公开的示例性实施例的非易失性存储器装置，通过在编程的初始循环(例如，所有存储器单元中的被禁止的单元的百分比低)中控制共源极线驱动器1180使共源极线CSL接地，从而施加到共源极线的电压的电平变为0V。结果，可以减少由在所有编程循环区域中施加相同电平的共源极线电压Vcs1引起的不必要的功耗。

图3是示出图2中示出的存储器块的三维结构的示例的透视图。参照图3，存储器块BLK1形成在垂直于基底SUB的方向上。n+掺杂区形成在基底SUB中。

栅电极层和绝缘层交替地沉积在基底SUB上。信息存储层可以形成在栅电极层和绝缘层之间。

使栅电极层和绝缘层被竖直地图案化以形成V字形形状的柱。该柱穿透栅电极层和绝缘层以连接到基底。柱的内部是填充介电图案，并可以由诸如氧化硅的绝缘材料构成。柱的外部是竖直的有源图案，并可以由沟道半导体构成。

存储器块BLK1的栅电极层可以连接到地选择线GSL、多条字线WL1～WL8和串选择线SSL。存储器块BLK1的柱可以连接到多条位线BL1～BL3。在图3中，一个存储器块具有两条选择线SSL和GSL、八条字线WL1～WL8和三条位线BL1～BL3，但是公开不限于本示例。

图4是示出图3中示出的存储器块的A剖面和B剖面的俯视图。A剖面是与第八字线WL8对应的平面的剖视图，B剖面是与第四字线WL4对应的平面的剖视图。

在A剖面和B剖面中，存储器单元可以由从柱的内部顺序填充的介电图案、竖直有源图案、信息存储层和栅电极层构成。柱的内部填充介电图案可以由氧化硅或气隙形成。竖直有源图案可以由P型硅层形成并作为存储器单元的沟道。

信息存储层可以由隧穿绝缘层、电荷存储层和阻挡绝缘层构成。隧穿绝缘层可以用作电荷通过隧穿效应移动的绝缘层。电荷存储层可以由捕获电荷的绝缘层构成。电荷存储层可以由例如氮化物层SiN或金属(铝或铪)氧化物层形成。阻挡绝缘层可以用作栅电极层与电荷存储层之间的绝缘层。阻挡绝缘层可以由氧化硅层形成。隧穿绝缘层、电荷存储层和阻挡绝缘层可以由氧化物-氮化物-氧化物(ONO)结构的绝缘层形成。

返回参照图3，通过一次蚀刻几个薄层以形成孔并在孔内部形成硅沟道层来形成三维闪存。此时，通过蚀刻工艺形成的孔的直径会根据它的深度而变得不同，并通常会在接近基底时变小。如图4中所示，与第八字线WL8对应的填充介电图案的半径R大于与第四字线WL4对应的填充介电图案的半径r。

这种现象是由蚀刻深度的差异引起，并且会成为连接到第四字线WL4和第八字线WL8的存储器单元的特性差异的因素。随着柱的直径变大，栅电极层的有效面积减小，从而栅电极层的电阻变高，层之间形成的电容增大。因此，随着柱的直径增大，存储器单元的耦合电容和电阻增大。位于柱的最上层的第八字线WL8的电阻R和电容C成为最大值。

形成在同一高度处的存储器单元可以具有相似的单元特性。例如，由于连接到第四字线WL4的存储器单元具有相同的柱直径，所以存储器单元的耦合电容和电阻可以具有近似的值。

图5是图3中示出的存储器块BLK1的等效电路图。参照图5，单元串CS11～CS33连接在位线BL1～BL3与共源极线CSL之间。每个单元串(例如，CS11)包括地选择晶体管GST、多个存储器单元MC1～MC8和串选择晶体管SST。

串选择晶体管SST连接到串选择线SSL。串选择线SSL分为第一串选择线SSL1至第三串选择线SSL3。地选择晶体管GST连接到地选择线GSL。单元串CS11～CS33的地选择线GSL彼此连接。串选择晶体管SST连接到位线BL，地选择晶体管GST连接到共源极线CSL。

存储器单元MC1～MC8连接到各自的字线WL1～WL8。连接到一条字线并同时被编程的一组存储器单元称为页。存储器块BLK1由多个页构成。多个页可以连接到一条字线。参照图5，位于距共源极线CSL相同高度处的字线(例如，WL4)共同连接到三个页。

每个存储器单元可以存储一位数据或至少两位数据。一个存储器单元中可以存储一位数据的存储器单元称为单级单元(SLC)或单位单元。一个存储器单元中可以存储至少两位数据的存储器单元称为多级单元(MLC)或多位单元。在2位MLC的情况下，两页数据存储在一个物理页中。因此，六页的数据可以存储在连接到第四字线WL4的存储器单元中。

在图5中，示出了每个串包括仅一个串选择晶体管SST和仅一个地选择晶体管GST。然而，在另一实施例中，每个串可以包括两个或更多个串选择晶体管SST和两个或更多个地选择晶体管GST。额外地，在图5中，示出了地选择晶体管GST的栅电极彼此共同地连接。然而，在另一实施例中，地选择晶体管GST的栅电极可以不彼此连接，或者仅地选择晶体管GST的栅电极的一部分可以彼此连接。

图6是示出根据本公开的示例性实施例的在编程操作期间施加到字线的电压的图。图7是示出根据本公开的示例性实施例的在编程操作期间施加到共源极线CSL的电压的图。图6和图7示出了关于单级单元(SLC)的编程操作。

参照图6，可以至少执行一次编程循环(例如，循环1至循环7)，该编程循环包括向与一条被选择的字线连接的编程单元施加编程电压Vpgm的步骤和施加验证电压Vvfy的步骤。此时，编程电压Vpgm和验证电压Vvfy分别可以由电压发生器1150(参照图2)的Vpgm发生器1151(参照图2)和Vvfy发生器1152(参照图2)产生。当重复执行循环时，编程电压可以增大预定的电压增量(ΔV)。这被称为递增步长脉冲编程(ISPP)方法。在每个编程循环(例如，循环1至循环7)处执行的验证操作可以包括第一验证操作和第二验证操作。例如，第一验证操作可以是粗验证操作C，第二验证操作可以是精细验证操作F。然而，验证操作不限于此。每次循环可以仅执行一次验证操作。

根据公开的示例性实施例，可以将所有编程循环(例如，循环1至循环7)分为包括至少一个编程循环的多个时间段(例如，第一至第三时间段)。为了在运行每个编程时增大升压效率，可以通过在每个时间段施加不同的电压电平到共源极线CSL来降低不必要的功耗。例如，在初始循环(例如，循环1或循环1附近的循环)处，由于连接到一条字线的存储器单元中的大多数存储器单元即将被编程，所以被禁止的单元的百分比低。即，在连接到存储器单元的位线之中，其电压被升压到电源电压(例如，8V)的位线的百分比低。在这种情况下，由于被升压的位线的百分比低，所以如果共源极线CSL的电压维持在特定的电平以增大在该编程循环处的升压效率，则会导致不必要的功耗。

因此，在用于对连接到一条字线的存储器单元进行编程的所有编程时间段中，在被禁止的单元的百分比低的初始时间段(例如，时间段1或时间段1和2)处，共源极线CSL的电压保持在0V。随着编程循环的进行，施加到共源极线CSL的电压的电平增大，从而可以防止不必要的功耗。所有编程循环被分成多个时间段的参考点可以由存储器供应商在存储器生产阶段中确定。例如，可以划分所有编程循环，使得被禁止的存储器单元的百分比低于10％的编程循环可以属于时间段1，被禁止的存储器单元的百分比高于10％并低于80％的编程循环可以属于时间段2，被禁止的存储器单元的百分比高于80％的编程循环可以属于时间段3。作为划分的参考点的被禁止的存储器单元的百分比不限于本示例。划分的时间段的数量也不限于本示例。

参照图7，图7示出了在对连接到一条字线的存储器单元编程时施加到共源极线CSL的电压电平。假设执行七个循环来编程一条字线并且七个循环被分为三个时间段。如上所述，根据在所有存储器单元中被禁止的存储器单元的百分比来确定时间段的数量。限定时间段之间的边界的存储器单元的百分比可以由存储器供应商在存储器生产阶段中的任意地确定。它也可以由终端用户阶段中的固件来确定。施加到共源极线CSL的电压可以从每个循环开始时直到编程电压Vpgm的供应被切断时施加。之后，在施加验证电压Vvfy的阶段中，施加到共源极线CSL的电压可以是0V。

时间段1表示被禁止的存储器单元的百分比低的阶段。这表示较少需要对连接到未选择的存储器单元的位线升压。例如，如果在所有存储器单元中被禁止的存储器单元的百分比低于10％，则与该情况对应的循环(例如，循环1和循环2)可以包括在时间段1中。由于升压未通过使共源极线CSL的电压电平保持在0V来准确操作，所以会产生编程错误，这种编程错误可以被单独的纠错电路1250(参照图1)校正。即，在共源极线CSL的电压电平控制与错误发生之间存在折衷(trade-off)。

时间段2是以下阶段，在该阶段中，因为在连续执行编程操作时被禁止的存储器单元的百分比变高，所以越来越需要对连接到编程禁止的存储器单元的位线进行升压。例如，如果所有存储器单元中的被禁止的存储器单元的百分比高于10％并且低于80％，则与该情况对应的循环(例如，循环3、循环4和循环5)可以包括在时间段2中。

时间段3是以下阶段，在该阶段中，因为对连接到一条字线的存储器单元中的大多数存储器单元执行了编程操作，所以被禁止的存储器单元的百分比高。即，时间段3表示以下阶段：大多数存储器单元被编程，因此越来越需要对连接到将要被编程禁止的存储器单元的位线进行升压。例如，如果在所有存储器单元中被禁止的存储器单元的百分比高于80％，则与该情况对应的循环(例如，循环6和循环7)可以包括在时间段3中。在时间段3中，施加到共源极线CSL的电压电平可以为1.0V～1.5V，但本公开不限于本示例。

如上所述，当对一条字线执行编程操作时，根据被禁止的存储器单元的百分比，可以通过控制对共源极线CSL施加的电压的电平来防止不必要的功耗。

图8是示出根据本公开的示例性实施例对多层单元执行编程操作时施加到字线的电压的图。图9是示出根据本公开的示例性实施例在编程操作中施加到共源极线CSL的电压的图。

参照图8和图9，示出了对连接到一条字线的存储器单元编程所需的多个循环中的任意的循环n。如图6中所示，在每个编程循环施加到字线的编程电压Vpgm可以根据ISPP方法增大预定的电压增量(例如，ΔV)。施加到共源极线CSL的电压可以从每个循环开始时的时间t0直至切断编程电压Vpgm的供给时的t2施加。之后，在开始施加验证电压Vvfy时的时间t3之后的阶段中，施加到共源极线CSL的电压可以为0V。虽然对多级单元MLC执行编程操作，但是由于通过控制施加到共源极线CSL的电压电平来降低功耗的方法类似于单级单元SLC的方法，因此省略详细描述。

图10、图11和图12是示出当执行编程操作时在一个循环中施加到共源极线CSL的电压电平的示例的图。t0～t1的阶段是设置阶段，t1～t2的阶段是将编程电压施加到连接到字线的存储器单元的阶段，t2～t3的阶段是执行编程验证步骤的待命阶段。

在时间t0处，完成先前循环的编程验证步骤并开始新的编程循环。t0～t1的阶段是设置阶段，施加到共源极线CSL的电压逐渐增大以使可能在t0～t1的阶段中对存储器单元施加的影响最小化。虽然施加到共源极线CSL的共源极线电压Vcs1的电平逐渐增大，但是如图所示，该电压电平会通过形成在共源极线CSL与位线之间、共源极线CSL与字线之间或共源极线CSL与沟道之间的寄生电容来以反指数函数的形式增大。这意味着需要电流来对寄生电容预充电。t1～t2的阶段是将编程电压Vpgm施加到字线的阶段，此时共源极线CSL的电压达到目标电平。由于用于判断编程是否成功的验证电压Vvfy从时间t3开始施加到字线，所以共源极线CSL的电压必须在t2～t3的阶段中完全接地。

因为构成半导体装置的晶体管的阈值电压被外围温度改变，所以需要补偿阈值电压。通常，如果外围温度增大(例如，热温度)，则晶体管的阈值电压降低。因此，需要增大施加到共源极线CSL的电压的电平。如果外围温度减小(例如，冷温度)，则晶体管的阈值电压升高。因此，需要降低施加到共源极线CSL的电压的电平。温度感测电路1170(参照图2)感测外围温度以向电压发生器1150(参照图2)发送补偿信号CMP(参照图2)，该补偿信号CMP进行控制使得对施加到共源极线CSL的电压的电平加以补偿。由补偿信号CMP补偿的共源极线电压Vcs1可以通过共源极线CSL驱动器1180(参照图2)提供给存储器单元阵列1110(参照图2)的共源极线CSL。

参照图11，可以通过逐渐增大施加到共源极线CSL的电压来控制设置阶段(t0～t1)的斜率。在VNAND闪存的情况下，由于存储器单元竖直地堆叠在基底上，因此与普通NAND闪存相比，它会受寄生电容的影响更大。如上所述，寄生电容会形成在共源极线CSL与位线之间、共源极线CSL与字线之间或共源极线CSL与沟道之间。形成在共源极线CSL与位线之间的寄生电容会影响感测操作和恢复操作。形成在共源极线CSL与字线之间的寄生电容会影响编程扰动。在共源极线CSL的电压电平快速增大的情况下，会产生电源噪声。因此，为了防止寄生电容快速增大以影响存储器装置，通过控制Vcsl发生器1153(参照图2)将电压施加到共源极线CSL的速度来控制(例如，或/>)设置阶段的斜率。

参照图12，在阶段t1～t2中施加了编程电压之后，在阶段t2～t3中施加到共源极线CSL的电压就可以缓慢地减小。虽然在阶段t2～t3中切断了电源电压，但是由于寄生电容的影响，共源极线CSL的电压以指数函数的形式减小。因此，为了减少会对感测操作、恢复操作或编程扰动施加的影响，控制共源极线CSL的电压电平降低的速度。例如，控制逻辑1160(参照图2)可以通过控制Vcsl发生器1153产生通过共源极线驱动器1180施加到共源极线CSL的共源极线电压Vcs1来控制共源极线电压Vcsl的电平被接地的时间(例如，或/>)。

图13是示出根据公开的示例性实施例的共源极线驱动器的图。例如，共源极线驱动器1180a可以是图2中所示的共源极线驱动器1180的示例性实施例。共源极线驱动器1180a将由Vcs1发生器1153a产生的共源极线电压Vcs1传输到共源极线CSL或将共源极线CSL接地。例如，共源极线驱动器1180a可以由两个晶体管M1和M2构成。如图中所示，上拉晶体管M1的漏电极可以连接到Vcs1发生器1153a，上拉晶体管M1的源电极可以连接到共源极线CSL。下拉晶体管M2的漏电极可以连接到上拉晶体管M1的源电极，下拉晶体管M2的源电极可以连接到地电极。

例如，在编程操作期间，在所有存储器单元中的被禁止的存储器单元的百分比低，因此较少需要增大升压效率(图6和图7的时间段1)的情况下，上拉晶体管M1截止，下拉晶体管M2导通，从而可以使共源极线CSL接地。在重复进行编程循环，被禁止的存储器单元的百分比变高，从而越来越需要增大升压效率(时间段2和3)的情况下，上拉晶体管M1导通，下拉晶体管M2截止，从而共源极线CSL连接到共源极线电压Vcs1。随着执行编程循环的次数增加，被禁止的存储器单元的百分比变高，越来越需要在编程操作中增大升压效率。因此，随着执行编程循环的次数增加，共源极线CSL的电压电平可以增大。

可以通过使共源极线驱动器1180a的上拉晶体管M1和下拉晶体管M2二者截止而使共源极线CSL电浮置。

此外，Vcs1发生器1153a可以向上拉晶体管M1提供至少两个不同的电压电平，共源极线驱动器1180a可以将所述至少两个不同的电压电平施加到共源极线CSL。

根据本公开的示例性实施例，可以根据在所有存储器单元中被禁止的存储器单元的百分比来改变共源极线CSL的电压电平，同时从0V逐级增大共源极线CSL的电压电平以增大编程操作中的升压效率。即，在被禁止的存储器单元的百分比低的编程初始循环的情况下，使共源极线CSL的电压电平降低或接地，在被禁止的存储器单元的百分比高的编程循环的情况下，使共源极线CSL的电压电平增大。通过这样做，占用VNAND闪存装置的编程功耗的10～15％的共源极线CSL的充电放电功率可以减少大约50％。

图14是示出根据本公开的实施例的在编程操作中由V_CSL发生器1153b施加到共源极线CSL的共源极线电压V_CSL的图。例如，共源极线驱动器1180b可以是图2中所示的共源极线驱动器1180的示例性实施例。

参照图14，当在被选择的字线上施加编程电压时，可以使共源极线CSL电浮置。共源极线驱动器1180b的上拉晶体管M1和下拉晶体管M2二者可以被截止以建立共源极线CSL的浮置状态。

当共源极线CSL处于浮置状态时，一些编程漏电流会流入共源极线CSL中，因此共源极线CSL的电压电平会稍微增大。一旦共源极线CSL的电压电平增大，则在地选择晶体管GST上建立负栅极-源极偏置条件，并限制对共源极线CSL的漏电流的额外流入。

因为共源极线电压驱动器1180b不驱动共源极线CSL，所以可以节省对共源极线CSL充电和放电所需的电流消耗。

在编程循环的每个编程操作之后，接下来执行验证操作。在验证操作期间，对被编程的每个存储器单元是否编程通过进行确定。对于未通过的存储器单元，继续进行额外的编程和验证序列。共源极线CSL可以接收地电压以对被编程的存储器单元执行验证操作。

在额外的编程序列期间，编程未通过的存储器单元被编程为具有第二编程电压，对应的位线电压可以接收继续进行编程操作的编程电压。相反，编程通过的存储器单元通过将对应的位线电压偏置为地电压而被排除在接下来的编程操作之外。

在图14中，示出了使上拉晶体管M1导通的电压电平B小于使下拉晶体管M2导通的电压电平A。然而，在另一个实施例中，电压电平A可以大于或等于电压电平B。

图15至图18是示出根据本公开的实施例的在编程操作中施加到共源极线的共源极线电压的图。

参照图15，根据存储器单元相对于共源极线的位置，可以将每串垂直存储器单元分成若干个组。例如，在图15中，示出将存储器单元分成两组。然而，本公开的实施例可以不限于此。

第一组存储器单元可以定义为比第二组存储器单元靠近共源极线CSL。同样，第一字线组可以定义为包括连接到第一组存储器单元的字线，第二字线组可以定义为包括连接到第二组存储器单元的字线。第一字线组和第二字线组可以在编程操作期间被不同地偏置，以平衡流入共源极线CSL的漏电流和共源极线充电电流。

在一个实施例中，参照图15和图16，执行的编程循环越多，共源极线电压V_CSL的电平就越大。在图7中详细描述了该方案，因此，这里省略详细描述。然而，与图7中的实施例不同，共源极线电压V_CSL的电平根据被编程的存储器单元所属的组而是可变化的。

例如，当选择字线WLa以对包括在第一组中的存储器单元MCa进行编程时，因为编程单元MCa与共源极线CSL之间的距离会相对较短，所以流入共源极线CSL的漏电流会相对较大。由于相对较大的漏电流，所以可以对共源极线CSL施加相对较大电平的共源极线电压V_CSL(例如，电平B和电平C)以减少流入共源极线CSL中的漏电流。共源极线电压V_CSL可以随着编程循环的持续进行而增大，以使共源极线充电电流最小化。

相反，当选择字线WLb以对属于第二组存储器单元的存储单元MCb进行编程时，可以将相对较小电平的共源极线电压施加到共源极线CSL。这将在图19和图20中详细描述。

在另一实施例中，参照图15和图17，共源极线CSL可以在例如属于时间段1或时间段2的初始编程循环期间浮置，以通过消除共源极线CSL的充电和放电来减少电流消耗。当重复进行编程循环时，通过验证操作的存储器单元的数量增大，因此编程禁止单元的数量增大，这导致会流入共源极线CSL的漏电流增加。为了避免这种不期望的漏电流，可以在例如属于时间段3的后续编程循环期间对共源极线路CSL施加共源极线电压V_CSL(例如，电平C')。共源极线电压V_CSL可以在地选择晶体管GST上建立负栅极-源极偏置并可以减少流入共源极线CSL中的漏电流。

参照图15和图18，对于另一实施例，共源极线CSL可以在所有编程循环期间浮置。

图19至图22是示出根据本公开的实施例的在编程操作中施加到共源极线的共源极线电压V_CSL的图。

在一个实施例中，参照图19和图20，执行的编程循环越多，共源极线电压V_CSL的电平越大。然而，与图16中的实施例不同，可以将共源极线电压的相对较小的电平(例如，电平E和电平F)施加到共源极线CSL。例如，电平E小于图16中所示的电平B，电平F小于图16中所示的电平C。

在另一示例中，参照图19和图21，共源极线CSL可以在例如属于时间段1或时间段2的初始编程循环期间浮置。为了避免不期望的漏电流，可以在后续编程循环期间对共源极线CSL施加共源极线电压V_CSL(例如，电平F’)。例如，电平F’小于图17中所示的电平C’。

在另一示例中，参照图19和图22，当选择字线WLb以对包括在第二组中的存储器单元MCb进行编程时，流入共源极线CSL的漏电流会相对较小，因为编程单元MCb与共源极线CSL之间的距离会相对较长。由于漏电流小，所以共源极线CSL可以被电浮置，以减少共源极线充电电流。

图23是示出根据本公开的示例性实施例的数据存储装置应用于存储器卡的示例的框图。

存储器卡系统2000包括主机2100和存储器卡2200。主机2100包括主机控制器2110和主机连接单元2120。存储器卡2200包括卡连接单元2210、卡控制器2220和闪存2230。闪存2230由上述三维(3D)闪存实现。

主机2100在存储器卡2200中写入数据或读取存储在存储器卡2200中的数据。主机控制器2110通过主机连接单元2120将命令CMD(例如，写入命令)、从主机2100中的时钟发生器产生的时钟信号CLK和数据DAT发送到存储器卡2200。

卡控制器2220响应于通过卡连接单元2210接收的写入命令CMD，与卡控制器2220中的时钟发生器产生的时钟信号CLK同步地在闪存2230中存储数据。闪存2230存储从主机2100发送的数据。在主机2100是数字照相机的情况下，闪存存储图像数据。

图24是示出根据本公开的示例性实施例的数据存储装置应用于固态驱动器SSD的示例的框图。参照图24，SSD系统3000包括主机3100和SSD 3200。

SSD 3200通过信号连接器3211与主机3100交换信号SGL，并通过电源连接器3221接收电源PWR。SSD 3200可以包括多个闪存3201～320n、SSD控制器3210和辅助电源3220。

闪存3201～320n被用作SSD 3200的存储媒介。除了闪存之外，诸如PRAM、MRAM、ReRAM、FRAM等非易失性存储器装置可以用作SSD 3200的存储媒介。闪存3201～320n可以通过多个通道CH1～CHn连接到SSD控制器3210。一个或更多个闪存可以连接到每个通道。连接到每个通道的闪存可以连接到同一条数据总线。

SSD控制器3210通过信号连接器3211与主机3100交换信号SGL。信号SGL包括命令、地址、数据等。SSD控制器3210根据主机3100的命令将数据写入对应的闪存中或从对应的闪存读取数据。

辅助电源3220通过电源连接器3221连接到主机3100。辅助电源3220可以从主机3100接收电源以给其充电。辅助电源3220可以位于SSD 3200内部或外部。例如，辅助电源3220位于主板上，并且可以向SSD 3200提供辅助电力。

图25是示出图24中示出的SSD控制器的构造的框图。参照图25，SSD控制器3210包括NVM接口3211、主机接口3212、ECC电路3213、中央处理单元(CPU)3214和缓冲存储器3215。

NVM接口3211将从缓冲存储器3215发送的数据分散在各个通道CH1～CHn上。NVM接口3211将从闪存3201～320n读取的数据发送到缓冲存储器3215。NVM接口3211可以使用闪存的接口方法。即，SSD控制器3210可以根据闪存的接口方法执行编程、读取或擦除操作。

主机接口3212响应于主机3100的协议向SSD 3200提供接口。主机接口3212可以使用通用串行总线(USB)、小型计算机系统接口(SCSI)、PCI高速、ATA、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)等与主机3100通信。主机接口3212可以执行支持的磁盘仿真功能，使得主机3100将SSD 3200识别为硬盘驱动器(HDD)。

ECC电路3213使用发送到闪存3201～320n的数据来生成纠错码ECC。所生成的纠错码ECC被存储在闪存3201～320n的备用区域中。ECC电路3213检测从闪存3201～320n读取的数据的错误。如果检测到的错误是可校正的，则ECC电路3123校正检测到的错误。

中央处理单元(CPU)3214分析并处理从主机3100输入的信号SGL。中央处理单元(CPU)3214通过主机接口3212或NVM接口3211控制主机3100或闪存3201～320n。中央处理单元(CPU)3214根据用于驱动SSD 3200的固件来控制闪存3201～320n的操作。

缓冲存储器3215临时存储从主机3100提供的写入数据或从闪存读取的数据。缓冲存储器3215可以存储将要存储在闪存3201～320n中的元数据或缓存数据。在突然断电操作中，存储在缓冲存储器3215中的元数据或缓存数据被存储在闪存3201～320n中。缓冲存储器3215可以包括DRAM、SRAM等。

图26是示出根据本公开的示例性实施例的数据存储装置由电子装置实现的示例的框图。电子装置4000可以由个人计算机PC或诸如笔记本计算机、蜂窝电话、个人数字助理(PDA)和照相机的便携式电子装置来实现。

参照图26，电子装置4000包括存储器系统4100、电源4200、辅助电源4250、中央处理单元4300、RAM 4400和用户接口4500。存储器系统4100包括闪存4110和存储器控制器4120。

根据本公开的示例性实施例，在闪存装置的编程操作中，可以在包括至少一个编程循环的每个编程时间段对被施加到共源极线CSL以增大升压效率的电压的电平进行不同的控制。因此，在编程操作中，可以降低功耗同时增大升压效率。

上面公开的主题将被认为是说明性的而不是限制性的，所附权利要求意图覆盖落入本公开的真实精神和范围内的所有这样的修改、增强和其它实施例。因此，在法律允许的最大程度上，本公开的范围由所附权利要求及其等同物的最广泛的许可解释来确定，不应受前述详细描述的限制或局限。

Claims (25)

1.一种对三维存储器单元阵列进行编程的方法，所述三维存储器单元阵列包括多个存储器单元串，每个存储器单元串在与基底垂直的方向上延伸，每个存储器单元串的上端与多条位线中的一条位线连接，每个存储器单元串的下端与共源极线连接，每个存储器单元串包括多个存储器单元，所述多个存储器单元中的每个存储器单元通过将编程电压施加到与所述多个存储器单元中的被选择的存储器单元相连接的被选择的字线来编程，所述方法包括：

将第一编程电压施加到被选择的字线；

当施加第一编程电压时使共源极线电浮置；

将第一验证电压施加到被选择的字线以确定被选择的存储器单元是否被编程通过；

当施加第一验证电压时将参考电压施加到共源极线。

2.根据权利要求1所述的方法，其中，所述方法还包括：

在将第一验证电压施加到被选择的字线之后，将第二编程电压施加到被选择的字线；

当施加第二编程电压时使共源极线电浮置；

将第二验证电压施加到被选择的字线以确定被选择的存储器单元是否被编程通过；

当施加第二验证电压时将参考电压施加到共源极线，其中，

第二编程电压比第一编程电压大。

3.根据权利要求1所述的方法，其中，参考电压是地电压。

4.根据权利要求1所述的方法，其中，所述方法还包括：

将地电压施加到所述多条位线中的连接到所述多个存储器单元串中的被选择的存储器单元串的位线；

在向被选择的字线施加第一编程电压时，将升压电压施加到所述多条位线中的连接到所述多个存储器单元串中的未选择的存储器单元串的位线。

5.一种对三维存储器单元阵列进行编程的方法，所述三维存储器单元阵列包括多个存储器单元串，每个存储器单元串在与基底垂直的方向上延伸，每个存储器单元串的上端与多条位线中的一条位线连接，每个存储器单元串的下端与共源极线连接，每个存储器单元串包括多个存储器单元，所述多个存储器单元中的每个存储器单元通过将编程电压施加到与所述多个存储器单元中的被选择的存储器单元相连接的被选择的字线来编程，所述方法包括：

执行第一编程循环，第一编程循环包括：将第一编程电压施加到被选择的字线；当施加第一编程电压时使具有第一共源极线电压的共源极线电浮置；将第一验证电压施加到被选择的字线以确定被选择的存储器单元是否被编程通过；当施加第一验证电压时将参考电压施加到共源极线；

执行第二编程循环，第二编程循环包括：将第二编程电压施加到被选择的字线；当施加第二编程电压时将第二共源极线电压施加到共源极线；将第二验证电压施加到被选择的字线以确定被选择的存储器单元是否被编程通过；当施加第二验证电压时将参考电压施加到共源极线，其中，

第二编程电压比第一编程电压大。

6.根据权利要求5所述的方法，其中，第二共源极线电压高于地电压。

7.根据权利要求5所述的方法，其中，所述方法还包括感测温度以及响应于感测到的温度调整第二共源极线电压的电平。

8.根据权利要求7所述的方法，其中，第二共源极线电压被调整为在更高的温度下具有更大的值。

9.根据权利要求5所述的方法，其中，所述方法还包括：

将地电压施加到所述多条位线中的连接到所述多个存储器单元串中的被选择的存储器单元串的位线；

当向被选择的字线施加第一编程电压时，将升压电压施加到所述多条位线中的连接到所述多个存储器单元串中的被选择的存储器单元串的位线。

10.根据权利要求5所述的方法，其中，所述方法还包括：

存储与禁止单元比率有关的信息，

当将第一编程电压和第二编程电压施加到被选择的字线时，根据禁止单元比率来改变第二共源极线电压。

11.根据权利要求10所述的方法，其中，禁止单元比率由存储器供应商在生产阶段中确定。

12.根据权利要求5所述的方法，其中，参考电压是地电压。

13.一种对非易失性存储器单元阵列进行编程的方法，所述非易失性存储器单元阵列包括多个存储器单元串，每个存储器单元串的上端与多条位线中的一条位线连接，每个存储器单元串的下端与共源极线连接，每个存储器单元串包括多个存储器单元，所述多个存储器单元中的每个存储器单元被分为第一存储器单元组和第二存储器单元组，第一字线与第一存储器单元组相关联，第二字线与第二存储器单元组相关联，所述方法包括：

当第一字线被选择时，执行第一编程循环，所述第一编程循环包括：将第一编程电压施加到第一字线；当施加第一编程电压时将第一共源极线电压施加到共源极线；将第一验证电压施加到第一字线以确定所述多个存储器单元中的连接到第一字线的存储器单元是否编程通过；当施加第一验证电压时将参考电压施加到共源极线；

当第二字线被选择时，执行第二编程循环，所述第二编程循环包括：将第二编程电压施加到第二字线；当施加第二编程电压时使共源极线电浮置；将第二验证电压施加到第二字线以确定所述多个存储器单元中的连接到第二字线的存储器单元是否编程通过；当施加第二验证电压时将参考电压施加到共源极线，其中，

与第二存储器单元组相比，第一存储器单元组位于更靠近共源极线处。

14.根据权利要求13所述的方法，其中，所述方法还包括当第一字线被选择时在执行第一编程循环之后执行第三编程循环，

所述第三编程循环包括：

将第三编程电压施加到第一字线；

当施加第三编程电压时将第二共源极线电压施加到共源极线；

将第三验证电压施加到第一字线以确定连接到第一字线的存储器单元串是否编程通过；

当施加第三验证电压时将参考电压施加到共源极线，其中，

第三编程电压比第一编程电压大，第二共源极线电压比第一共源极线电压大。

15.根据权利要求13所述的方法，其中，第一共源极线电压是地电压。

16.根据权利要求13所述的方法，其中，所述方法还包括在将第一编程电压和第二编程电压分别施加到第一字线和第二字线时感测温度以及响应于感测到的温度调整共源极线电压的每个电平。

17.根据权利要求16所述的方法，其中，共源极线电压的每个电平被调整为在更高温度下具有更大的值。

18.根据权利要求13所述的方法，其中，所述方法还包括：

将地电压施加到所述多条位线中的连接到所述多个存储器单元串中的被选择的存储器单元串的位线，

当向第一字线施加第一编程电压时，将升压电压施加到所述多条位线中的连接到所述多个存储器单元串中的未选择单元串的位线。

19.根据权利要求13所述的方法，其中，所述方法还包括：

存储与禁止单元比率有关的信息，

当将第一编程电压和第二编程电压分别施加到第一字线和第二字线时，根据禁止单元比率来改变第一共源极线电压的电平。

20.根据权利要求19所述的方法，其中，禁止单元比率由存储器供应商在生产阶段中确定。

21.根据权利要求13所述的方法，其中，参考电压是地电压。

22.一种对三维存储器单元阵列进行编程的方法，所述三维存储器单元阵列包括多个存储器单元串，每个存储器单元串：(1)连接到多条位线中不同的一条位线和共源极线，(2)包括串联连接在所述多条位线中的位线与共源极线之间的多个存储器单元，(3)具有存储器单元串的所述多个存储器单元中的被字线编址的存储器单元，所述方法包括：

在第一编程循环期间将第一编程电压施加到字线；

当在第一编程循环期间将第一编程电压施加到字线时使共源极线电浮置，

将第一验证电压施加到字线以确定被选择的存储器单元是否被编程通过；

当施加第一验证电压时将参考电压施加到共源极线。

23.根据权利要求22所述的方法，所述方法还包括：

在第一编程循环之后的第二编程循环期间将第二编程电压施加到字线，第二编程电压大于第一编程电压；

当在第二编程循环期间施加第二编程电压时使共源极线电浮置。

24.根据权利要求22所述的方法，所述方法还包括：

在第一编程循环之后的第二编程循环期间将第二编程电压施加到字线，第二编程电压大于第一编程电压；

当在第二编程循环期间将第二编程电压施加到字线时向共源极线施加第一共源极线电压。

25.根据权利要求24所述的方法，其中，第一共源极线电压比在第一编程循环期间共源极线被电浮置时施加到共源极线的电压大。