KR20100115612A - 프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법 - Google Patents

프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법 Download PDF

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Abstract

본 발명은 프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법을 공개한다. 본 발명의 비휘발성 반도체 메모리 장치는 선택된 메모리 셀과 동일 블록에 배치되고, 선택되지 않은 메모리 셀에 연결된 비트 라인을 비트 라인 선택 스위치를 비활성화하여 플로팅시킴으로서, 메모리 트랜지스터의 아래 포켓 P형 웰의 내부에 형성되는 n채널 및 소스/드레인 단자의 전압 레벨이 선택 라인 및 포켓 P형 웰의 전압 레벨의 중간 레벨이 되도록 한다. 따라서 FN 터널링 및 접합 열전자에 의한 프로그램 디스터브를 동시에 방지할 수 있다.

Description

프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법{Non-volatile semiconductor memory device capable of preventing program disturb and programing method thereof}
본 발명은 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법에 관한 것으로, 특히 프로그램 디스터브를 줄일 수 있는 비휘발성 메모리 장치 및 이 장치의 프로그램 방법에 관한 것이다.
비휘발성 메모리 장치(Non-volatile memory device)는 전원이 공급되지 않으면 데이터가 지워지는 DRAM, SRAM 소자와는 달리 전원이 공급되지 않아도 데이터가 지워지지 않는 메모리 소자이다.
비휘발성 메모리 소자 중 대표적인 것이 전기적으로 프로그램 및 소거가 가능한 EEPROM이다. EEPROM은 영구적인 코드를 저장하기 위해 사용되고, 통상적으로, 바이트(byte) 단위로 프로그래밍되고, 블록(block)이나 섹터(sector) 단위로 소거된다. 그러나 최근에는 바이트 단위로 소거 가능한 플래시 메모리가 제안되고 있으며, 바이트 단위로 소거 가능한 플래시 메모리로의 대표적인 예로서 2T FN(2 Transistor Fowler-Nordheim) 타입의 EEPROM 이 있다.
2T FN 타입 EEPROM은 2개의 트랜지스터로 하나의 메모리 셀을 구성하며, FN 터널링(Fowler-Nordheim Tunneling) 방식에 의해 프로그램 및 소거가 이루어지는 EEPROM을 말한다. 메모리 셀을 구성하는 2개의 트랜지스터는 직렬로 연결되며, 하나는 FLOTOX(Floating gate Tunnel Oxide) 형 메모리 트랜지스터이고, 다른 하나는 선택 트랜지스터이다.
2T FN 타입 EEPROM을 사용하는 비휘발성 반도체 메모리 장치는 프로그램 동작 시에 선택된 메모리 트랜지스터로 특정 전압 조건을 인가하여 발생하는 FN 터널링에 의해 전자를 플로팅 게이트로 축적함으로서 데이터를 저장한다. 그러나 이러한 프로그램 동작 시에 선택되지 않은 메모리 셀이 동시에 프로그램 되는 프로그램 디스터브(program disturb)가 발생할 수 있으며, 프로그램 디스터브는 메모리 장치의 신뢰도를 위해 최소화되어야만 한다.
본 발명의 목적은 프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 비휘발성 반도체 메모리 장치의 프로그램 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치는 복수개의 비트 라인 각각과 공통 소스 라인 사이에 직렬로 연결되고, 상기 비트 라인과 직교하는 방향으로 진행하는 복수개의 워드 라인과 복수개의 선택라인이 각각의 게이트에 연결되는 메모리 트랜지스터와 선택 트랜지스터를 구비하는 복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 셀 블록, 복수개의 비트 라인 선택 스위치 라인으로 인가되는 전압 각각에 응답하여 상기 복수개의 비트 라인 각각을 대응하는 글로벌 비트 라인과 전기적으로 연결하는 복수개의 비트 라인 선택 스위치를 구비하는 비트 라인 선택 스위치 블록, 및 프로그램 동작 시에 외부에서 인가되는 어드레스를 디코딩하여 상기 비트 라인 선택 스위치 라인으로 인가되는 전압을 제어하여, 선택되지 않는 상기 비트 라인을 상기 대응하는 글로벌 비트 라인과 전기적으로 차단하여 플로팅시키는 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치는 제1 도전형의 기판, 상기 기판 내의 소정의 영역에 형성되는 제2 도전형의 딥 웰, 및 상기 딥 웰 내의 소정의 영역에 상기 제1 도전형의 포켓 웰을 구비하고, 상기 메모리 셀 블록 및 상기 비트 라인 선택 스위치 블록은 상기 포켓 웰 내에 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어부는 상기 프로그램 동작 시에 상기 어드레스를 디코딩하여 상기 메모리 셀 블록이 선택되면, 상기 복수개의 워드 라인으로 네거티브 제1 전압을 인가하고, 상기 포켓 웰로 네거티브 제2 전압을 인가하며, 상기 공통 소스 라인을 플로팅시키고, 상기 어드레스 중 로우 어드레스를 디코딩하여 선택된 상기 선택 라인으로 포지티브 제1 전압을 인가하고, 선택 되지 않은 상기 선택 라인으로 접지 전압을 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치는 외부로부터 인가되는 데이터가 1이면, 대응하는 상기 글로벌 비트 라인으로 네거티브 제3 전압을 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어부는 상기 프로그램 동작 시에 상기 어드레즈 중 칼럼 어드레스를 디코딩하여 선택된 상기 비트 라인 선택 스위치 라인으로 포지티브 제2 전압을, 선택되지 않은 상기 비트 라인 선택 스위치 라인으로 네거티브 제4 전압을 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 포지티브 제1 전압은 상기 네거티브 제1 내지 제4 전압보다 절대값이 큰 전압 레벨을 가지며, 상기 포지티브 제2 전압은 상기 네거티브 제1 내지 제3 전압보다 절대값에서 작은 전압 레벨을 갖고, 상기 네거티브 제4 전압은 상기 포지티브 제2 전압보다 절대값에서 작은 전압 레벨을 갖 는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치의 프로그램 방법은 복수개의 비트 라인 각각과 공통 소스 라인 사이에 직렬로 연결되고, 상기 비트 라인과 직교하는 방향으로 진행하는 복수개의 워드 라인과 복수개의 선택라인이 각각의 게이트에 연결되는 메모리 트랜지스터와 선택 트랜지스터를 구비하는 복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 셀 블록, 및 복수개의 비트 라인 선택 스위치 라인으로 인가되는 전압 각각에 응답하여 상기 복수개의 비트 라인 각각을 대응하는 글로벌 비트 라인과 전기적으로 연결하는 복수개의 비트 라인 선택 스위치를 구비하는 비트 라인 선택 스위치 블록을 구비하는 비휘발성 반도체 메모리 장치에 있어서, 프로그램 동작 시에 외부에서 인가되는 어드레스를 디코딩하여 상기 비트 라인 선택 스위치 라인으로 인가되는 전압을 제어하여, 선택되지 않는 상기 비트 라인을 상기 글로벌 비트 라인과 전기적으로 차단하여 플로팅시키는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치의 프로그램 방법은 상기 프로그램 동작 시에 상기 어드레스를 디코딩하여 상기 메모리 셀 블록이 선택되면, 상기 복수개의 워드 라인으로 네거티브 제1 전압을 인가하는 단계, 상기 메모리 셀 블록과 상기 비트 라인 선택 스위치 블록이 형성되는 포켓 웰로 네거티브 제2 전압을 인가하는 단계, 및 상기 공통 소스 라인을 플로팅시키는 단계를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 장치의 프로그램 방법은 상기 프로그램 동작 시에 상기 어드레스 중 로우 어드레스를 디코딩하여 선택된 상기 선택 라인으로 상기 네거티브 제1 및 상기 네거티브 제2 전압보다 절대값이 큰 전압 레벨을 가지는 포지티브 제1 전압을 인가하고, 선택 되지 않은 상기 선택 라인으로 접지 전압을 인가하는 단계, 외부로부터 인가되는 데이터가 1이면, 대응하는 상기 글로벌 비트 라인으로 상기 포지티브 제1 전압보다 절대값에서 작은 전압 레벨을 갖는 네거티브 제3 전압을 인가하는 단계를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 비트 라인을 플로팅 시키는 단계는 상기 어드레스 중 칼럼 어드레스를 디코딩하여 선택된 상기 비트 라인 선택 스위치 라인으로 상기 네거티브 제1 내지 제3 전압보다 절대값에서 작은 전압 레벨을 갖는 포지티브 제2 전압을, 선택되지 않은 상기 비트 라인 선택 스위치 라인으로 상기 포지티브 제2 전압보다 절대값에서 작은 전압 레벨을 갖는 네거티브 제4 전압을 인가하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 비휘발성 반도체 메모리 장치는 선택된 메모리 셀과 동일 블록에 배치된 선택되지 않은 메모리 셀에 연결된 비트 라인을 플로팅시키므로서, FN 터널링 및 접합 열전자에 의한 프로그램 디스터브를 동시에 방지할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법를 설명하면 다음과 같다.
도1 은 본 발명에 따른 비휘발성 반도체 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 도면이다. 도1 에서 비휘발성 반도체 메모리 장치의 메모리 셀 어레이(100)는 적어도 하나의 메모리 셀 블록(110, "섹터"라고 칭하기도 함) 및 비트 라인 선택 스위칭 블록(120)을 구비한다.
메모리 셀 블록(110)은 매트릭스 형태로 배열된 복수개의 메모리 셀들(MC)을 포함한다. 각각의 메모리 셀(MC)은 두개의 트랜지스터, 즉 메모리 트랜지스터(T1)와 선택 트랜지스터(T2)로 구성될 수 있다. 메모리 트랜지스터(T1)는 데이터를 보존하는 역할을 하며, 선택 트랜지스터(T2)는 메모리 트랜지스터를 선택하는 역할을 한다. 메모리 트랜지스터(T1)는 플로팅 게이트(Floating Gate, FG)와 제어 게이트(Control Gate, CG)를 구비하는 FLOTOX (Floating gate Tunnel Oxide) 형 트랜지스터이며, 선택 트랜지스터(T2)는 선택 게이트(Selection Gate, SG)를 포함한다.
각각의 메모리 셀(MC)의 메모리 트랜지스터(T1)는 행(row) 방향으로 배치된 복수개의 워드 라인(WL0 ~ WLm)과 열(column) 방향으로 배치된 복수개의 비트 라인(BL0 ~ BLn)사이에 각각 배치되며, 선택 트랜지스터(T2)는 행 방향으로 배치된 복수개의 선택 라인(SL0 ~ SLm)과 열 방향으로 배치된 복수개의 비트 라인(BL0 ~ BLn)사이에 각각 배치된다. 즉 메모리 셀 블록(110) 내의 복수개의 메모리 트랜지스터(T1)는 제어 게이트(CG)가 각각의 행(row) 단위로 공통으로 선택 라인(selection line)(SL0 ~ SLm)에 연결된다. 그리고 선택 트랜지스터(T2)의 선택 게이트(SG)는 각각의 행 단위로 워드 라인(WL ~ WLm)에 공통으로 연결된다.
일단이 메모리 트랜지스터(T1)에 연결되는 선택 트랜지스터(T2)의 타단은 공 통 소스 라인(CS1)에 연결 된다. 이들 공통 소스 라인(CS1)은 행마다, 열마다, 섹터마다 또는 전체 메모리를 위해 구성될 수 있다.
비트 라인 선택 스위칭 블록(120)은 열 단위로 메모리 셀을 선택하는 역할을 하는 복수개의 비트 라인 선택 스위치(T40 ~ T4n)을 구비한다. 비트 라인 선택 스위치(T40 ~ T4n)는 열 방향으로 소정 개수(예를 들어, m개(m은 자연수))의 메모리 셀마다 스위칭 트랜지스터 형태로 구현될 수 있다. 비트 라인 선택 스위치(T40 ~ T4n) 각각은 열방향으로 배치된 글로벌 비트 라인(global bit line)(GBL1 ~ GBLn)을 각각 대응하는 로컬 비트 라인(BL0 ~ BLn)과 선택적으로 연결하고, 워드 라인(WL0 ~ WLm)에 대해 평행하게 행 방향으로 뻗어있는 비트 라인 선택 스위치 라인(SSG0 ~ SSGn)에 의해 제어된다.
비트 라인 선택 스위치(T40 ~ T4n)는 메모리 셀(MC)과 동일한 도전형의 영역에 위치하게 된다. 예를 들어 메모리 셀(MC)이 제1 도전형 영역(130)에 위치한다면 선택 스위치(T40 ~ T4n) 역시 제1 도전형 영역(130)에 위치하게 된다. "제1 도전형"과 "제2 도전형"은 P형 또는 N형과 같이 서로 반대되는 도전형을 가리킨다. 도전형 영역은 웰(well)이거나, 반도체 기판 일 수 있다. 또한 비트 라인 선택 스위치(T40 ~ T4n)은 예를 들어 PMOS, NMOS 또는 CMOS 일 수 있다. 본 발명의 일 실시예에서 비트 라인 선택 스위치(T40 ~ T44)는 각각 N형 트랜지스터로 구현하였다.
제어부(200)는 프로그램 동작 시에 외부에서 인가되는 어드레스(Addr)를 디코딩하여 해당 블록을 선택하고, 선택된 블록의 웰로 소정의 전압(예를 들면 -5 V)을 인가한다. 또한 해당 블록의 복수개의 워드 라인으로도 소정의 전압(예를 들면 -5 V)을 인가한다. 뿐만 아니라 제어부는 어드레스(Addr) 중 로우 어드레스와 칼럼 어드레스를 각각 디코딩하여, 복수개의 선택 라인(SL0 ~ SLm)과 비트 라인 선택 스위치 라인(SSG0 ~ SSGn)을 선택적으로 활성화 또는 비활성화한다. 상기한 동작을 수행하기 위하여 제어부(200)는 X-디코더(미도시)와 Y-디코더(미도시)를 구비할 수 있으며, 명령 디코더(미도시)를 추가로 더 구비할 수 있다.
도2 는 도1 비휘발성 반도체 메모리 장치의 메모리 셀의 개략적으로 도시한 단면도이다. 도2 는 일예로서 도1 에서 하나의 메모리 셀(MC)과 하나의 비트 라인 선택 스위치(T4i)만을 별도로 도시하였다.
도2 에 도시한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀(MC)은 P형 반도체 기판(150)내의 딥 N형 웰(Deep N well, 140)에 형성된 포켓 P형 웰(Pocket P well, 130)에 형성되는 메모리 트랜지스터(T1)와 선택 트랜지스터(T2)를 포함한다.
메모리 트랜지스터(T1)는 포켓 P형 웰(PPwell)의 상부면에 플로팅 게이트(FG)가 형성되고, 플로팅 게이트(FG) 상부에 게이트간 절연막(11), 게이트간 절연막(11) 상부에 제어 게이트(CG)가 형성된다. 또한, 포켓 P형 웰(130)과 플로팅 게이트(FG) 사이에는 게이트 절연막(12)이 배치되어 있으며, 게이트 절연막(12)은 상대적으로 얇은 두께를 갖는 터널링 영역을 포함한다. 터널링 영역은 메모리 셀(MC)의 프로그램과 소거시 FN 터널링이 가능한 두께로 형성될 수 있으며, 이러한 터널링 영역을 통하여 전하가 플로팅 게이트(FG)로 이동된다.
선택 트랜지스터(T2)의 게이트인 선택 게이트(SG)는 포켓 P형 웰(PPwell)의 상부면에 플로팅 게이트(FG)와 인접하여 배치되고, 포켓 P형 웰(130)과 선택 게이트(FG) 사이에는 게이트 절연막(15)이 배치된다. 그리고 포켓 P형 웰(PPwell, 130)내의 플로팅 게이트(FG)와 선택 게이트(SG)의 양단으로는 N형의 소스/드레인 단자(13, 16)가 형성되며, 플로팅 게이트(FG)와 선택 게이트(SG)의 사이에는 N형의 공통 소스/드레인 단자(14)가 형성된다.
도2 에서는 선택 트랜지스터(T2)가 메모리 트랜지스터(T1)와 다른 구조를 갖는 것으로 설명하였으나, 공정의 단순화를 위하여 선택 트랜지스터(T2)는 메모리 트랜지스터(T1)와 유사하게, 절연막 패턴(11) 및 유사 게이트(CG)를 구비할 수 있다.
메모리 트랜지스터(T1)의 제어 게이트(CG)는 선택 라인(SL)에 연결되고, 소스/드레인 단자(13)는 비트 라인(BLi)에 연결된다. 그리고 선택 트랜지스터(T2)의 선택 게이트(SG)는 워드 라인(WL)에 연결되며, 소스/드레인 단자(16)는 공통 소스 라인(CS1)에 연결된다.
한편 포켓 P형 웰(PPwell, 130) 상부면에 메모리 트랜지스터(T1) 및 선택 트랜지스터(T2)와 간격을 두고 비트 라인 선택 스위치(T4i)의 게이트(TG)가 형성된다. 그리고 비트 라인 선택 스위치(T4i)의 게이트(TG)와 포켓 P형 웰(PPwell, 130) 사이에는 선택 트랜지스터(T2)와 마찬가지로 게이트 절연막(21)이 배치된다. 그리고 포켓 P형 웰(PPwell, 130)내의 게이트(TG)양단으로는 N형의 소스/드레인 단자(22, 23)가 형성된다. 메모리 트랜지스터(T1)의 게이트(TG)는 비트 라인 선택 스위치 라인(SSGi)에 연결되고, 일단의 소스/드레인 단자(22)는 글로벌 비트 라 인(GBLi)에 연결되며, 타단의 소스/드레인 단자(23)는 메모리 셀(MC)의 소스/드레인 단자(13)와 비트 라인(BLi)에 공통으로 연결된다.
PPW SL WL GBL SSG BL CS1
선택 셀 -5.0V 10.7V -5.0V -5.0/0V 1.5/-1V -5.0/FL FL
A1 -5.0V 0V -5.0V -5.0/0V 1.5/-1V -5.0/FL FL
A2 -5.0V 10.7V -5.0V 0V -1V FL(1V) FL
A3 -5.0V 0V -5.0V 0V -1V FL(-2V) FL
표 1 은 본 발명에 따른 비휘발성 반도체 메모리 장치의 프로그램 동작 시의 전압 조건을 나타낸다.
표 1 및 도1과 도2 를 참조하여 본 발명의 비휘발성 반도체 메모리 장치의 프로그램 동작을 설명하면, 먼저 외부에서 인가된 어드레스(Addr) 중 일부를 디코딩하여 메모리 셀 어레이의 블록을 선택하고, 선택된 블록의 워드 라인(WL0 ~ WLm)으로 네거티브 제1 전압(예를 들면 -5 V)을 인가하고, 포켓 P 웰(PPwell, 130)로 네거티브 제2 전압(예를 들면 -5 V)을 인가한다. 그리고 어드레스(Addr) 중 로우 어드레스(RA)를 디코딩하여 복수개의 선택 라인(SL0 ~ SLm)중 하나의 선택 라인(SL)을 선택하여 포지티브 제1 전압(예를 들면 10.7 V)을 인가한다. 여기서 선택되지 않은 선택 라인으로는 접지 전압(예를 들면 0 V)이 인가된다.
한편 외부에서 인가된 어드레스(Addr) 중 칼럼 어드레스(CA)를 디코딩하여 복수개의 글로벌 비트 라인(GBL0 ~ GBLn) 중 하나의 글로벌 비트 라인(GBL)을 선택하고, 선택된 글로벌 비트 라인(GBL)으로 네거티브 제3 전압(예를 들면 -5 V)을 인가한다. 즉 선택된 메모리 셀에 저장되는 데이터가 "1"이면 선택된 글로벌 비트 라인(GBL)으로 네거티브 제3 전압(예를 들면 -5 V)을 인가한다. 그리고 선택되지 않은 글로벌 비트 라인으로는 접지 전압을 인가한다.
또한 선택된 글로벌 비트 라인을 대응하는 비트 라인과 연결하기 위해 복수개의 비트 라인 선택 스위치 라인(SSG1 ~ SSGn) 중 하나의 비트 라인 선택 스위치 라인으로는 포지티브 제2 전압(예를 들면 1.5 V)이 인가된다. 선택된 비트 라인 선택 게이트로 포지티브 제2 전압이 인가되므로 복수개의 비트 라인 선택 스위치(T40 ~ T4n) 중 하나의 비트 라인 선택 스위치가 활성화되고, 선택된 글로벌 비트 라인은 대응하는 비트 라인과 전기적으로 연결된다. 따라서 선택된 비트 라인은 선택된 글로벌 비트 라인을 통해 네거티브 제3 전압을 인가받는다.
이때 공통 소스 라인(CS1)은 플로팅 상태이다.
선택된 메모리 셀(SMC)에서 워드 라인(WL)로 네거티브 제1 전압이 인가될 뿐만 아니라 공통 소스 라인(CS1)이 플로팅 상태이므로, 선택 트랜지스터(T1)의 선택 게이트(SG) 아래의 포켓 P형 웰(PPwell, 130)에는 채널이 형성되지 않을뿐더러, 소스/드레인 단자(16)는 플로팅 상태가 된다. 따라서 공통 소스(CS1) 라인은 플로팅 게이트(FG)와 선택 게이트(SG) 사이의 소스/드레인 단자(14)에 영향을 주지 않는다.
한편 선택된 메모리 셀에 저장될 데이터가 "1"인 경우에, 글로벌 비트 라인(GBLi)으로는 네거티브 제3 전압이 인가되고, 선택된 선택 비트 라인 선택 스위치 라인(SSGi)으로 포지티브 제2 전압이 인가되므로, 대응하는 비트 라인(BLi)으로도 네거티브 제3 전압이 인가된다. 따라서 비트 라인(BLi)을 통해 비트 라인 선택 스위치(T4i)에 연결된 메모리 트랜지스터(T1)의 소스/드레인 단자(13)에는 네거티브 제3 전압을 인가받는다. 그리고 선택된 선택 라인(SL)을 통해 제어 게이트(CG)로는 포지티브 제1 전압이 인가되고 있으므로, n 채널이 형성된다. 메모리 트랜지스터(T1)의 소스/드레인 단자(13)에는 네거티브 제3 전압이 인가되고, 제어 게이트(CG)로는 포지티브 제1 전압이 인가되고 있으므로, 포지티브 제1 전압과 네거티브 제3 전압의 전압차에 의해 FN 터널링이 발생하게 되어 비트 라인(BLi)을 통해 공급되는 전자가 플로팅 게이트(FG)에 축적되고, 메모리 셀(MC)은 데이터 "1"을 저장하게 된다.
한편 선택된 메모리 셀(SMC)에 데이터가 저장되는 동안 해당 블록에 선택되지 않은 메모리 셀의 동작을 살펴보면, 먼저 선택되지 않은 메모리 셀을 3가지로 구분할 수 있다. 먼저 선택된 메모리 셀(SMC)과 동일한 열에 배치되어 선택된 메모리 셀(SMC)과 동일한 비트 라인(BLi) 및 글로벌 비트 라인(GBLi)을 공유하는 메모리 셀이 배치되는 제1 영역(A1)이 있다. 그리고 선택된 메모리 셀(SMC)과 동일한 행에 배치되어 선택된 메모리 셀(SMC)과 동일한 선택 라인(SL) 및 워드 라인(WL)을 공유하는 메모리 셀이 배치되는 제2 영역(A2)이 있으며, 마지막으로 선택된 메모리 셀(SMC)과 다른 행 및 열에 배치되는 제3 영역(A3)이 있다.
동일 블록(100) 내의 메모리 셀은 모두 동일한 포켓 P형 웰(PPwell, 130)에 형성되므로, 포켓 P형 웰(PPwell, 130)은 모든 영역에서 동일하게 네거티브 제2 전압을 인가받는다. 그리고 모든 영역에서 워드 라인(WL)과 공통 소스 라인(CS1)은 각각 네거티브 제1 전압 및 플로팅 상태(FL)이다.
제1 영역(A1)의 메모리 셀은 글로벌 비트 라인(GBLi)과 비트 라인(BLi) 및 비트 라인 선택 스위치 라인(SSGi)을 선택된 메모리 셀(SMC)과 공유하므로, 선택된 메모리 셀과 마찬가지로 제1 영역(A1)의 메모리 셀의 글로벌 비트 라인(GBLi)과 비트 라인(BLi)으로도 네거티브 제3 전압 또는 접지 전압이 인가되고, 비트 라인 선택 스위치 라인(SSGi)으로 포지티브 제2 전압이 인가된다. 그러나 제1 영역(A1)의 메모리 셀의 선택 라인(SL)으로는 접지 전압이 인가된다.
제1 영역(A1)의 메모리 셀은 선택된 메모리 셀(SMC)과 결과적으로 선택 라인(SL)을 통해 인가되는 전압을 제외하고는 동일한 전압을 인가받는다. 그러나 선택 라인(SL)을 통해 인가되는 전압이 접지 전압이므로 FN 터널링이 거의 발생하지 않으므로 데이터 "1"이 저장되지 않는다.
제2 영역(A2)의 메모리 셀은 선택 라인(SL)을 선택된 메모리 셀(SMC)과 공유하므로, 선택 라인(SL)으로 각각 포지티브 제1 전압을 인가 받는다. 그리고 글로벌 비트 라인(GBL)으로는 접지 전압이 인가된다. 그러나 대응하는 비트 라인 선택 스위치 라인(SSG)으로는 네거티브 제4 전압(예를 들면 -1 V)을 인가받는다. 비트 라인 선택 스위치 라인(SSG)으로 네거티브 제4 전압이 인가되므로, 비트 라인 선택 스위치(T4)는 비활성화되고, 비트 라인(BL)은 플로팅 상태(FL)가 된다. 선택 라인(SL)로 포지티브 제1 전압이 인가되고, 포켓 P형 웰(PPwell, 130)로 네거티브 제2 전압이 인가된 상태에서, 비트 라인(BL)이 플로팅 상태가 되면, 플로팅 게이트(FG)의 아래에 포켓 P형 웰(PPwell, 130)의 내부에 형성되는 n 채널의 전압 레벨이 포지티브 제1 전압과 네거티브 제2 전압의 영향으로 포지티브 제3 전압(예를 들면 1V)의 전압 레벨을 갖게 된다.
n 채널의 전압 레벨이 포지티브 제3 전압을 갖게 되면, n 채널의 전압 레벨과 선택 라인(SL)로 인가되는 포지티브 제1 전압과의 전압차가 크지 않기 때문에 플로팅 게이트(FG)에 FN 터널링으로 인한 전하가 축적되지 않는다.
제3 영역(A3)의 메모리 셀은 선택 라인(SL)으로는 접지 전압이 인가받고, 글로벌 비트 라인(GBL)으로는 접지 전압이 인가된다. 그리고 대응하는 비트 라인 선택 스위치 라인(SSG)으로는 제2 영역(A2)의 메모리 셀과 마찬가지로 네거티브 제4 전압(예를 들면 -1 V)을 인가받는다. 비트 라인 선택 스위치 라인(SSG)으로 네거티브 제4 전압이 인가되므로, 비트 라인 선택 스위치(T4)는 비활성화되고, 비트 라인(BL)은 플로팅 상태(FL)가 된다. 선택 라인(SL)로 접지 전압이 인가되고, 포켓 P형 웰(PPwell, 130)로 네거티브 제2 전압이 인가된 상태에서, 비트 라인(BL)이 플로팅 상태가 되면, 플로팅 게이트(FG)와 선택 게이트(SG) 사이의 소스/드레인 단자(14)의 전압 레벨이 선택 라인(SL)으로 인가되는 접지 전압과 포켓 P형 웰(PPwell, 130)로 인가되는 네거티브 제2 전압의 영향으로 네거티브 제5 전압(예를 들면 -2V)의 전압 레벨을 갖게 된다.
플로팅 게이트(FG)와 선택 게이트(SG) 사이의 소스/드레인 단자(14)의 전압 레벨이 네거티브 제5 전압을 갖게 되면, 소스/드레인 단자(14)의 네거티브 제5 전압과 포켓 P형 웰(PPwell, 130)의 네거티브 제2 전압의 전압차가 크지 않기 때문에 접합 열화 전자(junctio hot electron)에 의해 발생하는 밴드 투 밴드 터널링(Band-to-band tunneling: BTBT)으로 인한 전하가 플로팅 게이트(FG)에 축적되지 않는다.
그리고 메모리 셀에 저장될 데이터가 "0"인 경우에는 메모리 셀이 선택되지 않은 것과 동일한 조건의 전압이 모든 메모리 셀에 인가된다. 즉 블록 내의 모든 메모리 셀이 제3 영역(A3)에 해당된다.
기존의 비휘발성 반도체 메모리 장치는 제2 및 제3 영역(A2, A3)에 대한 비트 라인 선택 스위치 라인(SSG)으로 선택된 메모리 셀(SMC)에 대한 비트 라인 선택 스위치 라인(SSGi)의 전압과 동일한 포지티브 제2 전압으로 인가하였다. 비트 라인 선택 스위치 라인(SSGi)이 포지티브 제2 전압을 인가받아 활성화되면, 비트 라인(BL)은 글로벌 비트 라인(GBL)을 통해 접지 전압을 인가받게 된다. 따라서 제2 영역(A2)의 메모리 셀에서 플로팅 게이트(FG)의 아래에 포켓 P형 웰(PPwell, 130)의 내부에 형성되는 n 채널의 전압 레벨이 접지 전압 레벨이 된다. 결과적으로 프로그램 되지 않아야 하는 제2 영역(A2)의 메모리 셀이 선택 라인(SL)을 통해 인가되는 포지티브 제1 전압과 n 채널의 전압 차에 의해 FN 터널링이 발생하여 약하게(soft) 프로그램되는 현상이 있었다. 이러한 현상을 프로그램 디스터브(program disturb)라고 한다. 그리고 제3 영역(A3)의 메모리 셀에서 비트 라인(BL)을 통해 인가되는 접지 전압은 n 채널을 통해 플로팅 게이트(FG)와 선택 게이트(SG) 사이의 소스/드레인 단자(14)를 접지 전압 레벨로 만들고, 소스/드레인 단자(14)와 포켓 P형 웰(PPwell, 130) 사이의 전압 차에 의해 소스/드레인 단자(14)와 포켓 P형 웰(PPwell, 130) 사이에 접합 열전자가 발생하였다. 이렇게 발생된 접합 열전자는 밴드 투 밴드 터널링에 의해 플로팅 게이트(FG)에 축적되어 프로그램 되지 않아야 하는 제3 영역(A3)의 메모리 셀이 약하게 프로그램되는 현상이 있었다. 즉 프로그램 디스터브가 발생한다.
상기한 바와 같은 프로그램 디스터브를 방지하기 위해서는 제2 영역(A2)의 메모리 셀에 대한 비트 라인으로 인가되는 전압 레벨을 높이고, 제3 영역(A3)의 메모리 셀에 대한 비트 라인으로 인가되는 전압 레벨을 낮추어야 하지만, 제2 및 제3 영역(A2, A3)의 메모리 셀이 동일한 비트 라인을 공유하는 구조이므로 실질적으로 제2 및 제3 영역(A2, A3)의 메모리 셀에 대한 비트 라인의 전압 레벨을 서로 다르게 조절하는 것을 불가능하였다.
그러나 상기한 본 발명의 비휘발성 메모리 장치는 선택되지 않은 메모리 셀에 대한 비트 라인 선택 스위치 라인(SSG)로 네거티브 제4 전압을 인가하여 비트 라인 선택 스위치(T4)를 비활성화하고, 비활성화된 비트 라인 선택 스위치(T4)가 글로벌 비트 라인(GBL)과 비트 라인(BL)의 연결을 전기적으로 차단함에 의해 비트 라인(BL)을 플로팅 상태로 만든다. 비트 라인(BL)이 플로팅 상태가 됨에 따라 플로팅 게이트(FG) 아래에 생성되는 n 채널과 플로팅 게이트(FG)와 선택 게이트(SG) 사이의 소스/드레인 단자(14)는 선택 라인(SL)과 포켓 P형 웰(PPwell, 130) 사이의 전압 레벨을 갖게 된다. 따라서 n 채널 또는 소스/드레인 단자(14)의 전압 레벨과 선택 라인(SL) 또는 포켓 P형 웰(PPwell, 130)과의 전압 차가 줄어들게 되어, 결과적으로 프로그램 디스터브를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명에 따른 비휘발성 반도체 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타내는 도면이다.
도2 는 도1 비휘발성 반도체 메모리 장치의 메모리 셀의 개략적으로 도시한 단면도이다.

Claims (10)

  1. 복수개의 비트 라인 각각과 공통 소스 라인 사이에 직렬로 연결되고, 상기 비트 라인과 직교하는 방향으로 진행하는 복수개의 워드 라인과 복수개의 선택라인이 각각의 게이트에 연결되는 메모리 트랜지스터와 선택 트랜지스터를 구비하는 복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 셀 블록;
    복수개의 비트 라인 선택 스위치 라인으로 인가되는 전압 각각에 응답하여 상기 복수개의 비트 라인 각각을 대응하는 글로벌 비트 라인과 전기적으로 연결하는 복수개의 비트 라인 선택 스위치를 구비하는 비트 라인 선택 스위치 블록; 및
    프로그램 동작 시에 외부에서 인가되는 어드레스를 디코딩하여 상기 비트 라인 선택 스위치 라인으로 인가되는 전압을 제어하여, 선택되지 않는 상기 비트 라인을 상기 대응하는 글로벌 비트 라인과 전기적으로 차단하여 플로팅시키는 제어부를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 비휘발성 반도체 메모리 장치는
    제1 도전형의 기판;
    상기 기판 내의 소정의 영역에 형성되는 제2 도전형의 딥 웰; 및
    상기 딥 웰 내의 소정의 영역에 형성되는 상기 제1 도전형의 포켓 웰을 구비하고,
    상기 메모리 셀 블록 및 상기 비트 라인 선택 스위치 블록은 상기 포켓 웰 내에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제어부는
    상기 프로그램 동작 시에 상기 어드레스를 디코딩하여 상기 메모리 셀 블록이 선택되면, 상기 복수개의 워드 라인으로 네거티브 제1 전압을 인가하고, 상기 포켓 웰로 네거티브 제2 전압을 인가하며, 상기 공통 소스 라인을 플로팅시키고,
    상기 어드레스 중 로우 어드레스를 디코딩하여 선택된 상기 선택 라인으로 포지티브 제1 전압을 인가하고, 선택 되지 않은 상기 선택 라인으로 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 비휘발성 반도체 메모리 장치는
    외부로부터 인가되는 데이터가 1이면, 대응하는 상기 글로벌 비트 라인으로 네거티브 제3 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제어부는
    상기 프로그램 동작 시에 상기 어드레즈 중 칼럼 어드레스를 디코딩하여 선택된 상기 비트 라인 선택 스위치 라인으로 포지티브 제2 전압을, 선택되지 않은 상기 비트 라인 선택 스위치 라인으로 네거티브 제4 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 포지티브 제1 전압은
    상기 네거티브 제1 내지 제4 전압보다 절대값이 큰 전압 레벨을 가지며,
    상기 포지티브 제2 전압은 상기 네거티브 제1 내지 제3 전압보다 절대값에서 작은 전압 레벨을 갖고,
    상기 네거티브 제4 전압은 상기 포지티브 제2 전압보다 절대값에서 작은 전압 레벨을 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 복수개의 비트 라인 각각과 공통 소스 라인 사이에 직렬로 연결되고, 상기 비트 라인과 직교하는 방향으로 진행하는 복수개의 워드 라인과 복수개의 선택라인이 각각의 게이트에 연결되는 메모리 트랜지스터와 선택 트랜지스터를 구비하는 복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 셀 블록, 및 복수개의 비트 라인 선택 스위치 라인으로 인가되는 전압 각각에 응답하여 상기 복수개의 비트 라인 각각을 대응하는 글로벌 비트 라인과 전기적으로 연결하는 복수개의 비트 라인 선택 스위치를 구비하는 비트 라인 선택 스위치 블록을 구비하는 비휘발성 반도체 메모리 장치에 있어서,
    프로그램 동작 시에 외부에서 인가되는 어드레스를 디코딩하여 상기 비트 라인 선택 스위치 라인으로 인가되는 전압을 제어하여, 선택되지 않는 상기 비트 라인을 상기 글로벌 비트 라인과 전기적으로 차단하여 플로팅시키는 단계를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 프로그램 방법.
  8. 제7 항에 있어서, 상기 비휘발성 반도체 메모리 장치의 프로그램 방법은
    상기 프로그램 동작 시에 상기 어드레스를 디코딩하여 상기 메모리 셀 블록이 선택되면, 상기 복수개의 워드 라인으로 네거티브 제1 전압을 인가하는 단계;
    상기 메모리 셀 블록과 상기 비트 라인 선택 스위치 블록이 형성되는 포켓 웰로 네거티브 제2 전압을 인가하는 단계; 및
    상기 공통 소스 라인을 플로팅시키는 단계를 추가로 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 프로그램 방법.
  9. 제8 항에 있어서, 상기 비휘발성 반도체 메모리 장치의 프로그램 방법은
    상기 프로그램 동작 시에 상기 어드레스 중 로우 어드레스를 디코딩하여 선택된 상기 선택 라인으로 상기 네거티브 제1 및 상기 네거티브 제2 전압보다 절대값이 큰 전압 레벨을 가지는 포지티브 제1 전압을 인가하고, 선택 되지 않은 상기 선택 라인으로 접지 전압을 인가하는 단계;
    외부로부터 인가되는 데이터가 1이면, 대응하는 상기 글로벌 비트 라인으로 상기 포지티브 제1 전압보다 절대값에서 작은 전압 레벨을 갖는 네거티브 제3 전압을 인가하는 단계를 추가로 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 프로그램 방법.
  10. 제9 항에 있어서, 상기 비트 라인을 플로팅 시키는 단계는
    상기 어드레스 중 칼럼 어드레스를 디코딩하여 선택된 상기 비트 라인 선택 스위치 라인으로 상기 네거티브 제1 내지 제3 전압보다 절대값에서 작은 전압 레벨을 갖는 포지티브 제2 전압을, 선택되지 않은 상기 비트 라인 선택 스위치 라인으로 상기 포지티브 제2 전압보다 절대값에서 작은 전압 레벨을 갖는 네거티브 제4 전압을 인가하는 단계를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 프로그램 방법.
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