KR101458792B1

KR101458792B1 - 플래시 메모리 장치

Info

Publication number: KR101458792B1
Application number: KR1020080012298A
Authority: KR
Inventors: 김홍수; 신화경; 김민철
Original assignee: 삼성전자주식회사
Priority date: 2008-02-11
Filing date: 2008-02-11
Publication date: 2014-11-10
Also published as: CN101510440B; CN101510440A; US8139413B2; KR20090086819A; US20090201733A1

Abstract

여기에 개시된 플래시 메모리 장치는 각각이 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 복수의 메모리 블록들로 구성된 메모리 셀 어레이, 및 상기 워드라인들을 구동하는 행 선택 회로를 포함하고, 상기 행 선택 회로는 공통 소스 라인을 사이에 둔 메모리 블록 쌍들의 커플링을 방지하기 위한 복수 개의 실드 라인들을 포함한다.

Description

플래시 메모리 장치{FLASH MEMORY DEVICE}

본 발명은 플래시 메모리 장치에 관한 것으로 좀 더 구체적으로는 비 선택된 메모리 블록의 메모리 셀들의 소프트 프로그램을 방지할 수 있는 메모리 장치에 관한 것이다.

일반적인 플래시 메모리 장치는 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 또한, 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 플래시 메모리 장치는 불휘발성 메모리 장치로서 드라이브 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다.

플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 일반적으로, 노어형 플래시 메모리는 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.

고집적 대용량에 유용한 낸드형 플래시 메모리는 비휘발성 메모리로서 현재 이동통신환경, 셋탑박스 또는 게임기 등에서 널리 사용되고 있으며, 그 응용범위가 증가하고 있다. 낸드형 플래시 메모리는 메모리로서의 기본적 기능인 읽기, 쓰기(또는 프로그램) 및 소거 동작을 수행할 수 있다. 잘 알려진 바와 같이, 낸드 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다.

본 발명의 목적은 비 선택된 메모리 블록의 메모리 셀들의 소프트 프로그램을 방지할 수 있는 메모리 장치를 제공하는데 있다.

본 발명의 특징에 따른 플래시 메모리 장치는: 각각이 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 복수의 메모리 블록들로 구성된 메모리 셀 어레이; 및 상기 워드라인들을 구동하는 행 선택 회로를 포함하고, 상기 행 선택 회로는 공통 소스 라인을 사이에 둔 메모리 블록 쌍들의 커플링을 방지하기 위한 복수 개의 실드 라인들을 포함한다.

이 실시 예에 있어서, 상기 행 선택 회로는 상기 워드라인들을 대응되는 전압들로 구동하는 디코더; 그리고 각각 대응되는 메모리 블록들에 연결되며 상기 전압들이 대응되는 워드라인들에 인가되도록 스위칭 되는 스위칭부들을 더 포함하고, 상기 각각의 실드 라인은 상기 메모리 블록 쌍에 대응하는 스위칭부들 사이에 배치된다.

이 실시 예에 있어서, 상기 디코더는 상기 실드 라인들에 접지 전압을 제공한다.

이 실시 예에 있어서, 상기 메모리 블록쌍들의 워드라인들은 각각 대응되는 스위칭부들까지 연장되며, 상기 스위칭부들까지 연장된 메모리 블록들의 워드라인들은 각각 대응되는 쌍들끼리 상기 실드 라인을 사이에 두고 마주보도록 배치된다.

이 실시 예에 있어서, 상기 디코더는 선택된 메모리 블록의 워드라인들을 상기 대응되는 전압들로 구동한다.

이 실시 예에 있어서, 상기 실드 라인들은 상기 디코더까지 확장된다.

이 실시 예에 있어서, 비 선택된 메모리 블록들의 워드라인들은 각각 플로팅 상태이다.

이 실시 예에 있어서, 상기 실드 라인들은 도전 물질로 형성된다.

이 실시 예에 있어서, 상기 실드 라인들은 상기 워드라인들과 동일한 물질로 형성된다.

이 실시 예에 있어서, 상기 실드 라인들은 상기 메모리 셀들의 게이트와 동일한 물질로 형성된다.

이 실시 예에 있어서, 상기 실드라인들은 상기 스위칭 부들이 형성된 반도체 기판상의 소자 분리막 상에 형성되며, 상기 메모리 블록쌍들의 워드라인들은 각각 대응되는 스위칭부들의 소자분리막까지 연장되며, 상기 연장된 메모리 블록 쌍들의 워드라인들은 각각 대응되는 쌍들끼리 상기 실드 라인을 사이에 두고 마주보도록 배치된다.

이 실시 예에 있어서, 상기 실드 라인들은 제조 공정시 상기 워드라인들과 동일한 층에 형성된다.

이 실시 예에 있어서, 상기 실드 라인들은 제조 공정시 상기 워드라인들과 동시에 형성된다.

이 실시 예에 있어서, 상기 실드 라인들은 프로그램 동작시 접지 전압을 제공받는다.

본 발명에 따른 플래시 메모리 장치는 비 선택된 메모리 블록의 메모리 셀들의 소프트 프로그램을 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도이고, 도 2는 도 1에 도시된 메모리 셀 어레이 및 행 선택 회로의 구성을 보여주는 도면이다.

도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택 회로(120)(X-SEL), 페이지 버퍼 회로(130), 전압 발생기(140), 제어 로직(150), 및 입/출력 장치(160)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK0~BLKn-1)로 구성된다. 도 2는 공통 소스 라인(CSL)을 사이에 두고 한 쌍을 이루는 임의의 두 개의 메모리 블록들(BLK0,BLK1)만 도시하였으며, 메모리 블록(BLK0)은 비 선택된 메모리 블록, 그리고 메모리 블록(BLK1)은 선택된 메모리 블록을 나타낸다. 또한, 도 2는 선택된 메모리 블록(BLK1)의 워드라인(WL0)이 선택된 경우를 도시한 것이다. 메모리 블록들(BLK0~BLKn-1)은 각각 도 2에 도시된 바와 같이 공통 소스 라인(CSL)을 사이에 둔 메모리 블록들(BLK0,BLK1)끼리 한 쌍을 이룬다.

메모리 셀 어레이(110)의 각 메모리 블록들(BLK0~BLKn-1)은 도 2에 도시된 바와 같이 비트 라인들(BL0~BLk-1)에 각각 연결되는 복수 개의 셀 스트링들(또는 낸드 스트링들)(11)을 포함한다. 비트 라인들(BL0∼BLk-1)은 메모리 블록들(BLK0∼BLKn-1)에 공유되도록 배열된다. 각 열의 셀 스트링(11)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0~MCm-1)을 포함한다. 스트링들(11)은 대응하는 비트 라인들(BL0∼BLk-1)에 각각 전기적으로 연결되어 있다. 각 스트링(11)에 있어서, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 메모리 셀들(MC0~MCm-1)은 대응하는 워드 라인들(WL0∼WLm-1)에 각각 연결되어 있다. 스트링들(11)의 각 셀들은 플로팅 게이트 트랜지스터들로 구성된다. 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들(WL0∼WLm-1)에 각각 연결된다. 접지 선택 라인(GSL)에 연결된 메모리 셀들의 소스는 각각 공통 소스 라인(CSL)에 연결된다.

행 선택 회로(120)는 외부에서 제공된 행 어드레스(미 도시됨)에 응답하여 임의의 메모리 블록을 선택하고, 선택된 메모리 블록의 임의의 워드라인을 선택한 다. 또한, 행 선택 회로(120)는 제어 로직(150)의 제어에 따라 워드 라인들로 대응하는 워드 라인 전압들을 각각 공급한다.

행 선택 회로(120)는 디코더들(121,125), 스위칭부들(122,124), 및 실드 라인(shield line)들(123)을 포함한다. 스위칭부들(122,124)은 디코더들(121,125) 및 메모리 블록들(BLK0~BLKn-1)에 각각 대응된다. 도 2는 임의의 한 쌍의 메모리 블록들(BLK0, BLK1)에 각각 대응하는 스위칭부들(122,124)만을 도시하였다. 도 2에 도시된 바와 같이, 실드라인(123)은 공통 소스 라인(CSL)을 사이에 둔 메모리 블록 쌍들(BLK0,BLK1)에 각각 대응하는 스위칭부들(122,124) 사이에 배치되며, 스위칭부들(122,124)에 대응되는 디코더들(121,125)까지 확장될 수 있다. 또한, 실드 라인(123)은 대응되는 스위칭부들까지 연장된 메모리 블록 쌍들 각각의 대응되는 워드라인들 사이에 배치된다. 스위칭부들까지 각각 연장된 워드라인들(WL0~WLm-1)은 각각 워드라인 콘택을 통해 대응되는 전압을 제공받는다. 실드 라인(123)은 접지 전압(GND)에 연결된다. 구체적인 메모리 셀 어레이(110), 스위칭부들, 및 실드 라인(123)의 배치 구성은 도 3 내지 도 6에 도시된 평면도 및 단면도에서 상세히 설명될 것이다. 스위칭부들은 각각 선택 트랜지스터들(ST0∼STi)(또는, 스위칭 트랜지스터들)을 포함한다.

메모리 블록들(BLK0~BLKn-1) 각각의 스트링 선택 라인(SSL), 워드 라인들(WL0∼WLm-1), 및 접지 선택 라인(GSL)은 선택 트랜지스터들(ST0∼STi-1)을 통해 대응하는 선택 라인들(S0∼Si-1)에 각각 연결되어 있다.

디코더들(121,125)는 행 어드레스 정보(미 도시됨)에 응답하여 선택 라인 들(S0∼Si-1)로 대응하는 전압들을 전달한다. 즉, 디코더들(121,125)은 워드라인 구동회로로서 동작한다. 예를 들어, 디코더들(121,125)은 프로그램 동작 모드시 선택된 메모리 블록의 선택된 워드 라인으로 프로그램 전압(program voltage)을 공급하고 비선택된 워드 라인들로 패스 전압(pass voltage)을 각각 공급한다. 디코더들(121,125)은 읽기 동작 모드시 선택된 워드 라인으로 접지 전압을 공급하고 비 선택된 워드 라인들로 대응되는 읽기 전압들(Vread)을 각각 공급한다. 프로그램 전압, 패스 전압, 그리고 읽기 전압들은 전원 전압보다 높은 고전압이다.

선택 트랜지스터들(ST0∼STi-1)의 게이트들은 블록 선택 신호(BS)에 의해 제어된다. 선택될 메모리 블록의 스트링 선택 라인(SSL), 워드 라인들(WL0~WLm-1), 및 접지 선택 라인(GSL)에 대응하는 선택 트랜지스터들(ST0∼STi-1)은 블록 선택 신호(BS)에 의해 각각 턴 온 된다. 비 선택될 메모리 블록들의 스트링 선택 라인(SSL), 워드 라인들(WL0~WLm-1), 및 접지 선택 라인(GSL)에 대응하는 선택 트랜지스터들(ST0∼STi-1)은 블록 선택 신호(BS)에 의해 각각 턴 오프 된다. 따라서, 비 선택된 메모리 블록들의 워드 라인들(WLm∼WL0)은 플로팅 상태가 된다.

메모리 셀 어레이(110)를 통해 배열되는 비트 라인들(BL0~BLk-1)은 페이지 버퍼 회로(130)에 전기적으로 연결된다. 페이지 버퍼 회로(130)는 읽기/검증 동작 모드에서 비트 라인들(BL0-BLk-1)을 통해 선택된 워드 라인의 메모리 셀들(MC0~MCm-1)로부터 데이터를 감지한다. 페이지 버퍼 회로(130)에는 프로그램 동작 모드시 메모리 셀들(MC0~MCm-1)에 프로그램될 데이터가 로드된다. 페이지 버퍼 회로(130)는 로드된 프로그램될 데이터에 따라 비트 라인들(BL0-BLk-1)로 전원 전 압(또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압(또는 프로그램 전압: program voltage)을 각각 공급한다. 이러한 동작에 의해 선택된 워드 라인의 메모리 셀들(MC0~MCm-1)에 페이지 버퍼 회로(130)에 로드된 데이터가 프로그램된다. 페이지 버퍼 회로(130)는 한 쌍의 비트라인들을 공유하는 페이지 버퍼들을 포함한다. 그러나, 페이지 버퍼 회로(130)는 비트 라인들 (BL0-BLk-1)에 각각 대응하는 페이지 버퍼들을 포함할 수도 있다.

전압 발생기(140)는 각 동작 모드에 필요한 복수의 전압들(예를들어, Vpgm, Vpass, Vread)을 발생한다. 발생된 전압들은 행 선택회로(120)를 통해 대응되는 워드라인들에 인가된다.

제어 로직(150)은 플래시 메모리 장치(100)의 전반적인 동작을 제어한다.

입/출력 장치(160)는 프로그램 동작시, 외부로부터 제공받은 데이터를 페이지 버퍼 회로(150)에 제공하며, 읽기 동작시 페이지 버퍼 회로(150)를 통해 감지된 데이터를 외부로 출력한다.

전술한 동작을 참조하면, 프로그램 동작시 도 2에 도시된 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)은 플로팅 상태이다. 실드 라인(123)이 없을 경우, 대응되는 주변 회로부들(122,124)까지 연장된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)과 메모리 블록(BLK1)의 워드라인들(WL0~WLm-1)은 서로 대응되는 쌍들끼리 인접하게 된다. 따라서, 선택된 메모리 블록(BLK1)의 워드라인들(WL0~WLm-1)에 인가되는 전압들(Vpgm, Vpass)들에 의해 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)은 커플링 영향을 받는다. 커플링 영향에 의해 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)의 전압 레벨은 높아질 것이다.

그러나, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 대응되는 주변 회로부들(122,124)까지 연장된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)과 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1) 사이에 배치된 실드 라인(123)을 포함한다. 실드라인(123)은 디코더들(121,124) 사이까지 확장될 수 있으며, 접지 전압을 제공받는다. 따라서, 선택된 메모리 블록(BLK1)의 워드라인들(WL0~WLn-1)에 각각 대응되는 전압들(Vpgm, Vpass)들이 인가되더라도, 플로팅 상태인 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLn-1)은 커플링 영향을 받지 않는다.

결과적으로, 프로그램 동작시, 본 발명의 플래시 메모리 장치(100)는 비 선택된 메모리 블록의 메모리 셀들의 소프트 프로그램을 방지할 수 있다.

도 3은 도 2에 도시된 메모리 셀 어레이를 보여주는 평면도이고, 도 4는 도 3의 선 A-A'에 따른 단면도이다.

먼저, 도 3을 참조하면, 반도체 기판의 활성 영역(101)은 소자 분리막(102)에 의해 서로 평행하게 형성된다. 반도체 기판은 실리콘 기판일 수 있다. 활성 영역(101) 상에 복수의 트랜지스터들(SST, GST, MC0~MCm-1)이 형성된다. 한 쌍의 인접한 접지 선택 트랜지스터들(GST) 및 한 쌍의 인접한 스트링 선택 트랜지스터들(SST) 사이에, 복수의 메모리 셀 트랜지스터들(MC0~MCm-1)이 형성된다. 복수의 메모리 셀 트랜지스터들(MC0~MCm-1)은 스트링을 형성한다. 스트링 선택 트랜지스터(SST)에 연결된 스트링 선택 라인(SSL)이 활성 영역(101)에 교차하는 방향으로 연장된다. 메모리 셀 트랜지스터들(MC0~MCm-1)에 연결된 워드 라인(WL0~WLm-1)이 활성 영역(101)에 교차하는 방향으로 연장된다. 한 쌍의 인접한 스트링 선택 트랜지스터들(SST) 사이의 활성 영역에 비트 라인 콘택(BC)을 통하여 비트 라인(BL)이 연결되고, 비트 라인(BL)은 활성 영역(101) 상으로 연장된다. 한 쌍의 인접한 접지 선택 트랜지스터들(GST) 사이의 활성 영역 상에 공통 소스 라인(CSL)이 형성된다. 공통 소스 라인(CSL)은 활성 영역(101)에 교차하는 방향으로 연장된다.

도 4를 참조하면, 반도체 기판(1)의 활성영역 상에 복수의 메모리 셀 트랜지스터들(MC0~MCm-1), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 형성된다. 메모리 셀 트랜지스터들(MC0~MCm-1)은 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 직렬로 연결되어 스트링을 형성한다. 스트링 선택 트랜지스터(SST)의 드레인(12)은 비트 라인 콘택(BC)를 통해 비트라인(BL)에 연결된다. 접지 선택 트랜지스터(GST)의 소스(14)는 공통 소스 라인(CSL)에 연결된다. 각각의 메모리 셀 트랜지스터(MC0~MCm-1)는 반도체 기판상에 터널 산화막(4), 전하 저장막(6), 게이트 층간 유전막(8) 및 제어 게이트 전극(10)이 순차적으로 적층된 게이트 구조를 갖는다. 전하 저장막(6)은 플로팅 게이트 또는 전하 트랩층일 수 있다. 그리고, 각각의 메모리 셀 트랜지스터(MC1~MCm-1)는 게이트 구조에 자기정렬된 소스/드레인(16)을 갖는다. 각각의 메모리 셀 트랜지스터들(MC0~MCm-1)의 제어 게이트 전극(10)은 제어 게이트, 그리고 전하 저장막(6)은 플로팅 게이트라고도 한다. 공통 소스 라인(CSL)은 텅스텐과 같은 전도성 금속으로 형성된다. 워드 라인(WL0~WLm-1)은 메모리 셀 트랜지스터들(MC0~MCm-1)의 게이트들을 활성 영역(110)에 교차하는 방향으로 각각 연장하고 서로 연결한 것이다.

도 5는 도 2에 도시된 영역 C를 보여주는 평면도이고, 도 6은 도 5의 선 B-B'에 따른 단면도이다.

전술한 조건과 같이, 도 5에 도시된 메모리 블록(BLK1)은 선택된 메모리 블록이고, 메모리 블록(BLK0)은 비 선택된 메모리 블록이며, 선택된 메모리 블록(BLK1)의 워드라인(WL0)은 선택된 워드라인이다.

먼저, 도 5를 참조하면, 셀 어레이의 메모리 블록들(BLK0,BLK1)에 연결된 스위칭부들(122,124)은 반도체 기판의 소자 분리막(102)상에 형성된다. 메모리 블록들(BLK0, BLK1) 각각의 접지 선택 라인(GSL)은 스위칭부들(122,124)까지 연장되며, 스위칭부들(122,124) 사이에서 공유되도록 배치된다. 스위칭부들(122,124) 사이에서 공유되도록 배치된 메모리 블록들(BLK0, BLK1)의 접지 선택 라인(GSL)은 프로그램 동작시 콘택(18)을 통해 접지 전압을 제공받는다.

메모리 블록들(BLK0, BLK1)의 워드라인들(WL0~WLm-1)은 각각 대응하는 스위칭부들(122,124)까지 연장된다. 실드 라인(123)은 대응되는 스위칭부들(122,124)까지 연장된 선택된 메모리 블록(BLK1)의 워드라인들(WL0~WLm-1)과 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1) 사이에 배치된다. 스위칭부들(122,124)까지 각각 연장된 메모리 블록들(BLK0, BLK1)의 워드라인들(WL0~WLm-1)은 각각 대응되는 쌍들끼리 실드 라인(123)을 사이에 두고 마주보도록 배치된다.

실드 라인(123)은 도 2에 도시된 바와 같이 디코더들(121,125) 사이까지 확장될 수 있다. 실드 라인(123)은 도전 물질로 형성되며, 워드라인을 구성하는 물질과 동일한 물질로 형성된다. 실드 라인(123)은 워드 라인과 동일한 물질로 형성되 므로, 제조 공정시, 워드라인과 동일 층(도 6 참조)에 그리고 동시에 형성될 것이다. 전술한 바와 같이, 워드 라인들(WL0~WLm-1)은 메모리 셀 트랜지스터들(MC0~MCm-1)의 게이트들을 활성 영역(110)에 교차하는 방향으로 각각 연장하고 서로 연결한 것이다. 따라서, 실드 라인(123)은 메모리 셀 트랜지스터들(MC0~MCm-1)의 게이트들을 구성하는 물질과 같은 물질로 형성된다. 대응되는 스위칭부들(122,124)까지 각각 연장된 워드라인들(WL0~WLm-1)은 각각 대응하는 콘택들(20)을 통해 대응되는 전압을 제공받는다.

실드 라인(123)은 워드라인과 동일한 물질뿐만 아니라 공통 소스 라인(CSL)을 구성하는 물질과 동일한 물질로 형성될 수 있다. 실드라인(123)이 공통 소스 라인(CSL)과 동일한 물질로 형성될 경우, 제조 공정시, 공통 소스 라인(CSL)과 동일한 층에 그리고 동시에 형성될 것이다.

도 6을 참조하면, 반도체 기판(1)의 소자분리막(102)상에 복수의 워드라인들(WL0~WLm-1) 및 실드 라인(123)이 동일층에 형성된다. 또한, 도 2를 참조하면, 복수의 워드라인들(WL0~WLm-1) 및 공통 소스 라인(CSL)은 동일층에 형성된다. 따라서, 실드 라인(123)은 공통 소스 라인(CSL)과 동일층에 형성된다.

메모리 블록(BLK0)의 워드라인(WL0) 및 메모리 블록(BLK1)의 워드라인(WL0)은 각각 대응되는 콘텍(20)을 통해 대응되는 전압을 제공받는다. 도 6에 도시되지 않았으나, 메모리 블록들(BLK0, BLK1)의 다른 워드라인들(WL1~WLm-1)도 각각 대응되는 콘텍(20)을 통해 대응되는 전압을 제공받는다.

전술한 동작을 참조하면, 프로그램 동작시, 선택된 메모리 블록(BLK1)의 워 드라인(WL0)은 프로그램 전압(Vpgm)을 인가받고, 선택된 메모리 블록(BLK1)의 워드라인들(WL1~WLm-1)은 패스 전압(Vpass)을 인가받는다. 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)은 플로팅 상태이다.

실드 라인(123)이 없을 경우, 대응되는 스위칭부들(122,124)까지 연장된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)과 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)은 서로 대응되는 쌍들끼리 인접하게 된다. 고집적화된 메모리 장치일수록 스위칭부들(122,124)까지 연장된 서로 대응되는 워드라인 쌍들은 각각 더 가까이 인접하게 된다. 따라서, 선택된 메모리 블록(BLK1)의 워드라인들(WL0~WLm-1)에 인가되는 전압들(Vpgm, Vpass)들에 의해 스위칭부(124)까지 연장된 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)은 커플링 영향을 받는다. 커플링 영향에 의해 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)의 전압 레벨은 높아질 것이다. 이러한 경우, 비 선택된 메모리 블록(BLK0)의 메모리 셀들은 소프트 프로그램될 가능성이 있다. 선택된 메모리 블록(BLK1)의 워드라인(WL0)은 프로그램 전압(Vpgm)을 인가받는다. 프로그램 전압(Vpgm)은 패스 전압(Vpass)보다 높다. 따라서, 선택된 메모리 블록(BLK1)의 워드라인(WL0)에 인접한 비 선택된 메모리 블록(BLK0)의 워드라인(WL0)은 다른 워드 라인들(WL1~WLm-1)보다 높은 커플링 영향을 받는다. 따라서, 커플링 영향에 의해 비 선택된 메모리 블록(BLK0)의 워드라인(WL0)의 전압 레벨은 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1) 중 가장 높게 승압될 것이다. 이러한 경우, 비 선택된 메모리 블록(BLK0)의 워드라인(WL0)에 연결된 메모리 셀들은 소프트 프로그램될 가능성이 가장 높다.

그러나, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 대응되는 스위칭부들(122,124)까지 연장된 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1)과 메모리 블록(BLK0)의 워드라인들(WL0~WLm-1) 사이에 배치된 실드 라인(123)을 포함한다. 실드 라인(123)은 접지 전압을 제공받는다. 선택된 메모리 블록(BLK1)의 워드라인들(WL0~WLn-1)에 전압들(Vpgm, Vpass)들이 인가되더라도, 접지 전압을 인가받는 실드라인(123)의 전압 레벨은 커플링에 의해 상승 되지 않는다. 또한, 플로팅 상태인 비 선택된 메모리 블록(BLK0)의 워드라인들(WL0~WLn-1)의 전압 레벨은 접지 전압을 인가받는 실드라인(123)에 의해 커플링 영향을 받지 않는다.

결과적으로, 프로그램 동작시, 본 발명의 플래시 메모리 장치는 비 선택된 메모리 블록의 메모리 셀들의 소프트 프로그램을 방지할 수 있다.

도 8은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치(100)를 포함한 컴퓨팅 시스템이 도 12에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(30)에 전기적으로 연결된 마이크로프로세서(400), 사용자 인터페이스(500), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(300), 플래시 메모리 컨트롤러(200), 그리고 플래시 메모리 장치(100)를 포함한다. 플래시 메모리 컨트롤러(200)와 플래시 메모리 장치(100)는 플래시 메모리 시스템을 구성한다. 플래시 메모리 장치(100)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(100)에는 마이크로프로세서(400)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 플래시 메모리 컨트롤러(200)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도;

도 2는 도 1에 도시된 메모리 셀 어레이 및 행 선택 회로의 구성을 보여주는 도면;

도 3은 도 2에 도시된 메모리 셀 어레이를 보여주는 평면도;

도 4는 도 3의 선 A-A'에 따른 단면도;

도 5는 도 2에 도시된 영역 C를 보여주는 평면도;

도 6은 도 5의 선 B-B'에 따른 단면도; 그리고

도 7은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.

<도면의 주요 부분에 대한 부호 설명>

100: 플래시 메모리 장치 110: 메모리 셀 어레이

120: 행 선택 회로(X-SEL) 130: 페이지 버퍼 회로

140: 전압 발생기 150: 제어 로직

160: 입/출력 장치 121: 디코더

122,124: 스위칭 부 123: 실드 라인

101: 활성 영역 102: 소자 분리막

Claims

워드라인들 및 비트라인들의 교차 영역들에 각각 배열된 메모리 셀들을 갖는 복수의 메모리 블록들로 구성된 메모리 셀 어레이; 및

상기 워드라인들을 구동하는 행 선택 회로를 포함하고,

상기 행 선택 회로는 공통 소스 라인을 사이에 둔 메모리 블록 쌍들의 커플링을 방지하는 복수 개의 실드 라인들; 및

상기 복수의 메모리 블록들 중 각각 대응되는 메모리 블록들에 연결되며 워드라인 전압들이 대응되는 워드라인들에 인가되도록 스위칭 되는 스위칭부들을 포함하고,

상기 실드 라인들 각각은 상기 스위칭부들 중 상기 메모리 블록 쌍에 대응하는 스위칭부들 사이에 배치되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 행 선택 회로는 상기 워드라인들을 상기 워드라인 전압들로 구동하는 디코더를 더 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 실드 라인들은 접지 전압에 연결되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 메모리 블록쌍들의 워드라인들은 각각 대응되는 상기 스위칭부들까지 연장되며, 상기 스위칭부들까지 연장된 메모리 블록들의 워드라인들은 각각 대응되는 쌍들끼리 상기 실드 라인을 사이에 두고 마주보도록 배치되는 플래시 메모리 장치.
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제 2 항에 있어서,

상기 실드 라인은 상기 메모리블록 쌍에 대응하는 상기 스위칭부들에 대응하는 상기 디코더들 사이까지 확장되는 플래시 메모리 장치.
삭제
제 1 항에 있어서,

상기 실드 라인들은 도전 물질로 제공되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 실드 라인들은 상기 워드라인들과 동일한 물질로 제공되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 실드 라인들은 상기 메모리 셀들의 게이트와 동일한 물질로 제공되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 실드 라인들은 상기 공통 소스 라인과 동일한 물질로 형성되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 실드 라인들은 상기 스위칭부들이 형성된 반도체 기판상의 소자 분리막 상에 형성되며, 상기 메모리 블록쌍들의 워드라인들은 각각 대응되는 스위칭부들의 소자분리막까지 연장되며, 상기 연장된 메모리 블록 쌍들의 워드라인들은 각각 대응되는 쌍들끼리 상기 실드 라인을 사이에 두고 마주보도록 배치되는 플래시 메모리 장치.
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