JP2003124362A - 不揮発性半導体記憶装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 微細化に際して、データの読み出し及び書き
込み速度をともに向上させることが可能な不揮発性半導
体記憶装置及びその駆動方法を提供する。 【解決手段】 不揮発性半導体記憶装置のメモリセルア
レイは、２次元の行列状に配置されたメモリセル１と、
行方向に配置され、メモリセル１のゲートに接続された
複数のメモリワード線２と、列方向に配置された主ビッ
ト線６，副ビット線３及びソース線１１とを備える。互
いに異なる列のメモリセル１に接続する複数の副ビット
線は各主ビット線６から分岐しており、各ソース線１１
は１列に並ぶ複数のメモリセル１のソースに共通に接続
している。このアレイ構造により、データの読み出しを
ビット線側から行ない、データの書き込みをソース線電
圧の制御により行なうことにより、装置が微細化しても
読み出し速度と書き込み速度を維持することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に、読み出し動作と書き込み動作の高速化に
適した不揮発性半導体記憶装置及びその駆動方法に関す
るものである。

【０００２】

【従来の技術】近年、微細加工技術の進展に伴い、より
高集積化され、且つ読み出し速度と書き込み速度が共に
大きい不揮発性半導体記憶装置が求められている。

【０００３】このような不揮発性半導体記憶装置の一例
が、特開平６−７７４３７号公報に開示されている。こ
の不揮発性半導体記憶装置について、以下説明する。

【０００４】図６は、従来の不揮発性半導体記憶装置の
アレイ構造を示す回路図である。

【０００５】同図に示すように、従来の不揮発性半導体
記憶装置のメモリセルアレイは、ゲート電極１１３，フ
ローティングゲート１１７，ソース領域１１１及びドレ
イン領域１１２を有し、２次元の行列状に配置された複
数のスタックゲート型のメモリセル１０１と、行方向
（図中の横方向）に設けられ、複数のゲート電極１１３
に接続された複数のメモリワード線１０２と、列方向
（図中の縦方向）に延びる複数の主ビット線１０６と、
主ビット線１０６から分岐し、列方向に並ぶｎ個（ｎは
２以上の整数）のメモリセル１０１のドレイン領域１１
２にそれぞれ接続された副ビット線１０３と、副ビット
線１０３のうち主ビット線１０６からの分岐点付近に設
けられたドレイン選択トランジスタ１０５と、行方向に
並ぶドレイン選択トランジスタ１０５の各ゲート電極に
接続されたドレイン選択ワード線１０７と、行方向に設
けられた共通ソース線１０９と、共通ソース線１０９か
ら分岐し、列方向に並ぶｎ個のメモリセルのソース領域
１１１にそれぞれ接続される副ソース線１０４と、副ソ
ース線１０４のうち共通ソース線１０９からの分岐点付
近に設けられたソース選択トランジスタ１０８と、ソー
ス選択トランジスタ１０８のゲート電極に接続されたソ
ース選択ワード線１１０とを備えている。

【０００６】また、メモリセル１０１について見ると、
ゲート電極１１３はメモリワード線１０２に接続され、
ドレイン領域１１２は副ビット線１０３を介して主ビッ
ト線１０６に接続され、ソース領域１１２は副ソース線
１０４を介して共通ソース線１０９に接続されているこ
とになる。

【０００７】ここで、説明のために、個別の主ビット線
を図６の左側から順に主ビット線ＭＢ１、ＭＢ２、…Ｍ
Ｂｍとし、個別のメモリワード線を図６の上側から順に
メモリワード線Ｗ１１、Ｗ１２、…Ｗ１ｎ、Ｗ２１、Ｗ
２２、…Ｗ２ｎとする。また、個別のドレイン選択ビッ
ト線を図６の上側から順にドレイン選択ビット線ＢＤ
１、ドレイン選択ビット線ＢＤ２とし、共通ソース線１
０９のうち共通ソース線Ｓ１から分岐する副ソース線を
副ソース線ＳＳ１１、ＳＳ１２、…ＳＳ１ｍ、ＳＳ２
１、ＳＳ２２、…ＳＳ２ｍとする。

【０００８】また、従来の不揮発性半導体記憶装置のア
レイ構造においては、各列の構造が互いに等しい繰り返
し構造になっている。また、従来のアレイ構造は、共通
ソース線を軸として線対称な構造になっている。

【０００９】なお、従来の不揮発性半導体記憶装置のメ
モリセルアレイにおいては、上述のように主ビット線と
副ビット線とからなる階層構造が取られているが、これ
は、読み出しに用いる主ビット線に接続されるトランジ
スタ数を減らして、主ビット線の容量を低減し、高速読
み出しを実現するためである。

【００１０】次に、従来の不揮発性半導体記憶装置の動
作について説明する。

【００１１】−消去動作− 従来の不揮発性半導体記憶装置においては、図６に示す
メモリセル１０１のフローティングゲート１１７から電
荷が除かれた状態を、消去状態としている。また、デー
タ消去時のメモリセル１のしきい値電圧は１．０Ｖであ
る。

【００１２】なお、消去時には、選択された１本のメモ
リワード線１０２に接続される全てのメモリセル１０１
が保持するデータが同時に消去される。

【００１３】例えば、図６に示すメモリワード線Ｗ１１
に接続された複数のメモリセル１０１を消去する場合
は、メモリワード線Ｗ１１に−２０Ｖの電圧を印加し、
各メモリセル１０１の基板（ｐウェル）の電位を０Ｖと
する。そして、選択しないメモリワード線１０２には０
Ｖの電圧を印加する。なお、データの消去時には、メモ
リセル１０１のソース及びドレイン電位はフローティン
グ状態でよいので、各主ビット線１０６及び各共通ソー
ス線１０９の電位はフローティングないしは設定電位と
する。

【００１４】以上の電圧印加により、選択されたメモリ
セル１０１のゲート−基板間には−２０Ｖの電圧が印加
されるので、電子がフローティングゲートから基板側に
引き抜かれる。これにより、メモリセル１０１のしきい
値電圧が約１．０Ｖに低下し、消去状態となる。

【００１５】また、選択しないメモリセル１０１におい
ては、ゲート−基板間に電位差が発生しないため、デー
タの消去は行われず、しきい値電圧は書き込み状態から
変化しない。

【００１６】−書き込み動作− 次に、書き込み動作について説明する。

【００１７】従来の不揮発性半導体記憶装置において
は、図６に示すメモリセル１０１のフローティングゲー
ト１１７に電子を注入し、メモリセル１０１のしきい値
電圧が約４．０Ｖになった状態を書き込み状態としてい
る。

【００１８】例えば、図６に示すメモリワード線Ｗ１１
に接続されたｍ個のメモリセル１０１のうち、主ビット
線ＭＢ１から分岐した副ビット線ＳＢ１１に接続された
メモリセル１０１に選択的にデータを書き込む場合は、
メモリワード線Ｗ１１に＋１５Ｖの電圧を、ドレイン選
択ワード線ＢＤ１に１０Ｖの電圧を、主ビット線ＭＢ１
に０Ｖの電圧を、すべてのソース選択ワード線１０に０
Ｖの電圧を、各メモリセル１０１の属する基板（ｐウェ
ル）に０Ｖの電圧をそれぞれ印加する。

【００１９】また、データを書込まないメモリセル１０
１に接続された主ビット線１０６には５Ｖの電圧を、ド
レイン選択ワード線ＢＤ１以外のドレイン選択ワード線
１０７（ＢＤ２〜）には０Ｖの電圧を、メモリワード線
Ｗ１１以外のメモリワード線１０２（Ｗ１２〜）には０
Ｖの電圧を印加する。

【００２０】これらの電圧印加により、メモリワード線
Ｗ１１に接続されたメモリセル１０１はすべてオン状態
となるため、メモリワード線Ｗ１１には１５Ｖの電圧
が、副ビット線ＳＢ１１と副ソース線ＳＳ１１には０Ｖ
の電圧が、それぞれ印加されることとなる。一方、副ビ
ット線ＳＢ１１以外の副ビット線１０３（ＳＢ１２〜）
と副ソース線ＳＳ１１以外の副ソース線（ＳＳ１２〜）
には５Ｖの電圧が印加されることとなる。

【００２１】以上の電圧印加の結果、選択されたメモリ
セル１０１のゲート−基板間には＋１５Ｖが印加される
ので、電子が基板からフローティングゲート１１７へ注
入され、このメモリセル１０１のしきい値電圧が約４．
０Ｖに上昇する。

【００２２】また、メモリワード線Ｗ１１に接続された
メモリセル１０１のうち、選択されないメモリセル１０
１のゲート−基板間には、１０Ｖ程度の電位差しか発生
しないため、書き込みはほとんど行われず、メモリセル
１０１のしきい値電圧はほとんど変化しない。

【００２３】なお、メモリワード線Ｗ１１以外のメモリ
ワード線１０２に接続されたメモリセル１０１のゲート
−基板間には電位差が生じないので、書き込みも当然行
われない。

【００２４】以上のようにして、選択したメモリワード
線１０２に接続されるメモリセル１０１のうち、個別の
メモリセル１０１ごとにデータを書き込むことができ
る。また、複数のメモリセル１０１を同時に選択して書
き込みたいデータを書き込むこともできる。

【００２５】このように、従来の不揮発性半導体記憶装
置の書き込み方法は、副ビット線１０３を介してビット
線側からメモリセルへの書き込みを制御するものであっ
た。

【００２６】なお、従来のメモリセルアレイでは、副ソ
ース線構造を有することにより、隣接する副ソース線間
の電気的絶縁を可能にしている。

【００２７】−読み出し動作− 次に、読み出し動作について説明する。

【００２８】従来の不揮発性半導体記憶装置において、
メモリセル１０１が消去状態ならば、しきい値電圧は約
１Ｖとなり、メモリセル１０１が書き込み状態ならば、
しきい値電圧は約４Ｖになっている。このしきい値電圧
の差を利用して、メモリセル１０１のゲートに３Ｖを印
加し、メモリセル１０１のソース−ドレイン間に電流が
流れれば消去状態、流れなければ書き込み状態であると
判定することができる。

【００２９】例えば、図６に示すメモリワード線Ｗ１１
に接続されるメモリセル１０１のうち、副ビット線ＳＢ
１１に接続されたメモリセル１０１のデータを選択的に
読み出す場合、メモリワード線Ｗ１１に３Ｖの電圧を、
ドレイン選択ワード線ＢＤ１に３Ｖの電圧を、主ビット
線ＭＢ１に１Ｖの電圧を、すべてのソース選択ワード線
１１０に３Ｖの電圧を、共通ソース線９に０Ｖの電圧
を、メモリセル１０１の属する基板（ｐウェル）に０Ｖ
の電圧を、それぞれ印加する。

【００３０】また、主ビット線ＭＢ１以外の主ビット線
６（ＭＢ２〜）はオープン状態にし、メモリワード線Ｗ
１１以外のメモリワード線２（Ｗ１２〜）には０Ｖの電
圧を印加する。

【００３１】以上の電圧印加により、ドレイン選択ワー
ド線ＢＤ１に接続されたドレイン選択トランジスタ１０
５とソース選択ワード線１１０に接続されたソース選択
トランジスタが共にオンとなるので、読み出したいメモ
リセル１０１が接続されたメモリワード線Ｗ１１には３
Ｖが、副ビット線ＳＢ１１には１Ｖが、副ソース線ＳＳ
１１には０Ｖが印加されることになる。

【００３２】この電圧印加の結果、メモリセル１０１に
接続された主ビット線ＭＢ１に電流が流れれば消去状態
であり、流れなければ書き込み状態であると判定するこ
とができる。

【００３３】この方法により、各メモリセル１０１に記
憶されたデータを個別に読み出すことができる。

【００３４】なお、従来の不揮発性半導体記憶装置にお
いて、ビット線を主ビット線、副ビット線の階層構造に
することにより、読み出し時に電圧を印加する主ビット
線６に接続されるトランジスタ数を大幅に低減し、主ビ
ット線６間に生じる容量を小さくすることができる。こ
れにより、高速読み出しが可能になる。

【００３５】

【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置のアレイ構造では、微細化に伴
って隣接する主ビット線間の容量が増大するため、高速
読み出しが維持できなくなるという不具合があった。

【００３６】ただし、上記の不具合は、従来のアレイ構
造を、１本の主ビット線から行方向に複数の副ビット線
を分岐させ、１本の主ビット線が副ビット線を介して複
数行のメモリセルに接続された構造とすることにより解
決を図ることができる。

【００３７】１本の主ビット線から行方向に複数の副ビ
ット線を分岐させ、主ビット線と副ビット線とを互いに
高さの異なる配線層内に配置することにより、同一配線
層内に存在する主ビット線の本数を減らすことができる
ので、主ビット線間に生じる容量を低減し、読み出し速
度の低下を抑制することができるのである。

【００３８】しかしながら、このようなアレイ構造をと
った場合、行方向に分岐した各副ビット線上に、互いに
異なる制御を受けるドレイン選択トランジスタを１つず
つ設けることが必要になるため、データの書き込み速度
が低下するという新たな不具合が発生する。

【００３９】加えて、書き込みの際にはビット線側の電
位を固定するので、例えば３本の副ビット線が１本の主
ビット線から分岐する場合には、各主ビット線の電位を
３回固定し直す必要があるため、書き込み速度は約１／
３となる。すなわち、書き込み速度は、副ビット線の主
ビット線からの分岐本数に反比例して遅くなる。

【００４０】このように、従来の不揮発性半導体記憶装
置では、微細化に際して書き込み速度と読み出し速度の
両方を維持することが困難であった。

【００４１】本発明の目的は、微細化した場合にデータ
の書き込み速度及び読み出し速度を維持することが可能
な不揮発性半導体記憶装置及びその駆動方法を提供する
ことにある。

【００４２】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、ゲート電極と、第１及び第２不純物拡散層
と、情報保持部とを有し、２次元の行列状に配置された
複数の不揮発性メモリセルと、上記複数の不揮発性メモ
リセルのうち、一部の複数の不揮発性メモリセルの第１
不純物拡散層に共通に接続され、ほぼ列方向に延びる複
数の第１配線と、上記一部の複数の不揮発性メモリセル
の第２不純物拡散層に共通に接続され、ほぼ列方向に延
びる複数の第２配線とを備えた不揮発性半導体記憶装置
であって、上記各第１配線は、第１主配線と、上記第１
主配線から分岐した、少なくとも１本の第１副配線とに
分かれている。

【００４３】これにより、第１配線側が第１主配線と第
１副配線とに分かれた階層構造となっているため、１本
の第１主配線が複数の第１副配線を介して複数列の不揮
発性メモリセルの第１不純物拡散層に接続された場合
に、第１主配線同士の間隔を大きくとることができるの
で、配線間に生じる容量を小さくすることができる。そ
の結果、装置の微細化が進んでも、第１配線側からデー
タの読み出しを行なうことで、読み出し速度を維持する
ことができる。

【００４４】また、上記複数の第２配線のうち、互いに
異なる列に配置された複数の不揮発性メモリセルの第２
不純物拡散層に接続された複数の第２配線は互いに絶縁
され、上記複数の第２配線のうち、互いに同じ列に配置
された複数の不揮発性メモリセルの第２不純物拡散層に
接続された複数の第２配線は、互いに接続されているこ
とにより、１本の第２配線が複数列に配置された不揮発
性メモリセルに接続されないので、第２配線の電位を適
宜設定してデータの書き込みを行なうことが可能とな
り、書き込み速度を向上させることができる。

【００４５】また、上記不揮発性メモリセルの上方に設
けられた複数の配線層をさらに備え、上記複数の第２配
線は、単一の上記配線層内に設けられていてもよい。

【００４６】上記複数の第２配線のそれぞれは、第２主
配線と、上記第２主配線から分岐した第２副配線とに分
かれ、上記第２主配線と上記第２副配線とが、それぞれ
互いに高さ位置が異なっている。

【００４７】これにより、同時に駆動するビット数が少
なくなり、駆動しなければならない容量を小さくするこ
とができるので、動作時間の遅延を抑制することができ
る。ここで、同時に駆動するビット数が少なくなると容
量が小さくなるのは、同時に駆動するトランジスタ数が
減るからである。

【００４８】上記複数の第２配線に接続された複数のラ
ッチ回路を内部に有し、上記複数の第１主配線に接続さ
れた書き込み制御回路とをさらに備え、上記複数のラッ
チ回路は、データを書き込む際に、上記第１主配線を介
して書き込み用データをラッチし、設定された電圧を上
記各第２配線に印加する機能を有することにより、第２
配線側からのデータの書き込みを実現することができ
る。

【００４９】本発明の不揮発性半導体記憶装置の駆動方
法は、ゲート電極と、第１及び第２不純物拡散層と、情
報保持部とを有し、２次元の行列状に配置された複数の
不揮発性メモリセルと、上記複数の不揮発性メモリセル
のうち一部の不揮発性メモリセルの第１不純物拡散層に
共通に接続され、ほぼ列方向に延びる複数の第１副配線
と、少なくとも１本の上記第１副配線に接続された複数
の第１主配線と、上記不揮発性メモリセルのうち一部の
不揮発性メモリセルの第２不純物拡散層に共通に接続さ
れ、ほぼ列方向に延びる複数の第２配線とを備えた不揮
発性半導体記憶装置の駆動方法であって、上記各第１主
配線の電位を制御することにより上記不揮発性メモリセ
ルに保持されたデータを読み出すステップ（ａ）と、上
記各第２配線の電位を制御することにより上記不揮発性
メモリセルにデータを書き込むステップ（ｂ）とを含ん
でいる。

【００５０】この方法により、上記ステップ（ａ）にお
いて、特に１本の第１主配線が複数の第１副配線を介し
て複数列の不揮発性メモリセルに接続された場合に、配
線間に生じる容量が低減された第１配線側からデータを
読み出すので、読み出しの速度を向上させることができ
る。また、ステップ（ｂ）では、第２配線側から書き込
みを行なうことで、第１配線側から書き込みを行なう場
合よりも書き込み速度を向上させることができる。

【００５１】また、上記第１主配線を介して書き込み用
のデータをラッチ回路に書き込むステップ（ｃ）をさら
に含み、上記ステップ（ｂ）では、上記ラッチ回路に書
き込まれたデータに基づいて書き込み制御回路が上記各
第２配線の電位を制御することにより、ステップ（ｂ）
における第２配線側からのデータ書き込みを実現するこ
とができる。また、上記ラッチ回路数を減らすことで、
書き込み制御回路の面積を低減することもできる。

【００５２】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係る不揮発性半導体記憶装置について、ア
レイ構造と駆動方法に分けて説明する。

【００５３】−アレイ構造− 図１は、本実施形態の不揮発性半導体記憶装置のアレイ
構造を示す回路図である。

【００５４】同図に示すように、本実施形態の不揮発性
半導体記憶装置のメモリセルアレイは、ゲート電極（制
御ゲート）１３，フローティングゲート１７，ソース領
域１８及びドレイン領域１２を有し、２次元の行列状に
配置されたスタックゲート型の複数のメモリセル１と、
行方向（図中の横方向）に延びて、複数のメモリセル１
のゲート電極１３に接続されたメモリワード線２と、ほ
ぼ列方向（図中の縦方向）に延びる主ビット線６と、主
ビット線６から分岐し、ほぼ列方向に並ぶｎ個（ｎは２
以上の整数）のメモリセル１のドレイン領域１２にそれ
ぞれ接続された複数の副ビット線３と、各副ビット線３
のうち主ビット線６からの分岐点付近に介設されたドレ
イン選択トランジスタ５と、行方向に設けられ、複数の
ドレイン選択トランジスタ５のゲートに接続されたドレ
イン選択ワード線７と、１つの列に並ぶすべて（２ｎ
個）のメモリセル１のソース領域１８にそれぞれ接続さ
れる複数のソース線１１とを備えている。

【００５５】また、１本の主ビット線６からは、分岐点
を同じくする２本の副ビット線３が分岐しており、これ
らの副ビット線３は、互いに隣り合う行のメモリセル１
のドレイン領域１２に接続されている。また、１本の主
ビット線６から分岐した２本の副ビット線３上に介設さ
れた各ドレイン選択トランジスタ５は、互いに異なるド
レイン選択ワード線７により接続されている。

【００５６】なお、隣接するソース線１１同士、あるい
は隣接する副ビット線３同士は互いに電気的に絶縁され
ている。

【００５７】このように、本実施形態の不揮発性半導体
記憶装置のメモリセルアレイは、図１に示すとおり、２
行ずつの繰り返し構造をとるとともに、図１の上半分に
示すｍ行×ｎ列のセルアレイが多数個しきつめられた構
造となっている。

【００５８】なお、以下の説明で、個別の主ビット線６
を図１の左側から順に主ビット線ＭＢ１，ＭＢ２，…Ｍ
Ｂｘとし（ｘは２以上の整数，ｘ＝２ｍ）、個別のメモ
リワード線２を順にメモリワード線Ｗ１１，Ｗ１２，…
Ｗ１ｎ，Ｗ２１，Ｗ２２，…Ｗ２ｎ、個別のドレイン選
択ワード線７を図１の上側から順にドレイン選択ワード
線ＢＤ１１，ＢＤ１２，ＢＤ２１，ＢＤ２２とし、個別
の副ビット線３を副ビット線ＳＢ１１，ＳＢ１２，…Ｓ
Ｂ１ｍ，ＳＢ２１，ＳＢ２２，…ＳＢ２ｍとする。

【００５９】以上で説明した本実施形態の不揮発性半導
体記憶装置のアレイ構造が従来のアレイ構造と異なる点
は、主ソース線、副ソース線の階層構造がなく、１つの
列に配置されたすべてのメモリセル１のソース領域に１
本のソース線１１が接続されていることと、これに伴っ
て副ソース線を制御するためのトランジスタをなくした
ことである。そして、ソース線１１はすべて同一配線層
内に設けられている。

【００６０】これにより、ビット線側に比べてソース線
側には書き込み速度を遅延させる制御トランジスタ及び
行方向への配線の分岐がないため、ソース線側からの高
速書き込みが可能になる。

【００６１】また、ビット線側は主ビット線と副ビット
線からなる階層構造になっており、かつ、１本の主ビッ
ト線６から、互いに異なる列のメモリセル１に接続され
る２本の副ビット線３が分岐している。

【００６２】これにより、読み出しに用いる主ビット線
に接続されるトランジスタ数を減らすことができるとと
もに、主ビット線と副ビット線とを２つの配線層に分け
て隣接する主ビット線間の容量を削減することもできる
ので、高速読み出しが可能になる。このビット線構造は
従来から用いられていたが、上述のソース線構造と組み
合わせることで、装置を微細化し、ビット線同士の間隔
が狭くなった場合でも、読み出し速度の向上と書き込み
速度の向上を両立させることができるようになる。

【００６３】（消去動作）次に、本実施形態の不揮発性
半導体記憶装置における消去動作について説明する。な
お、データの消去については従来の不揮発性半導体記憶
装置と同様の方法で行われる。

【００６４】本実施形態の不揮発性半導体記憶装置にお
ける消去動作では、図１に示すメモリセル１のフローテ
ィングゲート１７から電子が放出され、メモリセル１の
しきい値電圧が約１．０Ｖになった状態を消去状態とす
る。

【００６５】例えば、図１に示すメモリワード線Ｗ１１
に接続されるメモリセル１のデータを消去する場合、メ
モリワード線Ｗ１１に−２０Ｖの電圧を印加し、メモリ
セル１の属する基板（ｐウェル）の電位を０Ｖに固定す
る。そして、選択しないメモリワード線２（Ｗ１２〜）
には０Ｖの電圧を印加する。

【００６６】なお、消去時において、メモリセル１のソ
ース及びドレイン領域の電位はフローティング状態で良
いので、主ビット線６等の他端子の電位はフローティン
グないしは適宜に設定した電位でよい。

【００６７】以上の電圧印加の結果、メモリワード線Ｗ
１１に接続されたメモリセル１のゲート電極１３には−
２０Ｖの電圧が印加されることとなり、電子がフローテ
ィングゲートから基板に引き抜かれる。そして、メモリ
セル１のしきい値電圧が約１．０Ｖに低下する。

【００６８】一方、選択されていないメモリセル１のゲ
ート−基板間には電位差が発生しないため、しきい値電
圧は変化せず、データの消去は行われない。

【００６９】このように、消去時には、選択された１本
のメモリワード線２に接続されるすべてのメモリセル１
のデータが同時に消去される。

【００７０】−書き込み動作− 本実施形態の不揮発性半導体記憶装置における書き込み
動作では、メモリセル１のフローティングゲート１７に
電子を注入し、メモリセル１のしきい値電圧が約４．０
Ｖになった状態を書き込み状態とする。

【００７１】例えば、図１に示すメモリワード線Ｗ１１
に接続されるメモリセル１のうち、副ビット線ＳＢ１１
に接続されたメモリセル１に選択的に書き込む場合、メ
モリワード線Ｗ１１に＋１５Ｖの電圧を、ソース線Ｓ１
に０Ｖの電圧を、すべてのドレイン選択ワード線７（Ｂ
Ｄ１１〜）に０Ｖの電圧を、メモリセルの属する基板
（ｐウェル）に０Ｖの電圧をそれぞれ印加する。また、
ソース線Ｓ１以外のソース線１１（Ｓ２〜）には５Ｖの
電圧を印加し、メモリワード線Ｗ１１以外のメモリワー
ド線２（Ｗ１２〜）には０Ｖの電圧を印加する。

【００７２】これらの電圧印加により、メモリワード線
Ｗ１１に接続されるすべてのメモリセル１がオン状態に
なるので、選択されたメモリセル１が接続された副ビッ
ト線ＳＢ１１とソース線Ｓ１にはともに０Ｖの電圧が、
選択しないメモリセル１が接続された副ビット線３（Ｓ
Ｂ１２〜）とソース線１１（Ｓ２〜）には共に５Ｖの電
圧が、それぞれ印加されることになる。

【００７３】以上の電圧印加の結果、選択されたメモリ
セル１のゲート−基板間にはゲート電極側から１５Ｖの
電圧が印加されることになり、電子がフローティングゲ
ート１７へ注入される。これにより、選択されたメモリ
セル１のしきい値電圧が約４．０Ｖに上昇し、書き込み
状態となる。

【００７４】また、メモリワード線Ｗ１１以外のメモリ
ワード線２に接続されたメモリセル１ではゲート−基板
間に電位差は生じず、メモリワード線Ｗ１１に接続され
たメモリセル１のうち選択されないメモリセルのゲート
−基板間でも１０Ｖ以下の電位差しか発生しないため、
書き込みはほとんど行われず、メモリセル１のしきい値
電圧はほとんど変化しない。

【００７５】このようにして、書き込み時には、メモリ
ワード線２に接続されるメモリセル１のうち、書き込み
たいデータに応じて選択的に書き込みを行うことができ
る。また、各メモリセルに書き込みたい各データを同時
に書き込むこともできる。

【００７６】なお、本実施形態の書き込み動作において
は、ビット線側のドレイン選択トランジスタ５はオフに
なっており、データを書き込むメモリセルの選択はソー
ス線からの電圧印加により制御されている。これは、ビ
ット線側からデータの書き込みを制御していた従来の書
き込み方法と大きく異なる。

【００７７】本実施形態の不揮発性半導体記憶装置のメ
モリセルにおいて、上述のように、ビット線側に比べて
ソース線側には書き込み速度を遅延させる制御トランジ
スタ及び行方向への配線の分岐がないため、ソース線側
から書き込みを制御することにより、ビット線側から書
き込む場合に比べ高速な書き込みが可能になる。

【００７８】特に、行方向への配線の分岐がないこと
で、１組のデータを書き込む際に各ソース線１１の電位
を複数回固定し直す必要がなくなるので、書き込み速度
の低下を効果的に抑制することができる。

【００７９】−読み出し動作− 次に、本実施形態の不揮発性半導体記憶装置における読
み出し動作について説明する。

【００８０】上述の通り、メモリセル１が消去状態なら
ば、しきい値電圧は約１Ｖに、書き込み状態ならば、し
きい値電圧は約４Ｖになっている。このため、例えばメ
モリセル１のゲートに３Ｖの電圧を印加し、メモリセル
１のソース−ドレイン間に電流が流れれば消去状態であ
り、流れなければ書き込み状態であると判定することが
できる。

【００８１】例えば、図１に示すメモリワード線Ｗ１１
に接続されるメモリセル１のうち、副ビット線ＳＢ１１
に接続されたメモリセル１を選択的に読み出す場合は、
メモリワード線Ｗ１１に３Ｖの電圧を、ドレイン選択ワ
ード線ＢＤ１１に３Ｖの電圧を、主ビット線ＭＢ１に１
Ｖの電圧を、ソース線Ｓ１に０Ｖの電圧を、メモリセル
１の属する基板（ｐウェル）に０Ｖの電圧をそれぞれ印
加する。また、主ビット線ＭＢ１以外の主ビット線６
（ＭＢ２〜）はオープン状態にし、メモリワード線Ｗ１
１以外のメモリワード線２（Ｗ１２〜）に０Ｖの電圧を
印加する。

【００８２】これらの電圧印加により、読み出したいメ
モリセル１が接続されたメモリワード線Ｗ１１には３Ｖ
の電圧が、副ビット線ＳＢ１１には１Ｖの電圧が、ソー
ス線Ｓ１には０Ｖの電圧がそれぞれ印加されることにな
る。

【００８３】この結果、読み出したメモリセル１に接続
された主ビット線ＭＢ１に電流が流れれば消去状態であ
り、流れなければ書き込み状態であると判定することが
できる。

【００８４】これと同様の方法で、他のメモリセルに保
持されるデータについても読み出すことができる。すな
わち、本実施形態の読み出し動作によれば、読み出した
いメモリセル１に保持されるデータを個別に読み出すこ
とができる。

【００８５】なお、本実施形態の不揮発性半導体記憶装
置の読み出し動作においては、従来と同様にビット線側
から行っている。

【００８６】本実施形態のメモリセルアレイにおいて、
ビット線側は、主・副ビット線の階層構造を有し、主ビ
ット線と主ビット線から複数本分岐した副ビット線とが
互いに高さが異なる２つの配線層内に設けられているの
で、同一配線層内の主ビット線の本数は階層構造をとら
ない場合に比べ減っている。このため、主ビット線間に
生じる容量が低減されているので、ビット線側から読み
出しを行なうことにより、読み出し速度を向上させるこ
とができる。

【００８７】このように、書き込み時とは異なり、読み
出し時においては、１本の主ビット線から多数の副ビッ
ト線が分岐した構造の方が動作速度の上で有利である。

【００８８】−まとめ− 以上のように、本実施形態の不揮発性半導体記憶装置の
メモリセルアレイにおいては、ビット線側が主ビット線
６と副ビット線３の階層構造をとり、且つ異なる２つの
列に配置されたメモリセルにそれぞれ接続された２本の
副ビット線が１本の主ビット線から分岐する構造をとっ
ている。

【００８９】一方、ソース線側は１列のメモリセルに対
して１本のソース線が接続された単純な構造になってい
る。

【００９０】このようなアレイ構造を有する本実施形態
の不揮発性半導体記憶装置において、データの書き込み
をソース線側、データの読み出しをビット線側から行な
うことにより、書き込み速度と読み出し速度の両方を向
上させることが可能となる。つまり、本実施形態の不揮
発性半導体記憶装置及びその駆動方法によれば、従来ト
レードオフの関係にあった書き込み速度の向上と読み出
し速度の向上を同時に実現することができる。

【００９１】もちろん、本実施形態の不揮発性半導体記
憶装置及びその駆動方法は、装置の微細化が進んだ場合
にも適用することができる。

【００９２】なお、本実施形態の不揮発性半導体記憶装
置においては、１本の主ビット線６から、互いに異なる
列のメモリセル１に接続された２本の副ビット線３が分
岐していたが、分岐する副ビット線３は３本以上であっ
てもよいし、逆に１本であってもよい。１本の主ビット
線から副ビット線３が３本以上分岐している場合は、主
ビット線６間の距離をさらに大きくすることができ、主
ビット線間容量をさらに小さくすることができるので、
読み出し速度をさらに向上させることができる。

【００９３】なお、本実施形態の消去動作、書き込み動
作及び読み出し動作において、制御のために印加された
各電圧は絶対的なものではなく、しきい値電圧などメモ
リセルの特性に応じて最適なものを選べばよい。例え
ば、メモリセルのしきい値が書き込み状態で３Ｖ、消去
状態で１Ｖであるなら、メモリワード線から印加する読
み出し電圧は３Ｖではなく、例えば２Ｖにすればよい。

【００９４】また、本実施形態の不揮発性半導体記憶装
置の駆動方法では、メモリセルが１つのフローティング
ゲートを有するトランジスタであったが、これに替えて
基板（ｐウェル）とゲート電極との間に基板側から順に
トンネル酸化膜とシリコン窒化膜とを有するＭＮＯＳ
（Metal Nitride Oxide Semiconductor）や、ゲート酸
化膜と強誘電体膜とを有するＭＦＩＳ(Metal Ferroelec
tric Insulator Semiconductor)を用いてもよい。ま
た、特開平１１−１７７０６８号公報に記載されたよう
な、メモリセルがメモリトランジスタと選択トランジス
タとの２つのトランジスタから構成されたものであって
もよい。

【００９５】なお、本実施形態の不揮発性半導体記憶装
置の駆動方法においては、書き込み，消去共にトンネル
酸化膜全面を電子が通過するＦＮトンネル電流を用いて
行ったが、例えばＣＨＥ（Channel Hot Electron)によ
りフローティングゲートに電子を注入して書き込みを行
なうなど、他の方法を用いてもよい。

【００９６】（第２の実施形態）図２は、本発明の第２
の実施形態に係る不揮発性半導体記憶装置の構成を示す
ブロック回路図である。

【００９７】同図に示すように、本実施形態の不揮発性
半導体記憶装置は、第１の実施形態に係る不揮発性半導
体記憶装置のメモリセルアレイに、装置を駆動するため
の周辺回路をさらに加えたものである。

【００９８】なお、本実施形態の不揮発性半導体記憶装
置のうちメモリセルアレイ部分は、ゲート電極，フロー
ティングゲート，ソース領域及びドレイン領域を有し、
２次元の行列状に配置されたスタックゲート型の複数の
メモリセル１と、行方向（図中の横方向）に設けられ、
複数のメモリセル１のゲート電極に接続されたメモリワ
ード線２と、ほぼ列方向（図中の縦方向）に延びる主ビ
ット線６と、主ビット線６から分岐し、ほぼ列方向に並
ぶｎ個（ｎは２以上の整数）のメモリセル１のドレイン
領域にそれぞれ接続された複数の副ビット線３と、各副
ビット線３のうち主ビット線６からの分岐点付近に介設
されたドレイン選択トランジスタ５と、行方向に設けら
れ、複数のドレイン選択トランジスタ５のゲートに接続
されたドレイン選択ワード線７と、１列に並ぶすべて
（２ｎ個）のメモリセル１のソース領域にそれぞれ接続
される複数のソース線１１とを備えている。

【００９９】そして、本実施形態の不揮発性半導体記憶
装置は、上述のメモリセルアレイと、該メモリセルアレ
イの周辺部に設けられ、主ビット線６に接続する主ビッ
ト線電圧制御回路２３と、メモリワード線２とドレイン
選択ワード線７とに接続する各ワード線電圧制御回路２
２と、ソース線１１に接続し、複数のラッチ回路２０を
有するソース線電圧制御回路２１とを備えている。

【０１００】本実施形態の不揮発性半導体記憶装置にお
いては、主ビット線６の電位を制御する主ビット線電圧
制御回路２３と、メモリワード線２及びドレイン選択ワ
ード線７の電位を制御する各ワード線電圧制御回路２２
と、ソース線１１の電位を制御するソース線電圧制御回
路２１とが互いに協働することにより、消去、書き込
み、読み出しなどの動作が行われる。

【０１０１】次に、本実施形態の不揮発性半導体記憶装
置における書き込み時の回路動作を説明する。

【０１０２】まず、１本のメモリワード線２に接続され
る各メモリセル１に書き込むデータは、主ビット線電圧
制御回路２３から主ビット線６を介してソース線電圧制
御回路２１の内部にあるラッチ回路２０に順次送られ、
同回路に記憶される（注）。

【０１０３】例えば、１本の主ビット線６から１６本の
副ビット線３がメモリワード線方向に分岐するとし、１
本のメモリワード線２に接続される全メモリセル１の数
が１０２４個とすると、主ビット線６は６４本になる。
このとき、６４本の主ビット線６から同時にラッチ回路
２０に記憶させられるデータ数は６４個であるから、１
６回に分けて順次１０２４個分のデータをラッチ回路に
記憶させることになる。

【０１０４】次に、先にラッチ回路２０に記憶させた１
０２４個のメモリセル分のデータをもとに、ソース線電
圧制御回路２１がソース線電位を設定していくことによ
って、実際に各メモリセル１にデータが書き込まれる。

【０１０５】なお、本実施形態の不揮発性半導体記憶装
置に用いられるソース線電圧制御回路２１内では、１本
のソース線に対して１つのラッチ回路２０が対応してい
るので、ラッチ回路２０に記憶されたデータを同時にメ
モリセル１に書き込むことができる。

【０１０６】このような方法でソース線側から書き込み
を行なうことにより、１本の主ビット線６からメモリワ
ード線方向に複数の副ビット線が分岐していても、副ビ
ット線の分岐がない場合の従来の不揮発性半導体記憶装
置と同等の高速書き込みを維持することができる。

【０１０７】なお、本実施形態の不揮発性半導体記憶装
置において、ソース線電圧制御回路２１はメモリセルア
レイの周辺部に設けられた例について説明したが、この
ソース線電圧制御回路２１をメモリセルアレイの内部、
例えばメモリワード線Ｗ１ｎとドレイン選択ワード線Ｂ
Ｄ２１（符号は図１参照）の間に配置してもよい。

【０１０８】これにより、データを伝える各ソース線の
長さを短くすることができるので、ソース線での抵抗が
小さくなり、不揮発性半導体記憶装置の書き込み速度を
上げることができる。

【０１０９】なお、本実施形態の不揮発性半導体記憶装
置において、１本のソース線に対して１つのラッチ回路
２０が対応していたが、ラッチ回路２０の数を減らし、
書き込みを複数回に分けて行なうことも可能である。例
えば、２本のソース線に対して１つのラッチ回路が対応
する場合、書き込みは２回に分けて行なう。このとき、
ソース線のうち半数には書き込みを防止する電圧を印加
し、残りの半数のソース線には書き込みデータに応じて
ラッチ回路より電圧を印加する。

【０１１０】これにより、ラッチ回路の数を減らすこと
ができるので、装置面積を縮小することができる。

【０１１１】（第３の実施形態）本発明の第３の実施形
態に係る不揮発性半導体記憶装置について、以下アレイ
構造と駆動方法に分けて説明する。

【０１１２】−アレイ構造− 図３は、本発明の第３の実施形態に係る不揮発性半導体
記憶装置のアレイ構造を示す回路図である。

【０１１３】同図に示すように、本実施形態の不揮発性
半導体記憶装置のメモリセルアレイは、ゲート電極１
３，フローティングゲート１７，ソース領域１８及びド
レイン領域１２を有し、２次元の行列状に配置されたス
タックゲート型の複数のメモリセル１と、行方向（図中
の横方向）に設けられ、複数のメモリセル１のゲート電
極１３に接続されたメモリワード線２と、ほぼ列方向
（図中の縦方向）に延びた主ビット線６と、主ビット線
６から分岐し、ほぼ列方向に並ぶｎ個（ｎは２以上の整
数）のメモリセル１のドレイン領域１２にそれぞれ接続
された副ビット線３と、各副ビット線３のうち主ビット
線６からの分岐点付近に介設されたドレイン選択トラン
ジスタ５と、行方向に設けられ、複数のドレイン選択ト
ランジスタ５のゲートに接続されたドレイン選択ワード
線７と、メモリワード線２及びドレイン選択ワード線７
と立体的に交差し、ほぼ列方向に延びた主ソース線２４
と、１つの列に並ぶｎ個のメモリセル１のソース領域１
８にそれぞれ接続される複数の副ソース線４と、主ソー
ス線２４と副ソース線４とを接続するソース側配線（Ｓ
１１，Ｓ１２…）と、副ソース線４のうちソース側配線
との接続点付近に介設されたソース選択トランジスタ８
と、１つの行に並んで配置されたソース選択トランジス
タ８の各ゲートに接続されたソース選択ワード線１０と
を備えている。

【０１１４】本実施形態の不揮発性半導体記憶装置のメ
モリセルアレイにおいては、ビット線側だけでなくソー
ス線側も主ソース線２４と副ソース線４からなる階層構
造をとっている点が第１の実施形態のメモリセルアレイ
と異なる。このように、ソース線側も階層構造をとるこ
とにより、同時に駆動するビット数を少なくすることが
できる。これにより、同時に駆動するトランジスタを減
らすことができるので、容量を小さく抑えられ、動作速
度の遅延が抑制される。

【０１１５】また、１本の主ソース線２４は、ソース側
配線，副ソース線４及びソース選択トランジスタ８を介
して１つの列のメモリセル１のソース領域１８のみに接
続されており、この点が従来例のメモリセルアレイと異
なる。

【０１１６】この構造により、１本の主ソース線２４
は、１つの列に配置されたメモリセル１にのみ接続され
ているので、書き込みをソース線側から行なう場合に、
書き込み速度の低下が抑制される。これについては後に
説明する。

【０１１７】また、副ソース線４は、１つの列に並ぶメ
モリセル１のうちｎ個ずつに接続するように分割されて
設けられており、１つの主ソース線２４は１個の接続点
あたりソース側配線を介して２本の副ソース線４に接続
されている。

【０１１８】なお、図３には、１本の主ビット線６が、
副ビット線３を介して１つの列に配置されたメモリセル
１にのみ接続する例を示すが、１本の主ビット線６が分
岐した副ビット線３を介して複数列のメモリセル１に接
続する構造をとってもよい。

【０１１９】なお、隣接する主ソース線２４同士、ある
いは隣接する主ビット線及び副ビット線３同士は互いに
電気的に絶縁されている。

【０１２０】また、本実施形態の不揮発性半導体記憶装
置のメモリセルアレイは、図３に示すとおり、１つの行
を繰り返した構造をとるとともに、ｍ行×２ｎ列のセル
アレイが多数個しきつめられた構造となっている。

【０１２１】なお、以下の説明で、個別の主ビット線６
を図３の左側から順に主ビット線ＭＢ１，ＭＢ２，…Ｍ
Ｂｍとし（ｍは２以上の整数）、個別のメモリワード線
２を順にメモリワード線Ｗ１１，Ｗ１２，…Ｗ１ｎ，Ｗ
２１，Ｗ２２，…Ｗ２ｎ、個別のドレイン選択ワード線
７を図３の上側から順にドレイン選択ワード線ＢＤ１，
ＢＤ２とし、個別の副ビット線３を副ビット線ＳＢ１
１，ＳＢ１２，…ＳＢ１ｍとし、個別の主ソース線２４
を図３の左側から順に主ソース線ＭＳ１，ＭＳ２，…Ｍ
Ｓｍとし、個別の副ソース線４を副ソース線ＳＳ１１，
ＳＳ１２，…ＳＳ１ｍ，ＳＳ２１，ＳＳ２２，…ＳＳ２
ｍとし、個別のソース選択ワード線１０を図３の上側か
ら順にソース選択ワード線ＢＳ１，ＢＳ２とする。

【０１２２】（消去動作）次に、本実施形態の不揮発性
半導体記憶装置における消去動作について説明する。な
お、データの消去については第１の実施形態の不揮発性
半導体記憶装置と同様の方法で行われ、図３に示すメモ
リセル１のフローティングゲート１７から電子が放出さ
れた状態を消去状態とする。

【０１２３】例えば、図３に示すメモリワード線Ｗ１１
に接続されるメモリセル１のデータを消去する場合、メ
モリワード線Ｗ１１に−２０Ｖの電圧を印加し、メモリ
セル１の属する基板（ｐウェル）の電位を０Ｖに固定す
る。そして、選択しないメモリワード線２（Ｗ１２〜）
には０Ｖの電圧を印加する。

【０１２４】なお、消去時において、メモリセル１のソ
ース及びドレイン領域の電位はフローティング状態で良
い。

【０１２５】以上の電圧印加の結果、メモリワード線Ｗ
１１に接続されたメモリセル１のゲート電極１３には−
２０Ｖの電圧が印加されることとなり、電子がフローテ
ィングゲートから基板に引き抜かれる。そして、メモリ
セル１のしきい値電圧が約１．０Ｖに低下する。

【０１２６】一方、選択されていないメモリセル１のゲ
ート−基板間には電位差が発生しないため、しきい値電
圧は変化せず、データの消去は行われない。

【０１２７】このように、消去時には、選択された１本
のメモリワード線２に接続されるすべてのメモリセル１
のデータが同時に消去される。

【０１２８】−書き込み動作− 本実施形態の不揮発性半導体記憶装置における書き込み
動作では、第１の実施形態と同様に、メモリセル１のフ
ローティングゲート１７に電子を注入し、メモリセル１
のしきい値電圧が約４．０Ｖになった状態を書き込み状
態とする。

【０１２９】例えば、図３に示すメモリワード線Ｗ１１
に接続されるメモリセル１のうち、副ビット線ＳＢ１１
に接続されたメモリセル１に選択的に書き込む場合、メ
モリワード線Ｗ１１に＋１５Ｖの電圧を、すべてのドレ
イン選択ワード線７（ＢＤ１１〜）に０Ｖの電圧を、主
ソース線ＭＳ１に０Ｖの電圧を、ソース選択ワード線Ｂ
Ｓ１に３Ｖを、メモリセル１の属する基板（ｐウェル）
に０Ｖの電圧をそれぞれ印加する。また、メモリワード
線Ｗ１１以外のメモリワード線２（Ｗ１２〜）には０Ｖ
の電圧を、主ソース線ＭＳ１以外の主ソース線２４（Ｓ
２〜）には５Ｖの電圧を印加し、ソース選択ワード線Ｂ
Ｓ１以外のソース選択ワード線１０には０Ｖの電圧を印
加する。

【０１３０】これらの電圧印加により、メモリワード線
Ｗ１１に接続されるすべてのメモリセル１がオン状態に
なるとともに、ソース選択ワード線ＢＳ１に接続された
ソース選択トランジスタ８がオン状態になり、ドレイン
選択ワード線ＢＤ１に接続されたドレイン選択トランジ
スタ５がオフ状態になるので、選択されたメモリセル１
が接続された副ビット線ＳＢ１１と副ソース線ＳＳ１１
には共に０Ｖの電圧が、選択しないメモリセル１が接続
された副ビット線３（ＳＢ１２〜ＳＢ１ｍ）と副ソース
線４（ＳＳ１２〜ＳＳ１ｍ）には共に５Ｖの電圧が、そ
れぞれ印加されることになる。

【０１３１】以上の電圧印加の結果、選択されたメモリ
セル１のゲート−基板間にはゲート電極側から１５Ｖの
電圧が印加されることになり、電子がフローティングゲ
ート１７へ注入される。これにより、選択されたメモリ
セル１のしきい値電圧が約４.０Ｖに上昇し、書き込み
状態となる。

【０１３２】また、メモリワード線Ｗ１１以外のメモリ
ワード線２に接続されたメモリセル１ではゲート−基板
間に電位差は生じず、メモリワード線Ｗ１１に接続され
たメモリセル１のうち選択されないメモリセルのゲート
−基板間でも１０Ｖ以下の電位差しか発生しないため、
書き込みはほとんど行われず、メモリセル１のしきい値
電圧はほとんど変化しない。

【０１３３】このようにして、書き込み時には、メモリ
ワード線２に接続される個々のメモリセル１ごとにデー
タを書き込むことができる。また、１本のメモリワード
線に接続される個々のメモリセルに書き込みたいデータ
を同時に書き込むこともできる。

【０１３４】なお、本実施形態の書き込み動作において
は、第１の実施形態と同様に、データを書き込むメモリ
セルの選択は、ソース線側からの電圧印加により制御さ
れている。これは、ビット線側からデータの書き込みを
制御していた従来の書き込み方法と大きく異なる。

【０１３５】本実施形態の不揮発性半導体記憶装置のメ
モリセルにおいては、書き込み速度を遅延させる行方向
への配線の分岐がソース線側にないため、上述のように
ソース線側から書き込みを制御することにより、主ビッ
ト線６から多数の副ビット線３が行方向へ分岐する場合
においても、書き込み速度を維持することができる。

【０１３６】ただし、本実施形態の不揮発性半導体記憶
装置のメモリセルにおいては、１本の主ソース線２４か
ら列方向に複数の副ソース線４が分岐している。しか
し、列方向の分岐があっても、副ソース線４が行方向に
分岐する場合とは異なり、１列に並ぶメモリセルに対し
て１本の主ソース線２４が接続されているので、メモリ
セル１にデータを書き込む際に複数回に分ける必要がな
い。そのため、書き込み速度に影響を与えない。

【０１３７】また、ソース線側が主ソース線と副ソース
線からなる階層構造をとり、且つ主ソース線と副ソース
線が互いに高さの異なる配線層内に分離して設けられて
いるため、主ソース線間に生じる容量を低減することが
でき、装置の微細化による書き込み速度の低下を抑制す
ることができる。

【０１３８】−読み出し動作− 次に、本実施形態の不揮発性半導体記憶装置における読
み出し動作について説明する。

【０１３９】上述の通り、メモリセル１が消去状態なら
ば、しきい値電圧は約１Ｖに、書き込み状態ならば、し
きい値電圧は約４Ｖになっている。このため、第１の実
施形態の読み出し方法と同様に、例えばメモリセル１の
ゲートに３Ｖの電圧を印加し、メモリセル１のソース−
ドレイン間に電流が流れれば消去状態であり、流れなけ
れば書き込み状態であると判定することができる。

【０１４０】例えば、図３に示すメモリワード線Ｗ１１
に接続されるメモリセル１のうち、副ビット線ＳＢ１１
に接続されたメモリセル１を選択的に読み出す場合は、
メモリワード線Ｗ１１に３Ｖの電圧を、ドレイン選択ワ
ード線ＢＤ１に３Ｖの電圧を、主ビット線ＭＢ１に１Ｖ
の電圧を、主ソース線ＭＳ１に０Ｖの電圧を、ソース選
択ワード線ＢＳ１に３Ｖの電圧を、メモリセル１の属す
る基板（ｐウェル）に０Ｖの電圧をそれぞれ印加する。
また、主ビット線ＭＢ１以外の主ビット線６（ＭＢ２
〜）はオープン状態にし、メモリワード線Ｗ１１以外の
メモリワード線２（Ｗ１２〜）に０Ｖの電圧をそれぞれ
印加する。また、他の主ソース線ＭＳ２〜や、ソース選
択ワード線ＢＳ２の電位は０Ｖとする。

【０１４１】これらの電圧印加により、読み出したいメ
モリセル１が接続されたメモリワード線Ｗ１１には３Ｖ
の電圧が、副ビット線ＳＢ１１には１Ｖの電圧が、副ソ
ース線Ｓ１には０Ｖの電圧がそれぞれ印加されることに
なる。

【０１４２】この結果、読み出したメモリセル１に接続
された主ビット線ＭＢ１に電流が流れれば消去状態であ
り、流れなければ書き込み状態であると判定することが
できる。

【０１４３】これと同様の方法で、他のメモリセルに保
持されるデータについても読み出すことができる。すな
わち、本実施形態の読み出し動作によれば、読み出した
いメモリセル１に保持されるデータを個別に読み出すこ
とができる。

【０１４４】なお、本実施形態の不揮発性半導体記憶装
置の読み出し動作においては、従来例及び第１の実施形
態の方法と同様にビット線側から行っている。

【０１４５】本実施形態のメモリセルアレイにおいて、
ビット線側の配線は、主・副ビット線からなる階層構造
を有し、主ビット線と主ビット線から分岐した副ビット
線とが互いに高さが異なる２つの配線層内に設けられて
いるので、同一配線層内の主ビット線の本数は階層構造
をとらない場合に比べ減っている。

【０１４６】また、本実施形態の不揮発性半導体記憶装
置においては、主ビット線から行方向に分岐する副ビッ
ト線の本数は２本であってもよく、その場合には、主ビ
ット線間に生じる容量がさらに低減されるので、ビット
線側から読み出す速度をより向上させることができる。

【０１４７】このように、書き込み時とは異なり、読み
出し時においては、１本の主ビット線から多数の副ビッ
ト線が分岐した構造の方が動作速度の上で有利である。

【０１４８】−まとめ− 以上のように、本実施形態の不揮発性半導体記憶装置の
メモリセルアレイにおいては、ビット線側が主ビット線
６と副ビット線３とからなる階層構造をとるとともに、
ソース線側も主ソース線２４と副ソース線４とからなる
階層構造をとっている。

【０１４９】また、１本の主ソース線２４は、副ソース
線４とソース選択トランジスタ８とを介して１つの列に
配置されたメモリセル１にのみ接続されている。

【０１５０】本実施形態の不揮発性半導体記憶装置はこ
のようなアレイ構造を有するので、データの書き込みを
ソース線側、データの読み出しをビット線側から行なう
ことにより、書き込み速度と読み出し速度の両方を向上
させることが可能となる。

【０１５１】なお、図３には１本の主ビット線６から副
ビット線３の行方向への分岐が１本であったが、２本以
上であってもよく、読み出し動作については、１本の主
ビット線６から行方向に分岐する副ビット線３の本数が
多い方がより速くなる。

【０１５２】また、本実施形態の不揮発性半導体記憶装
置及びその駆動方法は、装置の微細化が進んだ場合にも
適用することができる。

【０１５３】なお、第１の実施形態同様、本実施形態の
消去動作、書き込み動作及び読み出し動作において、制
御のために印加された各電圧は絶対的なものではなく、
しきい値電圧などメモリセルの特性に応じて最適なもの
を選べばよい。

【０１５４】また、本実施形態の不揮発性半導体記憶装
置の駆動方法では、メモリセルが１つのフローティング
ゲートを有するトランジスタであったが、これに替えて
基板（ｐウェル）とゲート電極との間に基板側から順に
トンネル酸化膜とシリコン窒化膜とを有するＭＮＯＳ
や、ゲート酸化膜と強誘電体膜とを有するＭＦＩＳを用
いてもよい。また、特開平１１−１７７０６８号公報に
記載されたような、メモリセルがメモリトランジスタと
選択トランジスタとの２つのトランジスタから構成され
たものであってもよい。

【０１５５】なお、本実施形態の不揮発性半導体記憶装
置の駆動方法においては、書き込み，消去共にトンネル
酸化膜全面を電子が通過するＦＮトンネル電流を用いて
行ったが、例えばＣＨＥによりフローティングゲートに
電子を注入して書き込みを行なうなど、他の方法を用い
てもよい。

【０１５６】（第４の実施形態）図４は、本発明の第４
の実施形態に係る不揮発性半導体記憶装置の構成を示す
ブロック回路図である。

【０１５７】同図に示すように、本実施形態の不揮発性
半導体記憶装置は、第３の実施形態に係る不揮発性半導
体記憶装置のメモリセルアレイに、装置を駆動するため
の周辺回路をさらに加えたものである。

【０１５８】なお、本実施形態の不揮発性半導体記憶装
置のうちメモリセルアレイ部分は、ゲート電極１３，フ
ローティングゲート１７，ソース領域１８及びドレイン
領域１２を有し、２次元の行列状に配置されたスタック
ゲート型の複数のメモリセル１と、行方向に設けられ、
複数のメモリセル１のゲート電極１３に接続されたメモ
リワード線２と、ほぼ列方向に延びた主ビット線６と、
主ビット線６から分岐し、ほぼ列方向に並ぶｎ個（ｎは
２以上の整数）のメモリセル１のドレイン領域１２にそ
れぞれ接続された副ビット線３と、各副ビット線３のう
ち主ビット線６からの分岐点付近に介設されたドレイン
選択トランジスタ５と、行方向に設けられ、複数のドレ
イン選択トランジスタ５のゲートに接続されたドレイン
選択ワード線７と、メモリワード線２及びドレイン選択
ワード線７と立体的に交差し、列方向に延びた主ソース
線２４と、１つの列に並ぶｎ個のメモリセル１のソース
領域１８に共通に接続される複数の副ソース線４と、主
ソース線２４と副ソース線４とを接続するソース側配線
（Ｓ１１，Ｓ１２…）と、副ソース線４のうちソース側
配線との接続点付近に介設されたソース選択トランジス
タ８と、１つの行に並んで配置されたソース選択トラン
ジスタ８の各ゲートに接続されたソース選択ワード線１
０とを備えている。

【０１５９】そして、本実施形態の不揮発性半導体記憶
装置は、上述のメモリセルアレイと、該メモリセルアレ
イの周辺部にそれぞれ設けられた、主ビット線６に接続
する主ビット線電圧制御回路２３と、メモリワード線
２，ドレイン選択ワード線７及びソース選択ワード線１
０に接続する各ワード線電圧制御回路２２と、主ビット
線６と主ソース線２４とに接続し、複数のラッチ回路２
０を有するソース線電圧制御回路２１とを備えている。

【０１６０】本実施形態の不揮発性半導体記憶装置にお
いては、主ビット線６の電位を制御する主ビット線電圧
制御回路２３と、メモリワード線２，ドレイン選択ワー
ド線７及びソース選択ワード線１０の電位を制御する各
ワード線電圧制御回路２２と、主ソース線２４の電位を
制御するソース線電圧制御回路２１とが互いに協働する
ことにより、消去、書き込み、読み出しなどの動作が行
われる。

【０１６１】次に、本実施形態の不揮発性半導体記憶装
置における書き込み時の回路動作を説明する。

【０１６２】まず、１本のメモリワード線２に接続され
る各メモリセル１に書き込むデータは、主ビット線電圧
制御回路２３から主ビット線６を介してソース線電圧制
御回路２１の内部にあるラッチ回路２０に順次送られ、
同回路に記憶される。

【０１６３】例えば、１本の主ビット線６から１６本の
副ビット線３がメモリワード線方向に分岐するとし、１
本のメモリワード線２に接続される全メモリセル１の数
が１０２４個とすると、主ビット線６は６４本になる。
このとき、６４本の主ビット線６から同時にラッチ回路
２０に記憶させられるデータ数は６４個であるから、１
６回に分けて順次１０２４個分のデータをラッチ回路に
記憶させることになる。

【０１６４】次に、先にラッチ回路２０に記憶させた１
０２４個のメモリセル分のデータをもとにソース線電圧
制御回路２１が主ソース線２４の電位を設定していき、
これと同時に各ワード線電圧制御回路２２が各ソース選
択ワード線１０の電位を設定する。これにより、実際に
各メモリセル１にデータが書き込まれる。

【０１６５】このような方法でソース線側から書き込み
を行なうことにより、１本の主ビット線６からメモリワ
ード線方向に複数の副ビット線が分岐している場合で
も、副ビット線の分岐がない場合の従来の不揮発性半導
体記憶装置と同等の高速書き込みを維持することができ
る。

【０１６６】なお、図５（ａ）は、本実施形態に係る不
揮発性半導体記憶装置のうち、図４に示す領域Ｖのみを
示す図であり、図５（ｂ）は、本実施形態に係る不揮発
性半導体記憶装置の変形例のうち、図４に示す領域Ｖの
みを示す図である。

【０１６７】図５（ａ）に示すように、本実施形態の不
揮発性半導体記憶装置に用いられるソース線電圧制御回
路２１内では、１本の主ソース線２４に対して１つのラ
ッチ回路２０が対応しているので、ラッチ回路２０に記
憶されたデータを同時にメモリセル１に書き込むことが
できる。

【０１６８】また、図５（ｂ）に示すように、ラッチ回
路２０の数を減らし、書き込みを複数回に分けて行なっ
てもよい。例えば、２本の主ソース線２４に対して１つ
のラッチ回路２０が対応する場合、書き込みは２回に分
けて行なう。このとき、１回目の書込みでは、主ソース
線２４のうち半数（主ソース線ＭＳ１，ＭＳ３…）に書
き込みを防止する電圧を印加し、残りの半数の主ソース
線２４（ＭＳ２，ＭＳ４…）に書き込みデータに応じて
ラッチ回路２０より電圧を印加する。そして、２回目に
は、書き込み用電圧を印加する主ソース線と書き込み防
止用電圧を印加する主ソース線とを入れ替える。

【０１６９】これにより、ラッチ回路の数を減らすこと
ができるので、装置面積を縮小することができる。

【０１７０】なお、本実施形態の不揮発性半導体記憶装
置において、ソース線電圧制御回路２１はメモリセルア
レイの周辺部に設けられた例について説明したが、この
ソース線電圧制御回路２１をメモリセルアレイの内部、
例えばソース選択ワード線ＢＳ１とソース選択ワード線
ＢＳ２の間に配置してもよい。

【０１７１】これにより、データを伝える各ソース線の
長さを短くすることができるので、ソース線での抵抗が
小さくなり、不揮発性半導体記憶装置の書き込み速度を
上げることができる。

【０１７２】

【発明の効果】本発明の不揮発性半導体記憶装置及びそ
の駆動方法によれば、ビット線が主ビット線と副ビット
線からなる階層構造をとり、１つの列に配置された複数
のメモリセルに対して１本のソース線が接続されるの
で、ビット線側から読み出しを行ない、ソース線側から
書き込み制御を行なうことにより、データの読み出しと
書き込みの両方の速度を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置のアレイ構造を示す回路図である。

【図２】本発明の第２の実施形態に係る不揮発性半導体
記憶装置の構成を示すブロック回路図である。

【図３】本発明の第３の実施形態に係る不揮発性半導体
記憶装置のアレイ構造を示す回路図である。

【図４】本発明の第４の実施形態に係る不揮発性半導体
記憶装置の構成を示すブロック回路図である。

【図５】（ａ），（ｂ）は、それぞれ本発明の第４の実
施形態に係る不揮発性半導体記憶装置のうち、図４に示
す領域Ｖを示す図、及び本発明の第４の実施形態に係る
不揮発性半導体記憶装置の変形例のうち、図４に示す領
域Ｖを示す図である。

【図６】従来の不揮発性半導体記憶装置のアレイ構造を
示す回路図である。

【符号の説明】

１ メモリセル ２ メモリワード線 ３ 副ビット線 ４ 副ソース線 ５ ドレイン選択トランジスタ ６ 主ビット線 ７ ドレイン選択ワード線 ８ ソース選択トランジスタ ９ 共通ソース線 １０ ソース選択ワード線 １１ ソース線 １２ ドレイン領域 １３ ゲート電極 １７ フローティングゲート １８ ソース領域 ２０ ラッチ回路 ２１ ソース線電圧制御回路 ２２ 各ワード線電圧制御回路 ２３ 主ビット線電圧制御回路

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６２２Ａ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AE05 5F083 EP02 EP22 EP79 ER02 ER19 ER23 ER30 GA03 KA06 KA12 5F101 BA01 BB02 BC02 BC11 BD36 BE02 BE05 BE07

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ゲート電極と、第１及び第２不純物拡散
   層と、情報保持部とを有し、２次元の行列状に配置され
   た複数の不揮発性メモリセルと、 上記複数の不揮発性メモリセルのうち、一部の複数の不
   揮発性メモリセルの第１不純物拡散層に共通に接続さ
   れ、ほぼ列方向に延びる複数の第１配線と、 上記一部の複数の不揮発性メモリセルの第２不純物拡散
   層に共通に接続され、ほぼ列方向に延びる複数の第２配
   線とを備えた不揮発性半導体記憶装置であって、 上記各第１配線は、第１主配線と、上記第１主配線から
   分岐した、少なくとも１本の第１副配線とに分かれてい
   る不揮発性半導体記憶装置。
2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
   置において、 上記複数の第２配線のうち、互いに異なる列に配置され
   た複数の不揮発性メモリセルの第２不純物拡散層に接続
   された複数の第２配線は互いに絶縁され、 上記複数の第２配線のうち、互いに同じ列に配置された
   複数の不揮発性メモリセルの第２不純物拡散層に接続さ
   れた複数の第２配線は、互いに接続されていることを特
   徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１または２に記載の不揮発性半導
   体記憶装置において、 上記不揮発性メモリセルの上方に設けられた複数の配線
   層をさらに備え、上記複数の第２配線は、単一の上記配
   線層内に設けられていることを特徴とする不揮発性半導
   体記憶装置。
4. 【請求項４】 請求項１または２に記載の不揮発性半導
   体記憶装置において、 上記複数の第２配線のそれぞれは、第２主配線と、上記
   第２主配線から分岐した第２副配線とに分かれ、 上記第２主配線と上記第２副配線とが、それぞれ互いに
   高さ位置が異なっていることを特徴とする不揮発性半導
   体記憶装置。
5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
   の不揮発性半導体記憶装置において、 上記複数の第２配線に接続された複数のラッチ回路を内
   部に有し、上記複数の第１主配線に接続された書き込み
   制御回路とをさらに備え、 上記複数のラッチ回路は、データを書き込む際に、上記
   第１主配線を介して書き込み用データをラッチし、設定
   された電圧を上記各第２配線に印加する機能を有するこ
   とを特徴とする不揮発性半導体記憶装置。
6. 【請求項６】 ゲート電極と、第１及び第２不純物拡散
   層と、情報保持部とを有し、２次元の行列状に配置され
   た複数の不揮発性メモリセルと、上記複数の不揮発性メ
   モリセルのうち一部の不揮発性メモリセルの第１不純物
   拡散層に共通に接続され、ほぼ列方向に延びる複数の第
   １副配線と、少なくとも１本の上記第１副配線に接続さ
   れた複数の第１主配線と、上記不揮発性メモリセルのう
   ち一部の不揮発性メモリセルの第２不純物拡散層に共通
   に接続され、ほぼ列方向に延びる複数の第２配線とを備
   えた不揮発性半導体記憶装置の駆動方法であって、 上記各第１主配線の電位を制御することにより上記不揮
   発性メモリセルに保持されたデータを読み出すステップ
   （ａ）と、 上記各第２配線の電位を制御することにより上記不揮発
   性メモリセルにデータを書き込むステップ（ｂ）とを含
   む不揮発性半導体記憶装置の駆動方法。
7. 【請求項７】 請求項６に記載の不揮発性半導体記憶装
   置の駆動方法において、 上記第１主配線を介して書き込み用のデータをラッチ回
   路に書き込むステップ（ｃ）をさらに含み、 上記ステップ（ｂ）では、上記ラッチ回路に書き込まれ
   たデータに基づいて書き込み制御回路が上記各第２配線
   の電位を制御することを特徴とする不揮発性半導体記憶
   装置の駆動方法。