JP3344331B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に係り、詳しくは、電気的にデータ書き換え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関す
る。

【０００２】

【従来の技術】従来から、この種の半導体記憶装置（Ｅ
ＥＰＲＯＭ：Electrically ErasableProgrammable RO
M）を構成するメモリセルの１つとして、図２２に示す
ように、コントロールゲート１と、その直下の半導体基
板２との間に、ゲート酸化膜３、絶縁酸化膜４によって
周囲から電気的に絶縁されたフローティングゲート５を
有する１素子型のＭＯＳメモリセルが知られている。こ
のような１素子型のメモリセルの利点は、セルサイズを
小さくできる点にあるが、フローティングゲート５への
電子の注入の仕方や、フローティングゲート５からの電
子の引き抜きの仕方で、次述するような各種の特徴ある
方式が開発されている。すなわち、まず、第１の方式で
は、選択メモリセルへのデータの書き込みは、同図
（ａ）に示すように、ドレイン接合に高いバイアス電圧
を印加し、これによりドレイン領域６の端部で発生した
ＣＨＥ（Channel Hot Electron）を薄いゲート酸化膜３
を通してフローティングゲート５に注入することで行
い、データの消去は、同図（ｂ）に示すように、フロー
ティングゲート５に蓄積されている電子をソース領域７
へＦＮ（Fowler・Nordheim）トンネルにより電子を引き
抜いて行う（例えば、特開昭６４−８１２７２号公報、
１９８５年国際電子デバイス会議のテクニカルダイジェ
ストPP.616-PP.619）。次に、第２の方式では、選択メ
モリセルへのデータを書き込みは、図２３（ａ）に示す
ように、ドレイン領域６の端部で発生したＣＨＥを薄い
ゲート酸化膜３を通してフローティングゲート５に注入
して行う点では、上記第１の方法と同様であるが、デー
タの消去は、同図（ｂ）に示すように、フローティング
ゲート５に蓄積されている電子をゲート酸化膜３を通し
て直下の半導体基板２へＦＮトンネルにより電子を引き
抜いて行う。さらに、第３の方式では、選択メモリセル
へのデータの書き込みは、図２４（ａ）に示すように、
フローティングゲート５に蓄積されている電子をドレイ
ン領域６又はソース領域７へＦＮトンネルにより引き抜
いて行い、データの消去は、半導体基板２からゲート酸
化膜３を通して直上のフローティングゲート５へ電子を
ＦＮトンネルにより注入して行う。

【０００３】一方、個々のメモリセルの書込・消去特性
等の向上を図るために、図２５に示すように、フローテ
ィングゲート型のＭＯＳトランジスタ（メモリトランジ
スタ８）のソース９側にスイッチング用のＭＯＳトラン
ジスタ（スイッチトランジスタ１０）を直列接続した２
素子型のメモリセルも知られている（例えば、米国特許
第５，６４６，０６０号参照）。この２素子型のメモリ
セルでは、同図に示すように、選択メモリセルにデータ
を書き込む場合には、スイッチトランジスタ１０をオフ
状態にして、メモリトランジスタ８のコントロールゲー
ト１１に８Ｖの電圧、ドレイン端子に６Ｖの電圧（コン
トロールゲート電圧より低電圧）をそれぞれ印加して、
ドレイン領域１２からフローティングゲート１３にＣＨ
Ｅ注入（同図（ａ））する。データを消去する場合に
は、フローティングゲート１３に−１０Ｖの電圧、ドレ
イン端子に５Ｖの電圧をそれぞれ印加して、これによっ
て、フローティングゲート１３から電子をドレイン領域
１２へＦＮトンネルにより引き抜く（同図（ｂ））。ま
た、選択メモリセルからデータを読み出す場合には、ス
イッチトランジスタ１０をオン状態にして、ソース端子
に０Ｖ、コントロールゲート端子に電源電圧Ｖ CCを、
ドレイン端子に１Ｖの電圧をそれぞれ印加して、メモリ
セルに電流が流れる否かに応じて読出データが「０」又
は「１」のいずれであるかを判定する。この場合、非選
択メモリセルのコントロールゲート端子に対しては、０
Ｖの電圧が印加される。

【０００４】

【発明が解決しようとする課題】ところで、上記従来の
半導体記憶装置にあっては、書き込み、消去、読み出し
を全てメモリトランジスタのコントロールゲート１，１
１で電圧制御していたため、読出速度が遅くなる、とい
う欠点があった。これは次のような理由による。すなわ
ち、書込／消去時、コントロールゲート１，１１から電
子をＦＮトンネル注入したり、あるいは、ＦＮトンネル
により引き抜いたりするため、コントロールゲート１，
１１は、高電圧を必要とし、このため、図２６及び図２
７に示すように、コントロールゲート１，１１には高電
圧制御回路１４が接続される。しかしながら、読出時に
は高電圧は不要であるので、ロウデコーダは、通常電圧
回路１５から構成されている。この２つの出力は、同じ
コントロールゲート１，１１を電圧制御するので、従来
では、いずれもコントロールゲート１，１１に接続され
ているが、耐圧の低い通常電圧回路１５を守るため、同
図に示すように、通常電圧回路１５と高電圧制御回路１
４との間には電圧緩和回路１６が介挿されるようになっ
ている。このため、読出時は、この電圧緩和回路１６が
挿入されていることと、高電圧制御回路１４の大きな寄
生容量のため、高速動作が阻害されるのである。加え
て、上記したように、ワード線の本数と同数個の電圧緩
和回路が必要となるため、特に、２素子型のメモリセル
では、素子数が増大し、面積が大きくなる、という不都
合もあった。なお、読出時に、高電圧発生回路のみを使
ってコントロールゲート電圧Ｖｃｇを制御する方法も考
えられるが、高電圧回路は、高耐圧トランジスタで構成
されており、この高耐圧トランジスタは耐圧を上げるた
め、厚いゲート酸化膜を使いゲート長も長いので、所定
のオン電流を得るには、ゲート幅を大きくする必要があ
り、寄生容量が大きくなる。このため、高電圧回路の動
作速度は、通常電圧回路に比べて著しく低速で、高速読
出をなし得ないのである。

【０００５】また、上記従来の半導体記憶装置は、いず
れも、読出時、選択・非選択によってコントロールゲー
トの電圧を変化させる動作原理を採用しているが、この
電圧変化の度に、電圧ストレスが発生するため、フロー
ティングゲートのデータ保持特性が劣化し易い、という
問題もあった。すなわち、表１に示すように、従来のフ
ローティングゲートには、「０」書込のときは、例えば
−１Ｖの電位状態となり、「１」書込のときは、例えば
＋１Ｖの電位状態となるので、選択メモリセルのコント
ロールゲートに例えば５Ｖを印加して読み出しを行う際
には、−１Ｖの電位状態のフローティングゲートが、例
えば０Ｖの電位状態に変化し、＋１Ｖの電位状態のフロ
ーティングゲートが、例えば＋２Ｖに変化するため、フ
ローティングゲートの電位が、−１Ｖ〜＋２Ｖの大きな
範囲で変化するので、電圧ストレスが大きすぎる。

【０００６】

【表１】

【０００７】また、上記したように、読出時に、選択・
非選択メモリセルのコントロールゲート電圧Ｖｃｃが異
なるために、図２８に示すように、消去セルのしきい値
電圧Ｖtを狭い範囲に制御しなければならない、という
問題もあった。

【０００８】また、ドレイン領域からコントロールゲー
トへのＣＨＥ注入による書込動作では、かなり大きなド
レイン電流を流す必要があるため、消費電力が大きく、
高出力電流を得るための素子面積の大きなチャージポン
プも必要になるという、不都合もあった。また、フロー
ティングゲートからドレイン（又はソース領域）へのＦ
Ｎトンネルによる電子引き抜きでは、ドレイン領域（又
はソース領域）に高電界が発生するため、ＰＮ接合領域
やゲート酸化膜−ドレイン領域（又はソース領域）界面
付近でのバンドが狭くなり、このため、ホールや電子に
よるバンド間トンネル電流が流れ、ホールがゲート酸化
膜やフローティングゲートに注入されて、誤読み出しの
原因となる過消去や過書き込みが発生する、という弊害
もあった。また、ドレイン領域からコントロールゲート
へのＣＨＥ注入や、フローティングゲートからドレイン
領域（又はソース領域）へのＦＮトンネルによる電子の
引き抜きでは、フローティングゲートの一端部側に偏っ
て電子の注入・引き抜きが行われるため、ゲート酸化膜
が局所的にダメージを受け、素子破壊の原因になる、と
いう弊害もあった。

【０００９】この発明は、上述の事情に鑑みてなされた
もので、一段と高速読出が可能で、データの保持特性に
も優れ、酸化膜の劣化も防止でき、余分な素子の削減も
図ることのできる不揮発性半導体記憶装置を提供するこ
とを目的としている。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、複数のワード線対とセレク
タトランジスタを介してセンスアンプ回路に接続されて
いる複数のビット線と、上記各ワード線対及びビット線
の交差箇所に設けられた複数の不揮発性メモリセルとを
備え、上記各メモリセルが、１本の上記ビット線と、所
定の電位を供給する１本のソ−ス線とに接続されるとと
もに、コントロールゲート及びキャリア蓄積用のフロー
ティングゲートを有するスタックト・ゲート型のメモリ
トランジスタと、スイッチング用ゲートを有する上記ソ
ース線に接続されたスイッチトランジスタとの少なくと
も２つのＭＩＳ型素子からなり、上記各ワード線対が、
第１のワード線と第２のワード線との対からなり、上記
各第１のワード線には当該第１のワード線に沿って又は
当該第１のワード線から分岐した第１の分岐線に沿って
配列された一群のメモリセルの上記コントロールゲート
が接続され、上記各第２のワード線には当該第２のワー
ド線に沿って又は当該第２のワード線から分岐した第２
の分岐線に沿って配列された一群のメモリセルの上記ス
イッチング用ゲートが接続され、かつ、上記各ビット線
には当該ビット線に沿って配列された一群の上記メモリ
セルのドレインが接続されてなる電気的にデータ書き換
え可能な不揮発性半導体記憶装置に係り、データ読出時
には、選択されたビット線上のメモリセルの選択・非選
択を、上記スイッチトランジスタの上記スイッチング用
ゲートで制御して、上記選択ビット線を介して選択メモ
リセルからのデータの読み出しを行われる構成となって
いるとともに、前記複数の不揮発性メモリセルが半導体
基板の上に形成され、データの書込時には、前記スイッ
チトランジスタをＯＦＦ状態にするとともに、メモリセ
ルの選択・非選択を前記メモリトランジスタの前記コン
トロールゲートの電位によって制御し、「０」書き込み
・「１」書き込みを、前記ビット線から供給される前記
メモリトランジスタ直下の半導体領域の電位と、前記メ
モリトランジスタの前記コントロールゲートの電位との
電位差によって制御し、 データの書込時及び消去時に
は、所定のメモリセルに対して、メモリトランジスタの
前記コントロールゲートと、前記半導体基板との間に高
電圧を印加して、前記フローティングゲート直下の半導
体領域から前記フロー ティングゲートへキャリアをトン
ネル注入し、あるいは前記フローティングゲート底面か
ら直下の前記半導体領域へキャリアをトンネルにより引
き抜くことで行う構成となっていることを特徴としてい
る。

【００１１】また、請求項２記載の発明は、請求項１記
載の不揮発性半導体記憶装置に係り、データ読出時に
は、選択メモリセル・非選択メモリセルにかかわらず、
全てのメモリトランジスタの上記コントロールゲート
を、上記第１のワード線を介して、同一電位に設定した
状態で、スイッチトランジスタの上記スイッチング用ゲ
ートで通常電圧制御して、データの読み出しを行う構成
となっていることを特徴としている。

【００１２】また、請求項３記載の発明は、請求項１記
載の不揮発性半導体記憶装置に係り、データ読出時に
は、選択メモリセル・非選択メモリセルにかかわらず、
全てのメモリトランジスタの上記コントロールゲート
を、上記第１のワード線を介して、０Ｖ又はその近傍に
設定した状態で、スイッチトランジスタの上記スイッチ
ング用ゲートで通常電圧制御して、データの読み出しを
行う構成となっていることを特徴としている。

【００１３】また、請求項４記載の発明は、請求項１記
載の不揮発性半導体記憶装置に係り、データ書込時に
は、メモリトランジスタの上記コントロールゲートに、
上記第１のワード線を介して、高電圧回路が接続されて
データの書き込みが行われる一方、データ読出時には、
スイッチトランジスタの上記スイッチング用ゲートに、
上記第２のワード線を介して、通常電圧回路が接続され
てデータの読み出しが行われる構成になされていること
を特徴としている。

【００１４】また、請求項５記載の発明は、請求項１記
載の不揮発性半導体記憶装置に係り、上記スイッチトラ
ンジスタは、上記メモリトランジスタのソース側に直列
接続されていることを特徴としている。

【００１５】また、請求項６記載の発明は、請求項５記
載の不揮発性半導体記憶装置に係り、上記メモリトラン
ジスタのフローティングゲートからキャリアを引き抜い
てデータを消去する方式が採用され、当該データ消去時
には、上記メモリトランジスタのフローティングゲート
からキャリアが充分引き抜かれて、デプレション型の消
去状態とされる構成となっていることを特徴としてい
る。

【００１６】請求項７記載の発明は、請求項１記載の不
揮発性半導体記憶装置に係り、上記不揮発性半導体記憶
装置がフラッシュメモリであることを特徴としている。

【００１７】請求項８記載の発明は、請求項１記載の不
揮発性半導体記憶装置に係り、上記スタックト・ゲート
型のメモリトランジスタに代えて、下層の第１の絶縁膜
と上層の第２の絶縁膜とでゲート絶縁膜が構成され、こ
れらの界面近傍に存在する上記第２の絶縁膜中のトラッ
プ準位にキャリアが蓄積される方式のＭＩＯＳ型メモリ
トランジスタを用いて上記メモリセルが構成されること
を特徴としている。

【００１８】請求項９記載の発明は、半導体基板の上に
形成された複数のワード線対とセレクタトランジスタを
介してセンスアンプ回路に接続されている複数のビット
線と、上記各ワード線対及びビット線の交差箇所に設け
られた複数の不揮発性メモリセルとを備え、上記各メモ
リセルが、１本の上記ビット線と、所定の電位を供給す
る１本のソ−ス線とに接続されるとともに、コントロー
ルゲート及びキャリア蓄積用のフローティングゲートを
有するスタックト・ゲート型のメモリトランジスタと、
スイッチング用ゲートを有するスイッチトランジスタと
の少なくとも２つのＭＩＳ型素子からなり、上記各ワー
ド線対が、第１のワード線と第２のワード線との対から
なり、上記各第１のワード線には当該第１のワード線に
沿って又は当該第１のワード線から分岐した第１の分岐
線に沿って配列された一群のメモリセルの上記コントロ
ールゲートが接続され、上記各第２のワード線には当該
第２のワード線に沿って又は当該第２のワード線から分
岐した第２の分岐線に沿って配列された一群のメモリセ
ルの上記スイッチング用ゲートが接続され、かつ、上記
各ビット線には当該ビット線に沿って配列された一群の
上記メモリセルのドレインが接続されてなる電気的にデ
ータ書き換え可能な不揮発性半導体記憶装置に係り、デ
ータの書込時には、上記スイッチトランジスタをＯＦＦ
状態にするとともに、メモリセルの選択・非選択を上記
メモリトランジスタの上記コントロールゲートの電位に
よって制御し、「０」書き込み・「１」書き込みを、上
記ビット線から供給される上記メモリトランジスタ直下
の半導体領域の電位と、上記メモリトランジスタの上記
コントロールゲートの電位との電位差によって制御し、
データの書込時及び消去時には、所定のメモリセルに対
して、メモリトランジスタの上記コントロールゲート
と、上記半導体基板との間に高電圧を印加して、上記フ
ローティングゲート直下の半導体領域から上記フローテ
ィングゲートへキャリアをトンネル注入し、あるいは上
記フローティングゲート底面から直下の上記半導体領域
へキャリアをトンネルにより引き抜くことで行う構成と
なっていることを特徴としている。

【００１９】請求項１０記載の発明は、請求項９記載の
不揮発性半導体記憶装置に係り、上記各メモリトランジ
スタが、ウェル内に形成されているときは、データの書
込時及び消去時には、所定のメモリセルに対して、メモ
リトランジスタの上記コントロールゲートと、上記ウェ
ルとの間に高電圧を印加して、上記フローティングゲー
ト直下の半導体領域から上記フローティングゲートへキ
ャリアをトンネル注入し、あるいは上記フローティング
ゲート底面から直下の上記半導体領域へキャリアをトン
ネルにより引き抜くことで行う構成となっていることを
特徴としている。

【００２０】請求項１１記載の発明は、請求項９又は１
０記載の不揮発性半導体記憶装置に係り、データの消去
時には、メモリトランジスタのソース及びドレインを上
記フローティングゲート直下の半導体領域と略同電位に
設定することを特徴としている。

【００２１】請求項１２記載の発明は、請求項９又は１
０記載の不揮発性半導体記憶装置に係り、上記メモリト
ランジスタは、ｎチャネル型トランジスタによって構成
され、データの書込時、上記第１のワード線を介して選
択されたメモリトランジスタの上記コントロールゲート
には、基板電位に対して高電位が印加され、かつ、
「０」書き込み（又は「１」書き込み）するために選択
された上記ビット線には上記基板電位と略同電位が印加
される一方、「１」書き込み（又は「０」書き込み）す
るために選択された上記ビット線及び非選択メモリトラ
ンジスタのコントロールゲートには、上記基板電位より
も高く、かつ、上記選択メモリトランジスタのコントロ
ールゲート電位よりも低い電位が印加されることで、デ
ータの書き込みが行われる構成となっていることを特徴
としている。

【００２２】請求項１３記載の発明は、請求項１２記載
の不揮発性半導体記憶装置に係り、データの書込時、上
記非選択メモリトランジスタのコントロールゲート電位
が、「１」書き込み（又は「０」書き込み）するために
選択された上記ビット線のそれよりも高い構成となって
いることを特徴としている。

【００２３】請求項１４記載の発明は、請求項１２記載
の不揮発性半導体記憶装置に係り、データの書込時に
は、上記スイッチトランジスタをオフ状態とすると共
に、選択メモリセルにおいて、メモリトランジスタのソ
ース及びドレインを上記フローティングゲート直下の半
導体領域と略同電位に設定する構成となっていることを
特徴としている。

【００２４】請求項１５記載の発明は、請求項９又は１
０記載の不揮発性半導体記憶装置に係り、上記スイッチ
トランジスタは、上記メモリトランジスタのソース側に
直列接続されていることを特徴としている。

【００２５】請求項１６記載の発明は、請求項９又は１
０記載の不揮発性半導体記憶装置に係り、データ書込時
には、メモリトランジスタの上記コントロールゲート
に、上記第１のワード線を介して、高電圧回路が接続さ
れてデータ書き込みが行われる一方、データ読出時に
は、上記スイッチトランジスタのスイッチング用ゲート
に、上記第２のワード線を介して、通常電圧回路が接続
されてデータ読み出しが行われる構成になされているこ
とを特徴としている。

【００２６】請求項１７記載の発明は、請求項９又は１
０記載の不揮発性半導体記憶装置に係り、上記メモリト
ランジスタのフローティングゲートからキャリアを引き
抜いてデータを消去する方式が採用され、当該データ消
去時には、上記メモリトランジスタのフローティングゲ
ートからキャリアを充分引き抜いて、デプレション型の
消去状態とする構成となっていることを特徴としてい
る。

【００２７】請求項１８記載の発明は、請求項９又は１
０記載の不揮発性半導体記憶装置に係り、上記不揮発性
半導体記憶装置は、フラッシュメモリであることを特徴
としている。

【００２８】請求項１９記載の発明は、請求項９又は１
０記載の不揮発性半導体記憶装置に係り、上記スタック
ト・ゲート型のメモリトランジスタに代えて、下層の第
１の絶縁膜と上層の第２の絶縁膜とでゲート絶縁膜が構
成され、これらの界面近傍に存在する上記第２の絶縁膜
中のトラップ準位にキャリアが蓄積される方式のＭＩＯ
Ｓ型メモリトランジスタを用いて上記メモリセルが構成
されることを特徴としている。

【００２９】また、請求項２０記載の発明は、複数のワ
ード線組とセレクタトランジスタを介してセンスアンプ
回路に接続されている複数のビット線と、上記各ワード
線組及びビット線の交差箇所に設けられた複数の不揮発
性メモリセルとを備え、上記各メモリセルが、１本の上
記ビット線と、所定の電位を供給する１本のソ−ス線と
に接続されるとともに、コントロールゲート及びキャリ
ア蓄積用のフローティングゲートを有するスタックト・
ゲート型のメモリトランジスタと、該メモリトランジス
タのソース側に直列接続され、スイッチング用ゲートを
有する上記ソース線に接続されたスイッチトランジスタ
と、上記メモリトランジスタのドレイン側に直列接続さ
れ、選択用ゲートを有する選択トランジスタとの３つの
ＭＩＳ型素子からなり、上記各ワード線組が、第１のワ
ード線と第２のワード線と第３のワード線の組からな
り、上記各第１のワード線には当該第１のワード線に沿
って、又は当該第１のワード線から分岐した第１の分岐
線に沿って配列された一群のメモリセルの上記コントロ
ールゲートが接続され、上記各第２のワード線には当該
第２のワード線に沿って又は当該第２のワード線から分
岐した第２の分岐線に沿って配列された一群のメモリセ
ルの上記スイッチング用ゲートが接続され、上記各第３
のワード線には当該第３のワード線に沿って、又は当該
第３のワード線から分岐した第３の分岐線に沿って配列
された一群のメモリセルの上記選択用ゲートが接続さ
れ、かつ、上記各ビット線には当該ビット線に沿って配
列された一群の上記メモリセルのドレインが接続されて
なる電気的にデータ書き換え可能な不揮発性半導体記憶
装置に係り、データ読出時には、選択されたビット線上
のメモリセルの選択・非選択を、上記スイッチトランジ
スタの上記スイッチング用ゲートで制御して、上記選択
ビット線を介して選択メモリセルからのデータの読み出
しが行われる構成となっていることを特徴としている。

【００３０】また、請求項２１記載の発明は、請求項２
０記載の不揮発性半導体記憶装置に係り、データ読出時
には、選択メモリセル・非選択メモリセルにかかわら
ず、全てのメモリトランジスタの上記コントロールゲー
トを、上記第１のワード線を介して、同一電位に設定し
た状態で、スイッチトランジスタの上記スイッチング用
ゲートと選択トランジスタの選択用ゲートとで通常電圧
制御して、データの読み出しを行う構成となっているこ
とを特徴としている。

【００３１】また、請求項２２記載の発明は、請求項２
０記載の不揮発性半導体記憶装置に係り、データ読出時
には、選択メモリセル・非選択メモリセルにかかわら
ず、全てのメモリトランジスタの上記コントロールゲー
トが、上記第１のワード線を介して、０Ｖ又はその近傍
に設定された状態で、上記スイッチトランジスタのスイ
ッチング用ゲートと選択トランジスタの選択用ゲートと
で通常電圧制御して、データの読み出しが行われる構成
となっていることを特徴としている。

【００３２】また、請求項２３記載の発明は、請求項２
０記載の不揮発性半導体記憶装置に係り、上記メモリト
ランジスタのフローティングゲートからキャリアを引き
抜いてデータを消去する方式が採用され、当該データ消
去時には、上記メモリトランジスタのフローティングゲ
ートからキャリアが充分引き抜かれて、デプレション型
の消去状態とされる構成となっていることを特徴として
いる。

【００３３】また、請求項２４記載の発明は、請求項２
０記載の不揮発性半導体記憶装置に係り、上記スタック
ト・ゲート型のメモリトランジスタに代えて、下層の第
１の絶縁膜と上層の第２の絶縁膜とでゲート絶縁膜が構
成され、これらの界面近傍に存在する上記第２の絶縁膜
中のトラップ準位にキャリアが蓄積される方式のＭＩＯ
Ｓ型メモリトランジスタを用いて上記メモリセルが構成
されることを特徴としている。

【００３４】また、請求項２５記載の発明は、請求項２
０記載の不揮発性半導体記憶装置に係り、上記不揮発性
半導体記憶装置は、上記複数のメモリセルがｎ個（ｎは
２以上の自然数）のブロックに分割され、各ブロック毎
にデータ書き換え可能なメモリであることを特徴として
いる。

【００３５】また、請求項２６記載の発明は、半導体基
板の上に形成された複数のワード線組とセレクタトラン
ジスタを介してセンスアンプ回路に接続されている複数
のビット線と、上記各ワード線組及びビット線の交差箇
所に設けられた複数の不揮発性メモリセルとを備え、上
記各メモリセルが、１本の上記ビット線と、所定の電位
を供給する１本のソ−ス線とに接続されるとともに、コ
ントロールゲート及びキャリア蓄積用のフローティング
ゲートを有するスタックト・ゲート型のメモリトランジ
スタと、該メモリトランジスタのソース側に直列接続さ
れ、スイッチング用ゲートを有する上記ソース線に接続
されたスイッチトランジスタと、上記メモリトランジス
タのドレイン側に直列接続され、選択用ゲートを有する
選択トランジスタとの３つのＭＩＳ型素子からなり、上
記各ワード線組が、第１のワード線と第２のワード線と
第３のワード線の組からなり、上記各第１のワード線に
は当該第１のワード線に沿って又は当該第１のワード線
から分岐した第１の分岐線に沿って配列された一群のメ
モリセルの上記コントロールゲートが接続され、上記各
第２のワード線には当該第２のワード線に沿って又は当
該第２のワード線から分岐した第２の分岐線に沿って配
列された一群のメモリセルの上記スイッチング用ゲート
が接続され、上記各第３のワード線には当該第３のワー
ド線に沿って又は当該第３のワード線から分岐した第３
の分岐線に沿って配列された一群のメモリセルの上記選
択用ゲートが接続され、かつ、上記各ビット線には当該
ビット線に沿って配列された一群の上記メモリセルのド
レインが接続されてなる電気的にデータ書き換え可能な
不揮発性半導体記憶装置に係り、データの書込時には、
上記スイッチトランジスタをＯＦＦ状態にするととも
に、メモリセルの選択・非選択を上記メモリトランジス
タの上記コントロールゲートの電位によって制御し、
「０」書き込み・「１」書き込みを、上記ビット線から
供給される上記メモリトランジスタ直下の半導体領域の
電位と、上記メモリトランジスタの上記コントロールゲ
ートの電位との電位差によって制御し、データの書込時
及び消去時には、所定のメモリセルに対して、メモリト
ランジスタの上記コントロールゲートと、上記半導体基
板との間に高電圧を印加して、上記フローティングゲー
ト直下の半導体領域から上記フローティングゲートへキ
ャリアをトンネル注入し、あるいは上記フローティング
ゲート底面から直下の上記半導体領域へキャリアをトン
ネルにより引き抜くことで行う構成となっていることを
特徴としている。

【００３６】また、請求項２７記載の発明は、請求項２
６記載の不揮発性半導体記憶装置に係り、上記各メモリ
トランジスタが、ウェル内に形成されているときは、デ
ータの書込時及び消去時には、所定のメモリセルに対し
て、メモリトランジスタの上記コントロールゲートと、
上記ウェルとの間に高電圧を印加して、上記フローティ
ングゲート直下の半導体領域から上記フローティングゲ
ートへキャリアをトンネル注入し、あるいは上記フロー
ティングゲート底面から直下の上記半導体領域へキャリ
アをトンネルにより引き抜くことで行う構成となってい
ることを特徴としている。

【００３７】また、請求項２８記載の発明は、請求項２
６又は２７記載の不揮発性半導体記憶装置に係り、デー
タの消去時には、メモリトランジスタのソース及びドレ
インを上記フローティングゲート直下の半導体領域と略
同電位に設定することを特徴としている。

【００３８】また、請求項２９記載の発明は、請求項２
６又は２７記載の不揮発性半導体記憶装置に係り、デー
タの書込時、選択メモリセルでは、上記選択トランジス
タをオン状態にすると共に、上記スイッチトランジスタ
をオフ状態とする一方、非選択メモリセルでは、上記選
択トランジスタ及び上記スイッチトランジスタもオフ状
態にすることを特徴としている。

【００３９】また、請求項３０記載の発明は、請求項２
９記載の不揮発性半導体記憶装置に係り、上記メモリト
ランジスタは、ｎチャネル型トランジスタによって構成
され、データの書込時、上記第１のワード線を介して選
択されたメモリトランジスタの上記コントロールゲート
には、基板電位に対して高電位が印加され、かつ、
「０」書き込み（又は「１」書き込み）するために選択
された上記ビット線には上記基板電位と略同電位が印加
される一方、「１」書き込み（又は「０」書き込み）す
るために選択された上記ビット線には、上記基板電位よ
りも高く、かつ、上記選択メモリトランジスタのコント
ロールゲート電位よりも低い電位が印加されることで、
データの書き込みが行われる構成となっていることを特
徴としている。

【００４０】また、請求項３１記載の発明は、請求項２
６又は２７記載の不揮発性半導体記憶装置に係り、上記
メモリトランジスタのフローティングゲートからキャリ
アを引き抜いてデータを消去する方式が採用され、当該
データ消去時には、上記メモリトランジスタのフローテ
ィングゲートからキャリアを充分引き抜いて、デプレシ
ョン型の消去状態とする構成となっていることを特徴と
している。

【００４１】また、請求項３２記載の発明は、請求項２
６又は２７記載の不揮発性半導体記憶装置に係り、上記
スタックト・ゲート型のメモリトランジスタに代えて、
下層の第１の絶縁膜と上層の第２の絶縁膜とでゲート絶
縁膜が構成され、これらの界面近傍に存在する上記第２
の絶縁膜中のトラップ準位にキャリアが蓄積される方式
のＭＩＯＳ型メモリトランジスタを用いて上記メモリセ
ルが構成されることを特徴としている。

【００４２】また、請求項３３記載の発明は、請求項２
６記載の不揮発性半導体記憶装置に係り、上記不揮発性
半導体記憶装置は、上記複数のメモリセルがｎ個（ｎは
２以上の自然数）のブロックに分割され、各ブロック毎
にデータ書き換え可能なメモリであることを特徴として
いる。

【００４３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である不揮発性半導体記
憶装置の電気的構成を示すブロック図、図２は、同不揮
発性半導体記憶装置を構成するゲート電源供給回路とし
ての高電圧制御回路及び通常電圧回路の配線接続図、図
３は、同不揮発性半導体記憶装置に用いられるメモリセ
ルの層構成を示す断面図、図４は、同不揮発性半導体記
憶装置の書込・消去の各動作モードに応じたメモリセル
の各端子の電位関係を示す図表、図５は、同メモリセル
における消去動作時の電位関係を示す配線図、図６は、
同書込動作時の電位関係を示す配線図、また、図７は、
同読出動作時の電位関係を示す配線図である。この例の
不揮発性半導体記憶装置は、記憶データを電気的に一括
消去することのできるフラッシュメモリに係り、図１に
示すように、メモリセルアレイ１７と、ロウアドレスバ
ッファ１８と、ロウデコーダ１９と、ロウドライバ２０
と、コラムアドレスバッファ２１と、コラムデコーダ２
２と、コラムセレクタ２３と、センスアンプ回路２４
と、書込回路２５と、制御回路２６とから概略構成され
ている。

【００４４】まず、メモリセルアレイ１７から説明す
る。この例のメモリセルアレイ１７は、同図に示すよう
に、複数のワード線対（ＷＬa₁，ＷＬb₁），…，（ＷＬ
a_n，ＷＬb_n）と複数のビット線ＢＬ₁，ＢＬ₂，…，ＢＬ
_kと、各ワード線対及びビット線の交差箇所に設けられ
た複数（ｎ×ｋ個）の不揮発性メモリセルＭＣ₁₁，ＭＣ
₁₂，…，ＭＣ_n(k-1)，ＭＣ_nkとを有して構成されてい
る。各メモリセルＭＣ₁₁〜ＭＣ_nkは、図３に示すよう
に、コントロールゲート２７とフローティングゲート２
８とを有するスタックト・ゲート型のメモリトランジス
タＭＴと、メモリトランジスタＭＴのソース２９側に直
列接続されたスイッチング用ゲート３０を有するスイッ
チトランジスタＳＴとのＭＯＳ型２素子からなってい
る。なお、図３において、スイッチング用ゲート３０下
のゲート酸化膜が厚く描かれているが、フローティング
ゲート２８下のトンネル酸化膜と同等の厚さでも良い
（他の同様の図において同じである）。ここで、メモリ
トランジスタＭＴは、データ消去状態では、コントロー
ルゲート２７に電圧を加えなくとも、ドレイン電流が流
れる、いわゆるデプレション型のｎチャネルＭＯＳトラ
ンジスタであり、一方、スイッチトランジスタＳＴは、
ゲート電圧をしきい値電圧以上に加えて、始めてドレイ
ン電流が流れる、いわゆるエンハンスメント型のｎチャ
ネルＭＯＳトランジスタである。

【００４５】各ワード線対は、図１に示すように、ま
た、図５乃至図７に拡大して示すように、第１のワード
線ＷＬa₁〜ＷＬa_nと第２のワード線ＷＬb₁〜ＷＬb_nとの
対からなり、各第１のワード線ＷＬa_iには当該第１のワ
ード線ＷＬa_iに沿って配列されたｋ個のメモリセルＭＣ
_i1〜ＭＣ_ikのコントロールゲート２７がそれぞれ接続さ
れ、各第２のワード線ＷＬb_Jには当該第２のワード線Ｗ
Ｌb_Jに沿って配列されたｋ個のメモリセルＭＣ_J1〜ＭＣ
_Jkのそれぞれのスイッチング用ゲート３０が接続され、
かつ、各ビット線ＢＬ_mには当該ビット線ＢＬ_mに沿って
配列されたｎ個のメモリセルＭＣ_1m〜ＭＣ_nmのドレイン
３１（図３参照）がそれぞれ接続されている。なお、こ
の例では、説明を簡略化するため、１アドレス入力につ
き１ビット（１個のメモリセル）が選択されるようにな
っている。

【００４６】次に、上記ロウアドレスバッファ１８は、
入力されたアドレス信号のうちのロウアドレスＲＡＤを
バッファリングし、ロウデコーダ１９に入力する。ロウ
デコーダ１９は、選択用の通常電圧回路１９ａ（図２参
照）から構成され、入力されたロウアドレスＲＡＤをデ
コードして、ｎ本の第２のワード線ＷＬa₁〜ＷＬa_n及び
第１のワード線ＷＬb₁〜ＷＬb_nに対応するｎ本のロウ選
択線の中から、互いに対をなすいずれか１本ずつを選択
して（この例では５Ｖの）電源電圧パルスを出力する。
読出動作時、図７に示すように、ロウデコーダ１９によ
って、いずれか１本の第２のワード線ＷＬb_iが選択され
ると、このワード線ＷＬb_iに接続される１行分のメモリ
セルＭＣ_i1，…，ＭＣ_ikのスイッチング用ゲート３０が
駆動され、対応するスイッチトランジスタＳＴがオンと
される。このとき、非選択の第２のワード線に接続され
たメモリセルのスイッチング用ゲート３０には０Ｖが印
加され、対応するスイッチトランジスタＳＴはオフ状態
とされる。

【００４７】ロウドライバ２０は、図２に示すように、
第１のワード線ＷＬa₁〜ＷＬa_nと１対１に接続されたｎ
個のメモリトランジスタ印加用の高電圧制御回路３２
と、第２のワード線ＷＬb₁〜ＷＬb_nと１対１に接続され
たスイッチトランジスタ印加用の通常電圧回路３３とを
有して構成されている。メモリトランジスタ印加用の高
電圧制御回路３２は、書込時に、ロウデコーダ１９によ
っていずれか１本のロウ選択線が選択されると、対応す
る第１のワード線ＷＬa_iに（この例では１６Ｖの）選択
用高電圧パルスを出力して対応するコントロールゲート
２７に印加して、後に詳述するが、フローティングゲー
ト２８にＦＮ電子注入を行い、あるいは行わないように
することで、「０」又は「１」を書き込む。このとき、
選択されていない第１のワード線には、１６Ｖの選択用
高電圧よりは低く、５Ｖの通常電源電圧よりは高い（こ
の例では８Ｖの）非選択用高電圧パルスを、選択用高電
圧と同じタイミングで出力して非選択のコントロールゲ
ート２７に印加し、非選択メモリセルへの書込が行われ
ない構成となっている。なお、この書込動作モードで
は、図４及び図６に示すように、全てのメモリセルＭＣ
₁₁，…，ＭＣ_nkのスイッチング用ゲート３０には０Ｖが
印加され、全てのスイッチトランジスタＳＴはオフ状態
とされる。また、読出動作時には、この高電圧制御回路
３２は、オフとされ、全てのメモリセルのＭＣ_1m〜ＭＣ
_nmのコントロールゲート２７には、０Ｖが印加されるよ
うになっている。また、消去動作モードでは、高電圧制
御回路３２が、図４及び図５に示すように、全てのメモ
リセルＭＣ₁₁，…，ＭＣ_nkのコントロールゲート２７
に、この例では−１６Ｖの負の高電圧を印加するように
なっている。また、スイッチトランジスタ印加用の通常
電圧回路３３は、消去動作時に駆動して、全てのメモリ
セルＭＣ₁₁，…，ＭＣ_nkのスイッチング用ゲート３０に
５Ｖの電源電圧ＶＤＤを印加する。

【００４８】コラムアドレスバッファ２１は、入力され
たアドレス信号のうちのコラムアドレスＣＡＤをバッフ
ァリングし、コラムデコーダ２２に入力する。コラムデ
コーダ２２は、入力されたコラムアドレスＣＡＤをデコ
ードしてｋ本のコラム線ＣＬ₁〜ＣＬ_kの中からいずれか
１本を選択する。コラムセレクタ２３は、コラム線ＣＬ
₁〜ＣＬ_k及びビット線ＢＬ₁〜ＢＬ_kに対応したｋ個のト
ランスファゲート用のトランジスタＴC₁，ＴＣ₂，…，
Ｔ_ckを有し、各トランジスタＴC₁〜Ｔ_ckは、１本のコラ
ム線ＣＬb_Jが選択されたときにゲートを開いて、対応す
る選択ビット線ＢＬb_Jをデータ線ＤＬに接続する。セン
スアンプ回路２４は、データ線ＤＬと外部の出力データ
線との間で読出データのセンス増幅を行う。すなわち、
読出動作において、コラムデコーダ２２によって、コラ
ムアドレスＣＡＤに対応した１本のコラム線ＣＬb_Jが選
択されると、これに接続されたトランスファゲート用の
トランジスタＴ_CJが、スイッチオンとなり、ビット線Ｂ
Ｌb_Jが選択され、さらに、上述したロウデコーダ１９に
よって第２のワード線ＷＬb_Jが選択されると、選択メモ
リセルＭＣ_JMがデータ線ＤＬを介してセンスアンプ回路
２４に接続される。そして、選択メモリセルＭＣ_JMの書
込データが、センスアンプ回路によって検出・増幅され
て出力データ線から出力される。

【００４９】書込回路２５は、ビット線ＢＬ₁〜ＢＬ_kと
外部の入力データ線との間で書込データの増幅を行う。
具体的には、書込動作において、ロウアドレスＲＡＤに
対応した１本のワード線（第１のワード線）ＷＬa_iが選
択されると、これに接続されるｋ個の選択メモリセルＭ
Ｃ_i1〜ＭＣ_ikがビット線ＢＬ₁〜ＢＬ_kを介して書込回路
に１対１に接続される。そして、入力データ線を介して
供給された選択メモリセルｋ個分の書込データが、ビッ
ト線ＢＬ₁〜ＢＬ_kを介して、ワード線１行分の選択メモ
リセルＭＣ_i1〜ＭＣ_ikに同時に書き込まれる。ここで、
選択メモリセルに対して、「０」書き込みのときは、図
６に示すように、対応するビット線を経由して０Ｖが、
「１」書き込みのときは、対応するビット線を経由して
６Ｖが、それぞれ、対応するメモリセルのドレイン端子
に入力されることで、書き込みが行われる構成となって
いる。

【００５０】また、制御回路２６は、装置各部へ適切な
タイミング信号等の供給を行う。なお、この例では、半
導体基板及びメモリセルＭＣ_i1〜ＭＣ_ikのソース電極
は、接地されている。

【００５１】次に、図５乃至図７を参照して、この例の
動作について説明する。図５乃至図７では、説明を簡単
にするため、２行２列に配列された４個のメモリセルＭ
Ｃ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂からなるメモリアレイを
示している。 （ａ）消去動作 図中４個のメモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂
からデータを一括消去する場合には、図５に示すよう
に、メモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂の選択
／非選択にかかわらず、ドレイン電圧Ｖｄ、ソース電圧
Ｖｓ及び基板電圧ＶSUBを共に０Ｖに保持した状態で、
スイッチング用ゲート３０には消去用の通常電圧回路３
３を駆動して電源電圧ＶＤＤを印加し、一方、コントロ
ールゲート２７には、高電圧制御回路３２を駆動して、
負の高電圧−１６Ｖを印加する。これによって、全ての
メモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂の基板−コ
ントロールゲート２７間に１６Ｖの電位差が生じるの
で、各メモリセルＭＣ₁₁〜ＭＣ₂₂のフローティングゲー
ト２８に電子が蓄積されている場合には、蓄積電子がフ
ローティングゲート２８の下面全体から、薄いゲート酸
化膜を通して、直下の半導体領域（半導体基板の表面
層）にＦＮトンネルにより引き抜かれるが（図８
（ａ））、この電子の引き抜きは、電子が中性状態を通
りこして、フローティングゲート２８が正に荷電し、メ
モリトランジスタＭＴがデプレション型になるまで過剰
に行われ、消去が完了して状態が「１」になる（同図
（ｂ））。この消去動作においては、フローティングゲ
ート２８の下面が、薄いゲート酸化膜を挟んで、０Ｖの
半導体領域と向かい合っている。しかも、スイッチトラ
ンジスタＳＴがオンとされ、それゆえ、メモリトランジ
スタＭＴのソース領域９も０Ｖの電位となり、また、ド
レイン端子にも０Ｖが印加されているので、半導体領域
（半導体基板の表面層）及び（ドレイン・ソース領域３
１，２９とゲート酸化膜との）オーバラップ領域とフロ
ーティングゲート２８との間の電界の乱れはほとんどな
く、略一様な平行電界が得られ、この結果、ＦＮトンネ
ルによる電子の引き抜きがフローティングゲート２８の
下面全域にわたり、一様に行われる。

【００５２】それゆえ、この例の構成によれば、消去
時、フローティングゲートからの電子の引き抜きが局部
に偏って行われるのを回避でき、底面全体で略均等に行
われるので、ゲート酸化膜が局所的にダメージを受ける
ことを防止でき、ひいては、素子寿命を長くすすること
ができる。また、フローティングゲート２８の底面全体
で、ＦＮトンネルによる電子の引き抜きが行われるの
で、省電力の下で高速消去が可能となる。また、デプレ
ション型の消去なので、過消去や過書き込みが、本来的
に問題とならないので、図９に示すように、消去メモリ
セルのしきい値電圧Ｖtは、低い方には回路動作限界が
ない。したがって、消去メモリセルのしきい値電圧Ｖt
を狭い範囲に入れるような、制御は不要となるので、大
変使い勝手が良い。

【００５３】（ｂ）書込動作 次に、書込動作について説明する。全てのメモリセルＭ
Ｃ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂のフローティングゲート
２８は、正に帯電されていて、デプレション型の消去状
態となっている。この状態において、例えば、メモリセ
ルＭＣ₂₁に「０」書き込み、メモリセルＭＣ₂₂に「１」
書き込みしたい場合には、図６に示すように、メモリセ
ルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂の選択／非選択にか
かわらず、スイッチング用ゲート電圧Ｖｓｇを０Ｖにし
てスイッチトランジスタＳＴをオフとし、ソース電圧Ｖ
ｓ及び基板電圧ＶSUBも０Ｖに保持した状態で、図中２
本の第１のワード線ＷＬａ₁，ＷＬａ₂のうち、下側の第
１のワード線ＷＬａ₂を選択して、これに接続されるコ
ントロールゲート２７に１６Ｖの高電圧パルスを印加す
る一方、非選択の上側の第１のワード線ＷＬａ₁に接続
されるコントロールゲートには８Ｖを印加する。このと
き、同一の印加タイミングで、図中２本のビット線ＢＬ
ａ₁，ＢＬａ₂のうち、左側のビット線ＢＬ₁から対応す
るメモリセルＭＣ₁₁，ＭＣ₂₁のドレイン領域に０Ｖを、
右側のビット線ＢＬ₂から対応するメモリセルＭＣ₁₂，
ＭＣ₂₂のドレイン領域に６Ｖを印加する。すなわち、選
択メモリセルに対する書き込みが「０」書き込みのとき
は、対応するビット線ＢＬ₁を介してそのドレイン端子
に０Ｖを印加し、「１」書き込みのときは、ビット線Ｂ
Ｌ₂を介してドレイン端子に６Ｖを印加する。この書込
動作の結果、各メモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，Ｍ
Ｃ₂₂への書込状態は以下の通りとなる。

【００５４】メモリセルＭＣ₁₁（非書き込み） 書込時のコントロール電圧Ｖｃｇが８Ｖ、ドレイン電圧
Ｖｄが０Ｖの下では、フローティングゲート２８下の半
導体領域には、いまだデプレション型のチャネルが存在
し、したがって、ドレイン領域３１、チャネル層及びメ
モリトランジスタＭＴのソース領域２９の電位が同電位
の０Ｖとなるので、これら基板・ドレイン領域３１・メ
モリトランジスタＭＴのソース領域２９とコントロール
ゲート２７との間の電位差は、一様に８Ｖとなる。しか
し、この例のメモリセルの膜構成では、８Ｖの電位差で
は、電子の注入は有効に行われない。つまり、メモリセ
ルＭＣ₁₁には、書込が行われない。

【００５５】メモリセルＭＣ₁₂（非書き込み） 書込時のコントロール電圧Ｖｃｇが８Ｖ、ドレイン電圧
Ｖｄが６Ｖの下では、フローティングゲート２８下の半
導体領域には、いまだデプレション型のチャネルが存在
し、したがって、ドレイン領域３１、チャネル層及びメ
モリトランジスタＭＴのソース領域２９の電位が同電位
の６Ｖとなるので、これら基板・ドレイン領域３１・メ
モリトランジスタＭＴのソース領域２９とコントロール
ゲート２７との間の電位差は、一様に２Ｖとなる。しか
し、２Ｖの電位差では、電子の注入は有効に行われな
い。つまり、メモリセルＭＣ₁₁には、書込が行われな
い。

【００５６】メモリセルＭＣ₂₁（「０」書き込み） 書込時のコントロール電圧Ｖｃｇが１６Ｖ、ドレイン電
圧Ｖｄが０Ｖの下では、フローティングゲート２８下の
半導体領域には、チャネルが形成され、したがって、ド
レイン領域３１、チャネル層及びメモリトランジスタＭ
Ｔのソース領域２９の電位が同電位の０Ｖとなるので、
これら基板・ドレイン領域３１・メモリトランジスタＭ
Ｔのソース領域２９とコントロールゲート２７との間の
電位差は、一様に１６Ｖとなる。１６Ｖもの大きな電位
差があれば、図１０（ａ）に示すように、ゲート酸化膜
を通して、フローティングゲート２８とチャネル間で、
ＦＮトンネルによる電子注入が過剰に行われ、電子が中
性状態を通りこしてフローティングゲート２８が負に帯
電し、メモリトランジスタＭＴがしきい値Ｖｔの高いエ
ンハンスメント型となり、「０」書き込みがなされる。

【００５７】メモリセルＭＣ₂₂（「１」書き込み） 書込時のコントロール電圧Ｖｃｇが１６Ｖ、ドレイン電
圧Ｖｄが６Ｖの下では、フローティングゲート２８下の
半導体領域には、チャネルが形成され、したがって、ド
レイン領域３１、チャネル層及びメモリトランジスタＭ
Ｔのソース領域２９の電位が同電位の６Ｖとなるので、
これら基板・ドレイン領域３１・メモリトランジスタＭ
Ｔのソース領域２９とコントロールゲート２７との間の
電位差は、一様に１０Ｖとなる。しかし、この例のメモ
リセルの膜構成では、１０Ｖの電位差でも、同図（ｂ）
に示すように、電子の注入が有効に行われず、デプレシ
ョン型の状態を保つことで、「１」書込がなされる。

【００５８】この場合の「０」書込動作においては、フ
ローティングゲート２８の下面が、薄いゲート酸化膜を
挟んで、０Ｖのチャネル層と向かい合っている。しか
も、メモリトランジスタＭＴがオンとされ、それゆえ、
メモリトランジスタＭＴのソース領域９もドレイン領域
３１と同電位の０Ｖとなるので、チャネル層及び（ドレ
イン・ソース領域とゲート酸化膜との）オーバラップ領
域とフローティングゲート２８との間の電界の乱れはほ
とんどなく、略一様な平行電界が得られ、この結果、Ｆ
Ｎトンネル電子注入がフローティングゲート２８の下面
全域にわたり、一様に行われる。この場合、ドレイン領
域（又はソース領域）からの電子の引き抜きではないの
で、バンド間トンネル電流は起こらない。それゆえ、こ
の例の構成によれば、書込時、フローティングゲートへ
の電子の注入が局部に偏って行われるのを回避でき、底
面全体で略均等に行われるので、ゲート酸化膜が局所的
にダメージを受けることを防止でき、ひいては、素子寿
命を長くすることができ、書換回数の向上を図ることが
できる。また、フローティングゲート２８の底面全体
で、ＦＮトンネルによる電子注入が行われるので、注入
効率が良く、省電力の下で高速書込が可能となる。

【００５９】（ｃ）読出動作 次に、読出動作モードでは、図７に示すように、メモリ
セルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂の選択／非選択に
かかわらず、コントロールゲート電圧Ｖｃｇを０Ｖと
し、ソース電圧Ｖｓ及び基板電圧ＶSUBも０Ｖに保持す
る。なお、メモリトランジスタＭＴは、消去状態ではデ
プレション型なので、コントロールゲート電圧Ｖｃｇを
０Ｖとしても、オン状態である。今、メモリセルＭＣ₂₁
のデータを読み出す場合には、図中下側の第２のワード
線ＷＬｂａ₁を選択して、これに接続されるスイッチン
グ用ゲート３０に電源電圧パルスＶＤＤを印加すると共
に、図中左側のビット線ＢＬ₁を選択してドレイン端子
に１Ｖを印加する。このとき、選択メモリセルＭＣ₂₁が
電流を流すと、フローティングゲート２８には電子が蓄
積されておらず、読出データが「１」であると判定さ
れ、一方、電流を流さなければ、フローティングゲート
２８に電子が蓄積されており、しきい値電圧Ｖｔが高く
なっている状態なので、読出データが「０」であると判
定される。

【００６０】それゆえ、この例の構成によれば、読出動
作を、メモリトランジスタＭＴのコントロールゲート２
７によらず、スイッチトランジスタＳＴのスイッチング
用ゲート３０で低電圧制御するようにしたので、高速読
出が可能となる。加えて、図２に示すように、第１のワ
ード線ＷＬa₁〜ＷＬa_nには、高電圧制御回路３２のみが
接続されて通常電圧回路が接続されておらず、第２のワ
ード線ＷＬb₁〜ＷＬb_nには、通常電圧回路３３のみが接
続されて高電圧制御回路が接続されていないため、ワー
ド線の本数と同数個の電圧緩和回路が不要となるため、
素子数を削減でき、小面積化を図る上で有利である。ま
た、読出時、選択・非選択によらず、コントロールゲー
ト電圧Ｖｃｇが０Ｖに固定されるので、フローティング
ゲート２８に余計な電圧ストレスがかからず、このた
め、フローティングゲート２８のデータ保持特性が著し
く向上する。たとえば、上記したように、従来のフロー
ティングゲートは、「０」書込のときは、例えば−１Ｖ
の電位状態となり、「１」書込のときは、例えば＋１Ｖ
の電位状態となるので、選択メモリセルのコントロール
ゲートに例えば５Ｖを印加して読み出しを行う際には、
−１Ｖの電位状態のフローティングゲートが、例えば０
Ｖの電位状態に変化し、＋１Ｖの電位状態のフローティ
ングゲートが、例えば＋２Ｖに変化するため、フローテ
ィングゲートは、−１Ｖ〜＋２Ｖの大きな範囲で電位が
変化する（表１参照）。しかし、この例では、コントロ
ールゲートの電圧は０Ｖに固定されるので、フローティ
ングゲートの電位は、表２に示すように、−１Ｖ〜＋１
Ｖの比較的狭い範囲で存在し、しかも、固定されたまま
であるので、静的動的な電圧ストレスが小さくて済む。

【００６１】

【表２】

【００６２】

【００６３】また、図９に示すように、消去メモリセル
のしきい値電圧Ｖtは低い方には回路動作限界がないの
で、読出コントラストの向上を図ることもできる。

【００６４】◇第２実施例 次に、この発明の第２実施例ついて説明する。図１１
は、この発明の第２実施例である不揮発性半導体記憶装
置の書込・消去の各動作モードに応じたメモリセルの各
端子の電位関係を示す図表、図１２は、同メモリセルに
おける消去動作時の電位関係を示す配線図、また、図１
３は、同書込動作時の電位関係を示す配線図である。こ
の第２実施例の構成が、上述した第１実施例のそれと大
きく異なるところは、新たに、メモリセルのソース端子
に電源を供給するためのソース電源供給回路３４を設け
た点、及び消去・書込動作時における各端子の電圧レベ
ルを変えた点である。上記以外の点では、図１の装置構
成と略同様であり、また、読出時の電位関係（図７）も
上述の第１実施例で述べたと略同様であるので、その説
明を省略し、以下、この例の消去・書込動作についての
み説明する。

【００６５】（ａ）消去動作 図中４個の全てのメモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，
ＭＣ₂₂からデータを一括消去する場合には、図１１及び
図１２に示すように、メモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ
₂₁，ＭＣ₂₂の選択／非選択にかかわらず、全てのメモリ
セルのドレイン端子及びソース端子をフローティング状
態Ｘにし、基板電圧ＶSUBと全てのスイッチトランジス
ＳＴのスイッチング用ゲート３０とを８Ｖに保持した状
態で、全てのメモリトランジスタＭＴのコントロールゲ
ート２７に−８Ｖを印加する。これによって、全てのメ
モリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂の基板−コン
トロールゲート２７間に１６Ｖの電位差が生じるので、
各メモリセルＭＣ₁₁〜ＭＣ₂₂のフローティングゲート２
８に電子が蓄積されている場合には、蓄積電子がフロー
ティングゲート２８の下面全体から、薄いゲート酸化膜
を通して、直下の半導体領域（半導体基板の表面層）に
ＦＮトンネルにより引き抜かれる（図８（ａ））。さら
に、このＦＮトンネルによる電子の引き抜きは、フロー
ティングゲート２８が正に帯電して、メモリトランジス
タＭＴがデプレション型になるまで過剰に行われ、消去
が完了する（同図（ｂ））。この場合において、全ての
メモリセルのドレイン端子及びソース端子がフローティ
ング状態Ｘであるので、フローティングゲート２８とド
レイン領域３１０及びメモリトランジスタＭＴのソース
領域２９との間で電子の流れは発生せず、したがって、
この例の構成によっても、上述した第１実施例で述べた
消去動作と略同様の効果を得ることができる。

【００６６】（ｂ）書込動作 次に、書込動作について説明する。全てのメモリセルＭ
Ｃ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂のフローティングゲート
２８は、正に帯電されていて、デプレション型の消去状
態となっている。この状態において、例えば、メモリセ
ルＭＣ₂₁に「０」書き込み、メモリセルＭＣ₂₂に「１」
書き込みしたい場合には、図１１及び図１３に示すよう
に、メモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂の選択
／非選択にかかわらず、スイッチング用ゲート電圧Ｖｓ
ｇを−８ＶにしてスイッチトランジスタＳＴをオフと
し、また、ソース電圧Ｖｓ及び基板電圧ＶSUBも−８Ｖ
に保持した状態で、図中２本の第１のワード線ＷＬ
ａ₁，ＷＬａ₂のうち、下側の第１のワード線ＷＬａ₂を
選択して、これに接続されるコントロールゲート２７に
８Ｖの高電圧パルスを印加する一方、非選択の上側の第
１のワード線ＷＬａ₁に接続されるコントロールゲート
には０Ｖを印加する。このとき、同一の印加タイミング
で、図中２本のビット線ＢＬａ₁，ＢＬａ₂のうち、左側
のビット線ＢＬ₁から対応するドレイン端子に−８Ｖ
を、右側のビット線ＢＬ₂から対応するメモリセルＭＣ
₁₁，ＭＣ₂₁のドレイン端子に−２Ｖを印加する。すなわ
ち、選択メモリセルに対する書き込みが「０」書き込み
のときは、対応するメモリセルＭＣ₁₂，ＭＣ₂₂のビット
線ＢＬ₁を介してそのドレイン端子に−８Ｖを印加し、
「１」書き込みのときは、ビット線ＢＬ₂を介してドレ
イン端子に−２Ｖを印加する。この書込動作の結果、各
メモリセルＭＣ₁₁，ＭＣ₁₂，ＭＣ₂₁，ＭＣ₂₂への書込状
態は以下の通りとなる。

【００６７】メモリセルＭＣ₁₁（非書き込み） 書込時のコントロール電圧Ｖｃｇが０Ｖ、ドレイン電圧
Ｖｄが−８Ｖの下では、フローティングゲート２８下の
半導体領域には、デプレション型のチャネルが形成さ
れ、したがって、ドレイン領域３１、チャネル層、メモ
リトランジスタＭＴのソース領域２９及び基板の電位が
同電位の−８Ｖとなるので、これら基板・ドレイン領域
３１・メモリトランジスタＭＴのソース領域２９とコン
トロールゲート２７との間の電位差は、一様に８Ｖとな
る。しかしながら、この例のメモリセルの膜構成では、
８Ｖの電位差では、電子の注入が有効に行われない。つ
まり、メモリセルＭＣ₁₁には、書込が行われない。

【００６８】メモリセルＭＣ₁₂（非書き込み） 書込時のコントロール電圧Ｖｃｇが０Ｖ、ドレイン電圧
Ｖｄが−２Ｖの下では、フローティングゲート２８下の
半導体領域には、デプレション型のチャネルが形成さ
れ、したがって、ドレイン領域３１、チャネル層及びメ
モリトランジスタＭＴのソース領域２９の電位が同電位
の−２Ｖとなるので、これら基板・ドレイン領域３１・
メモリトランジスタＭＴのソース領域２９とコントロー
ルゲート２７との間の電位差は、一様に２Ｖとなる。し
かし、２Ｖの電位差では、電子の注入が有効に行われな
い。つまり、メモリセルＭＣ₁₁には、書込が行われな
い。

【００６９】メモリセルＭＣ₂₁（「０」書き込み） 書込時のコントロール電圧Ｖｃｇが８Ｖ、ドレイン電圧
Ｖｄが−８Ｖの下では、フローティングゲート２８下の
半導体領域には、ドレイン領域３１、チャネル層及びメ
モリトランジスタＭＴのソース領域２９の電位が同電位
の−８Ｖとなるので、これら基板・ドレイン領域３１・
メモリトランジスタＭＴのソース領域２９とコントロー
ルゲート２７との間の電位差は、一様に１６Ｖとなる。
１６Ｖもの大きな電位差があれば、図１０（ａ）に示す
ように、ゲート酸化膜を通して、フローティングゲート
２８とチャネル間で、ＦＮトンネルによる電子のが行わ
れ、フローティングゲート２８負に帯電し、メモリトラ
ンジスタＭＴがエンハンスメント型になるので、「０」
書き込みがなされる。

【００７０】メモリセルＭＣ₂₂（「１」書き込み） 書込時のコントロール電圧Ｖｃｇが８Ｖ、ドレイン電圧
Ｖｄが−２Ｖの下では、フローティングゲート２８下の
半導体領域には、チャネルが形成され、したがって、ド
レイン領域３１、チャネル層及びメモリトランジスタＭ
Ｔのソース領域２９の電位が同電位の−２Ｖとなるの
で、これら基板・ドレイン領域３１・メモリトランジス
タＭＴのソース領域２９とコントロールゲート２７との
間の電位差は、一様に１０Ｖとなる。しかし、この例の
メモリセルの膜構成では、１０Ｖの電位差でも、同図
（ｂ）に示すように、電子の注入が有効に行われず、デ
プレション型の状態を保つことで、「１」書込がなされ
る。

【００７１】このように、この例の書込時の各電位差
は、第１実施例の場合と同様であるので、この例の構成
によっても、上記第１実施例と略同様の効果を得ること
ができる。 ◇第３実施例 図１４は、この発明の第３実施例である不揮発性半導体
記憶装置の電気的構成を示すブロック図、図１５は、同
不揮発性半導体記憶装置を構成するゲート電源供給回路
としての高電圧制御回路及び通常電圧回路の配線接続
図、図１６は、同不揮発性半導体記憶装置に用いられる
メモリセルの層構成を示す断面図、図１７は、同不揮発
性半導体記憶装置の書込・消去の各動作モードに応じた
メモリセルの各端子の電位関係を示す図表、図１８は、
同不揮発性半導体記憶装置を構成するメモリセルにおけ
る消去動作時の電位関係を示す配線図、図１９は、同書
込動作時の電位関係を示す配線図、また、図２０は、同
読出動作時の電位関係を示す配線図である。この例の不
揮発性半導体記憶装置の構成が、上述した第１実施例の
それと大きく異なるところは、第１実施例では、２素子
型のメモリセル（図３）を用いたが、この例では、３素
子型のメモリセルを用いるようにした点である。この３
素子型のメモリセルは、図１６に示すように、コントロ
ールゲート２７とフローティングゲート２８とを有する
スタックト・ゲート型のメモリトランジスタＭＴと、メ
モリトランジスタＭＴのソース２９側に直列接続された
スイッチング用ゲート３０を有するスイッチトランジス
タＳＴと、メモリトランジスタＭＴのドレイン３１側に
直列接続され、選択用ゲート３５を有する選択トランジ
スタＤＴとの３つのＭＩＳ型素子からなっている。ここ
で、メモリトランジスタＭＴは、デプレション型のｎチ
ャネルＭＯＳトランジスタであり、スイッチトランジス
タＳＴ及び選択トランジスタＤＴは、エンハンスメント
型のｎチャネルＭＯＳトランジスタである。なお、この
実施例の各図において、上述した第１実施例の各図に示
す構成部分と対応する各部については、同一の符号を付
してその説明を簡略化する。

【００７２】この例の不揮発性半導体記憶装置は、記憶
データを電気的にバイト毎に書き込み・消去できるＥＥ
ＰＲＯＭに係り、図１４に示すように、メモリセルアレ
イ１７ａと、ロウアドレスバッファ１８と、ロウデコー
ダ１９と、ロウドライバ２０と、コラムアドレスバッフ
ァ２１と、コラムデコーダ２２と、コラムセレクタ２３
と、センスアンプ回路２４と、書込回路２５と、図示せ
ぬ制御回路とから概略構成されている。

【００７３】この例のメモリセルアレイ１７ａは、同図
に示すように、複数のワード線組（ＷＬa₁，ＷＬb₁，Ｗ
Ｌc₁），…，（ＷＬa_n，ＷＬb_n，ＷＬc_n）と複数のビッ
ト線ＢＬ₁，ＢＬ₂，…，ＢＬ_kと、各ワード線組及びビ
ット線の交差箇所に設けられた複数（ｎ×ｋ個）の不揮
発性メモリセルＭＤ₁₁，ＭＤ₁₂，…，ＭＤ_n(k-1)，ＭＤ
_nkとを有して構成されている。メモリセルアレイ１７ａ
は、各ワード線組に沿って１バイト毎にｈ分割され、各
ブロックには１×８個のメモリセルＭＤ_j1〜ＭＤ_j8が配
設されている。

【００７４】各ワード線組は、図１４に示すように、第
１の主ワード線ＷＬa1〜ＷＬanと第２の主ワード線ＷＬ
b1〜ＷＬbnと第３の主ワード線ＷＬc1〜ＷＬcnとの組か
らなり、各第１の主ワード線ＷＬaiには、各ブロック
（１バイト）毎に、第１の副ワード線ＷＳaiが分岐さ
れ、この第１の副ワード線ＷＳaiには、８ビット分のメ
モリセルＭＤj1〜ＭＤj8のコントロールゲート２７がそ
れぞれ接続され、各第２の主ワード線ＷＬbJには、各ブ
ロック（１バイト）毎に、第２の副ワード線ＷＳbiが分
岐され、この第２の副ワード線ＷＳbiには、８ビット分
のメモリセルＭＤj1〜ＭＤj8のスイッチング用ゲート３
０がそれぞれ接続され、各第３の主ワード線ＷＬcJに
は、各ブロック（１バイト）毎に、第３の副ワード線Ｗ
Ｓciが分岐され、この第３の副ワード線ＷＳciには、８
ビット分のメモリセルＭＤj1〜ＭＤj8の選択ゲート３０
がそれぞれ接続され、かつ、各ビット線ＢＬmには当該
ビット線ＢＬmに沿って配列されたｎ個のメモリセルＭ
Ｄ1m〜ＭＤnmのドレイン３６がそれぞれ接続されてい
る。なお、この例では、１アドレス入力につき８ビット
（８個のメモリセル）が選択されるようになっている。
各副ワード線ＷＳai，ＷＳbi，ＷＳciには、バイト選択
用ゲートを持つトランジスタＴBが１対１に介挿され、
ｈ本のバイト選択線ＳＬ1，ＳＬ2，…，ＳＬhには当該
バイト選択線ＳＬ1，ＳＬ2，…，ＳＬhに沿って配設さ
れたｎ個のバイト選択用ゲートが接続されている。

【００７５】次に、上記ロウアドレスバッファ１８は、
入力されたアドレス信号のうちのロウアドレスＲＡＤを
バッファリングし、ロウデコーダ１９に入力する。ロウ
デコーダ１９は、選択用の通常電圧回路１９ａ（図２参
照）から構成され、入力されたロウアドレスＲＡＤをデ
コードして、各ｎ本の第２及び第３の主ワード線ＷＬb1
〜ＷＬbn，ＷＬc1〜ＷＬcnの中から、互いに組をなすい
ずれか１本ずつの第２及び第３の主ワード線ＷＬbi，Ｗ
Ｌci、及び第１の主ワード線ＷＬa1〜ＷＬanに対応する
ｎ本のロウ選択線のうち、いずれ１本を選択して５Ｖの
電源電圧パルスを出力する。

【００７６】ロウドライバ２０は、図１５に示すよう
に、第１の主ワード線ＷＬa₁〜ＷＬa_nと１対１に接続さ
れたｎ個のメモリトランジスタ印加用の高電圧制御回路
３７と、第３の主ワード線ＷＬc₁〜ＷＬc_nと１対１に接
続されたｎ個の選択トランジスタ印加用の高電圧制御回
路３８と、同じく、電圧緩和回路３９を介して、第３の
主ワード線ＷＬc₁〜ＷＬc_nと１対１に接続されたｎ個の
選択トランジスタ印加用の通常電圧回路４０が設けられ
ている。メモリトランジスタ印加用の高電圧制御回路３
７は、図１７及び図１９に示すように、書込時に、ロウ
デコーダ１９によって、いずれか１本の第２のワード線
ＷＬb_iが選択されると、このワード線ＷＬb_iに接続され
る第１の主ワード線ＷＬa_iに、この例では１６Ｖの高電
圧パルスを出力する一方、選択されていない第１の主ワ
ード線に０Ｖを出力し、また、消去時に、図１７及び図
１８に示すように、選択された第１の主ワード線ＷＬa_i
に、この例では−１６Ｖの負の高電圧を出力する一方、
選択されていない第１の主ワード線には０Ｖを出力す
る。また、読出時には、この高電圧制御回路３７は、オ
フとされる。次に、選択トランジスタ印加用の高電圧制
御回路３８は、書込時に、選択された第３の主ワード線
ＷＬc_iに、この例では１０Ｖの高電圧パルスを出力する
一方、選択されていない第３の主ワード線には０Ｖを出
力し、また、消去時及び読出時には、図１８及び図２０
に示すように、通常電圧回路４０が駆動して、選択され
た第３の主ワード線ＷＬc_iに電源電圧パルスＶＤＤを出
力する一方、選択されていない第３の主ワード線には０
Ｖを出力する。

【００７７】この例のコラムセレクタ２３は、入力され
たアドレス信号に基づいて、ｈ本のバイト選択線Ｓ
Ｌ₁，ＳＬ₂，…，Ｓ_hの中からいずれか１本を選択し
て、対応するトランジスタＴBを駆動して、バイト選択
用ゲートを開き、対応する各副ワード線ＷＳa_i，ＷＳ
b_i，ＷＳc_iを、第１，第２及び第３の主ワード線ＷＭa₁
〜ＷＭa_n，ＷＭb₁〜ＷＭb_n，ＷＭc₁〜ＷＭc_nと接続す
る。それゆえ、メモリトランジスタ印加用の高電圧制御
回路３７が、図１９に示すように、書込時に、選択され
た第１の主ワード線ＷＬa_iに、１６Ｖの高電圧パルスを
出力するときは、コラムセレクタ２３の選択により、選
択された第１の主ワード線ＷＬa_iと接続された第１の副
ワード線上の８ビットの選択トランジスタＤＴの選択用
ゲート３４のみに１０Ｖが印加されて当該選択トランジ
スタＤＴをオンとする。一方、コラムセレクタ２３の選
択により、選択されていない第１の主ワード線と接続さ
れた第１の副ワード線上の選択トランジスタＤＴはオフ
状態とされる。また、このコラムセレクタ２３は、読取
動作では、１ブロック内の８ビットを同時に選択する。
以下、同様である。また、コラムアドレスバッファ２
１、コラムデコーダ２２、センスアンプ回路２４、書き
込み回路２５は、上述の第１実施例と略同様であるの
で、省略する。

【００７８】次に、図１５及び図１８乃至図２０を参照
して、この例の動作について説明する。図１８乃至図２
０には、説明を簡単にするため、２行２列の４つのブロ
ックＢ₁₁，Ｂ₁₂，Ｂ₂₁，Ｂ₂₂からなると共に、各ブロッ
クＢ₁₁〜Ｂ₂₂が、８ビットに対応する８個のメモリセル
からなるメモリアレイを示している。 （ａ）消去動作 例えば、図中左上のブロックＢ₁₁からデータを一括消去
する場合には、図１８に示すように、基板電圧ＶSUBを
０Ｖにすると共に、各ブロックＢ₁₁〜Ｂ₂₂の選択／非選
択にかかわらず、全てのメモリセルＭＤ_ijのドレイン電
圧Ｖｄ及びソース電圧Ｖｓを共に０Ｖに保持した状態
で、図中上側のワード線組（ＷＬa₁，ＷＬb₁，ＷＬc₁）
と左側のバイト選択線ＳＬ₁を選択する。この選択は、
選択ワード線組（ＷＬa₁，ＷＬb₁，ＷＬc₁）に対して
は、選択用ゲート３５に電源電圧ＶＤＤ、コントロール
ゲート２７に−１６Ｖ、スイッチング用ゲート３０に電
源電圧ＶＤＤを、それぞれ印加することで行い、選択さ
れたバイト選択線ＳＬ₁には、電源電圧ＶＤＤを印加す
ることで行う。

【００７９】選択ブロックＢ₁₁（消去） 選択用ゲート３５及びスイッチング用ゲート３０には電
源電圧ＶＤＤが印加されるので、ブロックＢ₁₁内の８個
全ての選択用トランジスタＤＴ及びスイッチングトラン
ジスタＳＴがオン状態となり、したがって、８個全ての
メモリトランジスタＭＴのドレイン領域３１及びソース
領域２９が０Ｖとなって基板電圧ＶSUBと同電位とな
る。それゆえ、コントロールゲート２７と半導体領域間
に１６Ｖもの大きな電位差が一様にかかり、選択ブロッ
クＢ₁₁内のフローティングゲート２８から半導体領域へ
ＦＮトンネルによる電子の過剰な引き抜きが一様に行わ
れ、フローティングゲート２８が正に帯電されて、選択
ブロックＢ₁₁内の１バイト分のメモリセルがデプレショ
ン型の消去状態となる。この場合において、半導体領域
（半導体基板の表面層）及び（ドレイン・ソース領域３
１，２９とゲート酸化膜との）オーバラップ領域とフロ
ーティングゲート２８との間で、略一様な電界が得ら
れ、この結果、ＦＮトンネルによる電子の引き抜きがフ
ローティングゲート２８の下面全域にわたり、一様に行
われる。したがって、この例の構成によっても、上述し
た第１実施例で述べた消去動作と略同様の効果を得るこ
とができる。

【００８０】非選択ブロックＢ₁₂（非消去） このとき、ブロックＢ₁₂では、バイト選択線ＳＬ₁は選
択されるが、非選択の第１のワード線ＷＬａ₂からは０
Ｖが出力されるので、ブロックＢ₁₂内の全てのメモリト
ランジスタＭＴのコントロールゲート２７には０Ｖが印
加される。したがって、コントロールゲート−半導体領
域間に電位差が発生しないので、ＦＮトンネル電子注入
は行われない。

【００８１】非選択ブロックＢ₂₁（非消去） また、ブロックＢ₂₁については、対応するバイト選択線
ＳＬ₂が選択されていないので、ブロックＢ₂₁内の全て
のメモリトランジスタＭＴのコントロールゲート２７に
は−１６Ｖの負の高電圧が印加されない。したがって、
ＦＮトンネル電子注入は行われない。

【００８２】非選択ブロックＢ₂₂（非消去） 同様に、ブロックＢ₂₂についても、対応するバイト選択
線ＳＬ₂が選択されていないので、ブロックＢ₂₂内の全
てのメモリトランジスタＭＴのコントロールゲート２７
には−１６Ｖの負の高電圧が印加されない。したがっ
て、ＦＮトンネル電子注入は行われない。

【００８３】それゆえ、この例の構成による消去動作に
よれば、第１実施例において上述したと略同様の効果を
得ることができ、加えて、ブロック（バイト）毎の消去
が可能となる。また、選択トランジスタやバイト選択線
ＳＬ₁，ＳＬ₂等を設けたので、選択されていないにもか
かわらず、非選択ブロックに選択ブロックへの消去の影
響が出てしまう、いわゆる、ドレインディスターブの弊
害を防止できる。 （ｂ）書込動作 次に、書込動作について説明する。例えば、図中左上の
ブロック（バイト）Ｂ₁₁にデータを書き込む場合には、
図１９に示すように、基板電圧ＶSUBを０Ｖに設定する
と共に、各ブロックＢ₁₁〜Ｂ₂₂の選択／非選択にかかわ
らず、全てのメモリセルＭＤ_ijのソース電圧Ｖｓ及びス
イッチング用ゲート３０も０Ｖに保持した状態で、図中
上側のワード線組（ＷＬa₁，ＷＬb₁，ＷＬc₁）と左側の
バイト選択線ＳＬ₁を選択する。

【００８４】選択ブロックＢ₁₁（「０」又は「１」書
き込み） 図中上側のワード線組（ＷＬa₁，ＷＬb₁，ＷＬc₁）を選
択して、ブロックＢ₁₁内の全てのメモリセルＭＤ_ijの選
択用ゲート３５に電源電圧１０Ｖ、コントロールゲート
２７に１６Ｖ、スイッチング用ゲート３０に電源電圧Ｖ
ＤＤを印加し、また、図中左側のバイト選択線ＳＬ₁を
選択して、所定の高電圧を出力する。さらに、ブロック
Ｂ₁₁内の８本のビット線ＢＬ_mのそれぞれに対して、
「０」書き込みを行うビット線には０Ｖを、「１」書き
込みを行うビット線には、６Ｖを印加する。これによ
り、ブロックＢ₁₁内の全ての選択トランジスタＳＴはオ
ン状態とされ、また、メモリトランジスタＭＴにもチャ
ネルが形成されるので、ビット線ＢＬ₁から０Ｖを出力
すれば、対応するメモリトランジスタＭＴのチャネル領
域及びソース・ドレイン領域２９，３１は基板電圧ＶSU
Bと同じ０Ｖとなり、これに対して、ビット線ＢＬ₂，Ｂ
Ｌ₈から例えば６Ｖを出力すれば、対応するメモリトラ
ンジスタＭＴのチャネル領域及びソース・ドレイン領域
２９，３１は６Ｖに印加される。なお、このとき、各ス
イッチ用ゲート電圧Ｖｓｇは０Ｖに設定され、スイッチ
トランジスタＳＴはオフ状態とされるので、ドレイン電
流は流れない状態となっている。それゆえ、ビット線Ｂ
Ｌ₁から０Ｖを出力するときは、コントロールゲート１
７とチャネルを含む半導体領域との間で、１６Ｖもの高
電位差がかかるので、半導体領域からＦＮトンネルによ
る電子の注入が過剰に行われ、電子が中性状態を通りこ
してフローティングゲート２８が負に帯電し、メモリト
ランジスタＭＴがしきい値Ｖｔの高いエンハンスメント
型となることで、「０」書き込みがなされる。また、ビ
ット線ＢＬ₂，ＢＬ₈から６Ｖを出力するときは、コント
ロールゲート１７とチャネルを含む半導体領域との間
で、１０Ｖもの高電位差がかかる。しかし、この例のメ
モリセルの膜構成では、１０Ｖの電位差でも、電子の注
入が有効に行われないことで、「１」書込がなされる。

【００８５】非選択ブロックＢ₁₂（非書き込み） このブロックＢ₁₂では、バイト選択線ＳＬ₁は選択され
るが、図中下側のワード線組（ＷＬa₂，ＷＬb₂，ＷＬ
c₂）は選択されないので、ブロックＢ₁₁内の全てのメモ
リセルＭＤ_ijのコントロールゲート電圧Ｖｃｇは０Ｖと
なる。したがって、コントロールゲート２７と半導体領
域との間で電位差は生じないので、電子の注入も引き抜
きも行われない。

【００８６】非選択ブロックＢ₂₁（非書き込み） このブロックＢ₂₁では、図中上側のワード線組（ＷＬ
a₁，ＷＬb₁，ＷＬc₁）は選択されるが、バイト選択線Ｓ
Ｌ₂は選択されないので、ブロックＢ₂₁内の全てのメモ
リセルＭＤ_ijのコントロールゲート電圧Ｖｃｇは０Ｖと
なる。したがって、コントロールゲート２７と半導体領
域との間で電位差は生じないので、電子の注入も引き抜
きも行われない。

【００８７】非選択ブロックＢ₂₂（非書き込み） このブロックＢ₂₂では、バイト選択線ＳＬ₁も、ワード
線組（ＷＬa₂，ＷＬb₂，ＷＬc₂）も選択されないので、
ブロックＢ₁₁内の全てのメモリセルＭＤ_ijのコントロー
ルゲート電圧Ｖｃｇは０Ｖとなる。したがって、コント
ロールゲート２７と半導体領域との間で電位差は生じな
いので、電子の注入も引き抜きも行われない。

【００８８】それゆえ、この例の構成による書込動作に
よれば、第１実施例において上述したと略同様の効果を
得ることができ、加えて、ブロック（バイト）毎の書き
込みが可能となる。また、選択トランジスタやバイト選
択線ＳＬ₁，ＳＬ₂等を設けたので、選択されていないに
もかかわらず、非選択セルに選択セルへの書込の影響が
出てしまう、いわゆる、ドレインディスターブの弊害を
防止できる。

【００８９】（ｂ）読出動作 次に、読出動作について説明する。例えば、図中左上の
ブロックＢ₁₁内の８ビット分のデータを一度に読み出す
場合には、図２０に示すように、基板電圧ＶSUBを０Ｖ
に設定すると共に、各ブロックＢ₁₁〜Ｂ₂₂の選択／非選
択にかかわらず、全てのメモリセルＭＤ_ijのコントロー
ルゲート２７及びソース電圧Ｖｓも０Ｖに保持した状態
で、図中上側のワード線組（ＷＬa₁，ＷＬb₁，ＷＬc₁）
と左側のバイト選択線ＳＬ₁を選択する。そして、読み
出しは、選択ブロックＢ₁₁に対応する８本分のビット線
ＢＬ₁〜ＢＬ₈に１Ｖを印加し、これ以外のビット線に
は、０Ｖを印加し、選択ブロックＢ₁₁内の選択用ゲート
電圧Ｖｄｇとスイッチング用ゲート電圧Ｖｓｇとを制御
することで行う。

【００９０】選択ブロックＢ₁₁（「０」又は「１」読
み出し） バイト選択線ＳＬ₁が選択されると、ブロックＢ₁₁内の
選択用ゲート電圧Ｖｄｇ及びスイッチング用ゲート電圧
Ｖｓｇには電源電圧ＶＤＤが印加される。このとき、書
込状態が「１」のメモリセルでは、メモリトランジスタ
ＭＴはデプレション型となっているので、各トランジス
タＤＴ，ＭＴ，ＳＴが全てオン状態となり、この結果、
当該メモリセルは全体としてオン状態となる。したがっ
て、ドレイン電流が流れることで、状態「１」が読み出
される。これに対して、書込状態が「０」のメモリセル
では、メモリトランジスタＭＴのしきい値電圧Ｖｔが高
くなっているので、メモリトランジスタＭＴがオフ状態
のままで、この結果、当該メモリセルは全体としてオフ
状態となる。したがって、ドレイン電流が流れないこと
で、状態「０」が読み出される。このようにして、ブロ
ックＢ₁₁内の８ビット分のデータが一度に読み出され
る。

【００９１】非選択ブロックＢ₁₂（非読み出し） このブロックＢ₁₂では、バイト選択線ＳＬ₁は選択され
るが、図中下側のワード線組（ＷＬa₂，ＷＬb₂，ＷＬ
c₂）は選択されないので、ブロックＢ₁₁内の全ての選択
用ゲート電圧Ｖｄｇ及びスイッチング用ゲート電圧Ｖｓ
ｇには０Ｖが印加される。それゆえ、当該メモリセルは
全体としてオフ状態となり、読み出しは行われない。

【００９２】非選択ブロックＢ₂₁（非読み出し） このブロックＢ₂₁では、図中上側のワード線組（ＷＬ
a₁，ＷＬb₁，ＷＬc₁）は選択されるが、バイト選択線Ｓ
Ｌ₂は選択されないので、ブロックＢ₂₁内の全てのメモ
リセルＭＤ_ijの選択用ゲート電圧Ｖｄｇ及びスイッチン
グ用ゲート電圧Ｖｓｇは０Ｖとなる。それゆえ、当該メ
モリセルは全体としてオフ状態となり、読み出しは行わ
れない。

【００９３】非選択ブロックＢ₂₂（非読み出し） このブロックＢ₂₂では、バイト選択線ＳＬ₁も、ワード
線組（ＷＬa₂，ＷＬb₂，ＷＬc₂）も選択されないので、
当該メモリセルは全体としてオフ状態となり、読み出し
は行われない。

【００９４】それゆえ、この例の構成による読出動作に
よれば、第１実施例において上述したと略同様の効果を
得ることができ、加えて、ブロック（バイト）毎の読み
出しができる。また、選択トランジスタやバイト選択線
ＳＬ₁，ＳＬ₂等を設けたので、選択されていないにもか
かわらず、非選択セルに選択セルへの読み出しの影響が
出てしまう、いわゆる、ドレインディスターブの弊害を
防止できる。

【００９５】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、メモリセ
ルの各端子（電極）の電位及び電位差は、一例であり、
必要に応じて、変更できる。ｎチャネルＭＯＳに限ら
ず、ｐチャネルＭＯＳでも良い。また、上述の実施例で
は、スタックト・ゲート型のメモリトランジスタを用い
たが、これに変えて、下層の第１の絶縁膜（例えば、Ｓ
ｉＯ₂）と上層の第２の絶縁膜（例えば、Ｓｉ₃Ｎ₄）と
でゲート絶縁膜が構成され、これらの界面近傍に存在す
る第２の絶縁膜中のトラップ準位にキャリアが蓄積され
る方式のＭＩＯＳ型メモリトランジスタを用いても良
い。

【００９６】また、上述の第３実施例では、データの記
憶状態が「０」，「１」の２値である場合について述べ
たが、この第３実施例では、上記したように、読出時、
コントロールゲートを０Ｖに固定できるので、データ保
持特性が著しく向上する、この結果、記憶状態が著しく
安定するので、３値以上の多値データの記憶も可能であ
る。なお、上述の実施例では、メモリトランジスタＭＴ
がデプレション型となったときを記憶状態「１」とし、
エンハンスメント型のときを記憶状態「０」と定義した
が、逆に定義しても良い。また、上述の第３実施例で
は、バイト単位で、読出・書込・消去を行うようにする
ため、バイト選択線を設けたが、例えば、１組のワード
線に８個のメモリセルのみを接続する構成とすれば、バ
イト接続線及びバイト選択用ゲートを持つトランジスタ
が不要となる。

【００９７】また、この例の２素子型又は３素子型のＥ
ＥＰＲＯＭを製造する場合、例えば、図２１（ａ），
（ｂ）に示すように、スイッチング用トランジスタＳ
Ｔ、選択用トランジスタＤＴをそれぞれ構成するスイッ
チング用ゲート３０、選択用ゲート３５も、メモリトラ
ンジスタＭＴのフローティングゲート２８及びコントロ
ールゲート２７がそうであるように、２重ゲート型に製
造すると共に、適当な箇所で、上下のゲート２７’，２
８’を短絡するようにすれば、３種類のトランジスタを
略同一プロセスで製造できるので、工数及び製造時間を
節減できる。

【００９８】また、各メモリトランジスタが、ウェル内
に形成されているときは、データの書込時及び消去時に
は、選択メモリセルに対して、メモリトランジスタのコ
ントロールゲートと、ウェルとの間に高電圧を印加し
て、フローティングゲート直下の半導体領域からフロー
ティングゲートへキャリアをトンネル注入し、あるいは
前記フローティングゲート底面から直下の半導体領域へ
キャリアをトンネルにより引き抜くようにしても勿論良
い。３素子型についても同様である。

【００９９】

【発明の効果】以上説明したように、この発明の２素子
型の不揮発性半導体記憶装置によれば、読出時のメモリ
セルの選択、非選択が、メモリトランジスタのコントロ
ールゲートによるのではなく、スイッチトランジスタを
通常電圧制御して行われるので、一段と高速にデータの
読み出しが可能となる。加えて、コントロールゲートに
接続される第１のワード線には、高電圧制御回路のみが
接続されて通常電圧回路が接続されておらず、また、ス
イッチング用ゲートに接続される第２のワード線には、
通常電圧回路のみが接続されて高電圧制御回路が接続さ
れていないため、ワード線の本数と同数個の電圧緩和回
路が不要となるため、素子数を削減でき、小面積化を図
る上で有利である。また、読出時、選択・非選択によら
ず、コントロールゲート電圧が０Ｖに固定されるので、
フローティングゲートに余計な電圧ストレスがかから
ず、このため、フローティングゲートのデータ保持特性
が著しく向上する。また、消去メモリセルのしきい値電
圧Ｖtは低い方には回路動作限界がないので、読出コン
トラストの向上を図ることもできる。

【０１００】また、、消去時、フローティングゲートか
らの電子の引き抜きが局部に偏って行われるのを回避で
き、底面全体で略均等に行われるので、ゲート酸化膜が
局所的にダメージを受けることを防止でき、ひいては、
素子寿命を長くすすることができる。また、フローティ
ングゲートの底面全体で、ＦＮトンネルによる電子又は
ホールの引き抜きが行われるので、省電力の下で高速消
去が可能となる。また、デプレション型の消去なので、
過消去や過書き込みが、本来的に問題とならないので、
消去メモリセルのしきい値電圧Ｖtは、低い方には回路
動作限界がない。したがって、消去メモリセルのしきい
値電圧Ｖtを狭い範囲に入れるような、制御は不要とな
るので、大変使い勝手が良い。

【０１０１】さらに、書込時、フローティングゲートへ
の電子の注入が局部に偏って行われるのを回避でき、底
面全体で略均等に行われるので、ゲート酸化膜が局所的
にダメージを受けることを防止でき、ひいては、素子寿
命を長くすることができ、書換回数の向上を図ることが
できる。また、フローティングゲート２８の底面全体
で、ＦＮトンネルによる電子注入が行われるので、注入
効率が良く、省電力の下で高速書込が可能となる。

【０１０２】また、この発明の３素子型の不揮発性半導
体記憶装置によれば、読出時のメモリセルの選択、非選
択が、メモリトランジスタのコントロールゲートによる
のではなく、スイッチトランジスタと選択トランジスタ
とで通常電圧制御で行われるので、一段と高速にデータ
の読み出しが可能となる。また、書込動作及び消去動作
でも、この発明の２素子型の効果と略同様の効果を得る
ことができる。加えて、読出・消去・書込動作では、ブ
ロック（バイト）毎の消去が可能となる。また、選択ト
ランジスタやバイト選択線等を設けたので、選択されて
いないにもかかわらず、非選択ブロックに選択ブロック
への読出・消去・書込の影響が出てしまう、いわゆる、
ドレインディスターブの弊害を防止できる。

【図面の簡単な説明】

【図１】この発明の第１実施例である不揮発性半導体記
憶装置の電気的構成を示すブロック図である。

【図２】同不揮発性半導体記憶装置を構成するゲート電
源供給回路としての高電圧制御回路及び通常電圧回路の
配線接続図である。

【図３】同不揮発性半導体記憶装置に用いられるメモリ
セルの層構成を示す断面図である。

【図４】同不揮発性半導体記憶装置の書込・消去の各動
作モードに応じたメモリセルの各端子の電位関係を示す
図表である。

【図５】同メモリセルにおける消去動作時の電位関係を
示す配線図である。

【図６】同書込動作時の電位関係を示す配線図である。

【図７】同読出動作時の電位関係を示す配線図である。

【図８】同実施例の消去動作を説明するための断面図で
ある。

【図９】同実施例の消去動作の効果を説明するために用
いられるコントロールゲート電圧−ドレイン電流特性図
である。

【図１０】同実施例の書込動作を説明するための断面図
である。

【図１１】この発明の第２実施例である不揮発性半導体
記憶装置の書込・消去の各動作モードに応じたメモリセ
ルの各端子の電位関係を示す図表である。

【図１２】同メモリセルにおける消去動作時の電位関係
を示す配線図である。

【図１３】同書込動作時の電位関係を示す配線図であ
る。

【図１４】この発明の第３実施例である不揮発性半導体
記憶装置の電気的構成を示すブロック図である。

【図１５】同不揮発性半導体記憶装置を構成するゲート
電源供給回路としての高電圧制御回路及び通常電圧回路
の配線接続図である。

【図１６】同不揮発性半導体記憶装置に用いられるメモ
リセルの層構成を概略示す断面図である。

【図１７】同不揮発性半導体記憶装置の書込・消去の各
動作モードに応じたメモリセルの各端子の電位関係を示
す図表である。

【図１８】同不揮発性半導体記憶装置を構成するメモリ
セルにおける消去動作時の電位関係を示す配線図であ
る。

【図１９】同書込動作時の電位関係を示す配線図であ
る。

【図２０】同読出動作時の電位関係を示す配線図であ
る。

【図２１】この発明の不揮発性半導体記憶装置の製造方
法の一例を説明するための説明図である。

【図２２】１素子型メモリセルについての従来のデータ
書込・消去方法を説明するための断面図である。

【図２３】１素子型メモリセルについての従来の別のデ
ータ書込・消去方法を説明するための断面図である。

【図２４】１素子型メモリセルについての従来のさらに
別のデータ書込・消去方法を説明するための断面図であ
る。

【図２５】２素子型メモリセルについての従来の別のデ
ータ書込・消去方法を説明するための断面図である。

【図２６】従来における１素子型メモリセル用のゲート
電源供給回路としての高電圧制御回路及び通常電圧回路
の配線接続図である。

【図２７】従来における２素子型メモリセル用のゲート
電源供給回路としての高電圧制御回路及び通常電圧回路
の配線接続図である。

【図２８】従来技術の問題点を説明するために用いられ
るコントロールゲート電圧−ドレイン電流特性図であ
る。

【符号の説明】

１７ メモリセルアレイ ＭＣ₁₁，…，ＭＣ_nk 不揮発性メモリセル ＭＤ₁₁，…，ＭＤ_nk 不揮発性メモリセル Ｂ₁₁，…，Ｂ₂₂ １バイト単位のブロック ＭＴ メモリトランジスタ（スタックト・ゲート
型） ２７ コントロールゲート ２８ フローティングゲート ３１ ドレイン ＳＴ スイッチトランジスタ ３０ スイッチング用ゲート ＤＴ 選択トランジスタ ３５ 選択用ゲート ＷＬa₁，…，ＷＬa_n 第１のワード線 ＷＬb₁，…，ＷＬb_n 第２のワード線 ＢＬ₁，…，ＢＬ_k ビット線 ＳＬ₁，…，ＳＬ_k バイト選択線 １８ ロウアドレスバッファ １９ ロウデコーダ １９ａ 通常電圧回路 ２０ ロウドライバ ３２，３７，３８ 高電圧回路 ２１ コラムアドレスバッファ ２２ コラムデコーダ ２３ コラムセレクタ ２４ センスアンプ回路 ２５ 書込回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 11/41 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims (33)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線対とセレクタトランジス
   タを介してセンスアンプ回路に接続されている複数のビ
   ット線と、前記各ワード線対及びビット線の交差箇所に
   設けられた複数の不揮発性メモリセルとを備え、 前記各メモリセルが、１本の前記ビット線と、所定の電
   位を供給する１本のソ−ス線とに接続されるとともに、
   コントロールゲート及びキャリア蓄積用のフローティン
   グゲートを有するスタックト・ゲート型のメモリトラン
   ジスタと、スイッチング用ゲートを有する前記ソース線
   に接続されたスイッチトランジスタとの少なくとも２つ
   のＭＩＳ型素子からなり、 前記各ワード線対が、第１のワード線と第２のワード線
   との対からなり、 前記各第１のワード線には当該第１のワード線に沿って
   又は当該第１のワード線から分岐した第１の分岐線に沿
   って配列された一群のメモリセルの前記コントロールゲ
   ートが接続され、前記各第２のワード線には当該第２の
   ワード線に沿って又は当該第２のワード線から分岐した
   第２の分岐線に沿って配列された一群のメモリセルの前
   記スイッチング用ゲートが接続され、かつ、前記各ビッ
   ト線には当該ビット線に沿って配列された一群の前記メ
   モリセルのドレインが接続されてなる電気的にデータ書
   き換え可能な不揮発性半導体記憶装置であって、 データ読出時には、選択されたビット線上のメモリセル
   の選択・非選択を、前記スイッチトランジスタの前記ス
   イッチング用ゲートで制御して、前記選択ビット線を介
   して選択メモリセルからのデータの読み出しを行われる
   構成となっているとともに、 前記複数の不揮発性メモリセルが半導体基板の上に形成
   され、 データの書込時には、前記スイッチトランジスタをＯＦ
   Ｆ状態にするとともに、メモリセルの選択・非選択を前
   記メモリトランジスタの前記コントロールゲートの電位
   によって制御し、 「０」書き込み・「１」書き込みを、前記ビット線から
   供給される前記メモリトランジスタ直下の半導体領域の
   電位と、前記メモリトランジスタの前記コントロールゲ
   ートの電位との電位差によって制御し、 データの書込時及び消去時には、所定のメモリセルに対
   して、メモリトランジ スタの前記コントロールゲート
   と、前記半導体基板との間に高電圧を印加して、前記フ
   ローティングゲート直下の半導体領域から前記フローテ
   ィングゲートへキャリアをトンネル注入し、あるいは前
   記フローティングゲート底面から直下の前記半導体領域
   へキャリアをトンネルにより引き抜くことで行う構成と
   なっている ことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 データ読出時には、選択メモリセル・非
   選択メモリセルにかかわらず、全てのメモリトランジス
   タの前記コントロールゲートを、前記第１のワード線を
   介して、同一電位に設定した状態で、スイッチトランジ
   スタの前記スイッチング用ゲートで通常電圧制御して、
   データの読み出しを行う構成となっていることを特徴と
   する請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 データ読出時には、選択メモリセル・非
   選択メモリセルにかかわらず、全てのメモリトランジス
   タの前記コントロールゲートを、前記第１のワード線を
   介して、０Ｖ又はその近傍に設定した状態で、スイッチ
   トランジスタの前記スイッチング用ゲートで通常電圧制
   御して、データの読み出しを行う構成となっていること
   を特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 データ書込時には、メモリトランジスタ
   の前記コントロールゲートに、前記第１のワード線を介
   して、高電圧回路が接続されてデータの書き込みが行わ
   れる一方、データ読出時には、スイッチトランジスタの
   前記スイッチング用ゲートに、前記第２のワード線を介
   して、通常電圧回路が接続されてデータの読み出しが行
   われる構成になされていることを特徴とする請求項１記
   載の不揮発性半導体記憶装置。
5. 【請求項５】 前記スイッチトランジスタは、前記メモ
   リトランジスタのソース側に直列接続されていることを
   特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記メモリトランジスタのフローティン
   グゲートからキャリアを引き抜いてデータを消去する方
   式が採用され、当該データ消去時には、前記メモリトラ
   ンジスタのフローティングゲートからキャリアが充分引
   き抜かれて、デプレション型の消去状態とされる構成と
   なっていることを特徴とする請求項５記載の不揮発性半
   導体記憶装置。
7. 【請求項７】 前記不揮発性半導体記憶装置は、フラッ
   シュメモリであることを特徴とする請求項１記載の不揮
   発性半導体記憶装置。
8. 【請求項８】 前記スタックト・ゲート型のメモリトラ
   ンジスタに代えて、下層の第１の絶縁膜と上層の第２の
   絶縁膜とでゲート絶縁膜が構成され、これらの界面近傍
   に存在する前記第２の絶縁膜中のトラップ準位にキャリ
   アが蓄積される方式のＭＩＯＳ型メモリトランジスタを
   用いて前記メモリセルが構成されることを特徴とする請
   求項１記載の不揮発性半導体記憶装置。
9. 【請求項９】 半導体基板の上に形成された複数のワー
   ド線対とセレクタトランジスタを介してセンスアンプ回
   路に接続されている複数のビット線と、前記各ワード線
   対及びビット線の交差箇所に設けられた複数の不揮発性
   メモリセルとを備え、 前記各メモリセルが、１本の前記ビット線と、所定の電
   位を供給する１本のソ−ス線とに接続されるとともに、
   コントロールゲート及びキャリア蓄積用のフローティン
   グゲートを有するスタックト・ゲート型のメモリトラン
   ジスタと、スイッチング用ゲートを有するスイッチトラ
   ンジスタとの少なくとも２つのＭＩＳ型素子からなり、 前記各ワード線対が、第１のワード線と第２のワード線
   との対からなり、 前記各第１のワード線には当該第１のワード線に沿って
   又は当該第１のワード線から分岐した第１の分岐線に沿
   って配列された一群のメモリセルの前記コントロールゲ
   ートが接続され、前記各第２のワード線には当該第２の
   ワード線に沿って又は当該第２のワード線から分岐した
   第２の分岐線に沿って配列された一群のメモリセルの前
   記スイッチング用ゲートが接続され、かつ、前記各ビッ
   ト線には当該ビット線に沿って配列された一群の前記メ
   モリセルのドレインが接続されてなる電気的にデータ書
   き換え可能な不揮発性半導体記憶装置であって、 データの書込時には、前記スイッチトランジスタをＯＦ
   Ｆ状態にするとともに、メモリセルの選択・非選択を前
   記メモリトランジスタの前記コントロールゲートの電位
   によって制御し、 「０」書き込み・「１」書き込みを、前記ビット線から
   供給される前記メモリトランジスタ直下の半導体領域の
   電位と、前記メモリトランジスタの前記コントロールゲ
   ートの電位との電位差によって制御し、 データの書込時及び消去時には、所定のメモリセルに対
   して、メモリトランジスタの前記コントロールゲート
   と、前記半導体基板との間に高電圧を印加して、前記フ
   ローティングゲート直下の半導体領域から前記フローテ
   ィングゲートへキャリアをトンネル注入し、あるいは前
   記フローティングゲート底面から直下の前記半導体領域
   へキャリアをトンネルにより引き抜くことで行う構成と
   なっていることを特徴とする不揮発性半導体記憶装置。
10. 【請求項１０】 前記各メモリトランジスタが、ウェル
    内に形成されているときは、データの書込時及び消去時
    には、所定のメモリセルに対して、メモリトランジスタ
    の前記コントロールゲートと、前記ウェルとの間に高電
    圧を印加して、前記フローティングゲート直下の半導体
    領域から前記フローティングゲートへキャリアをトンネ
    ル注入し、あるいは前記フローティングゲート底面から
    直下の前記半導体領域へキャリアをトンネルにより引き
    抜くことで行う構成となっていることを特徴とする請求
    項９記載の不揮発性半導体記憶装置。
11. 【請求項１１】 データの消去時には、メモリトランジ
    スタのソース及びドレインを前記フローティングゲート
    直下の半導体領域と略同電位に設定することを特徴とす
    る請求項９又は１０記載の不揮発性半導体記憶装置。
12. 【請求項１２】 前記メモリトランジスタは、ｎチャネ
    ル型トランジスタによって構成され、データの書込時、
    前記第１のワード線を介して選択されたメモリトランジ
    スタの前記コントロールゲートには、基板電位に対して
    高電位が印加され、かつ、「０」書き込み（又は「１」
    書き込み）するために選択された前記ビット線には前記
    基板電位と略同電位が印加される一方、「１」書き込み
    （又は「０」書き込み）するために選択された前記ビッ
    ト線及び非選択メモリトランジスタのコントロールゲー
    トには、前記基板電位よりも高く、かつ、前記選択メモ
    リトランジスタのコントロールゲート電位よりも低い電
    位が印加されることで、データの書き込みが行われる構
    成となっていることを特徴とする請求項９又は１０記載
    の不揮発性半導体記憶装置。
13. 【請求項１３】 データの書込時、前記非選択メモリト
    ランジスタのコントロールゲート電位が、「１」書き込
    み（又は「０」書き込み）するために選択された前記ビ
    ット線のそれよりも高い構成となっていることを特徴と
    する請求項１２記載の不揮発性半導体記憶装置。
14. 【請求項１４】 データの書込時には、前記スイッチト
    ランジスタをオフ状態とすると共に、選択メモリセルに
    おいて、メモリトランジスタのソース及びドレインを前
    記フローティングゲート直下の半導体領域と略同電位に
    設定する構成となっていることを特徴とする請求項１２
    記載の不揮発性半導体記憶装置。
15. 【請求項１５】 前記スイッチトランジスタは、前記メ
    モリトランジスタのソース側に直列接続されていること
    を特徴とする請求項９又は１０記載の不揮発性半導体記
    憶装置。
16. 【請求項１６】 データ書込時には、メモリトランジス
    タの前記コントロールゲートに、前記第１のワード線を
    介して、高電圧回路が接続されてデータ書き込みが行わ
    れる一方、データ読出時には、前記スイッチトランジス
    タのスイッチング用ゲートに、前記第２のワード線を介
    して、通常電圧回路が接続されてデータ読み出しが行わ
    れる構成になされていることを特徴とする請求項９又は
    １０記載の不揮発性半導体記憶装置。
17. 【請求項１７】 前記メモリトランジスタのフローティ
    ングゲートからキャリアを引き抜いてデータを消去する
    方式が採用され、 当該データ消去時には、前記メモリトランジスタのフロ
    ーティングゲートからキャリアを充分引き抜いて、デプ
    レション型の消去状態とする構成となっていることを特
    徴とする請求項９又は１０記載の不揮発性半導体記憶装
    置。
18. 【請求項１８】 前記不揮発性半導体記憶装置は、フラ
    ッシュメモリであることを特徴とする請求項９又は１０
    記載の不揮発性半導体記憶装置。
19. 【請求項１９】 前記スタックト・ゲート型のメモリト
    ランジスタに代えて、下層の第１の絶縁膜と上層の第２
    の絶縁膜とでゲート絶縁膜が構成され、これらの界面近
    傍に存在する前記第２の絶縁膜中のトラップ準位にキャ
    リアが蓄積される方式のＭＩＯＳ型メモリトランジスタ
    を用いて前記メモリセルが構成されることを特徴とする
    請求項９又は１０記載の不揮発性半導体記憶装置。
20. 【請求項２０】 複数のワード線組とセレクタトランジ
    スタを介してセンスアンプ回路に接続されている複数の
    ビット線と、前記各ワード線組及びビット線の交差箇所
    に設けられた複数の不揮発性メモリセルとを備え、 前記各メモリセルが、１本の前記ビット線と、所定の電
    位を供給する１本のソ−ス線とに接続されるとともに、
    コントロールゲート及びキャリア蓄積用のフローティン
    グゲートを有するスタックト・ゲート型のメモリトラン
    ジスタと、該メモリトランジスタのソース側に直列接続
    され、スイッチング用ゲートを有する前記ソース線に接
    続されたスイッチトランジスタと、前記メモリトランジ
    スタのドレイン側に直列接続され、選択用ゲートを有す
    る選択トランジスタとの３つのＭＩＳ型素子からなり、 前記各ワード線組が、第１のワード線と第２のワード線
    と第３のワード線の組からなり、 前記各第１のワード線には当該第１のワード線に沿っ
    て、又は当該第１のワード線から分岐した第１の分岐線
    に沿って配列された一群のメモリセルの前記コントロー
    ルゲートが接続され、前記各第２のワード線には当該第
    ２のワード線に沿って又は当該第２のワード線から分岐
    した第２の分岐線に沿って配列された一群のメモリセル
    の前記スイッチング用ゲートが接続され、前記各第３の
    ワード線には当該第３のワード線に沿って、又は当該第
    ３のワード線から分岐した第３の分岐線に沿って配列さ
    れた一群のメモリセルの前記選択用ゲートが接続され、
    かつ、前記各ビット線には当該ビット線に沿って配列さ
    れた一群の前記メモリセルのドレインが接続されてなる
    電気的にデータ書き換え可能な不揮発性半導体記憶装置
    であって、 データ読出時には、選択されたビット線上のメモリセル
    の選択・非選択を、前記スイッチトランジスタの前記ス
    イッチング用ゲートで制御して、前記選択ビット線を介
    して選択メモリセルからのデータの読み出しが行われる
    構成となっていることを特徴とする不揮発性半導体記憶
    装置。
21. 【請求項２１】 データ読出時には、選択メモリセル・
    非選択メモリセルにかかわらず、全てのメモリトランジ
    スタの前記コントロールゲートを、前記第１のワード線
    を介して、同一電位に設定した状態で、スイッチトラン
    ジスタの前記スイッチング用ゲートと選択トランジスタ
    の選択用ゲートとで通常電圧制御して、データの読み出
    しを行う構成となっていることを特徴とする請求項２０
    記載の不揮発性半導体記憶装置。
22. 【請求項２２】 データ読出時には、選択メモリセル・
    非選択メモリセルにかかわらず、全てのメモリトランジ
    スタの前記コントロールゲートが、前記第１のワード線
    を介して、０Ｖ又はその近傍に設定された状態で、前記
    スイッチトランジスタのスイッチング用ゲートと選択ト
    ランジスタの選択用ゲートとで通常電圧制御して、デー
    タの読み出しが行われる構成となっていることを特徴と
    する請求項２０記載の不揮発性半導体記憶装置。
23. 【請求項２３】 前記メモリトランジスタのフローティ
    ングゲートからキャリアを引き抜いてデータを消去する
    方式が採用され、当該データ消去時には、前記メモリト
    ランジスタのフローティングゲートからキャリアが充分
    引き抜かれて、デプレション型の消去状態とされる構成
    となっていることを特徴とする請求項２０記載の不揮発
    性半導体記憶装置。
24. 【請求項２４】 前記スタックト・ゲート型のメモリト
    ランジスタに代えて、下層の第１の絶縁膜と上層の第２
    の絶縁膜とでゲート絶縁膜が構成され、これらの界面近
    傍に存在する前記第２の絶縁膜中のトラップ準位にキャ
    リアが蓄積される方式のＭＩＯＳ型メモリトランジスタ
    を用いて前記メモリセルが構成されることを特徴とする
    請求項２０記載の不揮発性半導体記憶装置。
25. 【請求項２５】 前記不揮発性半導体記憶装置は、前記
    複数のメモリセルがｎ個（ｎは２以上の自然数）のブロ
    ックに分割され、各ブロック毎にデータ書き換え可能な
    メモリであることを特徴とする請求項２０記載の不揮発
    性半導体記憶装置。
26. 【請求項２６】 半導体基板の上に形成された複数のワ
    ード線組とセレクタトランジスタを介してセンスアンプ
    回路に接続されている複数のビット線と、前記各ワード
    線組及びビット線の交差箇所に設けられた複数の不揮発
    性メモリセルとを備え、 前記各メモリセルが、１本の前記ビット線と、所定の電
    位を供給する１本のソ−ス線とに接続されるとともに、
    コントロールゲート及びキャリア蓄積用のフローティン
    グゲートを有するスタックト・ゲート型のメモリトラン
    ジスタと、該メモリトランジスタのソース側に直列接続
    され、スイッチング用ゲートを有する前記ソース線に接
    続されたスイッチトランジスタと、前記メモリトランジ
    スタのドレイン側に直列接続され、選択用ゲートを有す
    る選択トランジスタとの３つのＭＩＳ型素子からなり、 前記各ワード線組が、第１のワード線と第２のワード線
    と第３のワード線の組からなり、 前記各第１のワード線には当該第１のワード線に沿って
    又は当該第１のワード線から分岐した第１の分岐線に沿
    って配列された一群のメモリセルの前記コントロールゲ
    ートが接続され、前記各第２のワード線には当該第２の
    ワード線に沿って又は当該第２のワード線から分岐した
    第２の分岐線に沿って配列された一群のメモリセルの前
    記スイッチング用ゲートが接続され、前記各第３のワー
    ド線には当該第３のワード線に沿って又は当該第３のワ
    ード線から分岐した第３の分岐線に沿って配列された一
    群のメモリセルの前記選択用ゲートが接続され、かつ、
    前記各ビット線には当該ビット線に沿って配列された一
    群の前記メモリセルのドレインが接続されてなる電気的
    にデータ書き換え可能な不揮発性半導体記憶装置であっ
    て、 データの書込時には、前記スイッチトランジスタをＯＦ
    Ｆ状態にするとともに、メモリセルの選択・非選択を前
    記メモリトランジスタの前記コントロールゲートの電位
    によって制御し、 「０」書き込み・「１」書き込みを、前記ビット線から
    供給される前記メモリトランジスタ直下の半導体領域の
    電位と、前記メモリトランジスタの前記コントロールゲ
    ートの電位との電位差によって制御し、 データの書込時及び消去時には、所定のメモリセルに対
    して、メモリトランジスタの前記コントロールゲート
    と、前記半導体基板との間に高電圧を印加して、前記フ
    ローティングゲート直下の半導体領域から前記フローテ
    ィングゲートへキャリアをトンネル注入し、あるいは前
    記フローティングゲート底面から直下の前記半導体領域
    へキャリアをトンネルにより引き抜くことで行う構成と
    なっていることを特徴とする不揮発性半導体記憶装置。
27. 【請求項２７】 前記各メモリトランジスタが、ウェル
    内に形成されているときは、データの書込時及び消去時
    には、所定のメモリセルに対して、メモリトランジスタ
    の前記コントロールゲートと、前記ウェルとの間に高電
    圧を印加して、前記フローティングゲート直下の半導体
    領域から前記フローティングゲートへキャリアをトンネ
    ル注入し、あるいは前記フローティングゲート底面から
    直下の前記半導体領域へキャリアをトンネルにより引き
    抜くことで行う構成となっていることを特徴とする請求
    項２６記載の不揮発性半導体記憶装置。
28. 【請求項２８】 データの消去時には、メモリトランジ
    スタのソース及びドレインを前記フローティングゲート
    直下の半導体領域と略同電位に設定することを特徴とす
    る請求項２６又は２７記載の不揮発性半導体記憶装置。
29. 【請求項２９】 データの書込時、選択メモリセルで
    は、前記選択トランジスタをオン状態にすると共に、前
    記スイッチトランジスタをオフ状態とする一方、非選択
    メモリセルでは、前記選択トランジスタ及び前記スイッ
    チトランジスタもオフ状態にすることを特徴とする請求
    項２６又は２７記載の不揮発性半導体記憶装置。
30. 【請求項３０】 前記メモリトランジスタは、ｎチャネ
    ル型トランジスタによって構成され、データの書込時、
    前記第１のワード線を介して選択されたメモリトランジ
    スタの前記コントロールゲートには、基板電位に対して
    高電位が印加され、かつ、「０」書き込み（又は「１」
    書き込み）するために選択された前記ビット線には前記
    基板電位と略同電位が印加される一方、「１」書き込み
    （又は「０」書き込み）するために選択された前記ビッ
    ト線には、前記基板電位よりも高く、かつ、前記選択メ
    モリトランジスタのコントロールゲート電位よりも低い
    電位が印加されることで、データの書き込みが行われる
    構成となっていることを特徴とする請求項２９記載の不
    揮発性半導体記憶装置。
31. 【請求項３１】 前記メモリトランジスタのフローティ
    ングゲートからキャリアを引き抜いてデータを消去する
    方式が採用され、当該データ消去時には、前記メモリト
    ランジスタのフローティングゲートからキャリアを充分
    引き抜いて、デプレション型の消去状態とする構成とな
    っていることを特徴とする請求項２６又は２７記載の不
    揮発性半導体記憶装置。
32. 【請求項３２】 前記スタックト・ゲート型のメモリト
    ランジスタに代えて、下層の第１の絶縁膜と上層の第２
    の絶縁膜とでゲート絶縁膜が構成され、これらの界面近
    傍に存在する前記第２の絶縁膜中のトラップ準位にキャ
    リアが蓄積される方式のＭＩＯＳ型メモリトランジスタ
    を用いて前記メモリセルが構成されることを特徴とする
    請求項２６又は２７記載の不揮発性半導体記憶装置。
33. 【請求項３３】 前記不揮発性半導体記憶装置は、前記
    複数のメモリセルがｎ個（ｎは２以上の自然数）のブロ
    ックに分割され、各ブロック毎にデータ書き換え可能な
    メモリであることを特徴とする請求項２６記載の不揮発
    性半導体記憶装置。