JPH06506310A

JPH06506310A - 単一トランジスタｅｅｐｒｏｍメモリセル

Info

Publication number: JPH06506310A
Application number: JP4501300A
Authority: JP
Inventors: シャラ，ナゲシュ
Original assignee: ネックスコム　テクノロジー，インコーポレイテッド
Priority date: 1990-12-11
Filing date: 1991-11-13
Publication date: 1994-07-14
Also published as: WO1992010837A1; DE69109495D1; US5297081A; EP0561930B1; EP0561930A1; US5222040A; US5414658A; US5357465A; US5563842A; DE69109495T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】単−トランジスタＥ　Ｅ　Ｐ　ＲＯＭメモリセル技術の背景１、　発明の分野本発明は、一般に、不揮発性コンピュータメモリデバイス、特にメモリ当たり２つのトランジスタに対して１つのトランジスタを使用することによって作成可能な極高密度デバイスに関する。

２、　先行技術の説明電気的プログラム可能読出し専用メモリ（Ｅ　Ｐ　ＲＯＭ　）セルは、先行技術において最小メモリセルの中に数えられる。電気的消去可能ＥＰＲＯＭ（Ｅ２ＰＲＯＭと呼はれる）は、各メモリセル当たり２つのトランジスタか必要であったために従来から比較的大きいセル寸法を有している。いくつかのいわゆる“フラッシュ”ＥＰＲＯＭちまた、ＥＰＲＯＭはどの小さいセルを有している。フラッシュメモリは、２つの基本的な取り組み方に分類され、これらか１つの電圧源を必要とするか又は２つの電圧源を必要とするかによって区別される。（サムエルウニバー、“フラッシュ到来とその展望“エレクトロニクス、１９９０年１１月号、ページ４４〜５０　（Ｓａｍｕｅｌ　Ｗｅｂｅｒ、”Ｌｏｏｋ　Ｏｕｔ、　Ｈｅｒｅ　ＣｏｍｅｓＦｌａｓｈ、”Ｅｌｅｃｔｏｒｏｎｉｃｓ、　Ｎｏｖｅｍｂｅｒ　１９９０．　ｐｐ、４４−５０．）参照。）これらの設計は、また、それらのセルの構造、即ち、それらかセル当たり１つ又はいくつのトランジスタを必要どするかによって異なる。インテル社（ＩｎｔｅｌＣｏｒｐｏｒａ　ｔ　ｉ　ｏｎ）（サンタクララ、カルフォルニアその専存のＥＴＯＸ　（ＥＰＲＯＭＩ −ンネル酸化物）技術に基つ＜ｌＩ−ランジスタ自己整合積層ゲートセルを所存している。インテル社は、２メガピッｌ−を記憶する極高密度フラッシュデバイス、２８ＦＯ２０を最近発表した。

カタリスＩ−　（Ｃａｔａｌｙｓｔ）　、エクセル（Ｅｘｃｅｌ　）　、日立、三菱、及び東芝も全て、競合するデバイスを発表している。単一　トランジスタセルに伴う問題は、過剰消去及びその結果の電流漏れの可能性である。この結果、零状態にある１個のセルがこのセルをディブレジョンモート（負荷か定電流的特性を持つ様なモート）となる様に駆動する消去パルスを受けると、データ読出し誤りを生じることかある。列センス増幅器は、これを誤って消去セルとして読み出すてあろう。インテル社及びその他の社は、消去前に１つのチップトの全てのセルを“ｌ”とする様にｊｌ　ＰＤ　ｔこプログラムしておくプログラミング・アルゴリズムて以てこれを克服している。シーク・テクノロジー（Ｓｅｅｑ　ｒｅｃｈｎｏｌｏｇｙ　）　（セネゼー（Ｓａｎ　Ｊｏｓｅ）カルブすルニア）は、異なるセル構造を使用することによってこの問題を解決している。分割ゲートセルは２トランジスタ構造上に取り付けられるか、しかし単一トランジスタセルか占領するより少したけ大きいチップ面積しが占領しない。（１掲のウニバーによる。）拡散プロセスを通して、この分割ゲーｌ〜は、直列トランジスタのように見える仮想トランジスタを生成する。これによって、このセルを１つの列内の他のセルがら分離することが可能になる。シークのデバイス（例えば、４８Ｆ４１２及び４８ＦＯＩＯ）は、１２８列のどのセクタ消去をも行う能力を有する。サムエルウニパー（１掲）は、三菱電機（日本）か、来る国際電子デバイス会ＩＩ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　）　（　Ｉ　Ｅ　ＤＭ）　において１６Ｍｂｉｔフラッシュで僅が３．６μｍ２の単一トランジスタ積層ゲートセルを発表すると期待している。

第１図は、先行技術の典型的ＥＥＰＲＯＭメモリセル１０を示し、このセルはビット線１２、選択Ｉ・ランジスタ１４、フローティングゲートトランジスタ１６を含み、１多者のトランジスタはフローティングゲート１８及び制御ゲート２０、ワード線２４に接続された選択ゲート２２、及びアレイソース２６を有する。

トランジスタＩ６は、フローティングゲート電子なだれ注入金属酸化物半導体（　Ｆ　Ａ　Ｍ　Ｏ　Ｓ　）であり、先行技術において周知である。（これらのデバイスの背景については、米国特許第４、８８４，２３９号、１９８９年１１月２８日、オノ（Ｏｎｏ）池に交付、を参照。）セル１ｏを消去するには、高いｔ圧（約２０Ｖ）がゲー）２０及び２２に印加され、他方アレイソース２６及びヒツト線１２は接地される。

ゲート２０上の高い電圧は、容量結合によってフローティングゲ−１へ１８に結合される。ゲート１８上の電圧は、結合比νの関数である。（使用される技術に従って、この結合比は変動し、それゆえ、使用される電圧も変動するであろう。

）したかって、■、８＝シｖ２゜である。いったん、Ｖｌ、か臨界レベル（典型的にはＩＩＶ）に達すると、トランジスタ１６のトンネル酸化物領域を横断する電界か、その薄い（約１００人）のトンネル酸化物を通してトランジスタ１６のドレインからゲート１８へ電子のトンネリングを開始させるのに十分となる。この結果、トランジスタ１６に対する比較的高いしきい電圧Ｖｔを生しる。セル１０をプログラムするには、制御ゲート２０は接地され、高い電圧（〜２０ｖ）かビット線■２及び選択ゲート２２に印加され、他方アレイソース２６はフロートしたままにされる。ヒツト線１２上のこの高い電圧は、１〜ランジスタ１４を通してトランジスタ１６のトレインに転送される。電界かトランジスタ１６のトンネル酸化物領域を横断して発生し、これが上述と反対方向へＸ子のトンネリングを開始させる。この結果、トランジスタ１６は低しきい電圧（−２Ｖから一３ＶをとることのできるＶｔ）を有する。このしきい電圧か、続出しモートにおいてトランジスタ１４を必要とする理由であり、これはゲート２０によっては読出しのためにトランジスタ１６を制御することができないからである。トランジスタ１６の制御ゲート２０又はドレインの内の一つの端子において、プログラム及び消去を行うためには高い電圧か必要であるから、これらのモードでは選択ゲート２２が必要である。

第２図は、先行技術の単一トランジスタフラッシュＥＰＲＯＭメモリセル３０を示し、このセルはビット線３２及びメモリトランジスタ３４を含み、このトランジスタはフローティングゲート３６、制御ゲート３８、ワード線に接続された制御ゲート３８、ドレイン４０及びアレイ接地４２を存する。セル３０を消去するには、制御ゲート３８及びビット線３２に高い電圧（約１２Ｖから１５Ｖ）を印加する。これにより、トランジスタ３４は、ヒツト線３２からアレイ接地４２へ約１ミリアンペア流れる大電流モードとなる。そして、ホットエレクトロンか、発生し、フローティングゲート３６内に補足される。（これは、標準ＥＰＲＯＭプログラミングモートである。）セル３０をプログラムするには、制御ゲート３８は設置され、かつアレイ接地４２は高い電圧にある。

ヒツト線３２はフロートしており、かつ電子はトランジスタ３４の薄いゲート酸化物を通してアレイ接地４２ヘトンネルする。これが、トランジスタ３４に対する低しきい電圧Ｖｔを生しる。一方、パストランジスタは、フローティングゲート構造かディブレジョンとなる様な消去をされるとき、メモリセルに電流か流れるのを防止することができる。（ギル他、“５ボルト無接点アレイ２５６ＫＢＩＴフラッシュＥＥＰＲＯＩＶ［技術“、ＩＥＤＭ８８、ＩＥＥＥ、ページ４２８〜４３１　（Ｇｉｌｌ　ｅｔ　ａｌ、。

“Ａ　５　−Ｖｏｌｔ　Ｃｏｎｔａｃｔｌｅｓｓ　Ａｒｒａｙ　２５６ＫＢ［Ｔ　ＦｌａｓｈＥＥＰＲＯＭ　Ｔｅｃｈｎｏｌｏｇｙ、”　Ｉ　ＥＤＭ　８８、ＩＥＥＥ、ｐｐ。

４２８−４３１）参照。）このようなパストランジスタ又は選択読出しトランジスタは、先行技術において定常的に使用されている。無接点セルアレイ技術は、ギル他（１掲）によって、５Ｖ単一電源用のフラッシュＥ　Ｐ　ＲＯＭについて記載されている。この無接点フラッシュＥＥＰＲＯＭセルは、一連のエンハンスメントパスゲートと併合された１トランジスタフローティングゲート慣造（二重多層プロセスによって規定される）である。

このセル消去は、負電圧をそのワード線に印加しかっＶｃ　ｃ＝５Ｖをソース線に印加することによるフローティングゲートからソース接合へのファウラー・ノルドハイｊ、１−ン不リングによって達成される（１掲文献、第４図）。その併合パスゲートのゆえに、この消去状態しきい電り玉には顕著な変化はない。このフローティングゲ−ｌ−１＃を造はディブレジョンとなる様な過剰消去をされる二とかあるので、セルしきい電圧Ｖｔはこのバスゲー　ト特性によって支配される。

ＥＥＰＲＯＭにおける先行技術の欠点は、２つのトランジスタか必要であって、高密度を困難にし、及びビット線線１２か高い屯田となるので近接線間の間隔を重要事項どならしめることである。フラッシュＥＰＲＯＭにおいては、問題は、やはり、ヒツト線３２に高い電圧が印加されること、セル３０をプログラムするのに大きい電流か必要であること、及び余りに大きい電流か必要なのでページモートを除去しなければならない必要があることである。その書込み動作は、負しきい値を生じることがあり、この問題のために複雑なアルゴリズムか必要である。

本発明の要約したかって、本発明の目的は、単一トランジスタＥ２．ＰＲＯＭメモリセルを作成することにある。

簡単に云うと、本発明の単一トランジスタＥＰＲＯＭデバイスは、単一トランジスタメモリセルのアレイ及びこのアレイに正・負の電圧値を供給できる制御器とを含む。

本発明の利点は、ＥｔＰＲＯＭデバイスのプログラミング及び読出し簡単性を有する極高密度ＥＰＲＯＭデバイスを可能とすると云うことである。

本発明の他の利点は、より低い電圧が使用でき、かつ、より小さいデ・１イス幾何が使用できると云うことである。

本発明の更に他の利点は、選択トランジスタか除去されると云うことである。

本発明の更に他の利点は、フラッシュメモリセルに大電流ホットエレクトロン注入を受けさせる必要か除去され、したかってベージモードプログラミングを可能にすると云うことである。

本発明のこれら及び他の目的及び利点は、種々の図面に示されている好適実施例に関する次の詳細な説明を読んだ後は、技術に通常熟練した者にとって疑いもなく明白になるであろう。

図面の説明第１図は、先行技術Ｅ’　ＰＲＯＭメモリセルの概略図、第２図は、先行技術ＥＰＲＯＭ又はフラッシュメモリセルの概略図、第３図は、本発明のメモリセルの概略図、第４図は、４つのセルを有するメモリデバイスの概略図、第５図は、第３図及び第４図のデバイスの行線及びビット線線を駆動できる制御回路の概略図、及び第６図は、第５図の制御回路の変形である代替の制御用回路の概略図。

好適実施例の詳細な説明ｖ！、３図は、本発明のメモリセルであって、全体的に参照番号５０て参照され、ヒツト線５２及びメモリトランジスタ５４を含み、後者の！・ランジスタはフローティングゲ−１・５６、ワード線５９に接続された制御ゲート５８．１−レイン６０、及びアレイソース６２を有している。

消去は、トランジスタ５４を高いしきい電圧Ｖｔ状態に変化させる。セル５０を消去するには、ビット線５２及びアレイノース６２の両方か接地され、かつ制御ゲート５８は高い電圧を印加される。この結果、フローティングゲート５６を負電荷で以て充電し、したかって、しきい電圧Ｖｔは高くなる。この方式は、先行技術のＥ２ＦＲＯＭに類似している。セル５０をプログラムするためには、−１５ｖを制御ゲート５８に印加し、＋５Ｖをビット線５２に印加し、かつアレイソース６２はフロートしたままにされる。この結果、プログラミングモートにおける第１図のトランジスタと類似して、トランジスタ５４のトンネル酸化物領域を横断する電界を生じる。その結合係数νに従い、フローティングゲート５６は正味の負電圧を、及びｌ−レイン６０は＋５ｖを有する。（先に述へたように、使用される技術に従い結合係数は変動し、それゆえ使用される電圧も変動するであろう。）これにより、フローティングゲート５６は負電荷を取り去られ、トランジスタ５４は低い又は負のしきい電圧状態に達するであろう。メモリセル５０を読み出すには、ちし非選択ならは制御ゲート５８が一３Ｖにされ及びもし選択されるならは＋３■にされる。このことか、選択トランジスタの必要を除去する。

トランジスタ５４か負のしきい電圧を持っていても、メモリセル５０はワード線５９上に一３Ｖを印加することによりオフ状態を保つ。標準フラッシュＥＰＲＯＭプロセスは、セル５０を製造するのに使用することができる。このようなセルにおいては、ソースとドレインか逆バイアスされている。（トンネリングを可能にするために、フラッシュＥ　Ｐ　ＲＯＭセルのソース側は典型的に（フローティングゲートの下に）アンダラップ拡散を有する。）代替的に、」二連したのと類似の動作を達成するために、負の逆バイアスをサブストレートに対してかけることもてきる。この代替的場合において、そのメモリセルのトレインは、消去中 −５Ｖで、そのゲートは＋１５Ｖとなろう。プロゲラミンク中、このメモリトランジスタのトレインは＋５ｖ、その制御ゲートは一１５Ｖとなろう。注入される電圧は、全体を通していかなる動作においても小さいてあろう。このことか、このデバイスの比較的低電源による駆動を可能にしている。

第４図は、フローティングゲ−１・７５〜７８をそれぞれ付する４つのメモリトランジスタ７１〜７４の集合を含むメモリデバイス７０を示している。第１表は、消去、書込み、及び続出し動作に対するビット線１と２及び行線１と２の動作状態を集約している。注意すべき重要なことは、いかなるモートにおいてもヒツト線のとれもＯＶから５〜７の範囲を超えることはないと云うことである。

このことか、通常拡散によって形成されるビット線を一括して近接して配置することを可能とし、したかって高デバイス密度を可能とする。

１１表第５図は、メモリデバイス７ｏ又はメモリセル５ｏを動作させるために適当な電圧を供給するｔＩＩ（ＩＩＪ回路８ｏを示している。制御回路８ｏのＶｄｄ、Ｖｓｓ、及びＶｒｒは、その出方が選択行線又は非選択行線を駆動しているかどうかに従って、異なる電源電圧に接続される。

制御回路８０は、トランジスタ８１〜８９、インバータ９０、及びキャパシタ９２を含む。トランジスタ８２〜８９は、全てＰＭＯ３である。全てのＰＭＯＳサブストレート（高ｎ梨）はＶｄｄに接続される。制御回路８゜は、メモリデバイス７ｏ又はメモリセル５ｏを活動させるのに必要な全ての異なる電圧を転送しなければならない。第１Ｉ表は、これらの電圧及びその電圧が印加されるモートを概括している。

第　１１　表消去中、選択行に対応する制御回路８０の出力は、＋２０Ｖてなけれはならない。制御回路８０は、選択行に対して、＋２０Ｖ（７）Ｖｄｄと、０Ｖ（７）Ｖｓｓと、＋２０ＶのＶｒｒを有し、かつクロック入力を働かない状態とする。行を選択するためには、入力をＯＶとする。ＯＶの入力は、信号線９４をまたＯｖにする。トランジスタ８８はオフ状態となって、この回路の出力を＋２０Ｖに引き上げる。信号線９５は＋２０Ｖに移行し、これがトランジスタ８２をオフ状態にする。信号線９４はＯＶであるので、トランジスタ８３はオフ状態となり、信号線９６は＋２０Ｖに引き上げられる。したがって、トランジスタ８９は、オフ状態である。したがって、トランジスタ８８と８９を通ってＶｓｓからＶｄｄへ抜ける直接経路は存在しない。）消去中、非選択行に対応する制御回路８０の出力は、０Ｖから２つのしきい電圧以内に引き下げられる。入力は＋５Ｖであるので、信号線９５をｏｖに移行させ、これかトランジスタ８２をオン状態にさせて、信号線９７を＋２０Ｖに引き上げる。トランジスタ８１はオフ状態であり、かつトランジスタ８８もオフ状態である。トランジスタ８３もまたオフ状態であり、かつ信号線９６はＯｖの上のしきい電圧Ｖｔに引き下げられる。トランジスタ８９は、この回路の出力がＯＶから２つのしきい電圧へ引き下げられるまでオフ状態である。これは、非選択メモリセルにとのようにしても影響しない。

プログラム中、選択行に対応する制御回路８ｏの出力は一１５Ｖてなければならない。制御回路８ｏは、選択行に対して、＋５ＶのＶｄｄと、−１５ＶのＶｓｓと、ＯＶのＶｒｒを有し、かつクロック入力を働かない状態とする。行を選択するためには、入力を５Ｖとする。信号線９７は＋５Ｖに引き上げられ、かつ信号線９５はＯＶになる。信号線９４は＋５Ｖであり、かっＶｄｄは＋５ｖであるから、トランジスタ８８はオン状態である。

信号線９７は＋５Ｖであるので、トランジスタ８３はオフ状態である。トランジスタ８４はオフ状態であって、信号線９６をＯＶの上のしきい電圧Ｖｔに引き下げる。

クロックか作動となるので、トランジスタ８５．８６、及び９２は充電ポンプとして働き、信号線９６がＶｓｓの下の一つのしきい電圧Ｖｔに移行するまで電荷を信号線９６からＶｓｓに吸い出す。したがって、Ｖｓｓは−＋５Ｖであるから、信号線９６は約−１１３，５Ｖに達するであろう。クロックかハイレベルに移行すると、信号線９８かハイレベルとなり、かつ直ちにトランジスタ８６を通して放電する。これは、信号線９８か信号線９６より高い電位に注入され、かつ瞬時的にトランジスタ８６をオフ状態とするからである。クロック入力の立下がり縁において、信号線９８は、信号線９６より低いローレベルとなり、トランジスタ８５をオン状態にして、信号線９６を引き下げる。クロック入力がサイクルを続けるに従い、信号線９６は、トランジスタ８５及び８６を通してＶＳＳまで放電する。これは、先行技術ＥＥＰＲＯＭに使用されるＮＭＯＳクロック駆動ポンプに類似している。信号線９６かＶｓｓより低いしきい電圧Ｖｔに引き下げられるから、この回路の出力はトランジスタ８９を通してＶＳＳに引き下げられる。

プログラム中、非選択行に対する制御回路８０の出力は、＋５Ｖである。その入力はＯＶであり、信号線９６は＋５ｖであるから、トランジスタ８８をオン状態にし、トランジスタ８９をオフ状態にさせる。この回路の出力は、トランジスタ８８を通して＋５Ｖに引き上げられる（Ｖｄｄ＝＋５Ｖ）。信号線９６は＋５Ｖであるので、トランジスタ８９はオフ状態てあり、この充電ポンプは停止している。

続出し中、選択行に対する制御回路８０の出力は、＋２ｖになけれはならない。

制御回路８０は、選択行に対して、＋２ＶのＶｄｄと、−２ＶのＶｓｓと、−３０ＶのＶｒｒを有し、かつクロック入力を働かない状態とする。行を選択するためには、この回路の入力をＯＶとし、これがトランジスタ８８をオン状態にさせかつトランジスタ８９をオフ状態にさせる。信号線９６は＋２Ｖに引き上げられる。トランジスタ８７は非常に弱いトランジスタであって、オン状態となり、トランジスタ８３とインバータ９０を通してＶｒｒとＶｄｄとの間に電流経路を与える。しかし、トランジスタ８７及び８３を寸法指定することによって、かつＶｒｒの電源を強力にすることによって、この電流を維持し、信号線９６の電圧を＋２Ｖ近傍に保持することにより、トランジスタ８９をオフすることかできる。

したがって、この回路の出力は、＋２Ｖとなる。

読出し中、非選択行に対する制御回路８０の出力は、−２Ｖである。Ｖｇｇは＋２ｖである。この回路の入力は＋５Ｖであり、信号線９４はＶｇｇより低いしきい電圧Ｖｔにあり、かつトランジスタ８８はオフ状態である。

トランジスタ８３も、また、オフ状態である。信号線９６は、トランジスタ８７を通してＶｒｒに引き下げられる。Ｖｒｒからどの電源への経路も存在しない。

トランジスタ８９はオン状態であり、この回路の出力は一２Ｖへ引き下げられる。

第６図は、第５図の回路の変形を示す。制御回路８０のトランジスタ８８及び８９は除去され、かつ信号線９６は、実際上、回路１００の出力となる。回路＋００に対する全てのモートは、回路８０と同等でありかつ同じように働く。

本発明は、以上の好適実施例によって説明されたか、この開示か限定的に解釈されるへきてはないことは、云うまでもない。種々の代替及び修正は、上の説明を読んだ陵は技術に熟練した者にとって疑いもなく明白になるであろう。したかって、添付の請求の範囲は、本発明の真の精神及び範囲内にある全ての代替及び修正を包含するものと解釈されることを意図する。

ＦｔＧ、ｔ　ＦＩＧ、２ＦＩＧ、３ＦＩＧ、５平成４年８月１１日

Claims

【特許請求の範囲】

１．メモリセルであって、制御ゲートと、フローティングゲートと、ドレインと、ソースと、前記制御ゲートと前記ドレイン・ソース間のチャネルとの間のトンネル酸化物領域とを有するメモリトランジスタと、前記メモリトランジスタの前記ドレインに接続されたビット線と、前記ビット線と前記ソースとを接地すると共に前記制御ゲートの電圧を上げて前記フローティングゲートを負に充電し、前記メモリトランジスタに高いしきい電圧を生じせしめる消去手段と、前記制御ゲートの電圧を均一１５Ｖに下げ、前記ビットの線の電圧を約＋５Ｖに上げ、かつ前記ソースをフロートさせるプログラミング手段とを有する制御手段と、を包含するメモリセル。
２．請求の範囲第１項記載のメモリセルにおいて、前記制御ゲートの電圧は消去手段によって約＋１０Ｖに上げられ、かつ前記ビット線は拡散を含む、メモリセル。
３．請求の範囲第１項記載のメモリセルにおいて、前記メモリトランジスタは多結晶シリコンから成る２種類のレベルを有するＭＯＳデバイスであるメモリセル。
４．請求の範囲第１項記載のメモリセルであって、前記制御手段の消去電圧とプログラミング電圧とを供給する充電ポンプを更に含むメモリセル。
５．メモリセルであって、前記制御ゲートと、フローティングゲートと、ドレインと、ソースと、前記制御ゲートと前記ドレイン・ソース間のチャネルとの間のトンネル酸化物領域とを有し、正規動作中に＋１０Ｖ又は−１０Ｖを超える電圧のみが前記制御ゲートに印加されるメモリトランジスタと、前記メモリトランジスタの前記ドレインに接続され、前記メモリセルのいかなる動作中にもその電圧が０Ｖ以下に下がり又は＋５Ｖ以上に上がることがないビット線と、を包含するメモリセル。
６．請求の範囲第５項記載のメモリセルにおいて、前記ビット線が０Ｖ以下に下がり又は＋５Ｖ以上に上がることがないと云う事実から利点が得られるように、前記ビット線は他の拡散と最小間隔をとった拡散で以て製造されるメモリセル。
７．コンピュータ中央処理装置（ＣＰＵ）と共に使用される不揮発性メモリデバイスであって、複数のメモリトランジスタの各々が制御ゲートと、フローティングゲートと、ドレインと、ソースと、前記制御ゲートと前記ドレイン・ソース間のチャネルとの間のトンネル酸化物領域とを有し、前記複数のメモリトランジスタは前記ＣＰＵによってランダムにアクセス可能なメモリビットのアレイに配置された前記複数のメモリトランジスタと、前記複数のメモリトランジスタのドレインにそれぞれ接続された複数のビット線と、前記ビット線と前記ソースとを接地すると共に前記制御ゲートの電圧を上げて前記フローティングゲートを負に充電し、前記メモリトランジスタに高いしきい電圧を生じせしめる消去手段と、前記制御ゲートの電圧を約一１５Ｖに下げ、前記ビット線の電圧を約＋５Ｖに上げ、かつ前記ソースをフロートさせるプログラミング手段とを有する制御手段と、を含む不揮発性メモリデバイス。
８．固体ディスクであって、複数の不揮発性メモリデバイスの各メモリデバイスが各々（ａ）制御ゲートと、フローティングゲートと、ドレインと、ソースと、前記制御ゲートと前記ドレイン・ソース間のチャネルとの間のトンネル酸化物領域とを各々存し、前記ＣＰＵによってランダムにアクセス可能なメモリビットのアレイに配置された前記複数のメモリトランジスタと、（ｂ）前記複数のメモリトランジスタのドレインにそれぞれ接続された複数のビット線と、（ｃ）前記ビット線と前記ソースとを接地すると共に前記制御ゲートの電圧を上げて前記フローティングゲートを負に充電し、前記メモリトランジスタに高いしきい電圧を生じせしめる消去手段と、前記制御ゲートの電圧を約−１５Ｖに下げ、前記ビット線の電圧を約＋５Ｖに上げ、かつ前記ソースをフロートさせるプログラミング手段とを有する制御手段と、を含む前記複数の不揮発性メモリデバイスと、磁気ディスク装置制御器とインタフェースをエミュレートするインタフェース手段と、を包含する固定ディスク。
９．不揮発性メモリセルをプログラミング及び消去する方法であって、トランジスタが読出しモードにおいてアクセスされるとき前記トランジスタがオフ状態でかつ読出し選択トランジスタが不必要であるような極めて高いしきい電圧が発生されるように前記トランジスタのフローティングゲート上に正味負電荷を印加するステップ、を包含する方法。
１０．制御ゲートと、フローティングゲートと、ドレインと、ソースとを有するトランジスタ、及び、ビット線を有する不揮発性メモリセルの動作方法であって、前記制御ゲートを高い電圧に上げると同時に前記ビット線と前記ソースとの両方を接地することによって、前記フローティングゲートを負に充電し、前記トランジスタに比較的高いしきい電圧Ｖｔを生じせしめる、前記メモリセルの消去ステップと、約−１５Ｖを前記制御ゲートに印加し、約＋５Ｖを前記ビット線に印加し、かつ前記トランジスタのソースをフロートしたままにすることによって、前記トランジスタのトンネル酸化物領域を横断する電界が前記フローティングゲートから負電荷を奪うようにして前記トランジスタに比較的低い又は負のしきい電圧Ｖｔを生じせしめる、前記メモリセルのプログラミングステップと、約＋３Ｖを前記制御ゲートに印加することで以て前記メモリセルを選択しかつ約−３Ｖを前記制御ゲートに印加することで以て非選択することによる前記メモリセルの読出しステップと、を包含する方法。