JP3094905B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3094905B2 JP3094905B2 JP7450896A JP7450896A JP3094905B2 JP 3094905 B2 JP3094905 B2 JP 3094905B2 JP 7450896 A JP7450896 A JP 7450896A JP 7450896 A JP7450896 A JP 7450896A JP 3094905 B2 JP3094905 B2 JP 3094905B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- transistor
- voltage
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に電気的に書込み，消去可能な不揮発性
半導体記憶装置に関する。
装置に関し、特に電気的に書込み，消去可能な不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】フローティングゲートを有する電界効果
トランジスタは、このフローティングゲートに蓄積され
る電荷量に応じてそのしきい値電圧が変化するので、こ
のしきい値電圧の違いと情報のレベルとを対応させて情
報（データ）を不揮発に記憶する。
トランジスタは、このフローティングゲートに蓄積され
る電荷量に応じてそのしきい値電圧が変化するので、こ
のしきい値電圧の違いと情報のレベルとを対応させて情
報（データ）を不揮発に記憶する。
【０００３】このような電界効果トランジスタの断面図
を図３（Ａ）に示す。この電界効果トランジスタのしき
い値電圧は、初期状態において一般的には１〜２Ｖ程度
であるが、ソース１２を０Ｖとし、ドレイン１３に例え
ば１２Ｖ程度、制御ゲート１４に例えば６〜８Ｖ程度の
電圧を印加すると、フローティングゲート１５に電子が
注入され、しきい値電圧が高くなる（書込み動作）。こ
のときしきい値電圧を、読出し動作時に制御ゲート１４
に印加される電圧（例えば５Ｖ）より高くすると（例え
ば６Ｖ）、読出し動作時、この高いしきい値電圧をもつ
電界効果トランジスタには電流が流れないが、初期状態
の電界効果トランジスタには電流が流れるので、記憶し
ている情報を読出すことができる。
を図３（Ａ）に示す。この電界効果トランジスタのしき
い値電圧は、初期状態において一般的には１〜２Ｖ程度
であるが、ソース１２を０Ｖとし、ドレイン１３に例え
ば１２Ｖ程度、制御ゲート１４に例えば６〜８Ｖ程度の
電圧を印加すると、フローティングゲート１５に電子が
注入され、しきい値電圧が高くなる（書込み動作）。こ
のときしきい値電圧を、読出し動作時に制御ゲート１４
に印加される電圧（例えば５Ｖ）より高くすると（例え
ば６Ｖ）、読出し動作時、この高いしきい値電圧をもつ
電界効果トランジスタには電流が流れないが、初期状態
の電界効果トランジスタには電流が流れるので、記憶し
ている情報を読出すことができる。
【０００４】また、高いしきい値電圧をもつ電界効果ト
ランジスタの制御ゲート１４を０Ｖとし、ドレイン１３
をオープン状態としてソース１２に例えば１２Ｖ程度の
電圧を印加すると、フローティングゲート１５から電子
が引き抜かれ、そのしきい値電圧を初期状態程度まで下
げることができる（消去動作）。
ランジスタの制御ゲート１４を０Ｖとし、ドレイン１３
をオープン状態としてソース１２に例えば１２Ｖ程度の
電圧を印加すると、フローティングゲート１５から電子
が引き抜かれ、そのしきい値電圧を初期状態程度まで下
げることができる（消去動作）。
【０００５】消去動作時の、ソース１２に印加する電圧
（ソース電圧Ｖｓ）とソースに流れる電流（Ｉｓ）との
関係（以下、セル特性という）を図３（Ｂ）に示す。
（ソース電圧Ｖｓ）とソースに流れる電流（Ｉｓ）との
関係（以下、セル特性という）を図３（Ｂ）に示す。
【０００６】セル特性曲線ＣＣは、ソース電圧Ｖｓが所
定の電圧より低いときに発生するバンド間トンネル電流
による範囲（ＣＣｂｔ）と、所定の電圧より高いときに
発生するアバランシェブレークダウン電流による範囲
（ＣＣａｂ）とに分けることができる。何れの部分でも
絶縁膜１６を介してソース電流が流れ、このとき絶縁膜
１６にキャリアのトラップが生じてメモリセルの諸特性
（以下、単に特性という）が劣化することが知られてお
り、特にアバランシェブレークダウン電流が流れる場合
にその劣化が顕著となる。従って、通常、消去動作はバ
ンド間トンネル電流による範囲内で行ない劣化の進行を
抑えている。
定の電圧より低いときに発生するバンド間トンネル電流
による範囲（ＣＣｂｔ）と、所定の電圧より高いときに
発生するアバランシェブレークダウン電流による範囲
（ＣＣａｂ）とに分けることができる。何れの部分でも
絶縁膜１６を介してソース電流が流れ、このとき絶縁膜
１６にキャリアのトラップが生じてメモリセルの諸特性
（以下、単に特性という）が劣化することが知られてお
り、特にアバランシェブレークダウン電流が流れる場合
にその劣化が顕著となる。従って、通常、消去動作はバ
ンド間トンネル電流による範囲内で行ない劣化の進行を
抑えている。
【０００７】このような電界効果トランジスタをメモリ
セルとして複数行，複数列のマトリクス状に配置したセ
ルアレイを有する不揮発性半導体記憶装置の、消去動作
に関わる部分回路図を図４に示す。
セルとして複数行，複数列のマトリクス状に配置したセ
ルアレイを有する不揮発性半導体記憶装置の、消去動作
に関わる部分回路図を図４に示す。
【０００８】この不揮発性半導体記憶装置は、メモリセ
ルを形成する電界効果トランジスタ（以下メモリセルト
ランジスタという）ＭＴを複数行，複数列のマトリクス
状に配置したセルアレイ１と、このセルアレイ１のメモ
リセルトランジスタＭＴの複数行それぞれと対応して設
けられ対応する行のメモリセルトランジスタＭＴの制御
ゲートと接続する複数のワード線ＷＬと、セルアレイの
メモリセルトランジスタＭＴの複数列それぞれと対応し
て設けられ対応する列のメモリセルトランジスタＭＴの
ドレインと接続する複数のディジット線ＤＬと、書込み
動作時及び読出し動作時にはアドレス信号ＡＤに従って
複数のワード線ＷＬのうちの１本を選択して所定のレベ
ルとし消去制御信号ＥＲがアクティブレベルの消去動作
時には複数のワード線ＷＬ全てを接地電位レベル（０
Ｖ）とする行選択回路２と、書込み動作時及び読出し動
作時にはセルアレイ１のメモリセルトランジスタＭＴ全
てのソースを接地電位（０Ｖ）とし消去動作時にはセル
アレイ１のメモリセルトランジスタＭＴ全てのソースに
所定のソース電圧Ｖｓを供給するソース用電源回路３ｘ
とを有する構成となっている。
ルを形成する電界効果トランジスタ（以下メモリセルト
ランジスタという）ＭＴを複数行，複数列のマトリクス
状に配置したセルアレイ１と、このセルアレイ１のメモ
リセルトランジスタＭＴの複数行それぞれと対応して設
けられ対応する行のメモリセルトランジスタＭＴの制御
ゲートと接続する複数のワード線ＷＬと、セルアレイの
メモリセルトランジスタＭＴの複数列それぞれと対応し
て設けられ対応する列のメモリセルトランジスタＭＴの
ドレインと接続する複数のディジット線ＤＬと、書込み
動作時及び読出し動作時にはアドレス信号ＡＤに従って
複数のワード線ＷＬのうちの１本を選択して所定のレベ
ルとし消去制御信号ＥＲがアクティブレベルの消去動作
時には複数のワード線ＷＬ全てを接地電位レベル（０
Ｖ）とする行選択回路２と、書込み動作時及び読出し動
作時にはセルアレイ１のメモリセルトランジスタＭＴ全
てのソースを接地電位（０Ｖ）とし消去動作時にはセル
アレイ１のメモリセルトランジスタＭＴ全てのソースに
所定のソース電圧Ｖｓを供給するソース用電源回路３ｘ
とを有する構成となっている。
【０００９】なお、消去動作時、ディジット線ＤＬ全て
は書込み回路，読出し回路等（図示省略）と切り離さ
れ、開放（オープン）状態となっている。
は書込み回路，読出し回路等（図示省略）と切り離さ
れ、開放（オープン）状態となっている。
【００１０】消去動作時には、ディジット線ＤＬ全て、
従ってメモリセルトランジスタＭＴ全てのドレインが開
放状態となるほか、ワード線ＷＬ全て、従ってメモリセ
ルトランジスタＭＴ全ての制御ゲートが接地電位レベル
となり、またメモリセルトランジスタＭＴ全てのソース
にソース用電源回路３ｘからソース電圧Ｖｓが印加さ
れ、メモリセルトランジスタＭＴ全てが一括消去され
る。
従ってメモリセルトランジスタＭＴ全てのドレインが開
放状態となるほか、ワード線ＷＬ全て、従ってメモリセ
ルトランジスタＭＴ全ての制御ゲートが接地電位レベル
となり、またメモリセルトランジスタＭＴ全てのソース
にソース用電源回路３ｘからソース電圧Ｖｓが印加さ
れ、メモリセルトランジスタＭＴ全てが一括消去され
る。
【００１１】図５（Ａ），（Ｂ）はソース用電源回路３
ｘの具体的な回路例を示す回路図である。
ｘの具体的な回路例を示す回路図である。
【００１２】図５（Ａ）は最も一般的で基本的な回路例
である。
である。
【００１３】この回路は、書込み・消去用電圧Ｖｐｐの
受電端と接地電位点との間に、ゲートに消去制御信号
Ａ，Ｂを受けるＰチャネル型のトランジスタＱ５とＮチ
ャネル型のトランジスタＱ６とが直列接続され、この直
列接続点からソース電圧Ｖｓを出力する構成となってい
る。
受電端と接地電位点との間に、ゲートに消去制御信号
Ａ，Ｂを受けるＰチャネル型のトランジスタＱ５とＮチ
ャネル型のトランジスタＱ６とが直列接続され、この直
列接続点からソース電圧Ｖｓを出力する構成となってい
る。
【００１４】この回路において、消去制御信号Ａ，Ｂが
低レベルのアクティブレベルになると、トランジスタＱ
６はオフ、トランジスタＱ５はオンとなって、書込み・
消去用電圧Ｖｐｐレベルのソース電圧Ｖｓが出力され、
メモリセルトランジスタＭＴ全てのソースに供給され
る。
低レベルのアクティブレベルになると、トランジスタＱ
６はオフ、トランジスタＱ５はオンとなって、書込み・
消去用電圧Ｖｐｐレベルのソース電圧Ｖｓが出力され、
メモリセルトランジスタＭＴ全てのソースに供給され
る。
【００１５】この回路では、トランジスタＱ５の特性に
よってメモリセルトランジスタＭＴのソースに供給され
るソース電圧Ｖｓ及びソース電流（Ｉｓ）を、セル消去
特性のバンド間トンネル電流による範囲になるように設
定，制御しているが、製造プロセスのばらつきやフロー
ティングゲートに蓄積される電荷量等によってアバラン
シェブレークダウン電流が流れる範囲まで移行すること
があり、メモリセルトランジスタＭＴの特性の劣化速度
が速められる。
よってメモリセルトランジスタＭＴのソースに供給され
るソース電圧Ｖｓ及びソース電流（Ｉｓ）を、セル消去
特性のバンド間トンネル電流による範囲になるように設
定，制御しているが、製造プロセスのばらつきやフロー
ティングゲートに蓄積される電荷量等によってアバラン
シェブレークダウン電流が流れる範囲まで移行すること
があり、メモリセルトランジスタＭＴの特性の劣化速度
が速められる。
【００１６】そこで、図５（Ｂ）に示されたように、ソ
ース電流Ｉｓを制限するトランジスタＱ７を設け、ソー
ス電流（Ｉｓ）がアバランシェブレークダウン電流の領
域に入らないようにする方法が提案されている（例え
ば、特開平５−１８２４８３号公報参照）。
ース電流Ｉｓを制限するトランジスタＱ７を設け、ソー
ス電流（Ｉｓ）がアバランシェブレークダウン電流の領
域に入らないようにする方法が提案されている（例え
ば、特開平５−１８２４８３号公報参照）。
【００１７】この回路は、図５（Ａ）の回路のソース電
圧Ｖｓ出力端とトランジスタＱ５のドレインとの間に、
ドレインをトランジスタＱ５のドレインと接続しソース
及びゲートをソース電圧Ｖｓ出力端及びトランジスタＱ
６のドレインと接続するディスプレッション型Ｎチャネ
ル型のトランジスタＱ７を設けた構成となっている。
圧Ｖｓ出力端とトランジスタＱ５のドレインとの間に、
ドレインをトランジスタＱ５のドレインと接続しソース
及びゲートをソース電圧Ｖｓ出力端及びトランジスタＱ
６のドレインと接続するディスプレッション型Ｎチャネ
ル型のトランジスタＱ７を設けた構成となっている。
【００１８】このトランジスタＱ７を設けることによ
り、図６に示された特性図のように、トランジスタＱ５
の特性だけで制限していたときにはアバランシェブレー
クダウン電流が流れるような電流範囲にあったものを
（図６の上側の破線）、トランジスタＱ７の特性（Ｉｓ
一定の実線及び破線）により、バンド間トンネル電流に
よる範囲に抑えることができ、メモリセルトランジスタ
ＭＴの特性の劣化の進行速度を抑えることができる。
り、図６に示された特性図のように、トランジスタＱ５
の特性だけで制限していたときにはアバランシェブレー
クダウン電流が流れるような電流範囲にあったものを
（図６の上側の破線）、トランジスタＱ７の特性（Ｉｓ
一定の実線及び破線）により、バンド間トンネル電流に
よる範囲に抑えることができ、メモリセルトランジスタ
ＭＴの特性の劣化の進行速度を抑えることができる。
【００１９】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、ソース用電源回路３ｘを図５
（Ｂ）に示すような回路としてそのトランジスタＱ７に
より消去（ソース）電流（Ｉｓ）をセル特性（ＣＣ）の
バンド間トンネル電流による範囲（ＣＣｂｔ）に抑え、
メモリセルトランジスタＭＴの特性の劣化の進行速度を
抑えているものの、次に示すような問題点がある。
性半導体記憶装置は、ソース用電源回路３ｘを図５
（Ｂ）に示すような回路としてそのトランジスタＱ７に
より消去（ソース）電流（Ｉｓ）をセル特性（ＣＣ）の
バンド間トンネル電流による範囲（ＣＣｂｔ）に抑え、
メモリセルトランジスタＭＴの特性の劣化の進行速度を
抑えているものの、次に示すような問題点がある。
【００２０】メモリセルトランジスタＭＴの消去動作
は、フローティングゲート中の電子をソースに引き抜く
ことで行うが、このとき、フローティングゲート中の電
荷量によって、セル特性は変化する。図７に示すよう
に、消去が進んで行くとセル特性曲線は、ＣＣ−１から
ＣＣ−２、ＣＣ−２からＣＣ−３へと低下して行く。従
って、常にメモリセルトランジスタＭＴのソースにアバ
ランシェブレークダウン電流が流れないようにするため
には、トランジスタＱ７の特性を、ソース電流（Ｉｓ）
が低電流となるように設定する必要があり、ソース電流
を低電流に抑えるとメモリセルトランジスタＭＴの消去
時間が長くなる。
は、フローティングゲート中の電子をソースに引き抜く
ことで行うが、このとき、フローティングゲート中の電
荷量によって、セル特性は変化する。図７に示すよう
に、消去が進んで行くとセル特性曲線は、ＣＣ−１から
ＣＣ−２、ＣＣ−２からＣＣ−３へと低下して行く。従
って、常にメモリセルトランジスタＭＴのソースにアバ
ランシェブレークダウン電流が流れないようにするため
には、トランジスタＱ７の特性を、ソース電流（Ｉｓ）
が低電流となるように設定する必要があり、ソース電流
を低電流に抑えるとメモリセルトランジスタＭＴの消去
時間が長くなる。
【００２１】本発明の目的は、消去時間を長くすること
なくバンド間トンネル電流による範囲で消去動作を行う
ことができ、消去動作によりメモリセルトランジスタの
特性が劣化するのを抑えることができる不揮発性半導体
記憶装置を提供することにある。
なくバンド間トンネル電流による範囲で消去動作を行う
ことができ、消去動作によりメモリセルトランジスタの
特性が劣化するのを抑えることができる不揮発性半導体
記憶装置を提供することにある。
【００２２】本発明の不揮発性半導体記憶装置は、電気
的にしきい値電圧を変化させることでデータの書込み，
消去が可能なメモリセルトランジスタを複数行，複数列
に配置したセルアレイと、このセルアレイのメモリセル
トランジスタの複数行それぞれと対応して設けられ対応
する行のメモリセルトランジスタの制御ゲートと接続す
る複数のワード線と、前記セルアレイのメモリセルトラ
ンジスタの複数列それぞれと対応して設けられ対応する
列のメモリセルトランジスタのドレインと接続する複数
のディジット線と、前記セルアレイの複数行，複数列の
メモリセルトランジスタのソースと接続するソース線
と、消去動作時に前記ソース線に所定のレベルのソース
電圧を供給するソース用電源回路とを備え、消去動作
時、前記ソース電圧により前記セルアレイの複数行，複
数列のメモリセルトランジスタのデータを消去する不揮
発性半導体記憶装置において、前記ソース用電源回路
を、消去動作時に前記ソース線に供給する電流が、前記
ソース電圧が所定の電圧より低い範囲では、Ｐチャネル
型のトランジスタの飽和領域のソース・ドレイン間電流
によって、前記ソース電圧に関らず一定の電流値に制限
され、前記ソース電圧が前記所定の電圧より高い範囲で
は、ゲート電極とドレイン電極とを接続してダイオード
接続にしたＰチャネル型のトランジスタのソース・ドレ
イン間の電圧・電流特性に従って、前記ソース電圧の上
昇に伴って低下する電流値に制限される構成としたこと
を特徴とする。
的にしきい値電圧を変化させることでデータの書込み，
消去が可能なメモリセルトランジスタを複数行，複数列
に配置したセルアレイと、このセルアレイのメモリセル
トランジスタの複数行それぞれと対応して設けられ対応
する行のメモリセルトランジスタの制御ゲートと接続す
る複数のワード線と、前記セルアレイのメモリセルトラ
ンジスタの複数列それぞれと対応して設けられ対応する
列のメモリセルトランジスタのドレインと接続する複数
のディジット線と、前記セルアレイの複数行，複数列の
メモリセルトランジスタのソースと接続するソース線
と、消去動作時に前記ソース線に所定のレベルのソース
電圧を供給するソース用電源回路とを備え、消去動作
時、前記ソース電圧により前記セルアレイの複数行，複
数列のメモリセルトランジスタのデータを消去する不揮
発性半導体記憶装置において、前記ソース用電源回路
を、消去動作時に前記ソース線に供給する電流が、前記
ソース電圧が所定の電圧より低い範囲では、Ｐチャネル
型のトランジスタの飽和領域のソース・ドレイン間電流
によって、前記ソース電圧に関らず一定の電流値に制限
され、前記ソース電圧が前記所定の電圧より高い範囲で
は、ゲート電極とドレイン電極とを接続してダイオード
接続にしたＰチャネル型のトランジスタのソース・ドレ
イン間の電圧・電流特性に従って、前記ソース電圧の上
昇に伴って低下する電流値に制限される構成としたこと
を特徴とする。
【００２３】また、ソース用電源回路を、ソースに所定
のレベルの電源電圧を受けゲートに消去制御信号を受け
るＰチャネル型の第１のトランジスタと、ソースを前記
第１のトランジスタのドレインと接続しゲート及びドレ
インをソース電圧の出力端と接続するＰチャネル型の第
２のトランジスタと、ソースを接地電位点と接続しゲー
トに前記消去制御信号を受けドレインを前記ソース電圧
の出力端と接続するＮチャネル型のトランジスタとを含
む回路として構成される。
のレベルの電源電圧を受けゲートに消去制御信号を受け
るＰチャネル型の第１のトランジスタと、ソースを前記
第１のトランジスタのドレインと接続しゲート及びドレ
インをソース電圧の出力端と接続するＰチャネル型の第
２のトランジスタと、ソースを接地電位点と接続しゲー
トに前記消去制御信号を受けドレインを前記ソース電圧
の出力端と接続するＮチャネル型のトランジスタとを含
む回路として構成される。
【００２４】更に、また、ソース用電源回路を、ソース
に所定のレベルの電源電圧を受けゲートに消去制御信号
を受けるＰチャネル型の第１のトランジスタと、ソース
を前記第１のトランジスタのドレインと接続しドレイン
をソース電圧の出力端と接続するＰチャネル型の第２の
トランジスタと、ソースを前記ソース電圧の出力端と接
続しゲート及びドレインを前記第２のトランジスタのゲ
ートと接続するＰチャネル型の第３のトランジスタと、
一端をこの第３のトランジスタのゲート及びドレインと
接続し他端を接地電位点と接続する抵抗と、ソースを接
地電位点と接続しゲートに前記消去制御信号を受けドレ
インを前記ソース電圧の出力端と接続するＮチャネル型
のトランジスタとを含む回路として構成される。
に所定のレベルの電源電圧を受けゲートに消去制御信号
を受けるＰチャネル型の第１のトランジスタと、ソース
を前記第１のトランジスタのドレインと接続しドレイン
をソース電圧の出力端と接続するＰチャネル型の第２の
トランジスタと、ソースを前記ソース電圧の出力端と接
続しゲート及びドレインを前記第２のトランジスタのゲ
ートと接続するＰチャネル型の第３のトランジスタと、
一端をこの第３のトランジスタのゲート及びドレインと
接続し他端を接地電位点と接続する抵抗と、ソースを接
地電位点と接続しゲートに前記消去制御信号を受けドレ
インを前記ソース電圧の出力端と接続するＮチャネル型
のトランジスタとを含む回路として構成される。
【００２５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２６】図１（Ａ），（Ｂ）は本発明の第１の実施
の形態のソース用電源回路の具体的な回路を示す回路図
及びこのソース用電源回路の負荷特性をセル特性と共に
示した特性図である。
の形態のソース用電源回路の具体的な回路を示す回路図
及びこのソース用電源回路の負荷特性をセル特性と共に
示した特性図である。
【００２７】この第１の実施の形態が図４，図５（Ｂ）
及び図６に示された従来の不揮発性半導体記憶装置と相
違する点は、図４，図５（Ｂ）に示されたソース用電源
回路３ｘに代えて、これとは構成の異なるソース用電源
回路３を設けた点にある。本実施の形態におけるソース
用電源回路３は、ソースに書込み・消去用電圧Ｖｐｐを
受けゲートに消去制御信号Ａを受けるＰチャネル型の第
１のトランジスタＱ１と、ソースをトランジスタＱ１の
ドレインと接続しゲート及びドレインを共にソース電圧
Ｖｓの出力端に接続してダイオード接続としたＰチャネ
ル型の第２のトランジスタＱ２と、ソースを接地電位点
と接続しゲートに消去制御信号Ｂを受けドレインをソー
ス電圧Ｖｓの出力端と接続するＮチャネル型のトランジ
スタＱ３とからなる。このソース用電源回路３は、消去
制御信号Ａ，Ｂがアクティブレベル（低レベル）になっ
て消去動作を行う場合、ソース電圧Ｖｓが所定の電位よ
り低い範囲では、トランジスタＱ１のソース・ドレイン
間電流により所定の値のほぼ一定のソース電流をメモリ
セルトランジスタＭＴのソースに供給し、ソース電圧Ｖ
ｓが上記所定の電位より高い範囲では、ダイオード接続
したトランジスタＱ２のソース・ドレイン間の電圧・電
流特性によって、ソース電圧Ｖｓが高くなるに従って低
下し、しかもその電流低下がトランジスタＱ１の特性に
より低下すると仮定した場合よりも大きく低下するよう
な電流を供給している。
及び図６に示された従来の不揮発性半導体記憶装置と相
違する点は、図４，図５（Ｂ）に示されたソース用電源
回路３ｘに代えて、これとは構成の異なるソース用電源
回路３を設けた点にある。本実施の形態におけるソース
用電源回路３は、ソースに書込み・消去用電圧Ｖｐｐを
受けゲートに消去制御信号Ａを受けるＰチャネル型の第
１のトランジスタＱ１と、ソースをトランジスタＱ１の
ドレインと接続しゲート及びドレインを共にソース電圧
Ｖｓの出力端に接続してダイオード接続としたＰチャネ
ル型の第２のトランジスタＱ２と、ソースを接地電位点
と接続しゲートに消去制御信号Ｂを受けドレインをソー
ス電圧Ｖｓの出力端と接続するＮチャネル型のトランジ
スタＱ３とからなる。このソース用電源回路３は、消去
制御信号Ａ，Ｂがアクティブレベル（低レベル）になっ
て消去動作を行う場合、ソース電圧Ｖｓが所定の電位よ
り低い範囲では、トランジスタＱ１のソース・ドレイン
間電流により所定の値のほぼ一定のソース電流をメモリ
セルトランジスタＭＴのソースに供給し、ソース電圧Ｖ
ｓが上記所定の電位より高い範囲では、ダイオード接続
したトランジスタＱ２のソース・ドレイン間の電圧・電
流特性によって、ソース電圧Ｖｓが高くなるに従って低
下し、しかもその電流低下がトランジスタＱ１の特性に
より低下すると仮定した場合よりも大きく低下するよう
な電流を供給している。
【００２８】なお、図１（Ａ）にはソース用電源回路３
のみが示されており、図４に示されているセルアレイ
１，行選択回路２，ワード線ＷＬ及びディジット線ＤＬ
等は省略されている。
のみが示されており、図４に示されているセルアレイ
１，行選択回路２，ワード線ＷＬ及びディジット線ＤＬ
等は省略されている。
【００２９】次にこの第１の実施の形態の消去動作につ
いて説明する。
いて説明する。
【００３０】消去制御信号Ａ，Ｂが低レベルのアクティ
ブレベルになると消去動作となり、トランジスタＱ１が
オン、トランジスタＱ３がオフとなり、トランジスタＱ
２はゲート及びドレインが共にソース電圧Ｖｓの出力端
と接続しているため、トランジスタＱ１，Ｑ２を通して
ソース電圧Ｖｓ及びソース電流（Ｉｓ）がメモリセルト
ランジスタＭＴのソースに供給される。
ブレベルになると消去動作となり、トランジスタＱ１が
オン、トランジスタＱ３がオフとなり、トランジスタＱ
２はゲート及びドレインが共にソース電圧Ｖｓの出力端
と接続しているため、トランジスタＱ１，Ｑ２を通して
ソース電圧Ｖｓ及びソース電流（Ｉｓ）がメモリセルト
ランジスタＭＴのソースに供給される。
【００３１】ここで、トランジスタＱ２によってソース
電流（Ｉｓ）が制限されないものとすると、ソース電圧
Ｖｓとソース電流（Ｉｓ）との関係は、ソース電圧Ｖｓ
が低い間は、ソース電流（Ｉｓ）はトランジスタＱ１の
飽和領域の電流で決まり、ソース電圧Ｖｓに関らずほぼ
一定である（実線部分）。ソース電圧Ｖｓが高くなる
と、ソース電流（Ｉｓ）はトランジスタＱ１の非飽和領
域の特性に従うようになるので、ソース電圧Ｖｓの上昇
に伴って上に凸の特性曲線に従って低下し、書込み・消
去電圧Ｖｐｐになると“０”となる（破線部分）特性を
示す。一方、トランジスタＱ１によってソース電流（Ｉ
ｓ）が制限されないものとすると、ソース電流（Ｉｓ）
はダイオード接続のトランジスタＱ２のソース・ドレイ
ン間電流で決まるので、ソース電圧Ｖｓとソース電流
（Ｉｓ）との関係は、ソース電圧Ｖｓを書込み・消去用
電圧Ｖｐｐから順次低下させて行くと、ソース電圧が書
込み・消去用電圧Ｖｐｐに対してトランジスタＱ２のし
きい値電圧Ｖｔｐ分だけ低くなって点からソース電流
（Ｉｓ）が流れはじめ、ソース電圧Ｖｓが低くなるに従
ってそのソース電流が下に凸の形状を保って増大して行
くような特性曲線で表される（実線部分からその延長線
上の破線部分）。
電流（Ｉｓ）が制限されないものとすると、ソース電圧
Ｖｓとソース電流（Ｉｓ）との関係は、ソース電圧Ｖｓ
が低い間は、ソース電流（Ｉｓ）はトランジスタＱ１の
飽和領域の電流で決まり、ソース電圧Ｖｓに関らずほぼ
一定である（実線部分）。ソース電圧Ｖｓが高くなる
と、ソース電流（Ｉｓ）はトランジスタＱ１の非飽和領
域の特性に従うようになるので、ソース電圧Ｖｓの上昇
に伴って上に凸の特性曲線に従って低下し、書込み・消
去電圧Ｖｐｐになると“０”となる（破線部分）特性を
示す。一方、トランジスタＱ１によってソース電流（Ｉ
ｓ）が制限されないものとすると、ソース電流（Ｉｓ）
はダイオード接続のトランジスタＱ２のソース・ドレイ
ン間電流で決まるので、ソース電圧Ｖｓとソース電流
（Ｉｓ）との関係は、ソース電圧Ｖｓを書込み・消去用
電圧Ｖｐｐから順次低下させて行くと、ソース電圧が書
込み・消去用電圧Ｖｐｐに対してトランジスタＱ２のし
きい値電圧Ｖｔｐ分だけ低くなって点からソース電流
（Ｉｓ）が流れはじめ、ソース電圧Ｖｓが低くなるに従
ってそのソース電流が下に凸の形状を保って増大して行
くような特性曲線で表される（実線部分からその延長線
上の破線部分）。
【００３２】従って、これらトランジスタＱ１，Ｑ２を
合わせたときのソース電圧Ｖｓとソース電流（Ｉｓ）と
の関係は、トランジスタＱ１のみによる特性曲線とトラ
ンジスタＱ２のみによる特性曲線とが交差する電位より
低いソース電圧Ｖｓの範囲では、トランジスタＱ１の特
性で定まるほぼ一定のソース電流（Ｉｓ）となり、この
交差する電位より高いソース電圧Ｖｓの範囲では、ダイ
オード接続のトランジスタＱ２のソース・ドレイン間の
電圧・電流特性で定まる、ソース電圧Ｖｓが高くなるに
従って、トランジスタＱ１の特性による電流低下より速
く低下するソース電流（Ｉｓ）となる、図１（Ｂ）の実
線部分の負荷特性曲線ＬＣとなる。
合わせたときのソース電圧Ｖｓとソース電流（Ｉｓ）と
の関係は、トランジスタＱ１のみによる特性曲線とトラ
ンジスタＱ２のみによる特性曲線とが交差する電位より
低いソース電圧Ｖｓの範囲では、トランジスタＱ１の特
性で定まるほぼ一定のソース電流（Ｉｓ）となり、この
交差する電位より高いソース電圧Ｖｓの範囲では、ダイ
オード接続のトランジスタＱ２のソース・ドレイン間の
電圧・電流特性で定まる、ソース電圧Ｖｓが高くなるに
従って、トランジスタＱ１の特性による電流低下より速
く低下するソース電流（Ｉｓ）となる、図１（Ｂ）の実
線部分の負荷特性曲線ＬＣとなる。
【００３３】このような負荷特性をもつソース用電源回
路３によってメモリセルトランジスタＭＴのソースにソ
ース電圧Ｖｓ及びソース電流（Ｉｓ）を供給することに
より、メモリセルトランジスタＭＴのデータの消去動作
（消去）の初期段階ではセル特性曲線ＣＣ−１のバンド
間トンネル電流による範囲内の比較的大きい値の電流Ｉ
ｓでデータの消去を行うことができ、メモリセルトラン
ジスタＭＴのデータの消去が進んでセル特性曲線がＣＣ
−２，ＣＣ−３への変化するとトランジスタＱ２によっ
てソース電流（Ｉｓ）を低くしてこれらセル特性曲線Ｃ
Ｃ−２，ＣＣ−３のバンド間トンネル電流による範囲内
に設定することができるので、消去時間を殆ど長くする
ことなく（従って消去速度をあまり低下させることな
く）、バンド間トンネル電流による範囲内でデータの消
去ができ、メモリセルトランジスタＭＴの特性が劣化す
るのを抑えることができる。
路３によってメモリセルトランジスタＭＴのソースにソ
ース電圧Ｖｓ及びソース電流（Ｉｓ）を供給することに
より、メモリセルトランジスタＭＴのデータの消去動作
（消去）の初期段階ではセル特性曲線ＣＣ−１のバンド
間トンネル電流による範囲内の比較的大きい値の電流Ｉ
ｓでデータの消去を行うことができ、メモリセルトラン
ジスタＭＴのデータの消去が進んでセル特性曲線がＣＣ
−２，ＣＣ−３への変化するとトランジスタＱ２によっ
てソース電流（Ｉｓ）を低くしてこれらセル特性曲線Ｃ
Ｃ−２，ＣＣ−３のバンド間トンネル電流による範囲内
に設定することができるので、消去時間を殆ど長くする
ことなく（従って消去速度をあまり低下させることな
く）、バンド間トンネル電流による範囲内でデータの消
去ができ、メモリセルトランジスタＭＴの特性が劣化す
るのを抑えることができる。
【００３４】図２（Ａ），（Ｂ）は本発明の第２の実施
の形態のソース用電源回路の具体的な回路を示す回路図
及びこのソース用電源回路の負荷特性をセル特性と共に
示した特性図である。
の形態のソース用電源回路の具体的な回路を示す回路図
及びこのソース用電源回路の負荷特性をセル特性と共に
示した特性図である。
【００３５】この第２の実施の形態のソース用電源回路
３ａが第１の実施の形態のソース用電源回路３と相違す
る点は、トランジスタＱ２のゲートをそのドレイン及び
ソース電圧Ｖｓの出力端と切り離し、ソースをソース電
圧Ｖｓの出力端と接続しゲート及びドレインをトランジ
スタＱ２のゲートと接続するＰチャネル型の第３のトラ
ンジスタＱ４と、トランジスタＱ２のゲートと接地電位
点との間に接続された抵抗Ｒ１とを設けた点にある。
３ａが第１の実施の形態のソース用電源回路３と相違す
る点は、トランジスタＱ２のゲートをそのドレイン及び
ソース電圧Ｖｓの出力端と切り離し、ソースをソース電
圧Ｖｓの出力端と接続しゲート及びドレインをトランジ
スタＱ２のゲートと接続するＰチャネル型の第３のトラ
ンジスタＱ４と、トランジスタＱ２のゲートと接地電位
点との間に接続された抵抗Ｒ１とを設けた点にある。
【００３６】このように、トランジスタＱ４と抵抗Ｒ１
とを設けることにより、トランジスタＱ２のゲートに
は、その（Ｑ２の）ソースの電圧に対しトランジスタＱ
４のしきい値電圧分だけ低い電圧を供給することができ
る。ここで、Ｐチャネル型のトランジスタＱ１，Ｑ２，
Ｑ４は通常、同一プロセスで形成されるので、これらト
ランジスタのしきい値電圧をほぼ同一値にすることがで
き、かつプロセスによるしきい値電圧の変動も同一方向
となるので、トランジスタＱ２による負荷特性（実際に
はトランジスタＱ４によるゲート電圧の制御も含まれて
いるので、Ｑ２，Ｑ４による負荷特性）はトランジスタ
Ｑ２のしきい値電圧に依存することはなく、かつプロセ
スによる変動を含まない安定した特性とすることができ
る。従って安定した消去特性を得ることができる。
とを設けることにより、トランジスタＱ２のゲートに
は、その（Ｑ２の）ソースの電圧に対しトランジスタＱ
４のしきい値電圧分だけ低い電圧を供給することができ
る。ここで、Ｐチャネル型のトランジスタＱ１，Ｑ２，
Ｑ４は通常、同一プロセスで形成されるので、これらト
ランジスタのしきい値電圧をほぼ同一値にすることがで
き、かつプロセスによるしきい値電圧の変動も同一方向
となるので、トランジスタＱ２による負荷特性（実際に
はトランジスタＱ４によるゲート電圧の制御も含まれて
いるので、Ｑ２，Ｑ４による負荷特性）はトランジスタ
Ｑ２のしきい値電圧に依存することはなく、かつプロセ
スによる変動を含まない安定した特性とすることができ
る。従って安定した消去特性を得ることができる。
【００３７】なお、これら実施の形態において、ソース
用電源回路３，３ａのＰチャネルトランジスタＱ１，Ｑ
２の基板はトランジスタＱ１のソース、すなわち書込み
・消去用電圧Ｖｐｐの受電端と接続し、ソース用電源回
路３ａのＰチャネル型のトランジスタＱ４の基板は自身
（Ｑ４）のソースと接続している。消去動作時にはトラ
ンジスタＱ１の電圧降下は殆んどないので、トランジス
タＱ２のソースは書込み・消去用電圧Ｖｐｐとほぼ等し
く、トランジスタＱ２の基板も実質的には自身（Ｑ２）
のソースと接続されているのと等価である。
用電源回路３，３ａのＰチャネルトランジスタＱ１，Ｑ
２の基板はトランジスタＱ１のソース、すなわち書込み
・消去用電圧Ｖｐｐの受電端と接続し、ソース用電源回
路３ａのＰチャネル型のトランジスタＱ４の基板は自身
（Ｑ４）のソースと接続している。消去動作時にはトラ
ンジスタＱ１の電圧降下は殆んどないので、トランジス
タＱ２のソースは書込み・消去用電圧Ｖｐｐとほぼ等し
く、トランジスタＱ２の基板も実質的には自身（Ｑ２）
のソースと接続されているのと等価である。
【００３８】ソース用電源回路３，３ａにおいては、消
去動作時のソース電圧Ｖｓ等が時間の経過と共に変動す
るので、このように各トランジスタＱ１，Ｑ２，Ｑ４の
基板をそれぞれのソースと接続することにより、ソース
電圧Ｖｓ等の変動によるこれらトランジスタのしきい値
電圧の変動（バックゲート効果）を抑え、安定した負荷
特性を得ることができる。
去動作時のソース電圧Ｖｓ等が時間の経過と共に変動す
るので、このように各トランジスタＱ１，Ｑ２，Ｑ４の
基板をそれぞれのソースと接続することにより、ソース
電圧Ｖｓ等の変動によるこれらトランジスタのしきい値
電圧の変動（バックゲート効果）を抑え、安定した負荷
特性を得ることができる。
【００３９】
【発明の効果】以上説明したように本発明は、ソース用
電源回路を、消去動作時に前記ソース線に供給する電流
が、前記ソース電圧が所定の電位より低い範囲では、Ｐ
チャネル型のトランジスタのソース・ドレイン間の飽和
領域の電流によって、ソース電圧に関らず一定に制限さ
れ、前記ソース電圧が前記所定の電位より高い範囲で
は、ゲート電極とドレイン電極とを接続してダイオード
接続にしたＰチャネル型のトランジスタのソース・ドレ
イン間の電圧・電流特性に従って、前記ソース電圧の上
昇に伴って低下する電流値に制限される構成としてい
る。これにより、本発明によれば、データの消去動作の
初期段階ではトランジスタで設定されたセル特性曲線の
バンド間トンネル電流による範囲内の比較的大きな電流
でデータの消去を行うことができ、データの消去が進ん
でセル特性曲線が変化しても第２のトランジスタにより
バンド間トンネル電流による範囲内に設定できてアバラ
ンシェブレークダウン電流が流れないようにすることが
できるので、消去時間を殆んど長くすることなく消去動
作によりメモリセルトランジスタの特性が劣化するのを
抑えることができる効果がある。
電源回路を、消去動作時に前記ソース線に供給する電流
が、前記ソース電圧が所定の電位より低い範囲では、Ｐ
チャネル型のトランジスタのソース・ドレイン間の飽和
領域の電流によって、ソース電圧に関らず一定に制限さ
れ、前記ソース電圧が前記所定の電位より高い範囲で
は、ゲート電極とドレイン電極とを接続してダイオード
接続にしたＰチャネル型のトランジスタのソース・ドレ
イン間の電圧・電流特性に従って、前記ソース電圧の上
昇に伴って低下する電流値に制限される構成としてい
る。これにより、本発明によれば、データの消去動作の
初期段階ではトランジスタで設定されたセル特性曲線の
バンド間トンネル電流による範囲内の比較的大きな電流
でデータの消去を行うことができ、データの消去が進ん
でセル特性曲線が変化しても第２のトランジスタにより
バンド間トンネル電流による範囲内に設定できてアバラ
ンシェブレークダウン電流が流れないようにすることが
できるので、消去時間を殆んど長くすることなく消去動
作によりメモリセルトランジスタの特性が劣化するのを
抑えることができる効果がある。
【図１】本発明の第１の実施の形態のソース用電源回路
の回路図及びこの第１の実施の形態の動作及び効果を説
明するための特性図である。
の回路図及びこの第１の実施の形態の動作及び効果を説
明するための特性図である。
【図２】本発明の第２の実施の形態のソース用電源回路
の回路図及びこの第２の実施の形態の動作及び効果を説
明するための特性図である。
の回路図及びこの第２の実施の形態の動作及び効果を説
明するための特性図である。
【図３】不揮発性半導体記憶装置に使用されるメモリセ
ルトランジスタの構造を示す断面図及びセル特性図であ
る。
ルトランジスタの構造を示す断面図及びセル特性図であ
る。
【図４】従来の不揮発性半導体記憶装置の一例の構成を
示す回路図である。
示す回路図である。
【図５】図４に示された不揮発性半導体記憶装置のソー
ス用電源回路の具体的な回路例を示す回路図である。
ス用電源回路の具体的な回路例を示す回路図である。
【図６】図４及び図５に示された不揮発性半導体記憶装
置の動作を説明するための特性図である。
置の動作を説明するための特性図である。
【図７】図４〜図６に示された不揮発性半導体記憶装置
の課題を説明するための特性図である。
の課題を説明するための特性図である。
１ セルアレイ ２ 行選択回路 ３，３ａ，３ｘ ソース用電源回路 ＤＬ ディジット線 ＭＴ メモリセルトランジスタ Ｑ１〜Ｑ６ トランジスタ Ｒ１ 抵抗 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−182483（ＪＰ，Ａ) 特開 平５−114297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 16/06
Claims (5)
- 【請求項１】 電気的にしきい値電圧を変化させること
でデータの書込み，消去が可能なメモリセルトランジス
タを複数行，複数列に配置したセルアレイと、このセル
アレイのメモリセルトランジスタの複数行それぞれと対
応して設けられ対応する行のメモリセルトランジスタの
制御ゲートと接続する複数のワード線と、前記セルアレ
イのメモリセルトランジスタの複数列それぞれと対応し
て設けられ対応する列のメモリセルトランジスタのドレ
インと接続する複数のディジット線と、前記セルアレイ
の複数行，複数列のメモリセルトランジスタのソースと
接続するソース線と、消去動作時に前記ソース線に所定
のレベルのソース電圧を供給するソース用電源回路とを
備え、消去動作時、前記ソース電圧により前記セルアレ
イの複数行，複数列のメモリセルトランジスタのデータ
を消去する不揮発性半導体記憶装置において、 前記ソース用電源回路を、消去動作時に前記ソース線に
供給する電流が、前記ソース電圧が所定の電圧より低い
範囲では、Ｐチャネル型のトランジスタの飽和領域のソ
ース・ドレイン間電流によって、前記ソース電圧に関ら
ず一定の電流値に制限され、前記ソース電圧が前記所定
の電圧より高い範囲では、ゲート電極とドレイン電極と
を接続してダイオード接続にしたＰチャネル型のトラン
ジスタのソース・ドレイン間の電圧・電流特性に従っ
て、前記ソース電圧の上昇に伴って低下する電流値に制
限される構成としたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 ソース用電源回路を、ソースに所定のレ
ベルの電源電圧を受けゲートに消去制御信号を受けるＰ
チャネル型の第１のトランジスタと、ソースを前記第１
のトランジスタのドレインと接続しゲート及びドレイン
をソース電圧の出力端と接続するＰチャネル型の第２の
トランジスタと、ソースを接地電位点と接続しゲートに
前記消去制御信号を受けドレインを前記ソース電圧の出
力端と接続するＮチャネル型のトランジスタとを含む回
路とした請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 ソース用電源回路を、ソースに所定のレ
ベルの電源電圧を受けゲートに消去制御信号を受けるＰ
チャネル型の第１のトランジスタと、ソースを前記第１
のトランジスタのドレインと接続しドレインをソース電
圧の出力端と接続するＰチャネル型の第２のトランジス
タと、ソースを前記ソース電圧の出力端と接続しゲート
及びドレインを前記第２のトランジスタのゲートと接続
するＰチャネル型の第３のトランジスタと、一端をこの
第３のトランジスタのゲート及びドレインと接続し他端
を接地電位点と接続する抵抗と、ソースを接地電位点と
接続しゲートに前記消去制御信号を受けドレインを前記
ソース電圧の出力端と接続するＮチャネル型のトランジ
スタとを含む回路とした請求項１記載の不揮発性半導体
記憶装置。 - 【請求項４】 Ｐチャネル型の第１，第２のトランジス
タの基板それぞれをこれらトランジスタ自身のソース及
び電源電圧の供給端のうちの一方と接続するようにした
請求項２記載の不揮発性半導体記憶装置。 - 【請求項５】 Ｐチャネル型の第１，第２のトランジス
タの基板それぞれをこれらトランジスタ自身のソース及
び電源電圧の供給端のうちの一方と接続し、Ｐチャネル
型の第３のトランジスタの基板をこの第３のトランジス
タのソースと接続するようにした請求項３記載の不揮発
性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7450896A JP3094905B2 (ja) | 1996-03-28 | 1996-03-28 | 不揮発性半導体記憶装置 |
| US08/828,757 US5808940A (en) | 1996-03-28 | 1997-03-25 | Nonvolatile semiconductor memory |
| KR1019970012139A KR100275609B1 (ko) | 1996-03-28 | 1997-03-28 | 비휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7450896A JP3094905B2 (ja) | 1996-03-28 | 1996-03-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09265788A JPH09265788A (ja) | 1997-10-07 |
| JP3094905B2 true JP3094905B2 (ja) | 2000-10-03 |
Family
ID=13549345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7450896A Expired - Fee Related JP3094905B2 (ja) | 1996-03-28 | 1996-03-28 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5808940A (ja) |
| JP (1) | JP3094905B2 (ja) |
| KR (1) | KR100275609B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292391B1 (en) | 2000-03-28 | 2001-09-18 | Silicon Storage Technology, Inc. | Isolation circuit and method for controlling discharge of high-voltage in a flash EEPROM |
| JP4960078B2 (ja) | 2006-12-22 | 2012-06-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US20160006348A1 (en) * | 2014-07-07 | 2016-01-07 | Ememory Technology Inc. | Charge pump apparatus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182483A (ja) * | 1991-12-27 | 1993-07-23 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US5491656A (en) * | 1992-04-24 | 1996-02-13 | Nippon Steel Corporation | Non-volatile semiconductor memory device and a method of using the same |
| JP3076195B2 (ja) * | 1994-04-27 | 2000-08-14 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1996
- 1996-03-28 JP JP7450896A patent/JP3094905B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-25 US US08/828,757 patent/US5808940A/en not_active Expired - Fee Related
- 1997-03-28 KR KR1019970012139A patent/KR100275609B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5808940A (en) | 1998-09-15 |
| JPH09265788A (ja) | 1997-10-07 |
| KR100275609B1 (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3344331B2 (ja) | 不揮発性半導体記憶装置 | |
| US5438544A (en) | Non-volatile semiconductor memory device with function of bringing memory cell transistors to overerased state, and method of writing data in the device | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| US20100296343A1 (en) | Non-Volatile Memory and Semiconductor Device | |
| US5097444A (en) | Tunnel EEPROM with overerase protection | |
| US6243292B1 (en) | Nonvolatile semiconductor memory device capable of reducing memory array area | |
| JPH1093058A (ja) | フラッシュメモリ装置 | |
| US5521867A (en) | Adjustable threshold voltage conversion circuit | |
| JP3873679B2 (ja) | 半導体容量装置、昇圧回路および不揮発性半導体記憶装置 | |
| JP3202545B2 (ja) | 半導体記憶装置及びその設計方法 | |
| EP0387889A2 (en) | Nonvolatile semiconductor memory | |
| KR20030096403A (ko) | Ａｐｄｅ 공정 동안 효율성이 증가된 플래시 메모리디바이스 | |
| US6163481A (en) | Flash memory wordline tracking across whole chip | |
| JP5477483B2 (ja) | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 | |
| JP3094905B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2735498B2 (ja) | 不揮発性メモリ | |
| US7031194B2 (en) | Nonvolatile semiconductor memory and method for controlling the same | |
| JPS6126158B2 (ja) | ||
| US5920509A (en) | Nonvolatile semiconductor memory device capable of conditioning over-erased memory cells | |
| JPH0528778A (ja) | 不揮発性半導体記憶装置 | |
| JP3155821B2 (ja) | 不揮発性半導体メモリ | |
| US6819593B2 (en) | Architecture to suppress bit-line leakage | |
| JPH02133960A (ja) | 書込可能不揮発性半導体記憶装置 | |
| KR960008359Y1 (ko) | 불휘발성 반도체기억장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000704 |
|
| LAPS | Cancellation because of no payment of annual fees |