JP3076195B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP3076195B2
JP3076195B2 JP8927894A JP8927894A JP3076195B2 JP 3076195 B2 JP3076195 B2 JP 3076195B2 JP 8927894 A JP8927894 A JP 8927894A JP 8927894 A JP8927894 A JP 8927894A JP 3076195 B2 JP3076195 B2 JP 3076195B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に冗長メモリセル行をもつフラッシュ型ＥＥ
ＰＲＯＭ方式の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュ型ＥＥＰＲＯＭは電気的に書
込み／消去が繰り返し行える不揮発性半導体記憶装置の
一種である。これは、従来のＥＥＰＲＯＭに比べ、消去
動作を複数のメモリセルに対する一括消去に制限するこ
とにより、構造を単純にし大容量化に適すという特徴を
もつ。
【０００３】フラッシュ型ＥＥＰＲＯＭは通常、１つの
浮遊ゲート型トランジスタよりなるメモリセルで１ビッ
トのデータを記憶する。このメモリセルは、電気的に絶
縁された浮遊ゲートに蓄積された電荷量によりしきい値
電圧が変化することを利用してデータを記憶する。そし
て、このメモリセルの記憶するデータの読出しは、制御
ゲートに所定の電圧を印加したときに、このメモリセル
を形成するトランジスタ（以下、メモリセルトランジス
タという）のソース・ドレイン関に電流が流れるか否か
で記憶データの内容を判定する。
【０００４】浮遊ゲートに蓄積する電荷量の調節は、デ
ータの読出に用いるときの電圧より高い電圧を使い、浮
遊ゲートとソース・ドレイン間の基板との間で電荷をや
りとりすることにより行う。
【０００５】図４に従来のこの種の典型的な不揮発性半
導体記憶装置のブロック図を示す。
【０００６】この不揮発性半導体記憶装置は、浮遊ゲー
トをもつトランジスタで形成され、行，列マトリクス状
に配置された複数のメモリセルＭＣ、これら複数のメモ
リセルＭＣの各行それぞれと対応して配置され対応する
行の各メモリセルそれぞれのトランジスタのゲートと接
続する複数のワード線ＷＬ，複数のメモリセルＭＣの各
列それぞれと対応して配置され対応する列の各メモリセ
ルそれぞれのトランジスタのドレインと接続する複数の
ディジット線ＤＬ，及び複数のメモリセルＭＣの各列そ
れぞれと対応して配置され対応する列の各メモリセルそ
れぞれのトランジスタのソースと接続しかつ互いに接続
する複数のソース線ＳＬを備えたセルアレイ１と、外部
からの列アドレス信号ＡＤｃ及び行アドレス信号ＡＤｒ
それぞれを保持し出力する列アドレスバッファ回路４及
び行アドレスバッファ回路５と、消去信号ＥＥがアクテ
ィブレベルの消去動作時にはセルアレイ１の全ワード線
ＷＬを接地電位とし消去動作以外の書込み動作，読出し
動作等のときは行アドレスバッファ回路５からの行アド
レス信号ＡＤｒに従って複数のワード線ＷＬのうちの１
本を選択してその動作時の選択電圧（電源電圧を５Ｖと
したとき、通常、書込み動作時、１２Ｖ、読出し動作
時、５Ｖ）を供給する行デコーダ１０ｘと、消去動作時
には複数のソース線ＳＬ全てに消去電圧（通常１２Ｖ）
を供給し消去動作以外のときには複数のソース線ＳＬ全
てを接地電位とするソース電圧切換回路３と、列アドレ
スバッファ回路４からの列アドレス信号ＡＤｃに従って
複数のディジット線ＤＬのうちの１本を選択する列セレ
クタ１２と、書込み動作時には入力データＤｉと対応し
た書込み用電圧（６〜７Ｖ）を選択されたディジット線
ＤＬに供給し読出し動作時には選択されたディジット線
ＤＬに流れる電流を検出して増幅し出力（Ｄｏ）する書
込み・読出し回路１３と、書込み動作，読出し動作時に
ディジット線ＤＬ及びワード線ＷＬに供給する電圧を発
生し書込み・読出し回路１３及び行デコーダ１０ｘに供
給する電圧切換回路１４ｘとを有する構成となってい
る。
【０００７】なお、ここでは、ソース線ＳＬ全てを共通
に接続してセルアレイ１全体を一括消去する例を示した
が、大容量の場合には複数の単位に分割して各単位ごと
に一括消去が行なわれている。この消去単位は通常、数
万〜数十万ビット程度である。
【０００８】メモリセルＭＣの記憶するデータの読出し
は、ソース線ＳＬを接地し、行デコーダ１０より選択ワ
ード線に電源電圧、非選択ワード線に接地電位を印加
し、列セレクタ１２により１本のディジット線ＤＬを選
択し、書込み・読出し回路１３よりディジット線ＤＬを
流れる電流を検出することにより行われる。一般に電流
が検出された場合に値“１”、電流が検出されなかった
場合に値“０”を割り当てる。
【０００９】メモリセルＭＣへのデータ書込みは、行デ
コーダ１０より選択されたワード線ＷＬ（制御ゲート）
に１２Ｖ程度、書込み・読出し回路１３からディジット
線ＤＬ（ドレイン）に７Ｖ程度を印加し、メモリセルト
ランジスタの浮遊ゲートにホットエレクトロンを注入す
ることにより行われる。これにより、メモリセルトラン
ジスタのしきい値電圧は、読出し時のゲート電圧より高
く（７Ｖ程度）なる。
【００１０】消去は、全ワード線ＷＬを接地電位とし、
ソース線ＳＬに高電圧（１２Ｖ程度）を印加し、セルア
レイ１の全メモリセルトランジスタの浮遊ゲートからＦ
−Ｎトンネリング効果にて電子をソースに引き抜くこと
により行われる。これにより、メモリセルトランジスタ
のしきい値電圧は、読出し時のゲート電圧以下に一括し
て下がる。
【００１１】一般に、フラッシュ型ＥＥＰＲＯＭの個々
のメモリセルは、製作工程中に受ける微小なばらつきを
もつため、一括消去後のしきい値電圧分布のばらつきが
避けられない。消去されたメモリセルのしきい値電圧の
分布の上限は、値“１”として読み出される必要がある
ために、読出し時に制御ゲートに印加される電圧より低
く下げる必要がある。また、しきい値電圧の分布の下限
は、０Ｖ以上である必要がある。その理由は、消去後の
しきい値電圧のばらつきが大きく、しきい値電圧が０Ｖ
を下回るメモリセルトランジスタがある場合、このメモ
リセルは、読出し時にワード線が非選択（接地電位印
加）であってもソース・ドレイン間に電流が流れるた
め、このメモリセルとディジット線を共有するメモリセ
ルはすべて、それぞれのしきい値電圧に関わらず値
“１”が誤って読出されるためである。また書込み時
に、このメモリセルによりディジット線・接地電位点間
にリーク電流が流れ、十分な書込み特性が得られない原
因ともなる。以下、メモリセルトランジスタのしきい値
電圧が接地電位を下回る不良を「メモリセルの低しきい
値電圧不良」と呼ぶ。消去後のメモリセルトランジスタ
のしきい値電圧のばらつきを小さくしてこの不良を避け
るため、一般にフラッシュ型ＥＥＰＲＯＭでは、一括消
去前に全てのメモリセルに値“０”を書込み、しきい値
電圧を７Ｖ程度にそろえる必要がある。これを「消去前
書込み」と呼ぶ。
【００１２】一方、大規模アレイを有するＲＡＭ等の半
導体記憶装置では、冗長メモリセル行をあらかじめ用意
し、不良の発生した通常のメモリセル行と置き換える不
良救済方式が、メモリセルアレイの不良、とりわけワー
ド線関連に発生する不良を救済し、歩留まりの向上に有
効であることが知られている。このとき冗長メモリセル
行は通常のメモリセル行と同一のアレイ内に配置し、デ
ィジット線を共有し回路の増加を抑えるのが一般的であ
る。
【００１３】フラッシュ型ＥＥＰＲＯＭでも大容量化に
伴い、メモリセルトランジスタの微細化、セルアレイ面
積の増大による、不良メモリセルの出現がコストに与え
る影響は無視できなくなってきている。特に、隣接ワー
ド線の短絡のような不良を救済し歩留まりを向上するに
は、ワード線方向の冗長メモリセル行の採用が必要不可
欠である。ここで、フラッシュ型ＥＥＰＲＯＭにこのワ
ード線方向の冗長メモリセル行を採用した場合の一般的
な例を図５に示す。
【００１４】この例が、図４に示された不揮発性半導体
記憶装置と相違する点は、通常のセルアレイ１と隣接し
て設けられ、メモリセルＭＣと同一構造のトランジスタ
で形成され行方向にセルアレイ１の各列それぞれと対応
して配置されてドレイン及びソースを対応する列のディ
ジット線ＤＬ及びソース線ＳＬと隣接する複数の冗長メ
モリセルＲＭＣを含む冗長メモリセル行、及びこの冗長
メモリセル行と対応して配置され各冗長メモリセルＲＭ
Ｃそれぞれのトランジスタの制御ゲートと隣接する冗長
ワード線ＲＷＬを備えた冗長セルアレイ２と、この冗長
セルアレイ２の冗長メモリセル行と対応して設けられ通
常のセルアレイ１中に不良のメモリセルが存在してこの
不良のメモリセルが存在する行に代えて上記冗長メモリ
セル行を使用するときこの冗長メモリセル行の使用を示
すデータ及び上記不良のメモリセルが存在する行のアド
レスのそれぞれを記憶する不揮発性の冗長行使用フラグ
６及び不良行アドレス記憶部７と、行アドレス信号ＡＤ
ｒの指定するアドレスと不良行アドレス記憶部７の記憶
アドレスとが一致し冗長行使用フラグ６の記憶データが
冗長メモリセル行の使用を示すときアクティブレベルの
置換信号ＣＸを発生する行アドレス比較回路部８と、消
去動作以外の書込み動作，読出し動作のときに置換信号
ＣＸがアクティブレベルで冗長行使用フラグ６の記憶デ
ータが冗長メモリセル行の使用を示すとき、冗長ワード
線ＲＷＬにその動作時の選択電圧を供給し、それ以外の
ときは冗長ワード線ＲＷＬを接地電位とする冗長行デコ
ーダ１１ｘとを設け、行デコーダ１０ｙを、冗長行使用
フラグ６の記憶データが冗長メモリセル行の使用を示す
とき、不良行アドレス記憶部７の記憶アドレスのワード
線を常に非選択レベルとする回路とした点にある。
【００１５】この不揮発性半導体記憶装置においては、
消去単位内に含まれる全てのメモリセルＭＣのソース線
ＳＬに高電圧を印加し一括して消去を行う。そのため冗
長メモリセル行に置き換えられたセルアレイ１の不良の
メモリセル行、あるいは、置き換える必要のない冗長メ
モリセル行といった、使用しないメモリセル行のトラン
ジスタは、常に非選択状態となっており、消去前書込み
でも書き込まれることなく消去の動作だけが繰り返し行
われ、しきい値電圧が０Ｖ以下になる。この使用しない
メモリセルトランジスタのドレインも使用するメモリセ
ルトランジスタと同じディジット線につながるため、低
しきい値電圧不良を起こしているメモリセルのために、
前述したような誤読出し，書込み不良が発生する。
【００１６】使用しないメモリセルの低しきい値電圧不
良を回避するため、通常の使用するセルトランジスタと
同様に、消去前書込みを施すことが考えられる。しか
し、この不良のため冗長メモリセル行に切り換えられた
通常のメモリセル行では、書き込めないという不良、あ
るいは、異常に速く消去される不良等の不良が多いた
め、低しきい値不良を避けられない。低しきい値不良を
回避するもう一つの手段として、ワード線を切り換える
行単位にメモリセルトランジスタのソースを分割する手
法が考えられる。これにより、一括消去時に使用しない
メモリセルのソースに高電圧が印加されないようにし、
しきい値電圧の低下を避けることができる。しかしなが
ら、ソースを分割するにはセルアレイ面積を増大が避け
られず、この手段は、コストを改善する現実的な解とは
なり得ない。
【００１７】
【発明が解決しようとする課題】上述した従来の冗長メ
モリセル行を有する不揮発性半導体記憶装置は、冗長メ
モリセル行に置換された不良の通常のメモリセル行や、
置換の必要がなく使用しない冗長メモリセル行は、常に
非選択状態となっており消去前書込みも行われないた
め、これら使用しないメモリセル行のメモリセルは低し
きい値電圧不良となり、誤読出しや書込み不良が発生す
るという問題点がある。
【００１８】また、使用しないメモリセル行に対しても
消去前書込みを行って低しきい値電圧不良を回避しよう
としても、不良のメモリセル行には書込めないという不
良や異常に速く消去される不良等があるため、この方法
による低しきい値電圧不良は避けられず、更に、行単位
にメモリセルトランジスタのソースを分割して一括消去
時に使用しないメモリセルのソースに高電圧が印加され
ないようにする方法は、セルアレイの面積増大となるた
め現実的ではない。
【００１９】従って本発明の目的は、チップ面積が増大
するのを抑えつつ低しきい値電圧不良の発生を防止でき
ることができる不揮発性半導体記憶装置を提供すること
にある。
【００２０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、浮遊ゲートをもつトランジスタで形成され
行，列マトリクス状に配置された複数のメモリセル、こ
れら複数のメモリセルの各行それぞれと対応して配置さ
れ対応する行の各メモリセルそれぞれのトランジスタの
制御ゲートと接続する複数のワード線、前記複数のメモ
リセルの各列それぞれと対応して配置され対応する列の
各メモリセルそれぞれのトランジスタのドレインと接続
する複数のディジット線、及び前記複数のメモリセルそ
れぞれのトランジスタのソースと接続しかつ互いに接続
する複数のソース線を備えた通常のセルアレイと、浮遊
ゲートをもつトランジスタで形成され行方向に前記通常
のセルアレイの各列それぞれと対応して配置されてドレ
イン及びソースを対応する列のディジット線及びソース
線と接続する複数の冗長メモリセルを含む冗長メモリセ
ル行、及びこの冗長メモリセル行と対応して配置されこ
の冗長メモリセル行の各冗長メモリセルそれぞれのトラ
ンジスタの制御ゲートと接続する冗長ワード線を備えた
冗長セルアレイと、この冗長セルアレイの冗長メモリセ
ル行と対応して設けられ前記通常のセルアレイ中に不良
のメモリセルが存在してこの不良のメモリセルが存在す
る行に代えて前記冗長メモリセル行を使用するときこの
冗長メモリセル行の使用を示すデータ及び前記不良のメ
モリセルが存在する行のアドレスのそれぞれを記憶する
不揮発性の第１及び第２の記憶部と、行アドレス信号の
指定するアドレスと前記第２の記憶部の記憶アドレスと
が一致し前記第１の記憶部の記憶データが冗長メモリセ
ル行の使用を示すときアクティブレベルの置換信号を発
生する行アドレス比較部と、消去動作時には前記第２の
記憶部の記憶アドレスの信号を選択し消去動作以外のと
きには前記行アドレス信号を選択して出力する行アドレ
ス選択回路と、消去動作時に前記第１の記憶部の記憶デ
ータが冗長メモリセル行の使用を示すときには前記行ア
ドレス選択回路の出力アドレス信号に従って前記通常の
セルアレイのワード線を選択して所定のレベルの消去阻
止電圧を供給し冗長メモリセル行の使用を示さないとき
はこの第１の記憶部と対応する冗長ワード線を選択して
前記消去阻止電圧を供給し、消去動作以外のときには前
記置換信号がアクティブレベルならば前記第１の記憶部
と対応する冗長ワード線を選択して所定のレベルの選択
電圧を供給しインアクティブレベルならば前記行アドレ
ス選択回路の出力アドレス信号に従って前記通常のセル
アレイのワード線を選択して前記選択電圧を供給する通
常の行デコーダ及び冗長行デコーダと、前記消去阻止電
圧及び選択電圧を発生する電圧発生切換え手段とを有し
ている。また、行アドレス信号を第１及び第２のアドレ
ス信号に分割して第２の記憶部に前記第１のアドレス信
号と対応する所定のアドレスを記憶し、行アドレス比較
部を、前記第１のアドレス信号のアドレスと前記第２の
記憶部の記憶アドレスとを比較する回路とし、行アドレ
ス選択回路を、前記第１のアドレス信号及び前記第２の
記憶部の記憶アドレスの信号のうちの一方を選択する回
路とし、行デコーダ及び冗長行デコーダそれぞれを、前
記第１及び第２のアドレス信号と対応する第１及び第２
の行デコーダ及び冗長行デコーダに分割し、冗長セルア
レイに複数の冗長メモリセル行及び冗長ワード線を設
け、前記第１の行デコーダ及び冗長行デコーダを、前記
行アドレス選択回路の出力アドレス信号，冗長行使用フ
ラグの記憶データ及び置換信号に従って通常のセルアレ
イの複数本ずつのワード線及び冗長セルアレイの複数本
の冗長ワード線を選択する回路とし、前記第２の行デコ
ーダ及び冗長行デコーダを、消去動作以外のときは前記
第１の行デコーダ及び冗長デコーダにより選択された複
数本のワード線及び冗長ワード線のうちの１本を前記第
２の行アドレス信号に従って選択し、消去動作時には前
記第１の行デコーダ及び冗長行デコーダで選択された複
数本のワード線及び冗長ワード線をそのまま選択する回
路として構成される。
【００２１】また、第１及び第２の記憶部並びに冗長セ
ルアレイの冗長メモリセル行それぞれを互いに対応する
複数ずつ設け、行アドレス比較部を、これら第２の記憶
部の記憶アドレスのうちに行アドレス信号のアドレスと
一致するものがありかつ対応する第１の記憶部の記憶デ
ータが冗長メモリセル行の使用を示すときアクティブレ
ベルの置換信号を発生する回路とし、行アドレス選択回
路を、消去動作時には前記複数の第１の記憶部のうちの
冗長メモリセル行使用を示す記憶データの第１の記憶部
と対応する第２の記憶部の記憶アドレスの信号を順次選
択し消去動作以外のときには行アドレス信号を選択して
出力する回路とし、行デコーダ及び冗長行デコーダを、
消去動作時には前記行アドレス選択回路の出力アドレス
信号に従って通常のセルアレイのワード線を選択して消
去阻止電圧を供給し前記複数の第１の記憶部のうちの冗
長メモリセル行使用を示さない記憶データの第１の記憶
部と対応する冗長ワード線を選択して前記消去阻止電圧
を供給する回路とし、消去動作時には前記行デコーダ及
び冗長行デコーダにより選択されたワード線及び冗長ワ
ード線に供給された消去阻止電圧を保持するラッチ回路
を設けて構成され、更に、行アドレス信号を第１及び第
２のアドレス信号に分割して行デコーダ及び冗長行デコ
ーダをこれら第１及び第２のアドレス信号と対応する第
１及び第２の行デコーダ及び冗長行デコーダに分割し、
第１及び第２の記憶部，行アドレス比較部，行アドレス
選択回路並びに前記第１の行デコーダ及び冗長行デコー
ダを前記第１のアドレス信号に係る処理を行う回路と
し、冗長セルアレイに前記第１及び第２の記憶部の１組
に対応して複数の冗長メモリセル行及び冗長ワード線を
設け、第２の行デコーダ及び冗長行デコーダを、前記第
１の行デコーダ及び冗長行デコーダにより選択された複
数本のワード線及び冗長ワード線のうちの１本を前記第
２のアドレス信号に従って選択する回路とし、前記第１
の行デコーダ及び冗長行デコーダと第２の行デコーダ及
び冗長行デコーダとの間にラッチ回路を設けてこのラッ
チ回路を、消去動作以外のときには第１の行デコーダ及
び冗長行デコーダの出力をそのまま第２の行デコーダ及
び冗長行デコーダに伝達する回路として構成される。
【００２２】
【作用】本発明においては、冗長メモリセル行に置換さ
れて使用しなくなった不良の通常のメモリセル行や、置
換の必要がなく使用されない冗長メモリセル行等の使用
しないメモリセル行のワード線に対し、消去動作時、所
定のレベルの消去防止電圧を印加してこれら使用しない
メモリセル行の各メモリセルの消去動作が行なわれない
ようにしているので、過剰消去とはならず、低しきい値
電圧不良の発生を防止することができる。しかも、通常
のセルアレイ及び冗長セルアレイは従来例と変らずこれ
らセルアレイの面積の増大はなく、かつ新たに付加され
た回路はわずかであるので、チップ面積が増大するのを
抑えることができる。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００２４】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００２５】この実施例が図５に示された従来の不揮発
性半導体記憶装置と相違する点は、消去動作時には不良
行アドレス記憶部７の記憶アドレスの信号を選択し消去
動作以外のときには行アドレスバッファ回路５からの行
アドレス信号ＡＤｒを選択して出力する行アドレス選択
回路９を設け、行デコーダ１０及び冗長行デコーダ１１
を、消去動作時に、冗長行使用フラグ６の記憶データが
冗長メモリセル行の使用を示すときには行アドレス選択
回路９の出力アドレス信号に従って通常のセルアレイ１
のワード線ＷＬを選択して所定のレベルの消去阻止電圧
を供給し、冗長メモリセル行の使用を示さないときには
冗長行使用フラグ６と対応する冗長ワード線ＲＷＬを選
択して上記消去阻止電圧を供給し、消去動作以外のとき
には置換信号ＣＸがアクティブレベルならば冗長行使用
フラグ６と対応する冗長ワード線ＲＷＬを選択して所定
のレベルの選択電圧を供給し、インアクティブレベルな
らば行アドレス選択回路９の出力アドレス信号に従って
セルアレイ１のワード線ＷＬを選択して所定のレベルの
選択電圧を供給する回路とし、電圧切換回路１４を、消
去動作時の消去阻止電圧及び消去動作以外のときの書込
み用電圧，読出し用電圧，書込み動作時及び読出し動作
時の選択電圧を発生して行デコーダ１０，冗長行デコー
ダ１１及び書込み・読出し回路１３に供給する回路とし
た点にある。
【００２６】消去防止電圧としては、電源電圧を５Ｖ、
ソース線ＳＬへの消去用電圧を１２Ｖとしたとき、５〜
１２Ｖ程度であり、消去用電圧の１２Ｖをそのまま使用
することもできる。
【００２７】次にこの実施例の動作について説明する。
【００２８】消去動作以外の書込み動作及び読出し動作
は、行アドレス選択回路９によって行アドレス信号ＡＤ
ｒが選択され行デコーダ１０に供給される以外、図５に
示された従来例と変らないので、その説明は省略する。
【００２９】消去動作時には、冗長メモリセル行が使用
されるとき、不良行アドレス記憶部７の記憶アドレスの
ワード線ＷＬ、すなわち、置換されて使用しなくなった
セルアレイ１の不良のメモリセル行のワード線ＷＬが選
択されて消去阻止電圧が供給され、また、冗長メモリセ
ル行が使用されないとき、この使用されない冗長メモリ
セル行の冗長ワード線ＲＷＬが選択されて消去阻止電圧
が供給される。
【００３０】従って、これら使用されないメモリセル
行，冗長メモリセル行に対する消去動作が行なわれない
ので、これら使用されないメモリセル行，冗長メモリセ
ル行の各メモリセル（ＭＣ，ＲＭＣ）は過剰消去とはな
らず、低しきい値電圧不良となるのを防止することがで
きる。
【００３１】一方、使用されるメモリセル行，冗長メモ
リセル行のワード線ＷＬ，冗長ワード線ＲＷＬは非選択
電圧の接地電位となっており、ソース電圧切換回路３に
よって共通のソース線ＳＬに消去用電圧が印加されて、
これら使用されるメモリセル行，冗長メモリセル行に対
し消去動作が行なわれる。これら使用されるメモリセル
行，冗長メモリセル行に対しては、通常、消去前書込み
が行なわれているので、消去動作後のこれらメモリセル
行，冗長メモリセル行の各メモリセル（ＭＣ，ＲＭＣ）
は予め定められた範囲内のしきい値電圧をもつ消去状態
となる。
【００３２】この実施例においては、セルアレイ１及び
冗長セルアレイ２は図５に示された従来例と変らないの
で、これらセルアレイの面積の増大はなく、また、本発
明により付加される回路は他の回路と比較すると極めて
わずかであるので、この付加された回路によるチップ面
積の増大は、あったとしても極めてわずかである。
【００３３】図２は本発明の第２の実施例を示すブロッ
ク図である。
【００３４】この実施例は、行アドレス信号ＡＤｒを第
１及び第２のアドレス信号ＡＤｒ１，ＡＤｒ２に分割し
て不良行アドレス記憶部７に第１のアドレス信号ＡＤｒ
１と対応する所定のアドレスを記憶し、行アドレス比較
回路８を、第１のアドレス信号ＡＤｒ１と不良行アドレ
ス記憶部７の記憶アドレスとを比較する回路とし、行ア
ドレス選択回路９を、第１のアドレス信号ＡＤｒ１及び
不良行アドレス記憶部７の記憶アドレスの信号のうちの
一方を選択する回路とし、行デコーダ及び冗長行デコー
ダそれぞれを、第１及び第２のアドレス信号ＡＤｒ１，
ＡＤｒ２と対応する第１及び第２の行デコーダ１０ａ，
１０ｂ及び冗長行デコーダ１１ａ，１１ｂに分割し、冗
長セルアレイ２ａに複数（例えば２，４等）の冗長メモ
リセル行及び冗長ワード線を設け、第１の行デコーダ１
０ａ及び冗長行デコーダ１１ａを、行アドレス選択回路
９の出力アドレス信号，冗長行使用フラグ６の記憶デー
タ及び置換信号ＣＸに従ってセルアレイ１の複数本（例
えば、２本，４本等）ずつのワード線及び冗長セルアレ
イ２ａの複数本ずつの冗長ワード線を選択する回路と
し、第２の行デコーダ１０ｂ及び冗長行デコーダ１１ｂ
を、消去動作以外のとき、第１の行デコーダ１０ａ及び
冗長行デコーダ１１ａによって選択された複数本のワー
ド線及び冗長ワード線のうちの１本を第２の行アドレス
信号ＡＤｒ２に従って選択し、消去動作時には第１の行
デコーダ１０ａ及び冗長行デコーダ１１ａで選択された
複数本のワード線及び冗長ワード線をそのまま選択する
回路とし、不良のメモリセル不良のメモリセル行を複数
行単位で冗長メモリセル行を置換するようにしたもので
ある。
【００３５】この実施例は、隣接する複数のメモリセル
行に不良のメモリセルが存在することが予想される場合
に有利である。その他の基本的な動作及び効果は第１の
実施例と同様である。
【００３６】図３は本発明の第３の実施例を示すブロッ
ク図である。
【００３７】この実施例が図２に示された第２の実施例
と相違する点は、冗長セルアレイ２ｂに複数の冗長メモ
リセル行及び冗長ワード線から成る置換単位を複数設
け、これら複数の置換単位それぞれと対応して複数の冗
長行使用フラグ６ａ〜６ｄ及び不良行アドレス記憶部７
ａ〜７ｄを設け、行アドレス選択回路９ａを、消去動作
時には複数の冗長行使用フラグ６ａ〜６ｄのうちの冗長
メモリセル行使用を示す記憶データのものと対応する不
良行アドレス記憶部（７ａ〜７ｄ）の記憶アドレスの信
号を順次選択して出力する回路とし、第１及び第２の冗
長行デコーダ１１ｃ，１１ｄを上記置換単位と対応する
構成とすると共に、第１の行デコーダ１０ａ及び冗長行
デコーダ１１ｃと第２の行デコーダ１０ｂ及び冗長行デ
コーダ１１ｄとの間に、消去動作時には第１の行デコー
ダ１０ａ及び冗長行デコーダ１１ｃの出力信号を保持
し、消去動作以外のときは第１の行デコーダ１０ａ及び
冗長行デコーダ１１ｃの出力信号をそのまま第２の行デ
コーダ１０ｂ及び冗長行デコーダ１１ｄに伝達するラッ
チ回路１５，１６を設けた点にある。
【００３８】すなわち、この実施例においては、第２の
実施例と同様に置換単位が複数行となっているほか、冗
長セルアレイ２ａに複数の置換単位が設けられており、
この複数の置換単位と対応して、冗長行使用フラグ、不
良行アドレス記憶部、行アドレス選択回路、第１及び第
２の冗長行デコーダが第２の実施例と相違しており、か
つラッチ回路１５，１６が設けられている。
【００３９】次にこの実施例の動作について説明する。
【００４０】消去動作以外の書込み動作及び読出し動作
においては、まず、行アドレス比較回路８ａで第１の行
アドレス信号Ａｄｒ１のアドレスと不良行アドレス記憶
部７ａ〜７ｄ全ての記憶アドレスとが比較され、一致す
る記憶アドレスがありその記憶アドレスと対応する冗長
行使用フラグの記憶データが冗長メモリセル行使用を示
せば、アクティブレベルの置換信号ＣＸが出力される。
この置換信号ＣＸ及び対応する冗長行使用フラグの出力
データに従って冗長行デコーダ１１ｃは冗長セルアレイ
２ｂの対応する置換単位を選択し、更に冗長行デコーダ
１１ｄにより選択された置換単位のうちの１本の冗長ワ
ード線が選択されてその動作時の選択電圧が供給され
る。このとき、通常のセルアレイ１のワード線は全て非
選択電圧（接地電位）となる。
【００４１】一致する記憶アドレスがないときには、ま
ず行アドレス選択回路９ａで選択された第１の行アドレ
ス信号ＡＤｒ１によって通常のセルアレイ１の１つの置
換単位が選択され、続いて第２の行アドレス信号ＡＤｒ
２によって選択された置換単位のうちの１本のワード線
が選択され、その動作時の選択電圧が供給される。この
とき、冗長セルアレイ２ｂの全ての冗長ワード線は非選
択電圧（接地電位）となる。
【００４２】消去動作時においては、まず、冗長行使用
フラグ６ａ〜６ｄのうちの不良行アドレス記憶部（７ａ
〜７ｄ）の記憶アドレスの信号が順次行アドレス選択回
路９ａから出力される。行デコーダ１０ａは、冗長行使
用フラグ６ａ〜６ｄの出力信号と行アドレス選択回路９
ａの出力アドレス信号とから、冗長メモリセル行使用を
示す記憶データの冗長行使用フラグと対応する行アドレ
ス選択回路９ａの出力アドレス信号のアドレスのセルア
レイ１の置換単位を選択し、冗長行デコーダ１１ｃは、
冗長メモリセルアレイ行使用を示さない記憶データの冗
長行使用フラグと対応する冗長セルアレイ２ｂの置換単
位を選択する。そして、選択された置換単位の行デコー
ダ１０ａ及び冗長行デコーダ１１ｃの出力信号は消去動
作の期間ラッチ回路１５，１６に保持され、行デコーダ
１０ｂ及び冗長行デコーダ１１ｄに伝達され、行デコー
ダ１０ｂ及び冗長行デコーダ１１ｂは、ラッチ回路１
５，１６から伝達された信号に従って、選択された置換
単位の複数本のワード線及び冗長ワード線に消去阻止電
圧を供給する。
【００４３】従って、この実施例においては、第１及び
第２の実施例と同様の効果があるほか、冗長セルアレイ
２ｂに複数の置換単位が設けられているため、不良のメ
モリセルが分散して存在するような場合にも適用でき、
救済率が向上するという利点がある。
【００４４】なお、この第３の実施例において、行アド
レス信号ＡＤｒを分割せず、置換単位を１つのメモリセ
ル行，冗長メモリセル行とすることもできる。
【００４５】
【発明の効果】以上説明したように本発明は、冗長メモ
リセル行に置換されて使用されなくなった不良の通常の
メモリセル行や、置換の必要がなく使用されない冗長メ
モリセル行等の使用しないメモリセル行（冗長メモリセ
ル行も含む）のワード線（冗長ワード線も含む）に対
し、消去動作時に消去阻止電圧を印加してこれら使用し
ないメモリセル行の各メモリセルの消去動作を停止する
構成となっているので、これらメモリセルが過剰消去と
なることはなく、従って低しきい値電圧不良の発生を防
止することができ、しかも、通常のセルアレイ及び冗長
セルアレイは従来例と変らず、これらセルアレイの面積
が増大することはなく、新たに付加される回路はわずか
であるので、チップ面積が増大するのを抑えることがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
【図４】従来の不揮発性半導体記憶装置の第１の例を示
すブロック図である。
【図５】従来の不揮発性半導体記憶装置の第２の例を示
すブロック図である。
【符号の説明】
１ セルアレイ ２，２ａ，２ｂ 冗長セルアレイ ３ ソース電圧切換回路 ４ 列アドレスバッファ回路 ５，５ａ，５ｂ 行アドレスバッファ回路 ６，６ａ〜６ｄ 冗長行使用フラグ ７，７ａ〜７ｄ 不良行アドレス記憶部 ８，８ａ 行アドレス比較回路 ９，９ａ 行アドレス選択回路 １０，１０ａ，１０ｂ，１０ｘ，１０ｙ 行デコーダ １１，１１ａ〜１１ｄ，１１ｘ 冗長行デコーダ １２ 列セレクタ １３ 書込み・読出し回路 １４，１４ｘ 電圧切換回路 １５，１６ ラッチ回路

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 浮遊ゲートをもつトランジスタで形成さ
    れ行，列マトリクス状に配置された複数のメモリセル、
    これら複数のメモリセルの各行それぞれと対応して配置
    され対応する行の各メモリセルそれぞれのトランジスタ
    の制御ゲートと接続する複数のワード線、前記複数のメ
    モリセルの各列それぞれと対応して配置され対応する列
    の各メモリセルそれぞれのトランジスタのドレインと接
    続する複数のディジット線、及び前記複数のメモリセル
    それぞれのトランジスタのソースと接続しかつ互いに接
    続する複数のソース線を備えた通常のセルアレイと、浮
    遊ゲートをもつトランジスタで形成され行方向に前記通
    常のセルアレイの各列それぞれと対応して配置されてド
    レイン及びソースを対応する列のディジット線及びソー
    ス線と接続する複数の冗長メモリセルを含む冗長メモリ
    セル行、及びこの冗長メモリセル行と対応して配置され
    この冗長メモリセル行の各冗長メモリセルそれぞれのト
    ランジスタの制御ゲートと接続する冗長ワード線を備え
    た冗長セルアレイと、この冗長セルアレイの冗長メモリ
    セル行と対応して設けられ前記通常のセルアレイ中に不
    良のメモリセルが存在してこの不良のメモリセルが存在
    する行に代えて前記冗長メモリセル行を使用するときこ
    の冗長メモリセル行の使用を示すデータ及び前記不良の
    メモリセルが存在する行のアドレスのそれぞれを記憶す
    る不揮発性の第１及び第２の記憶部と、行アドレス信号
    の指定するアドレスと前記第２の記憶部の記憶アドレス
    とが一致し前記第１の記憶部の記憶データが冗長メモリ
    セル行の使用を示すときアクティブレベルの置換信号を
    発生する行アドレス比較部と、消去動作時には前記第２
    の記憶部の記憶アドレスの信号を選択し消去動作以外の
    ときには前記行アドレス信号を選択して出力する行アド
    レス選択回路と、消去動作時に前記第１の記憶部の記憶
    データが冗長メモリセル行の使用を示すときには前記行
    アドレス選択回路の出力アドレス信号に従って前記通常
    のセルアレイのワード線を選択して所定のレベルの消去
    阻止電圧を供給し冗長メモリセル行の使用を示さないと
    きはこの第１の記憶部と対応する冗長ワード線を選択し
    て前記消去阻止電圧を供給し、消去動作以外のときには
    前記置換信号がアクティブレベルならば前記第１の記憶
    部と対応する冗長ワード線を選択して所定のレベルの選
    択電圧を供給しインアクティブレベルならば前記行アド
    レス選択回路の出力アドレス信号に従って前記通常のセ
    ルアレイのワード線を選択して前記選択電圧を供給する
    通常の行デコーダ及び冗長行デコーダと、前記消去阻止
    電圧及び選択電圧を発生する電圧発生切換え手段とを有
    することを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 行アドレス信号を第１及び第２のアドレ
    ス信号に分割して第２の記憶部に前記第１のアドレス信
    号と対応する所定のアドレス信号を記憶し、行アドレス
    比較部を、前記第１のアドレス信号と前記第２の記憶部
    の記憶アドレスとを比較する回路とし、行アドレス選択
    回路を、前記第１のアドレス信号及び前記第２の記憶部
    の記憶アドレスの信号のうちの一方を選択する回路と
    し、行デコーダ及び冗長行デコーダそれぞれを、前記第
    １及び第２のアドレス信号と対応する第１及び第２の行
    デコーダ及び冗長行デコーダに分割し、冗長セルアレイ
    に複数の冗長メモリセル行及び冗長ワード線を設け、前
    記第１の行デコーダ及び冗長行デコーダを、前記行アド
    レス選択回路の出力アドレス信号，冗長行使用フラグの
    記憶データ及び置換信号に従って通常のセルアレイの複
    数本ずつのワード線及び冗長セルアレイの複数本の冗長
    ワード線を選択する回路とし、前記第２の行デコーダ及
    び冗長行デコーダを、消去動作以外のときは前記第１の
    行デコーダ及び冗長デコーダにより選択された複数本の
    ワード線及び冗長ワード線のうちの１本を前記第２の行
    アドレス信号に従って選択し、消去動作時には前記第１
    の行デコーダ及び冗長行デコーダで選択された複数本の
    ワード線及び冗長ワード線をそのまま選択する回路とし
    た請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 第１及び第２の記憶部並びに冗長セルア
    レイの冗長メモリセル行それぞれを互いに対応する複数
    ずつ設け、行アドレス比較部を、これら第２の記憶部の
    記憶アドレスのうちに行アドレス信号のアドレスと一致
    するものがありかつ対応する第１の記憶部の記憶データ
    が冗長メモリセル行の使用を示すときアクティブレベル
    の置換信号を発生する回路とし、行アドレス選択回路
    を、消去動作時には前記複数の第１の記憶部のうちの冗
    長メモリセル行使用を示す記憶データの第１の記憶部と
    対応する第２の記憶部の記憶アドレスの信号を順次選択
    し消去動作以外のときには行アドレス信号を選択して出
    力する回路し、行デコーダ及び冗長行デコーダを、消去
    動作時には前記行アドレス選択回路の出力アドレス信号
    に従って通常のセルアレイのワード線を選択して消去阻
    止電圧を供給し前記複数の第１の記憶部のうちの冗長メ
    モリセル行使用を示さない記憶データの第１の記憶部と
    対応する冗長ワード線を選択して前記消去阻止電圧を供
    給する回路とし、消去動作時には前記行デコーダ及び冗
    長行デコーダにより選択されたワード線及び冗長ワード
    線に供給された消去阻止電圧を保持するラッチ回路を設
    けた請求項１記載の不揮発性半導体記憶装置。
  4. 【請求項４】 行アドレス信号を第１及び第２のアドレ
    ス信号に分割して行デコーダ及び冗長行デコーダをこれ
    ら第１及び第２のアドレス信号と対応する第１及び第２
    の行デコーダ及び冗長行デコーダに分割し、第１及び第
    ２の記憶部，行アドレス比較部，行アドレス選択回路並
    びに前記第１の行デコーダ及び冗長行デコーダを前記第
    １のアドレス信号に係る処理を行う回路とし、冗長セル
    アレイに前記第１及び第２の記憶部の１組に対応して複
    数の冗長メモリセル行及び冗長ワード線を設け、第２の
    行デコーダ及び冗長行デコーダを、前記第１の行デコー
    ダ及び冗長行デコーダにより選択された複数本のワード
    線及び冗長ワード線のうちの１本を前記第２のアドレス
    信号に従って選択する回路とし、前記第１の行デコーダ
    及び冗長行デコーダと第２の行デコーダ及び冗長行デコ
    ーダとの間にラッチ回路を設けてこのラッチ回路を、消
    去動作以外のときには第１の行デコーダ及び冗長行デコ
    ーダの出力をそのまま第２の行デコーダ及び冗長行デコ
    ーダに伝達する回路とした請求項３記載の不揮発性半導
    体記憶装置。
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