JP2002063797A

JP2002063797A - 不揮発性半導体記憶装置

Info

Publication number: JP2002063797A
Application number: JP2000250886A
Authority: JP
Inventors: Takahiro Tsuruta; 孝弘鶴田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-08-22
Filing date: 2000-08-22
Publication date: 2002-02-28
Also published as: KR100400678B1; US20020024843A1; KR20020015629A; US6577534B2

Abstract

(57)【要約】【課題】不良率の低い不揮発性半導体記憶装置を提供
する。【解決手段】不揮発性半導体記憶装置は、セクタ選択
回路１０を備える。アドレス信号Ｘ０〜Ｘｎによって良
セクタはが指定されたときスペアデコーダ１２１，１２
２は、ＮＡＮＤゲート１１１〜１１ｍが良セクタを選択
できる信号を出力し、アドレス信号Ｘ０〜Ｘｎによって
不良セクタが指定されたときスペアデコーダ１２１，１
２２は、代替良セクタ１４２１または１４２２を活性化
する信号を出力し、アドレス信号Ｘ０〜Ｘｎによって代
替良セクタ１４２１，１４２２が指定されたときセクタ
＜０＞〜セクタ＜ｍ＞を全て非選択にする信号を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、良セクタへのアクセス率が高い
不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】図７を参照して、従来の不揮発性半導体
記憶装置３００は、冗長回路３１０と、行デコーダ３２
０と、ワード線ドライバ３３０と、メモリセルアレイ３
４０と、読出し／書込み回路３５０とを備える。

【０００３】メモリセルアレイ３４０は、冗長領域３４
１と、データ領域３４２と、管理領域３４３と、冗長領
域３４４とから成る。冗長領域３４１は、データ領域３
４２の行方向に配置された複数の行セクタのうち、不良
セクタに代わる良セクタを含む。行セクタとは、データ
領域３４２の行方向に配置された複数のワード線のう
ち、１つのワード線に接続された複数のメモリセルから
成る「かたまり」を言う。データ領域３４２は、行方向
と列方向とにアレイ状に配置した複数のメモリセルを含
む。

【０００４】管理領域３４３は、データ領域３４２の複
数のセクタのうち、どのセクタが不良セクタであるかの
情報を保持する。冗長領域３４４は、データ領域３４２
の列方向に配列された複数の列セクタのうち、不良セク
タに代わる良セクタを含む。列セクタとは、データ領域
３４２の列方向に配置された複数のビット線のうち、１
つのビット線に接続された複数のメモリセルから成る
「かたまり」を言う。

【０００５】冗長回路３１０は、行アドレス信号をデコ
ードした行アドレスによって指定されたデータ領域３４
２の行セクタが不良セクタであるとき、その不良セクタ
に代えて冗長領域３４１中の良セクタを選択する。

【０００６】行デコーダ３２０は、外部から入力された
行アドレス信号をデコードし、そのデコードした行アド
レスを冗長回路３１０と、ワード線ドライバ３３０へ出
力する。

【０００７】ワード線ドライバ３３０は、行デコーダ３
２０からの行アドレスによって指定された行セクタを活
性化する。また、ワード線ドライバ３３０は、冗長回路
３１０からの選択信号に基づいて、データ領域３４２中
の不良セクタに代えて冗長領域３４１中の良セクタを選
択する。

【０００８】読出し／書込み回路３５０は、ワード線と
ビット線とによって指定されたメモリセルへのデータの
書込み／読出しを行なう。

【０００９】図８を参照して、冗長回路３１０は、スペ
アデコーダ３１１，３１２と、ＡＮＤゲート３１３とか
ら成る。図８は、２つの良セクタ３４１１，３４１２が
冗長領域３４１に含まれる場合を示す。スペアデコーダ
３１１，３１２は、アドレス信号Ｘ０〜Ｘｎをデコード
し、そのデコードした行アドレスが不良セクタであると
き、データ領域３４２中の複数のセクタを全て不活性化
し、かつ、不良セクタに代えて冗長領域３４１中の良セ
クタを活性化するためにＬ（論理ロー）レベルまたはＨ
（論理ハイ）レベルの信号を出力する。たとえば、良セ
クタ３４１１を選択するとき、スペアデコーダ３１１は
Ｌレベルの信号を出力し、スペアデコーダ３１２はＨレ
ベルの信号を出力する。また、スペアデコーダ３１１，
３１２は、アドレス信号Ｘ０〜Ｘｎによって指定された
セクタが良セクタであるときＨレベルの信号を出力す
る。

【００１０】ＡＮＤゲート３１３は、スペアデコーダ３
１１，３１２から出力されたＬレベルまたはＨレベルの
信号の論理積を演算する。

【００１１】行デコーダ３２０は、ＮＡＮＤゲート３２
１〜３２ｎと、インバータ３５１〜３５ｎとから成る。
インバータ３５１〜３５ｎの各々は、それぞれ、アドレ
ス信号Ｘ０〜Ｘｎの各々を反転させる。ＮＡＮＤゲート
３２１〜３２ｎの各々は、アドレス信号Ｘ０〜Ｘｎ，／
Ｘ０〜／Ｘｎから選択された２つの信号と、ＡＮＤゲー
ト３１３の出力信号との論理積を演算し、演算結果の反
転信号を出力する。

【００１２】ワード線ドライバ３３０は、インバータ３
２８，３２９，３３１〜３３ｎから成る。インバータ３
２８，３２９は、スペアデコーダ３１１，３１２からの
出力信号を受けて、それぞれ、冗長回路３４１に含まれ
る２つの良セクタ３４１１，３４１２を選択的に活性化
させる。また、インバータ３３１〜３３ｎの各々は、そ
れぞれ、ＮＡＮＤゲート３２１〜３２ｎからの出力信号
を受けて対応するデータ領域３４２中のセクタを選択的
に活性化させる。

【００１３】メモリセル３４０は、ｍ行×ｎ列のアレイ
状に配列された複数のメモリセルから成る。

【００１４】データ領域３４２中のメモリセル３４２１
が不良であるとき、セクタ３４２２は不良セクタとな
る。したがって、不良セクタ３４２２を指定するアドレ
ス信号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎが入力されたとき、
スペアデコーダ３１１，３１２は不良セクタ３４２２に
代えて冗長領域３４１中のセクタ３４１１を選択するた
めの信号を出力する。すなわち、スペアデコーダ３１１
はＬレベルの信号を出力し、スペアデコーダ３１２は、
Ｈレベルの信号を出力する。

【００１５】そうすると、ＡＮＤゲート３１３は、Ｌレ
ベルの信号を行デコーダ３２０のＮＡＮＤゲート３２１
〜３２ｎへ出力する。ＮＡＮＤゲート３２１〜３２ｎの
各々は、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎの中
からセクタを指定するための２つのＨレベルの信号も入
力されるが、ＡＮＤゲート３１３からＬレベルの信号が
入力されるため、必ず、Ｈレベルの信号を出力する。そ
して、ワード線ドライバ３３０のインバータ３３１〜３
３ｎの各々は、それぞれ、ＮＡＮＤゲート３２１〜３２
ｎからのＨレベルの信号を受けてＬレベルの信号を出力
し、対応するセクタを不活性化する。つまり、不良セク
タ３４２２を指定するアドレス信号Ｘ０〜Ｘｎ，／Ｘ０
〜／Ｘｎが入力されると、データ領域３４２の全てのセ
クタが不活性化される。

【００１６】一方、ワード線ドライバ３３０のインバー
タ３２８は、スペアデコーダ３１１からのＬレベルの信
号を受けてＨレベルの信号を出力し、良セクタ３４１１
を活性化する。また、インバータ３２９は、スペアデコ
ーダ３１２からのＨレベルの信号を受けてＬレベルの信
号を出力し、良セクタ３４１２を不活性化する。これに
よって、データ領域３４２中の不良セクタ３４２２に代
えて冗長領域３４１中の良セクタ３４２２が選択され
る。そして、列デコーダ（図示せず）によってデコード
された列アドレスに対応するビット線が活性化され、良
セクタ３４１１に接続されたｎ個のメモリセルの各々へ
のデータの書込み、読出し、および消去が読出し／書込
み回路３５０を介して行なわれる。

【００１７】不揮発性半導体記憶装置３００において
は、図９に示すようにデータ領域３４２を所定数の行セ
クタを含むブロックＢＬＫ１〜ＢＬＫｒに分割し、各ブ
ロックＢＬＫ１〜ＢＬＫｒを管理単位としてデータの書
込み、読出し、および消去が行なわれる。各ブロックＢ
ＬＫ１〜ＢＬＫｒは、たとえば８セクタを含む。

【００１８】各ブロックＢＬＫ１〜ＢＬＫｒを管理単位
とする使用法は、ＭＧＭ（ＭｏｓｔｌｙＧｏｏｄＭ
ｅｍｏｒｙ）法という方法であり、全てのブロックＢＬ
Ｋ１〜ＢＬＫｒが良セクタから構成されていなくても不
揮発性半導体記憶装置として使用可能にする方法であ
る。すなわち、１つのブロックに不良セクタが含まれて
いても、その不良セクタの代わりに良セクタにアクセス
して使用する方法である。つまり、上述したように、デ
ータ領域３４２中の不良セクタ３４２２に代えて冗長領
域３４１の良セクタ３４１１にアクセスして使用する方
法である。

【００１９】

【発明が解決しようとする課題】しかし、図９に示すよ
うにデータ領域３４２のブロックＢＬＫ３，ＢＬＫ６，
ＢＬＫｒ−４に不良セクタを含む場合に、上述した方法
によって不良セクタに代わる良セクタを設けると論理的
には図１０に示す配置になる。すなわち、冗長領域３４
１に、ブロックＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−４が設
けられたのと同等になる。ブロックＢＬＫ１〜ＢＬＫｒ
の各々を管理単位とする使用方法においては、不良セク
タが含まれるＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−４にはア
クセスされず、ＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−４は不
良ブロックとして扱われるからである。

【００２０】したがって、各ブロックＢＬＫ１〜ＢＬＫ
ｎの各々が８セクタを含むとき３×８＝２４セクタが不
良セクタとなり、ＭＧＭ率を下げるという問題がある。

【００２１】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、不良率の少な
い不揮発性半導体記憶装置を提供することである。

【００２２】

【課題を解決するための手段】この発明による不揮発性
半導体記憶装置は、複数のメモリセルを有する行方向に
配置されたセクタを複数含むブロックを管理単位として
データの書込み、読出し、および消去を行なう不揮発性
半導体記憶装置であって、ブロックを複数個含むデータ
領域を有するメモリセルアレイと、データ領域に含まれ
る複数のセクタの各々を指定するための行アドレス信号
を入力し、行アドレス信号が不良セクタを指定するとき
不良セクタに代わる代替良セクタを選択し、行アドレス
信号が代替良セクタを指定するとき代替良セクタを非選
択にするセクタ選択回路と、セクタ選択回路によって選
択されたセクタを活性化し、セクタ選択回路によって非
選択にされたセクタを非活性化するセクタ活性化回路と
を備え、代替良セクタは、不良セクタの数に応じて少な
くとも１つのブロックに設けられる。

【００２３】この発明による不揮発性半導体記憶装置
は、複数のセクタを含むブロックを単位としてデータの
書込み、読出し、および消去が行なわれる。そして、デ
ータ領域に含まれる複数のセクタの各々にアクセスする
場合に行アドレス信号によって指定されたセクタが不良
であるとき、その不良セクタに代えて代替良セクタにア
クセスし、データの書込み、読出し、および消去が行な
われる。また、行アドレス信号によって指定されたセク
タが代替良セクタであるとき、代替良セクタを非選択に
する。そして、代替良セクタは、不良セクタの数に応じ
て設けられる。不良セクタが複数あるとき、その不良セ
クタに対応する複数の代替良セクタは１つのブロックに
集められる。そして、代替良セクタの数が１つのブロッ
クに含まれるセクタの個数を越えるとき複数のブロック
にわたって代替良セクタが設けられる。

【００２４】したがって、この発明によれば、データ領
域に含まれる不良セクタを１カ所に集めることができ
る。その結果、データ領域のセクタにアクセスしたとき
良セクタにアクセスする割合を大きくできる。

【００２５】好ましくは、セクタ選択回路は、行アドレ
ス信号が代替セクタを指定するとき複数のセクタを全て
非選択にすることによって不良セクタを選択する。

【００２６】行アドレス信号によって指定されたセクタ
が代替良セクタであるとき、データ領域に含まれる複数
のセクタの全てを非選択にすることによって代替良セク
タに代えて不良セクタにアクセスする。つまり、複数の
セクタを全て非選択にすることによってデータ「０」が
出力されるため、代替良セクタの代わりに不良セクタを
選択したことに相当する。

【００２７】したがって、この発明によれば、不良セク
タが指定される場合だけ、その不良セクタに代わる代替
良セクタを選択するだけで不良セクタと代替良セクタと
を置換えることができる。

【００２８】好ましくは、メモリセルアレイのデータ領
域は、代替良セクタが設けられた少なくとも１つのブロ
ックから成る冗長領域を含む。

【００２９】代替良セクタが設けられた冗長領域は、デ
ータ領域に含まれる。したがって、この発明によれば、
占有面積を小さくして、良セクタにアクセスできる確率
を高くできる。

【００３０】好ましくは、不揮発性半導体記憶装置のセ
クタ選択回路は、行アドレス信号をデコードし、そのデ
コードした行アドレスを活性化回路へ出力する行デコー
ダと、行アドレス信号が不良セクタを指定するとき不良
セクタを非選択にする救済信号を行デコーダへ出力し、
代替良セクタを活性化する活性化信号を活性化回路へ出
力し、行アドレス信号が代替良セクタを指定するとき複
数のセクタを非選択にする非選択信号を行デコーダへ出
力する冗長回路とを含む。

【００３１】行デコーダは行アドレス信号をデコード
し、そのデコードした行アドレス信号を活性化回路へ出
力する。そして、行アドレス信号によって指定されたセ
クタが不良セクタであるとき、冗長回路は救済信号を行
デコーダへ出力して不良セクタを非選択にし、活性化信
号を活性化回路へ出力して非選択にした不良セクタに代
わる代替良セクタを活性化する。また、行アドレス信号
によって指定されたセクタが代替良セクタであるとき、
冗長回路は非選択信号を行デコーダへ出力し、複数のセ
クタを全て非選択にする。

【００３２】したがって、この発明によれば、冗長回路
によって不良セクタに代えて代替良セクタにアクセスで
きる。

【００３３】好ましくは、不揮発性半導体記憶装置の行
デコーダは、データ領域に含まれる複数のセクタに対応
して設けられ、行アドレス信号と救済信号との論理積を
演算する複数の第１の論理素子から成り、活性化回路
は、冗長領域に含まれる代替良セクタに対応して設けら
れ、第１の論理素子からの出力信号と活性化信号との論
理積を演算する少なくとも１つの第２の論理素子と、冗
長領域以外のデータ領域に含まれる複数のセクタに対応
して設けられ、第１の論理素子からの出力信号を反転す
る複数の第３の論理素子とから成る。

【００３４】行デコーダの第１の論理素子は、行アドレ
ス信号と冗長回路からの救済信号との論理積を演算して
演算結果を活性化回路へ出力する。活性化回路の第２の
論理素子は、行デコーダの出力信号と冗長回路からの活
性化信号との論理積を演算し、演算結果に基づいて対応
する代替良セクタを活性化する。また、活性化回路の第
３の論理素子は、行デコーダの出力信号を反転して対応
するセクタを活性化する。

【００３５】したがって、行アドレス信号がデータ領域
の不良セクタを指定するときと冗長領域の代替セクタを
指定するときとで、救済信号および活性化信号の論理を
変えることによって不良セクタと代替良セクタとを置換
えることができる。

【００３６】好ましくは、セクタ選択回路の冗長回路
は、冗長領域以外の領域における不良セクタに代わる代
替良セクタが冗長領域に保持されていることを示す冗長
情報を記憶したプログラマブルＲＯＭを含む。

【００３７】冗長回路は、データ領域の複数のセクタの
うち、どのセクタが不良セクタであるかを示す冗長情報
をプログラマブルＲＯＭに記憶して保持する。そして、
外部から行アドレス信号がセクタ選択回路へ入力された
とき、プログラマブルＲＯＭにアクセスし、その行アド
レス信号によって指定されたセクタが不良セクタか否か
を判定する。不良セクタが指定されたときは、その不良
セクタの代替良セクタを選択し、代替良セクタが指定さ
れたときは複数のセクタを全て非選択にする。

【００３８】したがって、この発明によれば、不良セク
タに代えて代替良セクタに正確にアクセスできる。

【００３９】好ましくは、冗長回路のプログラマブルＲ
ＯＭは、フューズ方式によって冗長情報を記憶する。

【００４０】冗長回路は、行アドレス信号によって指定
されたセクタが不良セクタか否かをフューズがブローさ
れているか否かによって判定する。

【００４１】したがって、この発明によれば、簡単な構
成で不良セクタに代えて代替良セクタに正確にアクセス
できる。

【００４２】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。

【００４３】図１を参照して、この発明の実施の形態に
よる不揮発性半導体記憶装置１００は、セクタ選択回路
１０と、ワード線ドライバ１３と、電圧制御回路２０
と、冗長回路３０と、列デコーダ４０と、アドレスバッ
ファ５０と、制御回路６０と、コマンドデコーダ７０
と、入出力回路８０と、データ制御回路９０と、メイン
アンプ１１０と、データラッチ回路１２０と、センスラ
ッチ回路１３０と、メモリセルアレイ１４０とを備え
る。

【００４４】セクタ選択回路１０は、行デコーダ１１
と、冗長回路１２とを含む。メモリセルアレイ１４０
は、データ領域１４１と、管理領域１４３と、冗長領域
１４４とから成る。データ領域１４１は冗長領域１４２
を含む。データ領域１４１は、行方向と列方向とにアレ
イ状に配置された複数のメモリセルを含む。冗長領域１
４２は、データ領域１４１のうち、冗長領域１４２以外
の領域の行方向に配列された複数の行セクタのうち、不
良セクタに代わる代替良セクタを含む。行セクタとは、
データ領域１４１の行方向に配置された複数のワード線
のうち、１つのワード線に接続された複数のメモリセル
から成る「かたまり」を言う。

【００４５】管理領域１４３は、不良セクタに関する情
報を記憶する。冗長領域１４４は、データ領域１４１の
列方向に配列された複数の列セクタのうち、不良セクタ
に代わる良セクタを含む。列セクタとは、データ領域１
４１の列方向に配置された複数のビット線のうち、１つ
のビット線に接続された複数のメモリセルから成る「か
たまり」を言う。

【００４６】セクタ選択回路１０は、後述するように、
行アドレス信号によって指定された行セクタが良セクタ
であるとき、その良セクタを選択し、行アドレス信号に
よって指定された行セクタが不良セクタであるとき、そ
の不良セクタに代えて冗長領域１４２の代替良セクタを
選択し、行アドレス信号によって指定されたセクタが冗
長領域１４２の代替良セクタであるとき、データ領域１
４１の全てのセクタを非選択にする。

【００４７】行デコーダ１１は、アドレスバッファ５０
からのワードイネーブル信号／ＷＥに基づいて活性化さ
れ、行アドレス信号を冗長回路１２へ出力するととも
に、行アドレス信号をデコードして行アドレスをワード
線ドライバ１３へ出力する。

【００４８】冗長回路１２は、後述する方法によって、
行アドレス信号をデコードし、そのデコードした行アド
レスによって指定された行セクタが不良セクタであると
き、その不良セクタを非選択にするための救済信号と、
不良セクタに代わる冗長領域１４２の代替良セクタを活
性化するための活性化信号とを出力する。また、冗長回
路１２は、デコードした行アドレスが冗長回路１４２の
代替良セクタを指定するとき、データ領域１４２の全て
の行セクタを非選択にするための非選択信号を出力す
る。さらに、冗長回路１２は、デコードした行アドレス
によって指定された行セクタが良セクタであるとき、冗
長領域１４２以外のデータ領域１４１に存在する複数の
行セクタのいずれかを選択するための信号を出力する。

【００４９】ワード線ドライバ１３は、行デコーダ１１
からの行アドレスに対応するワード線を活性化する。ま
た、ワード線ドライバ１３は、冗長回路１２からの救済
信号および活性化信号によって不良セクタに代えて代替
良セクタを活性化し、非選択信号によってデータ領域１
４１の全ての行セクタを不活性化する。

【００５０】電圧制御回路２０は、制御回路６０からの
制御に基づいて、メモリセルへのデータの書込み時、お
よび消去時に高い電圧をワード線ドライバ１３へ出力
し、メモリセルからのデータの読出し時に、書込み時お
よび消去時よりも低い電圧をワード線ドライバ１３へ出
力する。

【００５１】冗長回路３０は、アドレスバッファ５０か
ら列デコーダ４０を介して入力された列アドレス信号を
デコードし、そのデコードした列アドレスによって指定
されたデータ領域１４１の列セクタが不良セクタである
とき、その不良セクタに代えて冗長領域１４４の良セク
タを選択する。

【００５２】列デコーダ４０は、アドレスバッファ５０
からのビットイネーブル信号／ＢＥに基づいて活性化さ
れ、列アドレス信号をデコードし、そのデコードした列
アドレスをデータラッチ１２０へ出力する。

【００５３】アドレスバッファ５０は、コマンドデコー
ダ７０からのワードイネーブル信号／ＷＥに基づいて行
デコーダ１１を活性化し、ビットイネーブル信号／ＢＥ
に基づいて列デコーダ４０を活性化する。また、アドレ
スバッファ５０は、行アドレス信号を行デコーダ１１へ
出力し、列アドレス信号を列デコーダ４０へ出力する。

【００５４】制御回路６０は、電圧制御２０，データ制
御回路９０、メインアンプ１１０、データラッチ回路１
２０、およびセンスラッチ回路１３０を制御する。コマ
ンドデコーダ７０は、入出力端子を介して入力されたチ
ップイネーブル信号／ＣＥ、ワードイネーブル信号、お
よびビットイネーブル信号／ＢＥ等の各種のコントロー
ル信号をデコードし、そのデコードしたコントロール信
号をアドレスバッファ５０、制御回路６０、および入出
力回路８０へ出力する。

【００５５】入出力回路８０は、コマンドデコーダ７０
からのコントロール信号によって、データの書込み時に
入出力端子からのデータをデータ制御回路９０へ出力
し、データの読出し時にデータ制御回路９０からのデー
タを入出力端子へ出力する。

【００５６】データ制御回路９０は、制御回路６０によ
って制御され、データの書込み時、入出力回路８０から
のデータをメインアンプ１１０を介してデータラッチ回
路１２０へ出力し、データの読出し時、メインアンプ１
１０によって増幅されたデータを入出力回路８０へ出力
する。

【００５７】メインアンプ１１０はメモリセルから読出
されたデータを増幅してデータ制御回路９０へ出力す
る。データラッチ回路１２０は、制御回路６０によって
制御され、列デコーダ４０からの列アドレスによって指
定されたビット線を活性化する。そして、データラッチ
回路１２０は、データの書込み時、データを活性化した
ビット線に書込み、データの読出し時、センスラッチ回
路１３０によって増幅されたデータをメインアンプ１１
０へ出力する。

【００５８】センスラッチ回路１３０は、ラッチ型セン
スアンプであり、制御回路６０によって制御される。そ
して、センスラッチ回路１３０は、活性化されたビット
線上のデータを増幅してデータラッチ回路１２０へ出力
する。

【００５９】図２を参照して、セクタ選択回路１０は、
冗長回路１２と、行デコーダ１１と、ＡＮＤゲート１２
３と、インバータ１５１〜１５ｎとから成る。冗長回路
１２は、スペアデコーダ１２１，１２２から成る。行デ
コーダ１１は、ＮＡＮＤゲート１１１〜１１ｍから成
る。ワード線ドライバ１３は、ＮＡＮＤゲート１３１〜
１３ｍから成る。図２は、冗長領域１４２に設けられた
代替良セクタは、セクタ＜０＞１４２１，セクタ＜１＞
１４２２の２つである。したがって、セクタ＜２＞〜セ
クタ＜ｍ＞は、冗長領域１４２以外のデータ領域１４１
に存在するセクタである。

【００６０】スペアデコーダ１２１，１２２は、アドレ
ス信号Ｘ０〜Ｘｎをデコードし、そのデコードした行ア
ドレスによって指定された行セクタが不良セクタである
とき、データ領域１４１中の複数のセクタ＜０＞〜＜ｍ
＞の各々を選択する行アドレスを全て不活性化し、か
つ、不良セクタに代えて冗長領域１４２中の代替良セク
タを活性化するためにＬ（論理ロー）レベルまたはＨ
（論理ハイ）レベルの信号Ａ〜Ｄを出力する。また、ス
ペアデコーダ１２１，１２２は、行アドレスによって指
定された行セクタが冗長領域１４２中の代替良セクタ１
４２１，１４２２であるときデータ領域１４１中の全て
の行セクタを非活性化するＨレベルまたはＬレベルの信
号Ａ〜Ｄを出力する。さらに、スペアデコーダ１２１，
１２２は、行アドレスによって指定された行セクタが良
セクタであるとき、その指定された行セクタを選択する
ためのＨレベルまたはＬレベルの信号Ａ〜Ｄを出力す
る。

【００６１】ＡＮＤゲート１２３は、スペアデコーダ１
２１，１２２からのＨレベルまたはＬレベルの信号Ａと
信号Ｄとの論理積を演算して出力する。

【００６２】行デコーダ１１のＮＡＮＤ１１１〜１１ｍ
の各々は、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎか
ら選択された２つの信号と、ＡＮＤゲート１２３の出力
信号との論理積を演算し、演算結果の反転信号を出力す
る。インバータ１５１〜１５ｎの各々は、それぞれ、ア
ドレス信号Ｘ０〜Ｘｎの各々を反転させる。

【００６３】ワード線ドライバ１３は、ＮＡＮＤゲート
１３１，１３２と、インバータ１３３〜１３ｍとから成
る。ＮＡＮＤゲート１３１は、スペアデコーダ１２１か
らの信号Ｂと、ＮＡＮＤゲート１１１の出力信号とを受
けて、２つの信号の論理積を演算し、代替良セクタ１４
２１を選択的に活性化させる。また、ＮＡＮＤゲート１
３２は、スペアデコーダ１２２からの信号Ｃと、ＮＡＮ
Ｄゲート１１２の出力信号とを受けて、２つの信号の論
理積を演算し、代替良セクタ１４２２を選択的に活性化
させる。インバータ１３３〜１３ｍの各々は、それぞ
れ、ＮＡＮＤゲート１１３〜１１ｍからの出力信号を受
けて対応するデータ領域１４１中のセクタを選択的に活
性化させる。

【００６４】図３を参照して、スペアデコーダ１２１，
１２２は、判定回路１２００と、制御回路１２２０とか
ら成る。また、判定回路１２００は、ＰＲＯＭ（Ｐｒｏ
ｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒ
ｙ）１２１０を含む。ＰＲＯＭ１２１０は、冗長情報を
記憶する。冗長情報は、冗長領域１４２以外のデータ領
域１４１に含まれる複数の行セクタの各々が不良セクタ
か良セクタかの情報と、不良セクタである場合、その不
良セクタに代わる代替良セクタを冗長領域１４２に保持
していることを示す情報とから構成される。

【００６５】判定回路１２００は、アドレス信号Ｘ０〜
Ｘｎ，／Ｘ０〜／Ｘｎを受けて、そのアドレス信号Ｘ０
〜Ｘｎ，／Ｘ０〜／Ｘｎをデコードし、そのデコードし
た行アドレスによって指定された行セクタが不良セクタ
か良セクタかをＰＲＯＭ１２１０に記憶された冗長情報
に基づいて判定する。そして、判定回路１２００は、行
アドレスによって指定された行セクタが不良セクタであ
るとき、不良セクタであることを示す信号と、その不良
セクタに代わる冗長領域１４２中の代替良セクタのセク
タ番号を示す信号とを制御回路１２２０へ出力する。ま
た、判定回路１２００は、行アドレスによって指定され
た行セクタが冗長領域１４２の代替良セクタであると
き、代替良セクタであることを示す信号を制御回路１２
２０へ出力する。さらに、判定回路１２００は、行アド
レスによって指定された行セクタが良セクタであると
き、良セクタであることを示す信号を制御回路１２２０
へ出力する。

【００６６】そうすると、制御回路１２２０は、不良セ
クタが指定されたとき、データ領域１４１に含まれる複
数の行セクタの各々を選択する各行アドレスを不活性化
するための信号Ａ（または信号Ｄ）と、冗長領域１４２
中の代替良セクタを活性化するための信号Ｂ（または信
号Ｃ）とを出力する。また、制御回路１２２０は、冗長
領域１４２中の代替良セクタが指定されたとき、データ
領域１４１中の全ての行セクタを非活性化するための信
号Ａ〜Ｄを出力する。さらに、制御回路１２２０は、良
セクタが指定されたとき、アドレス信号Ｘ０〜Ｘｎ，／
Ｘ０〜／Ｘｎによってデータ領域１４１に含まれる複数
の行セクタの各々を選択可能にするための信号Ａ〜Ｄを
出力する。

【００６７】図４を参照して、ＰＲＯＭ１２１０は、フ
ューズ方式のＰＲＯＭであり、ｎｐｎトランジスタ１２
１３とフューズ１２１４とから成る。ヒューズ１２１４
は、ニッケルクロム（ＮｉＣｒ）、タングステンチタン
（ＴｉＷ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）等の材料
を用いて作製される。データの書込みは、電流パルスを
ヒューズに印加し、溶融することによって行なう。デー
タの読出しは、ワード線１２１１に読出し電圧を印加し
てｎｐｎトランジスタをオンにした状態でビット線１２
１２に電流が流れるか否かによって行なう。図４の
（ａ）は、データの書込み前の状態を示し、図４の
（ｂ）は、データを書込んだ状態を示す。

【００６８】データ領域１４１に含まれる複数の行セク
タの各々が不良セクタでれば、ヒューズ１２１４を溶融
することによって不良セクタであることを示す情報を書
込むとともに、その不良セクタに代わる代替良セクタの
セクタ番号を指定する情報をヒューズ１２１４を溶融す
ることによって書込む。したがって、複数の行セクタの
各々が良セクタであれば、ヒューズ１２１４は溶融され
ず、その良セクタに代わる代替良セクタのセクタ番号も
書込まれていない。

【００６９】そうすると、判定回路１２００は、デコー
ドした行アドレスによって指定された行セクタが不良セ
クタか否かをワード線１２１１に読出し電圧を印加し、
ビット線１２１２に電流が流れるか否かによって判定す
る。そして、判定回路１２００は、その行セクタが不良
セクタであれば、その不良セクタに代わる代替良セクタ
のセクタ番号をビット線１２１２に電流が流れるか否か
によってＰＲＯＭ１２１０から取得する。

【００７０】再び、図２を参照して、アドレス信号Ｘ０
〜Ｘｎ，／Ｘｏ〜／Ｘｎによって不良セクタ、代替良セ
クタ、および良セクタが指定された場合のセクタ選択回
路１０の動作について説明する。不揮発性半導体記憶装
置１００のテスト時に、データ領域１４１の複数の行セ
クタのうち、どの行セクタが不良セクタであるかが検出
される。そして、検出された不良セクタに代わる冗長領
域１４２中の代替良セクタは、どのセクタであるかが予
め決定されている。図２においては、スペアデコーダ１
２１は、不良セクタであるセクタ＜ｍ＞１４２３がアド
レス信号Ｘ０〜Ｘｎ，／Ｘｏ〜／Ｘｎによって指定され
たとき、代替良セクタとしてセクタ＜０＞１４２１を活
性化し、スペアデコーダ１２２は、セクタ＜ｓ＞（２≦
ｓ＜ｍ）（図示せず）がアドレス信号Ｘ０〜Ｘｎ，／Ｘ
ｏ〜／Ｘｎによって指定されたとき、代替良セクタとし
てセクタ＜１＞１４２２を活性化する。

【００７１】したがって、スペアデコーダ１２１のＰＲ
ＯＭ１２１０は、セクタ＜ｍ＞１４２３が不良セクタで
あることを示す信号と、セクタ＜ｍ＞１４２３の代替良
セクタであるセクタ＜０＞１４２１のセクタ番号とを記
憶する。また、スペアデコーダ１２２のＰＲＯＭ１２１
０は、セクタ＜ｓ＞が不良セクタであることを示す信号
と、セクタ＜ｓ＞の代替良セクタであるセクタ＜１＞１
４２２のセクタ番号とを記憶する。

【００７２】まず、アドレス信号Ｘ０〜Ｘｎ，／Ｘｏ〜
／Ｘｎによって不良セクタが指定された場合について説
明する。冗長回路１２のスペアデコーダ１２１，１２２
には、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎが入力
される。そして、スペアデコーダ１２１，１２２の判定
回路１２００は、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／
Ｘｎをデコードし、上述した方法によって、そのデコー
ドした行アドレスによって指定された行セクタが不良セ
クタか否かの判定を行なう。この場合、スペアデコーダ
１２１の判定回路１２００は、セクタ＜ｍ＞１４２３が
不良セクタであることを示す信号と、セクタ＜ｍ＞１４
２３に代わる代替良セクタであるセクタ＜０＞１４２１
のセクタ番号とをＰＲＯＭ１２１０から受取り、制御回
路１２２０へ出力する。また、スペアデコーダ１２２の
判定回路１２００は、セクタ＜ｍ＞１４２３が不良セク
タであることを示す信号と、その代替良セクタのセクタ
番号とを記憶していないので、良セクタが指定されたこ
とを示す信号を制御回路１２２０へ出力する。

【００７３】そうすると、スペアデコーダ１２１の制御
回路１２２０は、不良セクタであることを示す信号に基
づいて不良セクタが指定されたことを認識し、データ領
域１４１中のセクタ＜２＞〜セクタ＜ｍ＞を選択する行
アドレスを非活性化するＬレベルの信号ＡをＡＮＤゲー
ト１２３へ出力し、冗長領域１４２中のセクタ＜０＞１
４２１を活性化するＬレベルの信号Ｂをワード線ドライ
バ１３のＮＡＮＤゲート１３１へ出力する。また、スペ
アデコーダ１２２の制御回路１２２０は、Ｈレベルの信
号ＣをＡＮＤゲート１２３へ出力し、Ｈレベルの信号Ｄ
をワード線ドライバ１３のＮＡＮＤゲート１３２へ出力
する。

【００７４】ＡＮＤゲート１２３は、Ｌレベルの信号Ａ
に基づいて、Ｌレベルの信号をＮＡＮＤゲート１１１〜
１１ｍの各々へ出力する。したがって、ＮＡＮＤゲート
１１１〜１１ｍの各々は、入力されるアドレス信号Ｘ０
〜Ｘｎ，／Ｘ０〜／Ｘｎの論理に拘わらず、必ず、Ｈレ
ベルの信号を出力する。つまり、スペアデコーダ１２１
は、行デコーダ１１に入力されるアドレス信号Ｘ０〜Ｘ
ｎ，／Ｘ０〜／Ｘｎを全て不活性化する信号Ａを行デコ
ーダ１１へ出力する。そして、ワード線ドライバ１３の
インバータ１３３〜１３ｍの各々は、Ｈレベルの入力信
号に基づいてＬレベルの信号を出力し、セクタ＜２＞〜
セクタ＜ｍ＞の各々を不活性化する。また、ＮＡＮＤゲ
ート１３２は、ＮＡＮＤゲート１１２のＨレベルの出力
信号とスペアデコーダ１２２のＨレベルの信号Ｃとに基
づいてＬレベルの信号を出力し、代替良セクタ１４２２
を不活性化する。さらに、ＮＡＮＤゲート１３１は、Ｎ
ＡＮＤゲート１１１のＨレベルの出力信号と、スペアデ
コーダ１２１のＬレベルの信号Ｂとに基づいてＨレベル
の信号を出力し、代替良セクタ１４２１を活性化する。

【００７５】これによって、不良セクタであるセクタ＜
ｍ＞１４２３の代わりに冗長領域１４２の代替良セクタ
１４２１が選択され、データの書込み、読出し、および
消去が行なわれる。

【００７６】つぎに、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０
〜／Ｘｎによって冗長領域１４２中の代替良セクタが指
定された場合について説明する。スペアデコーダ１２
１，１２２の判定回路１２００は、デコードされた行ア
ドレスに基づいてＰＲＯＭ１２１０を検索し、代替良セ
クタが指定されたことを検出する。そして、スペアデコ
ーダ１２１，１２２の判定回路１２００は、代替良セク
タが指定されたことを示す信号を制御回路１２２０へ出
力する。

【００７７】そうすると、スペアデコーダ１２１，１２
２の制御回路１２２０は、Ｌレベルの信号Ａ，ＤとＨレ
ベルの信号Ｂ，Ｃとを出力する。ＡＮＤゲート１２３
は、Ｌレベルの信号を行デコーダ１１のＮＡＮＤゲート
１１１〜１１ｍの各々へ出力する。ＮＡＮＤゲート１１
１〜１１ｍの各々は、入力されるアドレス信号Ｘ０〜Ｘ
ｎ，／Ｘ０〜／Ｘｎの論理に拘わらず、必ず、Ｈレベル
の信号を出力する。そして、ワード線ドライバ１３のイ
ンバータ１３３〜１３ｍの各々は、Ｈレベルの入力信号
に基づいてＬレベルの信号を出力し、セクタ＜２＞〜セ
クタ＜ｍ＞の各々を不活性化する。また、ＮＡＮＤゲー
ト１３２は、ＮＡＮＤゲート１１２のＨレベルの出力信
号とスペアデコーダ１２２のＨレベルの信号Ｃとに基づ
いてＬレベルの信号を出力し、代替良セクタ１４２２を
不活性化する。さらに、ＮＡＮＤゲート１３１は、ＮＡ
ＮＤゲート１１１のＨレベルの出力信号と、スペアデコ
ーダ１２１のＨレベルの信号Ｂとに基づいてＬレベルの
信号を出力し、代替良セクタ１４２１を不活性化する。

【００７８】つまり、冗長領域１４２の代替良セクタが
行アドレスによって指定されるとき、データ領域１４１
中の全てのセクタを不活性化する（「非選択にする」と
も言う。）。この場合、ビット線を活性化することによ
ってデータが読出されるが、いずれのメモリセルからも
データ「０」しか読出されない。通常、いずれのメモリ
セルのデータも「０」であることはないので、データ領
域１４１中の全てのセクタを非活性化することにより不
良セクタを選択することができる。また、データ「０」
ではなく、データ「１」が全てのメモリセルから読出さ
れるようにしても良い。

【００７９】最後に、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０
〜／Ｘｎによって良セクタが指定された場合について説
明する。この場合、スペアデコーダ１２１，１２２の判
定回路１２００は、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜
／Ｘｎをデコードした行アドレスに基づいてＰＲＯＭ１
２１０を検索し、行アドレスによって指定された行セク
タが良セクタであることを検出する。そして、スペアデ
コーダ１２１，１２２の判定回路１２００は、良セクタ
が指定されたことを示す信号を制御回路１２２０へ出力
する。

【００８０】そうすると、スペアデコーダ１２１，１２
２の制御回路１２２０は、行デコーダ１１がアドレス信
号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎによってセクタ＜２＞〜
セクタ＜ｍ＞のいずれかを選択可能にするＨレベルの信
号Ａ，ＤをＡＮＤゲート１２３へ出力し、冗長領域１４
２中の代替良セクタ１４２１，１４２２を非活性化する
Ｈレベルの信号Ｂ，Ｃを、それぞれ、ワード線ドライバ
１３のＮＡＮＤゲート１３１，１３２へ出力する。

【００８１】ＡＮＤゲート１２３は、Ｈレベルの信号を
行デコーダ１１のＮＡＮＤ１１１〜１１ｍの各々へ出力
する。ＮＡＮＤ１１１〜１１ｍの各々は、ＡＮＤゲート
１２３からの出力信号の他にアドレス信号Ｘ０〜Ｘｎ，
／Ｘ０〜／Ｘｎから選択された２つのアドレス信号が入
力されるため、その２つのアドレス信号の論理に従った
信号を出力する。たとえば、セクタ＜２＞が行ドレスに
よって指定されるとき、ＮＡＮＤゲート１１３には、Ｈ
レベルの２つのアドレス信号が入力されるためＮＡＮＤ
ゲート１１３はＬレベルの信号を出力し、ワード線ドラ
イバ１３のインバータ１３３はＬレベルの信号に基づい
てＨレベルの信号を出力し、セクタ＜２＞を活性化す
る。

【００８２】そして、行デコーダ１１のＮＡＮＤゲート
１１３以外のＮＡＮＤゲート１１１，１１２，・・・，
１１ｍの各々には、いずれか一方がＬレベルである２つ
のアドレス信号が入力されるため、ＮＡＮＤゲート１１
３以外のＮＡＮＤゲート１１１，１１２，・・・，１１
ｍの各々は、Ｈレベルの信号を出力する。そうすると、
ワード線ドライバ１３のインバータ１３４〜１３ｍの各
々は、Ｈレベルの信号に基づいてＬレベルの信号を出力
し、セクタ＜３＞〜セクタ＜ｍ＞を非活性化する。ま
た、ＮＡＮＤゲート１３１は、ＮＡＮＤゲート１１１の
Ｈレベルの出力信号とＨレベルの信号Ｂとに基づいてＬ
レベルの信号を出力し、代替良セクタ１４２１を非活性
化する。さらに、ＮＡＮＤゲート１３２は、ＮＡＮＤゲ
ート１１２のＨレベルの出力信号とＨレベルの信号Ｃと
に基づいてＬレベルの信号を出力し、代替良セクタ１４
２２を非活性化する。

【００８３】これによって、行アドレスによって指定さ
れた良セクタが選択され、データの書込み、読出し、お
よび消去が行なわれる。

【００８４】上記においては、アドレス信号Ｘ０〜Ｘ
ｎ，／Ｘ０〜／Ｘｎによって代替良セクタが指定された
とき、データ領域１４１の全ての行セクタを非活性化す
ることによって不良セクタを選択すると説明したが、本
発明は、一般に不良セクタと代替良セクタとを１対１に
置換えるものであれば良い。つまり、アドレス信号Ｘ０
〜Ｘｎ，／Ｘ０〜／Ｘｎによって不良セクタが指定され
たとき、その不良セクタに代わる代替良セクタを選択
し、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎによって
代替良セクタが指定されたとき、その代替良セクタに対
応する不良セクタを選択するようにしても良い。

【００８５】図５を参照して、不揮発性半導体記憶装置
１００のデータ領域１４１は、所定数の行セクタから成
るブロックＢＬＫ１〜ＢＬＫｒに分割され、各ブロック
ＢＬＫ１〜ＢＬＫｒを管理単位としてデータの書込み、
読出し、および消去が行なわれる。各ブロックＢＬＫ１
〜ＢＬＫｒを構成するセクタ数としては、たとえば、８
セクタが用いられる。

【００８６】ブロックＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−
４に不良セクタを含み、アドレス信号Ｘ０〜Ｘｎ，／Ｘ
０〜／Ｘｎによって、それぞれ、３つの不良セクタが指
定された場合、上述したように、不良セクタに代わる代
替良セクタが選択されてデータの書込み、読出し、およ
び消去が行なわれる。また、アドレス信号Ｘ０〜Ｘｎ，
／Ｘ０〜／Ｘｎによって代替良セクタが指定されたと
き、その代替良セクタに対応する不良セクタ、すなわ
ち、ブロックＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−４に含ま
れる不良セクタがそれぞれ選択される。

【００８７】したがって、データ領域１４１の物理的配
置としては、図５に示すように３つのブロックＢＬＫ
３，ＢＬＫ６，ＢＬＫｒ−４に、それぞれ、１つの不良
セクタが存在する配置になるが、論理的には図６に示す
ような配置になる。すなわち、３つのブロックＢＬＫ
３，ＢＬＫ６，ＢＬＫｒ−４に含まれていた３つの不良
セクタは冗長領域１４２の１つのブロックＢＬＫｒにま
とめて配置される。これは、不良セクタと冗長領域１４
２の代替良セクタとを１対１に対応付け、アドレス信号
Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎによって一方の行セクタが
指定されたときは他方の行セクタを選択し、アドレス信
号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎによって他方の行セクタ
が指定されたとくは一方の行セクタを選択する構成を採
用していることによるものである。つまり、不良セクタ
と冗長領域の代替良セクタとを１対１に対応付けること
によって３つのブロックＢＬＫ３，ＢＬＫ６，ＢＬＫｒ
−４にそれぞれ存在する３つの不良セクタを冗長領域１
４２のブロックＢＬＫｒにまとめて配置されている３つ
の代替良セクタと、独立に置換えることが可能になるこ
とによるものである。

【００８８】従来の不揮発性半導体記憶装置３００にお
いては、図８に示す冗長回路３１０、行デコーダ３２
０、およびワード線ドライバ３３０の回路図からも明ら
かなように、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎ
によって冗長領域３４１に配置された行セクタ３４１
１，３４１２が指定されることはなく、不良セクタ３４
２２と冗長領域３４１の行セクタ３４１１とが１対１に
置換えられることはない。したがって、データ領域３４
２中の不良セクタを冗長領域３４１の良セクタと置換え
ても、論理的には図１０に示すように不良セクタを含む
３つのブロックＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−４が単
に冗長領域３４１へ集められたに過ぎず、３つのブロッ
クＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−４が不良ブロックと
してデータの書込み、読出し、および消去が行なわれる
ことに変わりはない。

【００８９】これに対して、本発明による不揮発性半導
体記憶装置１００においては、図５に示すように３つの
ブロックＢＬＫ３，ＢＬＫ６，ＢＬＫｒ−４に、それぞ
れ、１つの不良セクタが存在しても（従来の不揮発性半
導体記憶装置３００における不良セクタの配置と同
じ。）、論理的には図６に示すように冗長領域１４２の
１つのブロックＢＬＫｒに３つの不良セクタがまとめら
れたことになるので、不良ブロックは１つになり、不揮
発性半導体記憶装置１００の不良率を大幅に低下させる
ことができる。

【００９０】本発明においては、冗長領域１４２の代替
良セクタは、不良セクタの数に応じて設けられる。そし
て、不良セクタの数が８セクタまでは代替良セクタは冗
長領域１４２の１つのブロックにまとめられ、不良セク
タの数が８セクタを超えれば冗長領域の２つのブロック
にわたって代替良セクタが配置される。

【００９１】また、各ブロックＢＬＫ１〜ＢＬＫｒを構
成する行セクタの数は８セクタに限定されず、どのよう
なセクタ数であっても良い。

【００９２】さらに、上記においては、ＰＲＯＭ１２１
０は、ヒューズ方式のＰＲＯＭであると説明したが、こ
れに限らず、ＰＲＯＭ１２１０は、接合短絡型メモリセ
ルまたは絶縁膜破壊型メモリセルを用いたＰＲＯＭであ
っても良い。

【００９３】再び、図１を参照して、不揮発性半導体記
憶装置１００へのデータの書込み、読出し、および消去
の動作について説明する。まず、データの書込み動作に
ついて説明する。チップイネーブル信号／ＣＥが入出力
端子を介して入力されると、コマンドデコーダ７０は、
チップイネーブル信号／ＣＥに基づいて内部制御信号を
生成し、アドレスバッファ５０、制御回路６０、および
入出力回路８０へ内部制御信号を出力する。制御回路６
０は、書込み時の電圧をワード線ドライバ１３へ出力す
るように電圧制御回路２０を制御するとともに、データ
制御回路９０およびデータラッチ回路１２０を書込みモ
ードへ移行させる。

【００９４】一方、アドレスバッファ５０は、入出力端
子を介して入力されたワードイネーブル信号／ＷＥに基
づいてセクタ選択回路１０中の行デコーダ１１を活性化
するとともに、行デコーダ１１へアドレス信号Ｘ０〜Ｘ
ｎ，／Ｘ０〜／Ｘｎを出力する。そうすると、セクタ選
択回路１０は、上述したように、アドレス信号Ｘ０〜Ｘ
ｎ，／Ｘ０〜／Ｘｎによって、不良セクタが指定された
とき代替良セクタを選択し、代替良セクタが指定された
とき不良セクタを選択し、良セクタが指定されたとき良
セクタを選択する。そして、セクタ選択回路１０は、選
択された行セクタを電圧制御回路２０からの電圧を用い
て活性化する。また、アドレスバッファ５０は、入出力
端子を介して入力されたビットイネーブル信号／ＢＥに
基づいて列デコーダを活性化させ、列デコーダ４０へア
ドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／Ｘｎを出力する。列
デコーダ４０は、アドレス信号Ｘ０〜Ｘｎ，／Ｘ０〜／
Ｘｎをデコードし、そのデコードした列アドレスをデー
タラッチ回路１２０へ出力する。

【００９５】そして、入出力回路８０は、入出力端子か
ら入力された書込みデータをデータ制御回路９０へ出力
し、データ制御回路９０は、メインアンプ１１０を介し
て書込みデータをデータラッチ回路１２０へ出力する。
データラッチ回路１２０は、列デコーダ４０からの列ア
ドレスによって指定されたビット線を活性化し、その活
性化したビット線へ書込みデータをセンスラッチ回路１
３０を介して書込む。これによって、メモリセルアレイ
１４０の複数のメモリセルにデータが書込まれる。

【００９６】次に、データの読出し動作について説明す
る。セクタ選択回路１０がアドレス信号Ｘ０〜Ｘｎ，／
Ｘ０〜／Ｘｎによって指定された行セクタを選択するま
での動作はデータの書込み時の動作と同じである。デー
タの読出し時は、制御回路６０は、データの書込み時よ
りも低い電圧をワード線ドライバ１３へ出力するように
電圧制御回路２０を制御する。電圧制御回路２０は、デ
ータの書込み時よりも低い電圧をワード線ドライバ１３
へ出力し、ワード線ドライバ１３は、選択された行セク
タをデータの書込み時よりも低い電圧によって活性化す
る。

【００９７】データラッチ回路１２０は、列デコーダ４
０からの列アドレスによって指定されたビット線を活性
化し、センスラッチ回路１３０は、活性化されたビット
線上のデータを増幅してデータラッチ回路１２０へ出力
する。

【００９８】データラッチ回路１２０は、読出しデータ
をメインアンプ１１０へ出力し、メインアンプ１１０
は、読出しデータをさらに増幅してデータ制御回路９０
へ出力する。データ制御回路９０は、読出しデータを入
出力回路８０へ出力し、入出力回路８０は、読出しデー
タを入出力端子を介して外部へ出力する。

【００９９】最後に、データの消去動作について説明す
る。データの消去が行なわれるとき、制御回路６０は、
データの書込み時と同じ電圧をワード線ドライバ１３へ
出力するように電圧制御回路２０を制御する。電圧制御
回路２０は、データの書込み時と同じ電圧を生成し、ワ
ード線ドライバ１３へ出力する。データの書込み時、お
よび読出し時と同じ方法によって行セクタが選択され、
その選択されたセクタは高い電圧によって活性化され
る。

【０１００】そして、データラッチ回路１２０は、列デ
コーダからの列アドレスによって指定されたビット線を
活性化して対応するメモリセルに記憶されたデータを消
去する。

【０１０１】本発明によれば、不揮発性半導体記憶装置
１００は、不良セクタと代替良セクタとを１対１に置換
える構成を採用するので、所定数の行セクタから成るブ
ロックを管理単位としてデータの書込み、読出し、およ
び消去を行なったとき、不良率を大きく低下できる。

【０１０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【０１０３】

【発明の効果】本発明によれば、不揮発性半導体記憶装
置１００は、不良セクタと代替良セクタとを１対１に置
換える構成を採用するので、所定数の行セクタから成る
ブロックを管理単位としてデータの書込み、読出し、お
よび消去を行なったとき、不良率を大きく低下できる。

【図面の簡単な説明】

【図１】本発明の実施の形態による不揮発性半導体記
憶装置の概略ブロック図である。

【図２】図１に示す不揮発性半導体記憶装置のセクタ
選択回路の回路図である。

【図３】図２に示すセクタ選択回路のスペアデコーダ
の回路図である。

【図４】ヒューズ方式によるメモリセルの回路図であ
る。

【図５】図１の不揮発性半導体記憶装置のデータ領域
に含まれる不良セクタの物理的配置図である。

【図６】図１の不揮発性半導体記憶装置のデータ領域
に含まれる不良セクタの論理的配置図である。

【図７】従来の不揮発性半導体記憶装置の概略ブロッ
ク図である。

【図８】図７に示す不揮発性半導体記憶装置の冗長回
路、行デコーダ、およびワード線ドライバの回路図であ
る。

【図９】図７の不揮発性半導体記憶装置のデータ領域
に含まれる不良セクタの物理的配置図である。

【図１０】図７の不揮発性半導体記憶装置のデータ領
域に含まれる不良セクタの論理的配置図である。

【符号の説明】

１０セクタ選択回路、１１，３２０行デコーダ、１
２，３０，３１０冗長回路、１３，３３０ワード線
ドライバ、２０電圧制御回路、４０列デコーダ、５
０アドレスバッファ、６０，１２２０制御回路、７
０コマンドデコーダ、８０入出力回路、９０デー
タ制御回路、１００，３００不揮発性半導体記憶装
置、１１０メインアンプ、１２０データラッチ回
路、１１１〜１１ｍ，１３１，１３２，３２１〜３２ｎ
ＮＡＮＤゲート、１２１，１２２，３１１，３１２
スペアデコーダ、１２３，３１３ＡＮＤゲート、１３
０センスラッチ回路、１３３〜１３ｍ，１５１〜１５
ｎ，３２８，３２９，３３１〜３３ｎ，３５１〜３５ｎ
インバータ、１４０，３４０メモリセルアレイ、１
４１，３４２データ領域、１４２，１４４，３４１，
３４４冗長領域、１４３，３４３管理領域、３５０
読出し／書込み回路１２００判定回路、１２１０
ＰＲＯＭ、１２１１ワード線、１２１２ビット線、
１２１３ｎｐｎトランジスタ、１２１４ヒューズ、
１４２１，１４２２セクタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 17/00 ６３９Ｂ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有する行方向に配置
されたセクタを複数含むブロックを管理単位としてデー
タの書込み、読出し、および消去を行なう不揮発性半導
体記憶装置であって、前記ブロックを複数個含むデータ領域を有するメモリセ
ルアレイと、前記データ領域に含まれる複数のセクタの各々を指定す
るための行アドレス信号を入力し、前記行アドレス信号
が不良セクタを指定するとき前記不良セクタに代わる代
替良セクタを選択し、前記行アドレス信号が前記代替良
セクタを指定するとき前記代替良セクタを非選択にする
セクタ選択回路と、前記セクタ選択回路によって選択されたセクタを活性化
し、前記セクタ選択回路によって非選択にされたセクタ
を非活性化するセクタ活性化回路とを備え、前記代替良セクタは、前記不良セクタの数に応じて少な
くとも１つのブロックに設けられる不揮発性半導体記憶
装置。
【請求項２】前記セクタ選択回路は、前記行アドレス
信号が前記代替セクタを指定するとき前記複数のセクタ
を全て非選択にすることによって前記不良セクタを選択
する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記データ領域は、前記代替良セクタが
設けられた少なくとも１つのブロックから成る冗長領域
を含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】前記セクタ選択回路は、前記行アドレス信号をデコードし、そのデコードした行
アドレスを前記活性化回路へ出力する行デコーダと、前記行アドレス信号が前記不良セクタを指定するとき前
記不良セクタを非選択にする救済信号を前記行デコーダ
へ出力し、前記代替良セクタを活性化する活性化信号を
前記活性化回路へ出力し、前記行アドレス信号が前記代
替良セクタを指定するとき前記複数のセクタを非選択に
する非選択信号を前記行デコーダへ出力する冗長回路と
を含む、請求項２に記載の不揮発性半導体記憶装置。
【請求項５】前記行デコーダは、前記データ領域に含
まれる複数のセクタに対応して設けられ、前記行アドレ
ス信号と前記救済信号との論理積を演算する複数の第１
の論理素子から成り、前記活性化回路は、前記冗長領域に含まれる代替良セクタに対応して設けら
れ、前記第１の論理素子からの出力信号と前記活性化信
号との論理積を演算する少なくとも１つの第２の論理素
子と、前記冗長領域以外のデータ領域に含まれる複数のセクタ
に対応して設けられ、前記第１の論理素子からの出力信
号を反転する複数の第３の論理素子とから成る、請求項
４に記載の不揮発性半導体記憶装置。
【請求項６】前記冗長回路は、前記冗長領域以外の領
域における不良セクタに代わる代替良セクタが前記冗長
領域に保持されていることを示す冗長情報を記憶したプ
ログラマブルＲＯＭを含む、請求項４に記載の不揮発性
半導体記憶装置。
【請求項７】前記プログラマブルＲＯＭは、フューズ
方式によって前記冗長情報を記憶する、請求項６に記載
の不揮発性半導体記憶装置。