JP2738195B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2738195B2 JP2738195B2 JP3359812A JP35981291A JP2738195B2 JP 2738195 B2 JP2738195 B2 JP 2738195B2 JP 3359812 A JP3359812 A JP 3359812A JP 35981291 A JP35981291 A JP 35981291A JP 2738195 B2 JP2738195 B2 JP 2738195B2
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- redundant
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- memory cell
- memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に電気的に書き込み・消去可能な記憶装置（以下、Ｅ
ＥＰＲＯＭという）に関する。
特に電気的に書き込み・消去可能な記憶装置（以下、Ｅ
ＥＰＲＯＭという）に関する。
【０００２】
【従来の技術】図４はメモリセルを一括して消去するこ
とが可能なＥＥＰＲＯＭ（以下、フラッシュＥＥＰＲＯ
Ｍという）のメモリセル周辺の回路の一部を示すブロッ
ク図である。図４は出力１ビットに対応する部分を示し
たものであり、フラッシュＥＥＰＲＯＭが８ビット出力
である場合は、図４に示す回路が並列に８個配置され
る。
とが可能なＥＥＰＲＯＭ（以下、フラッシュＥＥＰＲＯ
Ｍという）のメモリセル周辺の回路の一部を示すブロッ
ク図である。図４は出力１ビットに対応する部分を示し
たものであり、フラッシュＥＥＰＲＯＭが８ビット出力
である場合は、図４に示す回路が並列に８個配置され
る。
【０００３】図４において、ＰＰは書き込み・消去時に
必要な高電圧を供給する端子であり、外部端子Ｖppに接
続されている。Ｙ11，・・・，Ｙ1l，ＹS21，・・・，ＹS2j
は、メモリセルの列アドレスを指定する列アドレス線で
あり、Ｘ1，・・・，ＸKは、メモリセルの行アドレスを指
定する行アドレスである。ＤINは、書き込みモード時に
列アドレス線と、行アドレス線で選択されたメモリセル
にデータ“０”（実際に書き込み場合であり、高電圧Ｖ
PGが印加される）、また、データ“１”（書き込みを行
わない場合であり、０Ｖが印加される）を供給するデー
タ入力線である。ＥＲは消去モード時に高レベル
（“Ｈ”）となり、その他のモード時は低レベル
（“Ｌ”）となる信号である。ＱY1Wはデータ入力線ＤI
Nでゲート制御される書き込み用のＮチャンネル型エン
ハンスメント型ＭＯＳＦＥＴ（以下、ＮＥ−ＭＯＳＦＥ
Ｔという）、ＱYS211，・・・，ＱYS21j，ＱY111，・・・，Ｑ
Y11l，ＱY1j1，・・・，ＱY1jlはそれぞれ、列アドレス選
択用のＮＥ−ＭＯＳＦＥＴである。Ｍ1111，・・・，Ｍ1K1
1はドレインを共通にデジット線Ｄ111に、ソースを共通
に共通ソース端ＣＳに、ゲートをそれぞれ行アドレス線
Ｘ1，・・・，ＸKに接続されたメモリセル、Ｍ111l，・・・，
Ｍ1K1lは、ドレインを共通にデジット線ＤY11lに、ソー
スを共通にソース端ＣＳに、ゲートをそれぞれ行アドレ
ス線Ｘ1，・・・，ＸKに接続されたメモリセルＭ11j1，・・
・，Ｍ1Kj1は、ドレインを共通にデジット線Ｄ1j1に、ソ
ースを共通に共通ソース端ＣＳに、ゲートをそれぞれ行
アドレス線Ｘ1，・・・，ＸKに接続されたメモリセル，Ｍ1
1jl，・・・，Ｍ1Kjlは、ドレインを共通にデジット線Ｄ1j
lに、ソースを共通に共通ソース端ＣＳに、ゲートをそ
れぞれ行アドレス線Ｘ1，・・・，ＸKに接続されたメモリ
セルである。
必要な高電圧を供給する端子であり、外部端子Ｖppに接
続されている。Ｙ11，・・・，Ｙ1l，ＹS21，・・・，ＹS2j
は、メモリセルの列アドレスを指定する列アドレス線で
あり、Ｘ1，・・・，ＸKは、メモリセルの行アドレスを指
定する行アドレスである。ＤINは、書き込みモード時に
列アドレス線と、行アドレス線で選択されたメモリセル
にデータ“０”（実際に書き込み場合であり、高電圧Ｖ
PGが印加される）、また、データ“１”（書き込みを行
わない場合であり、０Ｖが印加される）を供給するデー
タ入力線である。ＥＲは消去モード時に高レベル
（“Ｈ”）となり、その他のモード時は低レベル
（“Ｌ”）となる信号である。ＱY1Wはデータ入力線ＤI
Nでゲート制御される書き込み用のＮチャンネル型エン
ハンスメント型ＭＯＳＦＥＴ（以下、ＮＥ−ＭＯＳＦＥ
Ｔという）、ＱYS211，・・・，ＱYS21j，ＱY111，・・・，Ｑ
Y11l，ＱY1j1，・・・，ＱY1jlはそれぞれ、列アドレス選
択用のＮＥ−ＭＯＳＦＥＴである。Ｍ1111，・・・，Ｍ1K1
1はドレインを共通にデジット線Ｄ111に、ソースを共通
に共通ソース端ＣＳに、ゲートをそれぞれ行アドレス線
Ｘ1，・・・，ＸKに接続されたメモリセル、Ｍ111l，・・・，
Ｍ1K1lは、ドレインを共通にデジット線ＤY11lに、ソー
スを共通にソース端ＣＳに、ゲートをそれぞれ行アドレ
ス線Ｘ1，・・・，ＸKに接続されたメモリセルＭ11j1，・・
・，Ｍ1Kj1は、ドレインを共通にデジット線Ｄ1j1に、ソ
ースを共通に共通ソース端ＣＳに、ゲートをそれぞれ行
アドレス線Ｘ1，・・・，ＸKに接続されたメモリセル，Ｍ1
1jl，・・・，Ｍ1Kjlは、ドレインを共通にデジット線Ｄ1j
lに、ソースを共通に共通ソース端ＣＳに、ゲートをそ
れぞれ行アドレス線Ｘ1，・・・，ＸKに接続されたメモリ
セルである。
【０００４】ＭＸ11は、出力節点をＮ11とするメモリマ
トリクスであり、ＭX1jは出力節点をＮ1jとするメモリ
マトリクスを示す。
トリクスであり、ＭX1jは出力節点をＮ1jとするメモリ
マトリクスを示す。
【０００５】ＳＡ1は読み出しモード時に行アドレス線
と列アドレス線により選択されたメモリセルに“０”が
記憶されているか（本明細書では、メモリセルが書き込
まれている状態とする）、“１”が記憶されているか
（メモリセルが非書き込み状態つまり、消去された状態
とする）を検出するセンスアンプ回路であり、データバ
ス線ＳＣ1の電圧変化を増幅する機能を有する。ＳOUT1
はセンスアンプＳＡ1の出力を示す。
と列アドレス線により選択されたメモリセルに“０”が
記憶されているか（本明細書では、メモリセルが書き込
まれている状態とする）、“１”が記憶されているか
（メモリセルが非書き込み状態つまり、消去された状態
とする）を検出するセンスアンプ回路であり、データバ
ス線ＳＣ1の電圧変化を増幅する機能を有する。ＳOUT1
はセンスアンプＳＡ1の出力を示す。
【０００６】ＳＳはソーススイッチ回路であり、書き込
みモード時と、読み出しモード時には、共通ソース端Ｃ
Ｓに０Ｖを、消去モード時には、消去電圧Ｖppを印加す
る。
みモード時と、読み出しモード時には、共通ソース端Ｃ
Ｓに０Ｖを、消去モード時には、消去電圧Ｖppを印加す
る。
【０００７】
【表１】
【０００８】上記構成の従来例の主要節点に印加される
電圧が表１にまとめられている。すなわち、書き込みモ
ード時、消去モード時、読み出しモード時に図４中の各
信号線、各節点の電圧を、メモリセルＭ1111が行アドレ
ス線と列アドレス線により選択されたとして示してい
る。
電圧が表１にまとめられている。すなわち、書き込みモ
ード時、消去モード時、読み出しモード時に図４中の各
信号線、各節点の電圧を、メモリセルＭ1111が行アドレ
ス線と列アドレス線により選択されたとして示してい
る。
【０００９】図４と表１を参照して各モードに対するフ
ラッシュＥＥＰＲＯＭの動作を簡単に説明する。
ラッシュＥＥＰＲＯＭの動作を簡単に説明する。
【００１０】（１）書き込みモード時
【００１１】端子ＰＰにはＶpp＝１２Ｖが、行アドレス
線Ｘ1には１２Ｖが、他の非選択の行アドレス線には０
Ｖが、列アドレス線Ｙ11とＹS21には１２Ｖが、他の非
選択の列アドレス線には０Ｖが、共通ソース線ＣＳには
０Ｖがそれぞれ印加される。
線Ｘ1には１２Ｖが、他の非選択の行アドレス線には０
Ｖが、列アドレス線Ｙ11とＹS21には１２Ｖが、他の非
選択の列アドレス線には０Ｖが、共通ソース線ＣＳには
０Ｖがそれぞれ印加される。
【００１２】書き込みデータが“０”の場合には、デー
タ入力線ＤINには、メモリセルの書き込み特性で決定さ
れる高電圧ＶPGが印加されるので（本説明では、ＶPG＜
Ｖppとして説明する）、Ｍ111のドレインＤ111には［Ｖ
PG−ＶTN］（ＶTNはＮＥ−ＭＯＳＦＥＴのしきい値であ
り、本明細書では、全てのＮＥ−ＭＯＳＦＥＴで同一と
して説明する）、ゲートにはＶppが、ソースには０Ｖが
それぞれ印加される。従って、メモリセルＭ111にはチ
ャンネル電流が流れ、ホットエレクトロンがメモリセル
Ｍ1111の浮遊ゲートＦＧ1111に注入される。その結果、
メモリセルＭ1111のしきい値が上昇し、読み出し電圧
（５Ｖ）よりも高くなる。
タ入力線ＤINには、メモリセルの書き込み特性で決定さ
れる高電圧ＶPGが印加されるので（本説明では、ＶPG＜
Ｖppとして説明する）、Ｍ111のドレインＤ111には［Ｖ
PG−ＶTN］（ＶTNはＮＥ−ＭＯＳＦＥＴのしきい値であ
り、本明細書では、全てのＮＥ−ＭＯＳＦＥＴで同一と
して説明する）、ゲートにはＶppが、ソースには０Ｖが
それぞれ印加される。従って、メモリセルＭ111にはチ
ャンネル電流が流れ、ホットエレクトロンがメモリセル
Ｍ1111の浮遊ゲートＦＧ1111に注入される。その結果、
メモリセルＭ1111のしきい値が上昇し、読み出し電圧
（５Ｖ）よりも高くなる。
【００１３】一方、書き込みデータが“１”の場合、デ
ータ入力線ＤINには０Ｖが印加され、ＱY1Wは非導通に
なり、ドレインＤ1111には高電圧が印加されない。従っ
て、メモリセルＭ1111の書き込みは行われない。
ータ入力線ＤINには０Ｖが印加され、ＱY1Wは非導通に
なり、ドレインＤ1111には高電圧が印加されない。従っ
て、メモリセルＭ1111の書き込みは行われない。
【００１４】（２）消去モード
【００１５】端子ＰＰにはＶpp＝１２Ｖが、全ての行ア
ドレス線と全ての列アドレス線には０Ｖが印加される。
信号ＥＲが高レベル（“Ｈ”）になると、共通ソース線
ＣＳが０ＶからＶppまで上昇し、Ｖppで平衡する。この
共通ソース線ＣＳは、全てのメモリセルＭ1111〜Ｍ1Kjl
のソースに共通となっているので、全てのメモリセルの
ゲートとソース間に高電界が印加され、メモリセルの浮
遊ゲートに蓄積されていた電荷は、共通ソース線ＣＳに
放出されることとなり、全てのメモリセルのしきい値が
低下し、読み出し電圧（５Ｖ）も低くなる。
ドレス線と全ての列アドレス線には０Ｖが印加される。
信号ＥＲが高レベル（“Ｈ”）になると、共通ソース線
ＣＳが０ＶからＶppまで上昇し、Ｖppで平衡する。この
共通ソース線ＣＳは、全てのメモリセルＭ1111〜Ｍ1Kjl
のソースに共通となっているので、全てのメモリセルの
ゲートとソース間に高電界が印加され、メモリセルの浮
遊ゲートに蓄積されていた電荷は、共通ソース線ＣＳに
放出されることとなり、全てのメモリセルのしきい値が
低下し、読み出し電圧（５Ｖ）も低くなる。
【００１６】（３）読み出しモード
【００１７】端子ＰＰにはＶCC＝５Ｖが、行アドレス線
Ｘ1には５Ｖが、他の非選択の行アドレス線には０Ｖ
が、列アドレス線Ｙ11，ＹS21には５Ｖが、他の非選択
の列アドレス線には０Ｖが、共通ソース線ＣＳには０Ｖ
がそれぞれ印加される。
Ｘ1には５Ｖが、他の非選択の行アドレス線には０Ｖ
が、列アドレス線Ｙ11，ＹS21には５Ｖが、他の非選択
の列アドレス線には０Ｖが、共通ソース線ＣＳには０Ｖ
がそれぞれ印加される。
【００１８】従って、出力節点Ｎ11とデータバスＳＣ1
が接続されることとなる。メモリセルＭ1111が“０”を
記憶している場合には、メモリセルＭ1111は非導通とな
り、データバスＳＣ1の電圧は、センスアンプＳＡ1のバ
イアス回路で決まる値（１．５Ｖ）で平衡することとな
り、出力ＳOUT1には“０”が出力される。
が接続されることとなる。メモリセルＭ1111が“０”を
記憶している場合には、メモリセルＭ1111は非導通とな
り、データバスＳＣ1の電圧は、センスアンプＳＡ1のバ
イアス回路で決まる値（１．５Ｖ）で平衡することとな
り、出力ＳOUT1には“０”が出力される。
【００１９】一方、メモリセルＭ1111が“１”を記憶し
ている場合には、メモリセルＭ1111は導通となり、デー
タバスＳＣ1の電圧は１．５Ｖから少し低下し、これを
センスアンプＳＡ1が検出し、ＳOUT1には“１”が出力
される。
ている場合には、メモリセルＭ1111は導通となり、デー
タバスＳＣ1の電圧は１．５Ｖから少し低下し、これを
センスアンプＳＡ1が検出し、ＳOUT1には“１”が出力
される。
【００２０】以上説明してきたように、各モード時にフ
ラッシュＥＥＰＲＯＭは動作するが、近年、フラッシュ
ＥＥＰＲＯＭが大容量化するにつれて、フラッシュＥＥ
ＰＲＯＭをｎ個のセクタで構成し、各セクタを独立に、
書き込みかつ消去かつ読み出しが行えるようにした製品
が市場に提供され始めた。
ラッシュＥＥＰＲＯＭは動作するが、近年、フラッシュ
ＥＥＰＲＯＭが大容量化するにつれて、フラッシュＥＥ
ＰＲＯＭをｎ個のセクタで構成し、各セクタを独立に、
書き込みかつ消去かつ読み出しが行えるようにした製品
が市場に提供され始めた。
【００２１】フラッシュＥＥＰＲＯＭをｎ個のセクタに
分けてあると、例えば、データを変更したい箇所が１セ
クタだけに存在したならば、他の（ｎ−１）セクタのデ
ータを変更せず、変更したいデータを記憶しているメモ
リセルの属するセクタだけを一括消去し、順次、所望の
データを書き込んで行けばよい。従って、データの書き
込む時間が、セクタに分けられてない製品に比べて短く
て済む。
分けてあると、例えば、データを変更したい箇所が１セ
クタだけに存在したならば、他の（ｎ−１）セクタのデ
ータを変更せず、変更したいデータを記憶しているメモ
リセルの属するセクタだけを一括消去し、順次、所望の
データを書き込んで行けばよい。従って、データの書き
込む時間が、セクタに分けられてない製品に比べて短く
て済む。
【００２２】例えば、２ＭビットのフラッシュＥＥＰＲ
ＯＭにおいて、データ出力が８ビットの場合、１６セク
タに分け、１つのセクタを１２８Ｋビット（１６Ｋバイ
ト）にすれば、１２８Ｋビット毎に一括消去を行うこと
が可能となる。
ＯＭにおいて、データ出力が８ビットの場合、１６セク
タに分け、１つのセクタを１２８Ｋビット（１６Ｋバイ
ト）にすれば、１２８Ｋビット毎に一括消去を行うこと
が可能となる。
【００２３】ＥＥＰＲＯＭが大容量化するに従い、チッ
プの製造時の不良等で、すべてのメモリセルが完全に動
作せず、歩留りを落とすことが問題となっている。この
ような場合、メモリセルの不良を救済することにより、
歩留りが飛躍的に向上することはよく知られていること
で、同一チップ内に冗長セル領域を設け、不良のメモリ
セルを含むデジット線が検出された場合、不良メモリセ
ルを含むデジット線を一括して、冗長セル領域内のデジ
ット線及び冗長メモリセルに置き換えるという試みもな
されている。
プの製造時の不良等で、すべてのメモリセルが完全に動
作せず、歩留りを落とすことが問題となっている。この
ような場合、メモリセルの不良を救済することにより、
歩留りが飛躍的に向上することはよく知られていること
で、同一チップ内に冗長セル領域を設け、不良のメモリ
セルを含むデジット線が検出された場合、不良メモリセ
ルを含むデジット線を一括して、冗長セル領域内のデジ
ット線及び冗長メモリセルに置き換えるという試みもな
されている。
【００２４】図５は従来技術において、冗長セル領域を
有し、セクタごとの一括消去可能なフラッシュＥＥＰＲ
ＯＭの８ビット出力のセルマトリクス構成を示すブロッ
ク図である。ＭＸ11は図４に示すメモリマトリクスＭＸ
11を表し、メモリマトリクスＭＸ12，・・・，ＭＸ18はす
べてメモリマトリクスＭＸ11と同様に構成され、それぞ
れの出力節点はＮ12，・・・，Ｎ18で表されている。
有し、セクタごとの一括消去可能なフラッシュＥＥＰＲ
ＯＭの８ビット出力のセルマトリクス構成を示すブロッ
ク図である。ＭＸ11は図４に示すメモリマトリクスＭＸ
11を表し、メモリマトリクスＭＸ12，・・・，ＭＸ18はす
べてメモリマトリクスＭＸ11と同様に構成され、それぞ
れの出力節点はＮ12，・・・，Ｎ18で表されている。
【００２５】ＭＸ1l〜ＭＸnRは冗長セル領域であり、冗
長セルはメモリセルＭ1111〜Ｍ1Rjlと同一の構造と特性
を有する。各冗長メモリマトリクスはメモリマトリクス
ＭＸ11と同様に構成されており、その出力節点がＮ1Rで
表されている。メモリマトリクスＭＸ11からＭＸn8に属
するメモリセルのうち、書き込み、消去または読み出し
が不良になったメモリセルを含むデジット線は、一括し
て冗長メモリマトリクスＭＸ1R内のデジット線と置き換
えることができる。他のセクタｎにおいても、マトリク
スＭＸn1，ＭＸn2，・・・，ＭＸn8はマトリクスＭＸ11と
同様に構成されている。また、それぞれの出力節点かＮ
ｎ1，Ｎｎ2，・・・，Ｎｎ8で表されている。
長セルはメモリセルＭ1111〜Ｍ1Rjlと同一の構造と特性
を有する。各冗長メモリマトリクスはメモリマトリクス
ＭＸ11と同様に構成されており、その出力節点がＮ1Rで
表されている。メモリマトリクスＭＸ11からＭＸn8に属
するメモリセルのうち、書き込み、消去または読み出し
が不良になったメモリセルを含むデジット線は、一括し
て冗長メモリマトリクスＭＸ1R内のデジット線と置き換
えることができる。他のセクタｎにおいても、マトリク
スＭＸn1，ＭＸn2，・・・，ＭＸn8はマトリクスＭＸ11と
同様に構成されている。また、それぞれの出力節点かＮ
ｎ1，Ｎｎ2，・・・，Ｎｎ8で表されている。
【００２６】冗長メモリマトリクスＭＸｎRは冗長メモ
リマトリクスＭＸ1Rと同様に構成される冗長セル領域で
あり、出力節点はＮnRで表されている。メモリマトリク
スＭＸn1からＭＸn8に属するメモリセルのうち、不良と
なったメモリセルを含むデジット線は、一括して冗長メ
モリマトリクスＭＸnR内のデジット線と置き換えること
ができる。本明細書において、セクタ内のメモリマトリ
クスにおいて、冗長セル領域以外のメモリマトリクスを
本セル領域という。セクタ１はＭＸ11からＭＸ1Rで構成
され、セクタｎはＭＸn1からＭＸnRで構成される。
リマトリクスＭＸ1Rと同様に構成される冗長セル領域で
あり、出力節点はＮnRで表されている。メモリマトリク
スＭＸn1からＭＸn8に属するメモリセルのうち、不良と
なったメモリセルを含むデジット線は、一括して冗長メ
モリマトリクスＭＸnR内のデジット線と置き換えること
ができる。本明細書において、セクタ内のメモリマトリ
クスにおいて、冗長セル領域以外のメモリマトリクスを
本セル領域という。セクタ１はＭＸ11からＭＸ1Rで構成
され、セクタｎはＭＸn1からＭＸnRで構成される。
【００２７】ＳＳ1はセクタ１用のソーススイッチ回路
であり、共通ソース線ＣＳ1は、セクタ１内の全てのメ
モリセルのソースに接続されている。ソーススイッチ回
路ＳＳ１はソーススイッチ回路選択線Ｙ21（Ｓ）と信号
線ＥＲにより制御される。
であり、共通ソース線ＣＳ1は、セクタ１内の全てのメ
モリセルのソースに接続されている。ソーススイッチ回
路ＳＳ１はソーススイッチ回路選択線Ｙ21（Ｓ）と信号
線ＥＲにより制御される。
【００２８】同様に、ＳＳｎはセクタｎ用のソーススイ
ッチ回路であり、共通ソース線ＣＳｎは、セクタｎ内の
全てのメモリセルのソースに接続され、ソーススイッチ
回路選択線Ｙ2ｎ（Ｓ）と信号線ＥＲにより制御され
る。
ッチ回路であり、共通ソース線ＣＳｎは、セクタｎ内の
全てのメモリセルのソースに接続され、ソーススイッチ
回路選択線Ｙ2ｎ（Ｓ）と信号線ＥＲにより制御され
る。
【００２９】ＳＣ1，ＳＣ2，・・・，ＳＣ8はそれぞれ、デ
ータバスであり、図４に示すように、書き込みトランジ
スタのソースとセンスアンプ回路ＳＡの入力に接続され
ている。データバスＳＣ1，ＳＣ2，・・・，ＳＣ8に対応す
るセンスアンプ回路ＳＡ１の出力はそれぞれＳOUT1，Ｓ
OUT2，・・・，ＳOUT8である。
ータバスであり、図４に示すように、書き込みトランジ
スタのソースとセンスアンプ回路ＳＡの入力に接続され
ている。データバスＳＣ1，ＳＣ2，・・・，ＳＣ8に対応す
るセンスアンプ回路ＳＡ１の出力はそれぞれＳOUT1，Ｓ
OUT2，・・・，ＳOUT8である。
【００３０】ＳＣRは冗長メモリマトリクスＭＸ1R〜Ｍ
ＸnR用のデータバスであり、データバスＳＣ1，ＳＣ2，
・・・，ＳＣ8と同様に、書き込みトランジスタのソースと
センスアンプ回路ＳＡ１の入力に接続されている。デー
タバスＳＣRに対応するセンスアンプ回路の出力は、ＳO
UTRである。
ＸnR用のデータバスであり、データバスＳＣ1，ＳＣ2，
・・・，ＳＣ8と同様に、書き込みトランジスタのソースと
センスアンプ回路ＳＡ１の入力に接続されている。デー
タバスＳＣRに対応するセンスアンプ回路の出力は、ＳO
UTRである。
【００３１】Ｙ21，・・・，Ｙ2nはセクタ選択線、また、
ＱY211，ＱY212，・・・，ＱY218，ＱY21R，・・・，ＱY2n1，
ＱY2n2，・・・，ＱY2n8，ＱY2nRはそれぞれ、セクタ選択
用ＮＥ−ＭＯＳＦＥＴである。
ＱY211，ＱY212，・・・，ＱY218，ＱY21R，・・・，ＱY2n1，
ＱY2n2，・・・，ＱY2n8，ＱY2nRはそれぞれ、セクタ選択
用ＮＥ−ＭＯＳＦＥＴである。
【００３２】図５に示すメモリマトリクスを供えたフラ
ッシュＥＥＰＲＯＭにおいても、前述した通り、データ
バスＳＣ1，ＳＣ2，・・・，ＳＣ8と、冗長セルデータバス
ＳＣRには、図４に示すセンスアンプ回路ＳＡと書き込
みトランジスタＱY1Wを有しているので、書き込みモー
ド時と読み出しモード時では、図４の従来例の場合、書
き込み，読み出しが、Ｙアドレス選択用ＭＯＳＦＥＴＱ
YS211，・・・，ＱYS21jを介して行われるのに対し、図５
の従来例の場合、書き込み、読み出しがセクタ選択用Ｍ
ＯＳＦＥＴＱY211，・・・，ＱY2n1を介して行われること
が違うのみである。表１に示す書き込みモード時と読み
出しモード時の各節点の電圧は、ＹS21をＹ21に変更す
るだけでそのまま適用できる。
ッシュＥＥＰＲＯＭにおいても、前述した通り、データ
バスＳＣ1，ＳＣ2，・・・，ＳＣ8と、冗長セルデータバス
ＳＣRには、図４に示すセンスアンプ回路ＳＡと書き込
みトランジスタＱY1Wを有しているので、書き込みモー
ド時と読み出しモード時では、図４の従来例の場合、書
き込み，読み出しが、Ｙアドレス選択用ＭＯＳＦＥＴＱ
YS211，・・・，ＱYS21jを介して行われるのに対し、図５
の従来例の場合、書き込み、読み出しがセクタ選択用Ｍ
ＯＳＦＥＴＱY211，・・・，ＱY2n1を介して行われること
が違うのみである。表１に示す書き込みモード時と読み
出しモード時の各節点の電圧は、ＹS21をＹ21に変更す
るだけでそのまま適用できる。
【００３３】以下、図５の従来例のセクタ消去モード時
の動作についてのみ説明する。例として、セクタ１が選
択されたとして説明する。
の動作についてのみ説明する。例として、セクタ１が選
択されたとして説明する。
【００３４】（１）セクタ消去モード時
【００３５】信号ＥＲが高レベル（“Ｈ”）ソーススイ
ッチ回路選択線Ｙ21（Ｓ）も高レベル（“Ｈ”）、その
他のソーススイッチ回路選択線は低レベル（“Ｌ”）に
設定される。これにより、共通ソース線ＣＳ1には１２
Ｖが印加され、他の共通ソース線は０Ｖが印加される。
この時、表１に示すように、全ての行アドレス線と列ア
ドレス線に０Ｖが印加されているので、セクタ１に含ま
れているメモリセルのみが、ゲートとソース間に高電界
を印加されることになり、セクタ１に含まれるメモリセ
ルがすべて消去されることになる。
ッチ回路選択線Ｙ21（Ｓ）も高レベル（“Ｈ”）、その
他のソーススイッチ回路選択線は低レベル（“Ｌ”）に
設定される。これにより、共通ソース線ＣＳ1には１２
Ｖが印加され、他の共通ソース線は０Ｖが印加される。
この時、表１に示すように、全ての行アドレス線と列ア
ドレス線に０Ｖが印加されているので、セクタ１に含ま
れているメモリセルのみが、ゲートとソース間に高電界
を印加されることになり、セクタ１に含まれるメモリセ
ルがすべて消去されることになる。
【００３６】上述したように図５に示すフラッシュＥＥ
ＰＲＯＭは、セクタ消去モード時動作するが、全てのソ
ーススイッチ回路ＳＳ1〜ＳＳｎをアクティブにするこ
とにより、フラッシュＥＥＰＲＯＭ全体の消去も可能で
ある。
ＰＲＯＭは、セクタ消去モード時動作するが、全てのソ
ーススイッチ回路ＳＳ1〜ＳＳｎをアクティブにするこ
とにより、フラッシュＥＥＰＲＯＭ全体の消去も可能で
ある。
【００３７】次に、図５に示す従来のフラッシュＥＥＰ
ＲＯＭにおいて、書き込み、消去または読み出しが不能
なメモリセルが発見され、このメモリセルを含むデジッ
ト線を冗長セル領域内のデジット線に置き換える方法に
ついて説明する。
ＲＯＭにおいて、書き込み、消去または読み出しが不能
なメモリセルが発見され、このメモリセルを含むデジッ
ト線を冗長セル領域内のデジット線に置き換える方法に
ついて説明する。
【００３８】例としてセクタ１において、メモリマトリ
クスＭＸ18内のデジット線Ｄ181を冗長メモリマトリク
スＭＸ1R内のデジット線Ｄ1R1に置き換えるとする。
クスＭＸ18内のデジット線Ｄ181を冗長メモリマトリク
スＭＸ1R内のデジット線Ｄ1R1に置き換えるとする。
【００３９】図６のＲＥＤ11は、セクタ１において、本
セル領域ＭＸ11，ＭＸ12，・・・，ＭＸ18のデジット線を
冗長セル領域内のデジット線に置き換えるのに、必要な
制御回路を示したものである（本例の場合、簡便のため
セクタ数を１６としている）。
セル領域ＭＸ11，ＭＸ12，・・・，ＭＸ18のデジット線を
冗長セル領域内のデジット線に置き換えるのに、必要な
制御回路を示したものである（本例の場合、簡便のため
セクタ数を１６としている）。
【００４０】Ａ0，Ａ1，Ａ2，Ａ3はアドレス入力端子で
あり、図５に示す行アドレス線Ｙ21，・・・，Ｙ2nを選択
するアドレスを供給する。ＲＡＣ0，ＲＡＣ1，ＲＡＣ
2，ＲＡＣ3はリダンダンシーアドレスサーキットであ
り、それぞれアドレス入力端子Ａ0，Ａ1，Ａ2，Ａ3で制
御される。リダンダンシーアドレスサーキットＲＡＣ0
〜ＲＡＣ3は内部にヒューズをもち、置き換えるセクタ
のアドレスを記憶し、入力されたアドレスデータが記憶
されているアドレスデータと一致するか否かを検出す
る。ヒューズに記憶されたアドレスデータと入力された
アドレスデータが一致したとき、出力に“１”が出力さ
れる。ＲＳＣはリダンダンシーセレクトサーキットであ
り、このフラッシュＥＥＰＲＯＭが冗長セル領域を使用
するか否かを記憶する。使用の有無は内部のヒューズの
選択的切断で記憶する。
あり、図５に示す行アドレス線Ｙ21，・・・，Ｙ2nを選択
するアドレスを供給する。ＲＡＣ0，ＲＡＣ1，ＲＡＣ
2，ＲＡＣ3はリダンダンシーアドレスサーキットであ
り、それぞれアドレス入力端子Ａ0，Ａ1，Ａ2，Ａ3で制
御される。リダンダンシーアドレスサーキットＲＡＣ0
〜ＲＡＣ3は内部にヒューズをもち、置き換えるセクタ
のアドレスを記憶し、入力されたアドレスデータが記憶
されているアドレスデータと一致するか否かを検出す
る。ヒューズに記憶されたアドレスデータと入力された
アドレスデータが一致したとき、出力に“１”が出力さ
れる。ＲＳＣはリダンダンシーセレクトサーキットであ
り、このフラッシュＥＥＰＲＯＭが冗長セル領域を使用
するか否かを記憶する。使用の有無は内部のヒューズの
選択的切断で記憶する。
【００４１】ＤWはリダンダンシーセレクトサーキット
ＲＳＣ内部のヒューズを選択的に破壊する外部端子であ
る。Ｄ0，Ｄ1，Ｄ2は入出力端子である。ＲＢＣ0，ＲＢ
Ｃ1，ＲＢＣ2はリダンダンシービットサーキットであ
り、それぞれ入力端子Ｄ0，Ｄ1，Ｄ2で制御され、内部
にヒューズを有し置き換えたデジット線を、どの出力ビ
ットに割り当てるかを記憶する回路である。
ＲＳＣ内部のヒューズを選択的に破壊する外部端子であ
る。Ｄ0，Ｄ1，Ｄ2は入出力端子である。ＲＢＣ0，ＲＢ
Ｃ1，ＲＢＣ2はリダンダンシービットサーキットであ
り、それぞれ入力端子Ｄ0，Ｄ1，Ｄ2で制御され、内部
にヒューズを有し置き換えたデジット線を、どの出力ビ
ットに割り当てるかを記憶する回路である。
【００４２】ＲＡＣＣ11はリダンダンシーアクセスサー
キットであり、アドレス入力端子Ａ0，Ａ1，Ａ2，Ａ3に
入力されたアドレスデータがリダンダンシーアドレスサ
ーキットＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵さ
れたヒューズで記憶されたアドレスデータと一致したと
き（つまり、アドレス入力端子Ａ0，Ａ1，Ａ2，Ａ3によ
り選択されたセクタが、冗長セル領域と置き換える必要
があるセクタと一致したとき）、出力ＹRに“１”が出
力される回路である。ＮＡＮＤRはナンド回路をＩＶRは
インバータを示す。
キットであり、アドレス入力端子Ａ0，Ａ1，Ａ2，Ａ3に
入力されたアドレスデータがリダンダンシーアドレスサ
ーキットＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵さ
れたヒューズで記憶されたアドレスデータと一致したと
き（つまり、アドレス入力端子Ａ0，Ａ1，Ａ2，Ａ3によ
り選択されたセクタが、冗長セル領域と置き換える必要
があるセクタと一致したとき）、出力ＹRに“１”が出
力される回路である。ＮＡＮＤRはナンド回路をＩＶRは
インバータを示す。
【００４３】ＴＲ11は冗長セルを読み出したセンスアン
プ回路の出力データを、ＤOUT1〜ＤOUT8のうちのいずれ
の出力に伝達するかを制御する回路であり、ナンド回路
ＮＡＮＤ1〜ＮＡＮＤ8で構成されるデコーダ回路と、ス
イッチＳＷ1〜ＳＷ8で構成される切換部とからなる。
プ回路の出力データを、ＤOUT1〜ＤOUT8のうちのいずれ
の出力に伝達するかを制御する回路であり、ナンド回路
ＮＡＮＤ1〜ＮＡＮＤ8で構成されるデコーダ回路と、ス
イッチＳＷ1〜ＳＷ8で構成される切換部とからなる。
【００４４】冗長領域に置き換えるべきセクタをセクタ
１とし、セクタ１内のデジット線Ｄ181を冗長セル領域
内のデジット線Ｄ1R1に置き換える場合、まず、フラッ
シュＥＥＰＲＯＭの機能チェックの段階で、置き換わる
必要があるセクタ１のアドレスと、対応する出力ビット
を表すデータが、ヒューズに書き込まれる。本例の場
合、ヒューズを書き込まない場合、出力に０が出力され
るとすると、セクタ１を表すアドレスが、（ＲＡ10，Ｒ
Ａ11，ＲＡ12，ＲＡ13）＝（０，０，０，０）に対応し
ているとすると、リダンダンシーアドレスサーキットＲ
ＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵されているヒ
ューズは、すべて非書き込みの状態となり、出力ビット
８を表すデータが、（Ｄ0，Ｄ1，Ｄ2）＝（１，１，
１）に対応しているとすると、リダンダンシービットサ
ーキットＲＢＣ0，ＲＢＣ1，ＲＢＣ2に内蔵されている
ヒューズは、すべて書き込まれることになる。
１とし、セクタ１内のデジット線Ｄ181を冗長セル領域
内のデジット線Ｄ1R1に置き換える場合、まず、フラッ
シュＥＥＰＲＯＭの機能チェックの段階で、置き換わる
必要があるセクタ１のアドレスと、対応する出力ビット
を表すデータが、ヒューズに書き込まれる。本例の場
合、ヒューズを書き込まない場合、出力に０が出力され
るとすると、セクタ１を表すアドレスが、（ＲＡ10，Ｒ
Ａ11，ＲＡ12，ＲＡ13）＝（０，０，０，０）に対応し
ているとすると、リダンダンシーアドレスサーキットＲ
ＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵されているヒ
ューズは、すべて非書き込みの状態となり、出力ビット
８を表すデータが、（Ｄ0，Ｄ1，Ｄ2）＝（１，１，
１）に対応しているとすると、リダンダンシービットサ
ーキットＲＢＣ0，ＲＢＣ1，ＲＢＣ2に内蔵されている
ヒューズは、すべて書き込まれることになる。
【００４５】リダンダンシービットサーキットＲＢＣ
0，ＲＢＣ1，ＲＢＣ2に内蔵されているヒューズに書き
込む方法は、たとえば、ポリシリコンをヒューズとして
使用している場合なら、レーザーで溶断するか、Ｄ0，
Ｄ1，Ｄ2に高電圧を印加し、電気的に溶断する。
0，ＲＢＣ1，ＲＢＣ2に内蔵されているヒューズに書き
込む方法は、たとえば、ポリシリコンをヒューズとして
使用している場合なら、レーザーで溶断するか、Ｄ0，
Ｄ1，Ｄ2に高電圧を印加し、電気的に溶断する。
【００４６】なお、ヒューズとして、図４に示したメモ
リセルＭ1111を用い、電気的に書き込む方法もある。
リセルＭ1111を用い、電気的に書き込む方法もある。
【００４７】本例の場合、冗長セル領域を使用するの
で、リダンダンシーセレクトサーキットＲＳＣに内蔵さ
れているヒューズにも書き込まれる。
で、リダンダンシーセレクトサーキットＲＳＣに内蔵さ
れているヒューズにも書き込まれる。
【００４８】以上述べたようにフラッシュＥＥＰＲＯＭ
の機能チェックの段階で各ヒューズは書き込まれるか否
かを決定される。本例の場合、リダンダンシーアドレス
サーキットＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵
されているヒューズが記憶しているデータをＲＡＣf0，
ＲＡＣf1，ＲＡＣf2，ＲＡＣf3とすると、（ＲＡＣf0，
ＲＡＣf1，ＲＡＣf2，ＲＡＣf3）＝（０，０，０，０）
が記憶されていることになる。
の機能チェックの段階で各ヒューズは書き込まれるか否
かを決定される。本例の場合、リダンダンシーアドレス
サーキットＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵
されているヒューズが記憶しているデータをＲＡＣf0，
ＲＡＣf1，ＲＡＣf2，ＲＡＣf3とすると、（ＲＡＣf0，
ＲＡＣf1，ＲＡＣf2，ＲＡＣf3）＝（０，０，０，０）
が記憶されていることになる。
【００４９】冗長セルデータを出力させるビットは出力
ビット８であるので、（ＲＢ10，ＲＢ11，ＲＢ12）＝
（１，１，１）が設定される。ＢＲＢ10，ＢＲＢ11，Ｂ
ＲＢ12はそれぞれＲＢ10，ＲＢ11，ＲＢ12の反転信号を
示しており、（ＢＲＢ10，ＢＲＢ11，ＢＲＢ12）＝
（０，０，０）が設定される。リダンダンシーセレクト
サーキットＲＳＣに内蔵されているヒューズも書き込ま
れており、（ＲＹ2）＝（１）が設定される。
ビット８であるので、（ＲＢ10，ＲＢ11，ＲＢ12）＝
（１，１，１）が設定される。ＢＲＢ10，ＢＲＢ11，Ｂ
ＲＢ12はそれぞれＲＢ10，ＲＢ11，ＲＢ12の反転信号を
示しており、（ＢＲＢ10，ＢＲＢ11，ＢＲＢ12）＝
（０，０，０）が設定される。リダンダンシーセレクト
サーキットＲＳＣに内蔵されているヒューズも書き込ま
れており、（ＲＹ2）＝（１）が設定される。
【００５０】各ヒューズの記憶データは上述のように設
定されており、読み出しモード時（Ａ0，Ａ1，Ａ2，Ａ
3）＝（０，０，０，０）が入力されると、（Ａ0，Ａ
1，Ａ2，Ａ3）のデータがリダンダンシーアドレスサー
キットＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3の各ヒュー
ズに保持されているデータ（ＲＡＣf0，ＲＡＣf1，ＲＡ
Ｃf2，ＲＡＣf3）と一致するので、（ＲＡ10，ＲＡ11，
ＲＡ12，ＲＡ13）＝（１，１，１，１）となる。したが
って、リダンダンシーアクセスサーキットＲＡＣＣ11の
出力ＹRが“１”となり、制御回路ＴＲ1が活性化され
る。制御回路ＴＲ1において前述した通り、（ＲＢ10，
ＲＢ11，ＲＢ12）＝（１，１，１）、（ＢＲＢ10，ＢＲ
Ｂ11，ＢＲ12）＝（０，０，０）と設定されているの
で、ＮＡＮＤ回路ＮＡＮＤ8の出力Ｐ18が“０”、ｑ18
が“１”となり、ＮＡＮＤ回路ＮＡＮＤ1〜ＮＡＮＤ7の
出力Ｐ11〜Ｐ17はすべて“１”、ｑ11〜ｑ17はすべて
“０”となる。
定されており、読み出しモード時（Ａ0，Ａ1，Ａ2，Ａ
3）＝（０，０，０，０）が入力されると、（Ａ0，Ａ
1，Ａ2，Ａ3）のデータがリダンダンシーアドレスサー
キットＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3の各ヒュー
ズに保持されているデータ（ＲＡＣf0，ＲＡＣf1，ＲＡ
Ｃf2，ＲＡＣf3）と一致するので、（ＲＡ10，ＲＡ11，
ＲＡ12，ＲＡ13）＝（１，１，１，１）となる。したが
って、リダンダンシーアクセスサーキットＲＡＣＣ11の
出力ＹRが“１”となり、制御回路ＴＲ1が活性化され
る。制御回路ＴＲ1において前述した通り、（ＲＢ10，
ＲＢ11，ＲＢ12）＝（１，１，１）、（ＢＲＢ10，ＢＲ
Ｂ11，ＢＲ12）＝（０，０，０）と設定されているの
で、ＮＡＮＤ回路ＮＡＮＤ8の出力Ｐ18が“０”、ｑ18
が“１”となり、ＮＡＮＤ回路ＮＡＮＤ1〜ＮＡＮＤ7の
出力Ｐ11〜Ｐ17はすべて“１”、ｑ11〜ｑ17はすべて
“０”となる。
【００５１】スイッチ回路ＳＷ1〜ＳＷ8で構成された切
換部は、例えばＳＷ1においては、Ｐ11が“１”、ｑ11
が“０”の時は、ＳOUT1のデータをＤOUT1に伝達し、Ｐ
11が“０”、ｑ11が“１”の時は、ＳOUTRのデータをＤ
OUT1に伝達する構成になっている。したがって、ＤOUT8
には、冗長セル領域のデジット線Ｄ1R1に接続されたメ
モリセルの記憶データの出力ＳOUTRが出力されることと
なる。
換部は、例えばＳＷ1においては、Ｐ11が“１”、ｑ11
が“０”の時は、ＳOUT1のデータをＤOUT1に伝達し、Ｐ
11が“０”、ｑ11が“１”の時は、ＳOUTRのデータをＤ
OUT1に伝達する構成になっている。したがって、ＤOUT8
には、冗長セル領域のデジット線Ｄ1R1に接続されたメ
モリセルの記憶データの出力ＳOUTRが出力されることと
なる。
【００５２】一方、ＤOUT1〜ＤOUT7には、本セル領域内
のメモリセルの記憶データの出力ＳOUT1〜ＳOUT7がその
まま出力されることとなる。
のメモリセルの記憶データの出力ＳOUT1〜ＳOUT7がその
まま出力されることとなる。
【００５３】冗長セル領域のメモリセルを書き込まれる
データは、置き換わる前のメモリセルに書き込むべきデ
ータが入力されるように、図５に示すＳＣRに接続され
た書き込み用ＭＯＳＦＥＴのゲートは、制御されてい
る。
データは、置き換わる前のメモリセルに書き込むべきデ
ータが入力されるように、図５に示すＳＣRに接続され
た書き込み用ＭＯＳＦＥＴのゲートは、制御されてい
る。
【００５４】図６は１つのセクタにおいて本セル領域内
のデジット線を冗長セル領域内のデジット線に置換する
にのに必要な回路のブロック図を示したものであり、フ
ラッシュＥＥＰＲＯＭが１６個のセクタで構成されてい
る場合、図６に示したＲＥＤ11で示す回路で１６個必要
となる。この場合、必要なヒューズの個数は７個×１６
セクタ＋１個（ＲＳＣに含まれるもの）＝１１３個とな
る。したがって、大容量化され、フラッシュＥＥＰＲＯ
Ｍのセクタ数が多くなるに従い、必要なヒューズの個数
も多くなり、本セル領域内のメモリセルを読み出したデ
ータと、冗長セル領域内のメモリセルを読み出したデー
タを切り換えて出力する制御回路部の個数も多くなり、
フラッシュＥＥＰＲＯＭのチップサイズが増大する欠点
がある。
のデジット線を冗長セル領域内のデジット線に置換する
にのに必要な回路のブロック図を示したものであり、フ
ラッシュＥＥＰＲＯＭが１６個のセクタで構成されてい
る場合、図６に示したＲＥＤ11で示す回路で１６個必要
となる。この場合、必要なヒューズの個数は７個×１６
セクタ＋１個（ＲＳＣに含まれるもの）＝１１３個とな
る。したがって、大容量化され、フラッシュＥＥＰＲＯ
Ｍのセクタ数が多くなるに従い、必要なヒューズの個数
も多くなり、本セル領域内のメモリセルを読み出したデ
ータと、冗長セル領域内のメモリセルを読み出したデー
タを切り換えて出力する制御回路部の個数も多くなり、
フラッシュＥＥＰＲＯＭのチップサイズが増大する欠点
がある。
【００５５】
【発明が解決しようとする課題】以上述べたように、従
来技術においてセクタ消去可能なフラッシュＥＥＰＲＯ
Ｍに、歩留り向上を図るための冗長セル領域を設け、書
き込み、消去または読み出しが不能なメモリセルを含む
デジット線を、冗長セル領域内のデジット線に置換する
場合、各セクタ毎に冗長セル領域を有していた。その結
果、
来技術においてセクタ消去可能なフラッシュＥＥＰＲＯ
Ｍに、歩留り向上を図るための冗長セル領域を設け、書
き込み、消去または読み出しが不能なメモリセルを含む
デジット線を、冗長セル領域内のデジット線に置換する
場合、各セクタ毎に冗長セル領域を有していた。その結
果、
【００５６】（１）冗長セル領域から読み出されたデー
タが、どの出力ビットに割り当てられるか記憶するとヒ
ューズと、それをデコードする論理回路が各セクタ毎に
必要となる。
タが、どの出力ビットに割り当てられるか記憶するとヒ
ューズと、それをデコードする論理回路が各セクタ毎に
必要となる。
【００５７】（２）ヒューズの個数が多くなるため、フ
ラッシュＥＥＰＲＯＭの機能チェックの段階において、
ヒューズにデータを書き込む時間が長くなる。以上の理
由により、フラッシュＥＥＰＲＯＭのチップサイズが増
大し、テスト時間が増大するので、フラッシュＥＥＰＲ
ＯＭの製造原価が上昇するという問題点があった。
ラッシュＥＥＰＲＯＭの機能チェックの段階において、
ヒューズにデータを書き込む時間が長くなる。以上の理
由により、フラッシュＥＥＰＲＯＭのチップサイズが増
大し、テスト時間が増大するので、フラッシュＥＥＰＲ
ＯＭの製造原価が上昇するという問題点があった。
【００５８】
【課題を解決するための手段】本発明の要旨は、複数の
第１のメモリセルアレイが共通にＯＮ／ＯＦＦ制御され
る第１のスイッチ群を介して複数のデータバスにそれぞ
れ接続される第１のセクタと、複数の第２のメモリセル
アレイが共通にＯＮ／ＯＦＦ制御される第２のスイッチ
群を介して前記複数のデータバスにそれぞれ接続される
第２のセクタとを少なくとも有し、前記第１のセクタの
前記第１のメモリセルアレイと前記第２のセクタの前記
第２のメモリセルアレイのいずれかのメモリセルアレイ
に不良のメモリセルがあった場合、少なくとも前記第１
のセクタ及び第２のセクタに対して共通に設けられた冗
長セル領域内の冗長メモリセルに置換する手段を備えた
ことである。
第１のメモリセルアレイが共通にＯＮ／ＯＦＦ制御され
る第１のスイッチ群を介して複数のデータバスにそれぞ
れ接続される第１のセクタと、複数の第２のメモリセル
アレイが共通にＯＮ／ＯＦＦ制御される第２のスイッチ
群を介して前記複数のデータバスにそれぞれ接続される
第２のセクタとを少なくとも有し、前記第１のセクタの
前記第１のメモリセルアレイと前記第２のセクタの前記
第２のメモリセルアレイのいずれかのメモリセルアレイ
に不良のメモリセルがあった場合、少なくとも前記第１
のセクタ及び第２のセクタに対して共通に設けられた冗
長セル領域内の冗長メモリセルに置換する手段を備えた
ことである。
【００５９】
【実施例】図１は本発明の第１実施例を示すブロック図
であり、冗長セル領域を有し、セクタ毎の一括消去可能
なフラッシュＥＥＰＲＯＭのセルマトリクス構成を示し
たものである。本実施例は８ビット出力であり、セクタ
数は１６である。図５に示す従来例と同一構成箇所は同
一の符号をつけ、説明は省略する。
であり、冗長セル領域を有し、セクタ毎の一括消去可能
なフラッシュＥＥＰＲＯＭのセルマトリクス構成を示し
たものである。本実施例は８ビット出力であり、セクタ
数は１６である。図５に示す従来例と同一構成箇所は同
一の符号をつけ、説明は省略する。
【００６０】Ｙ2R1は冗長セル領域１を選択するセクタ
選択線、Ｙ2R2は冗長セル領域２を選択するセクタ選択
線であり、Ｙ21，・・・，Ｙ216と同様に表１のＹS21に示
されているように、書き込みモード時、冗長セル領域が
選択された場合、１２Ｖが非選択の場合は０Ｖが、消去
モード時は０Ｖが印加される。一方、読み出しモード時
には、冗長セル領域が選択された場合、５Ｖが非選択の
場合は０Ｖが印加されるように制御されている。ＱY2R
1，ＱY2R2はそれぞれセクタ選択用ＮＥ−ＭＯＳＦＥＴ
であり、冗長セル領域の出力節点ＮR1，ＮR2を冗長デー
タバスＳＣRに接続するか否かを制御するものである。
ＳＳR1，ＳＳR2はそれぞれ冗長セル領域１，冗長セル領
域２専用のソーススイッチ回路であり、出力ＣＳR1，Ｃ
ＳR2はそれぞれ冗長セル領域１，冗長セル領域２の全て
のメモリセルのソースに接続され、ＳＳR1はソーススイ
ッチ選択線Ｙ2R1（Ｓ）と、信号線ＥＲにより制御され
る。またＳＳR2はソーススイッチ選択線Ｙ2R2（Ｓ）と
信号線ＥＲにより制御される。
選択線、Ｙ2R2は冗長セル領域２を選択するセクタ選択
線であり、Ｙ21，・・・，Ｙ216と同様に表１のＹS21に示
されているように、書き込みモード時、冗長セル領域が
選択された場合、１２Ｖが非選択の場合は０Ｖが、消去
モード時は０Ｖが印加される。一方、読み出しモード時
には、冗長セル領域が選択された場合、５Ｖが非選択の
場合は０Ｖが印加されるように制御されている。ＱY2R
1，ＱY2R2はそれぞれセクタ選択用ＮＥ−ＭＯＳＦＥＴ
であり、冗長セル領域の出力節点ＮR1，ＮR2を冗長デー
タバスＳＣRに接続するか否かを制御するものである。
ＳＳR1，ＳＳR2はそれぞれ冗長セル領域１，冗長セル領
域２専用のソーススイッチ回路であり、出力ＣＳR1，Ｃ
ＳR2はそれぞれ冗長セル領域１，冗長セル領域２の全て
のメモリセルのソースに接続され、ＳＳR1はソーススイ
ッチ選択線Ｙ2R1（Ｓ）と、信号線ＥＲにより制御され
る。またＳＳR2はソーススイッチ選択線Ｙ2R2（Ｓ）と
信号線ＥＲにより制御される。
【００６１】本実施例は冗長セル領域１が、セクタ１か
らセクタ８までの８つのセクタの冗長セル領域として動
作し、また、冗長セル領域２が、セクタ９からセクタ１
６までの８つのセクタに共通の冗長セル領域として動作
する構成になっており、この点において図５に示されて
いる従来例と異なる。
らセクタ８までの８つのセクタの冗長セル領域として動
作し、また、冗長セル領域２が、セクタ９からセクタ１
６までの８つのセクタに共通の冗長セル領域として動作
する構成になっており、この点において図５に示されて
いる従来例と異なる。
【００６２】次に、第１実施例の構成において、書き込
み、消去または読み出しの不能なメモリセルがあり、こ
のメモリセルを含むデジット線を、冗長セル領域内のデ
ジット線に置き換える方法について説明する。
み、消去または読み出しの不能なメモリセルがあり、こ
のメモリセルを含むデジット線を、冗長セル領域内のデ
ジット線に置き換える方法について説明する。
【００６３】以下、セクタ１のメモリマトリクスＭＸ18
において、デジット線Ｄ181に接続されたメモリセルが
不良であり、このデジット線Ｄ181を冗長セル領域１内
のデジット線ＤR1に置き換える例について説明する。
において、デジット線Ｄ181に接続されたメモリセルが
不良であり、このデジット線Ｄ181を冗長セル領域１内
のデジット線ＤR1に置き換える例について説明する。
【００６４】図２において、ＲＥＤ1はセクタ１からセ
クタ８の本セル領域内のデジット線を、冗長セル領域１
内のデジット線に置き換える場合に、必要な制御回路を
示したものである。図２に示した構成中、図６の構成と
同一の箇所は同一の符号をつけて、詳しい説明は省略す
る。
クタ８の本セル領域内のデジット線を、冗長セル領域１
内のデジット線に置き換える場合に、必要な制御回路を
示したものである。図２に示した構成中、図６の構成と
同一の箇所は同一の符号をつけて、詳しい説明は省略す
る。
【００６５】Ａ0，Ａ1，Ａ2，Ａ3はアドレス入力端子で
あり、図１に示すセクタ選択線Ｙ21，・・・，Ｙ216をデコ
ードするアドレスに対応する。ＲＡＣ0，ＲＡＣ1，ＲＡ
Ｃ2，ＲＡＣ3はリダンダンシーアドレスサーキットであ
り、内部にセクタ１からセクタ１６のうち、置き換える
べきセクタのアドレスを記憶するヒューズが内蔵されて
おり、書き込みモード時と読み出しモード時、入力され
たアドレスデータが記憶されたアドレスデータと一致し
た場合、それぞれの出力ＲＡ10，ＲＡ11，ＲＡ12，ＲＡ
13に“１”が出力されるように制御されている。
あり、図１に示すセクタ選択線Ｙ21，・・・，Ｙ216をデコ
ードするアドレスに対応する。ＲＡＣ0，ＲＡＣ1，ＲＡ
Ｃ2，ＲＡＣ3はリダンダンシーアドレスサーキットであ
り、内部にセクタ１からセクタ１６のうち、置き換える
べきセクタのアドレスを記憶するヒューズが内蔵されて
おり、書き込みモード時と読み出しモード時、入力され
たアドレスデータが記憶されたアドレスデータと一致し
た場合、それぞれの出力ＲＡ10，ＲＡ11，ＲＡ12，ＲＡ
13に“１”が出力されるように制御されている。
【００６６】ＹＤＥＣ−２１はセクタ選択デコーダ回路
である。ＲＳＣは図６と同様に、リダンダンシーセレク
トサーキットであり、フラッシュＥＥＰＲＯＭが冗長セ
ル領域を使用するか否かを内蔵されたヒューズに記憶す
るものである。冗長セル領域を使用する場合、出力ＲＹ
21には“１”が出力される。
である。ＲＳＣは図６と同様に、リダンダンシーセレク
トサーキットであり、フラッシュＥＥＰＲＯＭが冗長セ
ル領域を使用するか否かを内蔵されたヒューズに記憶す
るものである。冗長セル領域を使用する場合、出力ＲＹ
21には“１”が出力される。
【００６７】Ｄ0，Ｄ1，Ｄ2は図６と同様の入出力端
子、ＲＢＣ0，ＲＢＣ1，ＲＢＣ2も図６と同様のリダン
ダンシービットサーキットであり、それぞれヒューズが
内蔵されており、置き換えたデジット線をどの出力ビッ
トに割り当てるか記憶する回路である。
子、ＲＢＣ0，ＲＢＣ1，ＲＢＣ2も図６と同様のリダン
ダンシービットサーキットであり、それぞれヒューズが
内蔵されており、置き換えたデジット線をどの出力ビッ
トに割り当てるか記憶する回路である。
【００６８】ＲＡＣＣ1はリダンダンシーアクセスサー
キットであり、Ａ0，Ａ1，Ａ2，Ａ3に入力されたアドレ
スデータが、ＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内
蔵されたヒューズに記憶されたアドレスデータと、すべ
て一致した時に、出力Ｙ2R1に読み出しモード時は５Ｖ
が、書き込みモード時は１２Ｖが印加され、ＲＡ10から
ＲＡ13またはＲＹ21のどれか１つのデータが“０”の時
には０Ｖが印加されるように制御されている。出力Ｙ2R
1は図１に示すセクタ選択線Ｙ2R1に対応し、ＱY2R1のゲ
ートを制御する。
キットであり、Ａ0，Ａ1，Ａ2，Ａ3に入力されたアドレ
スデータが、ＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内
蔵されたヒューズに記憶されたアドレスデータと、すべ
て一致した時に、出力Ｙ2R1に読み出しモード時は５Ｖ
が、書き込みモード時は１２Ｖが印加され、ＲＡ10から
ＲＡ13またはＲＹ21のどれか１つのデータが“０”の時
には０Ｖが印加されるように制御されている。出力Ｙ2R
1は図１に示すセクタ選択線Ｙ2R1に対応し、ＱY2R1のゲ
ートを制御する。
【００６９】ＴＲ1は図６に示すＴＲ11と同様に、冗長
セル領域１内のメモリセルを読み出したセンスアンプ回
路の出力ＳOUTRを、ＤOUT1〜ＤOUT8のうちのどの出力に
伝達するかを制御する回路である。ＤOUT1〜ＤOUT8は、
それぞれ出力バッファ回路（図示せず）の入力に接続さ
れる。
セル領域１内のメモリセルを読み出したセンスアンプ回
路の出力ＳOUTRを、ＤOUT1〜ＤOUT8のうちのどの出力に
伝達するかを制御する回路である。ＤOUT1〜ＤOUT8は、
それぞれ出力バッファ回路（図示せず）の入力に接続さ
れる。
【００７０】セクタ１のＭＸ18内のデジット線Ｄ181
を、冗長セル領域内のデジット線ＤR1に置き換える場合
について、図１〜図２を参照して説明する。
を、冗長セル領域内のデジット線ＤR1に置き換える場合
について、図１〜図２を参照して説明する。
【００７１】従来例で述べたように、フラッシュＥＥＰ
ＲＯＭの機能チェックの段階で、セクタ１を表すアドレ
スデータが、ＲＡＣ0からＲＡＣ3に内蔵されたヒューズ
に記憶される。ＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に
内蔵されたヒューズのデータをそれぞれＲＡＣf0，ＲＡ
Ｃf1，ＲＡＣf2，ＲＡＣf3とすると、（ＲＡＣf0，ＲＡ
Ｃf1，ＲＡＣf2，ＲＡＣf3）＝（０，０，０，０）が記
憶される。また、ＲＳＣに内蔵されたヒューズは書き込
まれ、ＲＹ21には“１”が出力される。
ＲＯＭの機能チェックの段階で、セクタ１を表すアドレ
スデータが、ＲＡＣ0からＲＡＣ3に内蔵されたヒューズ
に記憶される。ＲＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に
内蔵されたヒューズのデータをそれぞれＲＡＣf0，ＲＡ
Ｃf1，ＲＡＣf2，ＲＡＣf3とすると、（ＲＡＣf0，ＲＡ
Ｃf1，ＲＡＣf2，ＲＡＣf3）＝（０，０，０，０）が記
憶される。また、ＲＳＣに内蔵されたヒューズは書き込
まれ、ＲＹ21には“１”が出力される。
【００７２】さらに、出力ビット８を表すデータが、Ｒ
ＢＣ0，ＲＢＣ1，ＲＢＣ2に内蔵されているヒューズに
記憶され（ＲＢ10，ＲＢ11，ＲＢ12）＝（１，１，
１），（ＢＲＢ10，ＢＲＢ11，ＢＲＢ12）＝（０，０，
０）に設定される。
ＢＣ0，ＲＢＣ1，ＲＢＣ2に内蔵されているヒューズに
記憶され（ＲＢ10，ＲＢ11，ＲＢ12）＝（１，１，
１），（ＢＲＢ10，ＢＲＢ11，ＢＲＢ12）＝（０，０，
０）に設定される。
【００７３】本実施例において、上記のようにＲＥＤ1
内のヒューズが設定された場合の、書き込みモード時と
消去モード時と、読み出しモード時の動作をセクタ１が
選択され、入力されたアドレスが置き換わるべきデジッ
ト線に対応する場合と対応しない場合について説明す
る。
内のヒューズが設定された場合の、書き込みモード時と
消去モード時と、読み出しモード時の動作をセクタ１が
選択され、入力されたアドレスが置き換わるべきデジッ
ト線に対応する場合と対応しない場合について説明す
る。
【００７４】１．書き込みモード
【００７５】（１）入力されたアドレスが置き換わるべ
きデジット線と対応しない場合、従来技術で述べたよう
に、図１に示す各節点は、表１に示すように制御され、
入力されたデータに応じて、アドレスに対応するデータ
が、本セル領域内のメモリセルに書き込まれる。詳細な
説明は従来技術で述べたので省略する。
きデジット線と対応しない場合、従来技術で述べたよう
に、図１に示す各節点は、表１に示すように制御され、
入力されたデータに応じて、アドレスに対応するデータ
が、本セル領域内のメモリセルに書き込まれる。詳細な
説明は従来技術で述べたので省略する。
【００７６】（２）入力されたアドレスが置き換わるべ
きアドレスと一致した場合、Ｙ21に１２Ｖが印加される
と共に、Ｙ2R1にも１２Ｖが印加され、ＱY2R1，ＱY21
1，・・・，ＱY218は導通する。このとき、置き換わるべき
出力ビットが、出力ビット８に設定されているので、Ｓ
Ｃ8に入力されたデータと同じデータがＳＣRにも入力さ
れる。例えば、デジット線Ｄ181に接続されたメモリセ
ルが選択され、このメモリセルを書き込む場合は、ＳＣ
8には（Ｖpp−ＶTn）が印加されるが、このとき、ＳＣR
にも（Ｖpp−ＶTN）が印加されるように制御され、冗長
セル領域内のデジット線ＤR1には（Ｖpp−ＶTN）が印加
され、Ｘアドレス線により選択されたメモリセルに書き
込みが行われる。このとき、ＳＳR1の出力ＣＳR1にも０
Ｖが印加されている。
きアドレスと一致した場合、Ｙ21に１２Ｖが印加される
と共に、Ｙ2R1にも１２Ｖが印加され、ＱY2R1，ＱY21
1，・・・，ＱY218は導通する。このとき、置き換わるべき
出力ビットが、出力ビット８に設定されているので、Ｓ
Ｃ8に入力されたデータと同じデータがＳＣRにも入力さ
れる。例えば、デジット線Ｄ181に接続されたメモリセ
ルが選択され、このメモリセルを書き込む場合は、ＳＣ
8には（Ｖpp−ＶTn）が印加されるが、このとき、ＳＣR
にも（Ｖpp−ＶTN）が印加されるように制御され、冗長
セル領域内のデジット線ＤR1には（Ｖpp−ＶTN）が印加
され、Ｘアドレス線により選択されたメモリセルに書き
込みが行われる。このとき、ＳＳR1の出力ＣＳR1にも０
Ｖが印加されている。
【００７７】２．セクタ消去モード
【００７８】（１）セクタ１以外を消去する場合、表１
に示すようにＰＰには１２Ｖ、全ての行アドレス線に
は、０Ｖが印加され、セクタ２を消去するとするとセク
タ選択線Ｙ22には０Ｖが印加される。この時、Ｙ22
（Ｓ）には“１”が印加され、ソーススイッチ回路ＳＳ
2が活性化され、出力ＣＳ2には１２Ｖが印加される。し
たがって、セクタ２の全てのメモリセルは消去されるこ
とになる。
に示すようにＰＰには１２Ｖ、全ての行アドレス線に
は、０Ｖが印加され、セクタ２を消去するとするとセク
タ選択線Ｙ22には０Ｖが印加される。この時、Ｙ22
（Ｓ）には“１”が印加され、ソーススイッチ回路ＳＳ
2が活性化され、出力ＣＳ2には１２Ｖが印加される。し
たがって、セクタ２の全てのメモリセルは消去されるこ
とになる。
【００７９】（２）セクタ１を消去する場合、Ｙ21
（Ｓ）には“１”が印加されるとともに、Ｙ2R1（Ｓ）
にも“１”が印加され、ＳＳ1とＳＳR1が活性化され、
出力ＣＳ1，ＣＳR1には１２Ｖが印加される。
（Ｓ）には“１”が印加されるとともに、Ｙ2R1（Ｓ）
にも“１”が印加され、ＳＳ1とＳＳR1が活性化され、
出力ＣＳ1，ＣＳR1には１２Ｖが印加される。
【００８０】セクタ選択線Ｙ21には０Ｖが印加されると
ともに、冗長セル領域１を選択する選択線Ｙ2R1にも０
Ｖが印加される。従って、セクタ１の全てのメモリセル
が消去されるとともに、冗長セル領域１の全てのメモリ
セルも消去されることになる。つまり、冗長セル領域１
のメモリセルが、あたかもセクタ１内にあるように制御
されることになる。
ともに、冗長セル領域１を選択する選択線Ｙ2R1にも０
Ｖが印加される。従って、セクタ１の全てのメモリセル
が消去されるとともに、冗長セル領域１の全てのメモリ
セルも消去されることになる。つまり、冗長セル領域１
のメモリセルが、あたかもセクタ１内にあるように制御
されることになる。
【００８１】３．読み出しモード
【００８２】（１）置き換えるべきデジット線（Ｄ18
1）以外のデジット線に接続されたメモリセルが選択さ
れた場合、表１に示すように、ＰＰには５Ｖ、選択され
た行アドレス線，選択されたセクタ選択線には５Ｖが印
加され、選択されたメモリマトリクスの出力は、対応す
るデータバス線に接続され、従来技術で述べたように、
選択されたメモリーセルのデータが読み出される。
1）以外のデジット線に接続されたメモリセルが選択さ
れた場合、表１に示すように、ＰＰには５Ｖ、選択され
た行アドレス線，選択されたセクタ選択線には５Ｖが印
加され、選択されたメモリマトリクスの出力は、対応す
るデータバス線に接続され、従来技術で述べたように、
選択されたメモリーセルのデータが読み出される。
【００８３】（２）置き換えるべきデジット線（Ｄ18
1）に接続されたメモリセルが選択された場合、従来技
術で述べたように、図２において（ＲＡ10，ＲＢ11，Ｒ
Ｂ12，ＲＢ13）＝（１，１，１，１）となり、ＲＹ21が
“１”、（ＲＢ10，ＲＢ11，ＲＢ12）＝（１，１，
１）、（ＢＲＢ10，ＢＲＢ11，ＢＲＢ12）＝（０，０，
０）と設定されているので、ＲＡＣＣ1の出力Ｙ2R1には
５Ｖが印加され、ＴＲ1においてＰ18には“０”、ｑ18
は“１”が出力され、Ｐ11からＰ17はすべて“１”、ｑ
11からｑ17はすべて“０”が出力されることになり、Ｄ
OUT1からＤOUT7はそれぞれＳOUT1からＳOUT7に出力され
たデータが伝達されるが、ＤOUT8にはＳOUTRに出力され
たデータが伝達されることになる。
1）に接続されたメモリセルが選択された場合、従来技
術で述べたように、図２において（ＲＡ10，ＲＢ11，Ｒ
Ｂ12，ＲＢ13）＝（１，１，１，１）となり、ＲＹ21が
“１”、（ＲＢ10，ＲＢ11，ＲＢ12）＝（１，１，
１）、（ＢＲＢ10，ＢＲＢ11，ＢＲＢ12）＝（０，０，
０）と設定されているので、ＲＡＣＣ1の出力Ｙ2R1には
５Ｖが印加され、ＴＲ1においてＰ18には“０”、ｑ18
は“１”が出力され、Ｐ11からＰ17はすべて“１”、ｑ
11からｑ17はすべて“０”が出力されることになり、Ｄ
OUT1からＤOUT7はそれぞれＳOUT1からＳOUT7に出力され
たデータが伝達されるが、ＤOUT8にはＳOUTRに出力され
たデータが伝達されることになる。
【００８４】このとき、図１においては、ＱY2R1が導通
しているので、デジット線ＤR1に接続されたメモリセル
において、行アドレス線に選択されたメモリセルのデー
タが冗長セルデータバスＳＣRに表れることになり、Ｓ
ＣRに接続されたセンスアンプにより、メモリセルに記
憶されたデータが読み出され、出力ＳOUTRが、ＳOUT8に
表れたデータと置き換わってＤOUT8に出力されることに
なる。
しているので、デジット線ＤR1に接続されたメモリセル
において、行アドレス線に選択されたメモリセルのデー
タが冗長セルデータバスＳＣRに表れることになり、Ｓ
ＣRに接続されたセンスアンプにより、メモリセルに記
憶されたデータが読み出され、出力ＳOUTRが、ＳOUT8に
表れたデータと置き換わってＤOUT8に出力されることに
なる。
【００８５】以上述べた動作は、セクタ１内のデジット
線Ｄ181に接続されたメモリセルを、冗長セル領域１内
のデジット線ＤR1に接続されたメモリセルに置換し、そ
のデータを出力ビット８に割り当てる例を示したが、Ｒ
ＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵されたヒュー
ズに、置き換えたいセクタを表すデータを書き込むこと
により、セクタ１からセクタ８のうちの任意のセクタに
設定が可能であり、またＲＢＣ0，ＲＢＣ1，ＲＢＣ2に
内蔵されたヒューズに、割り当てたい出力ビットを表す
データを書き込むことにより、出力ビット１から出力ビ
ット８のうち、任意の出力ビットに割り当てることが可
能である。
線Ｄ181に接続されたメモリセルを、冗長セル領域１内
のデジット線ＤR1に接続されたメモリセルに置換し、そ
のデータを出力ビット８に割り当てる例を示したが、Ｒ
ＡＣ0，ＲＡＣ1，ＲＡＣ2，ＲＡＣ3に内蔵されたヒュー
ズに、置き換えたいセクタを表すデータを書き込むこと
により、セクタ１からセクタ８のうちの任意のセクタに
設定が可能であり、またＲＢＣ0，ＲＢＣ1，ＲＢＣ2に
内蔵されたヒューズに、割り当てたい出力ビットを表す
データを書き込むことにより、出力ビット１から出力ビ
ット８のうち、任意の出力ビットに割り当てることが可
能である。
【００８６】図２に示すＲＥＤ1は、セクタ１からセク
タ８に含まれるデジット線を冗長セル領域１内のデジッ
ト線に置き換えるのに必要な回路のブロック図を示した
ものであるが、図１に示す本実施例ではセクタ９からセ
クタ１６に含まれるデジット線を、冗長セル領域２内の
デジット線に置き換えるのに必要な回路も必要となる。
従って、本実施例においては、冗長セル領域を内蔵し、
本セル領域内において、不良となったメモリセルに接続
されたデジット線を冗長セル領域内のデジット線に置き
換えるために必要な制御回路は、図２のＲＥＤ1に示す
回路が２個と、ＲＹ21を出力するリダンダンシーセレク
トサーキットであり、従来技術に比べ、回路規模が小さ
く、また、データを記憶するヒューズの個数は、７個×
２＋１個（ＲＳＣに含まれる１個）＝１５個となり、従
来例に比べ少ない。
タ８に含まれるデジット線を冗長セル領域１内のデジッ
ト線に置き換えるのに必要な回路のブロック図を示した
ものであるが、図１に示す本実施例ではセクタ９からセ
クタ１６に含まれるデジット線を、冗長セル領域２内の
デジット線に置き換えるのに必要な回路も必要となる。
従って、本実施例においては、冗長セル領域を内蔵し、
本セル領域内において、不良となったメモリセルに接続
されたデジット線を冗長セル領域内のデジット線に置き
換えるために必要な制御回路は、図２のＲＥＤ1に示す
回路が２個と、ＲＹ21を出力するリダンダンシーセレク
トサーキットであり、従来技術に比べ、回路規模が小さ
く、また、データを記憶するヒューズの個数は、７個×
２＋１個（ＲＳＣに含まれる１個）＝１５個となり、従
来例に比べ少ない。
【００８７】図３に本発明の第２実施例を示す。図１に
示す第１実施例と同一の箇所は同一の符号をつけ説明を
省略する。
示す第１実施例と同一の箇所は同一の符号をつけ説明を
省略する。
【００８８】ＳＣR1は冗長セル領域１専用の冗長セルデ
ータバス、ＳＣR2は、冗長セル領域２専用の冗長セルデ
ータバスであり、第１実施例の場合と同様にそれぞれの
冗長セルデータバスには、書き込み用ＭＯＳＦＥＴと、
センスアンプ回路が接続されている。第１実施例におい
ては、セクタ１からセクタ８のうち、２つのセクタにお
いて、書き込みまたは消去または読み出しが不能となっ
たメモリセルが存在した場合、これを置き換えることが
できなかった。例えばＤ111に接続されたメモリセル
と、Ｄ211に接続されたメモリセルが不良となった場
合、これらのメモリセルを冗長セル領域内のメモリセル
に置き換えることができなかった。しかしながら、第２
実施例では、これを改善したもので、冗長セル領域１専
用の冗長セルデータバスＳＣR1と、冗長セル領域２専用
のデータバスＳＣR通を有しているため、例えば上記の
ような不良があった場合、Ｄ111を冗長セル領域内のデ
ジット線ＤR1に、Ｄ211を冗長セル領域２内のデジット
線ＤR2に置き換えることができ、不良を救済できる比率
が第１実施例よりも高くなる。
ータバス、ＳＣR2は、冗長セル領域２専用の冗長セルデ
ータバスであり、第１実施例の場合と同様にそれぞれの
冗長セルデータバスには、書き込み用ＭＯＳＦＥＴと、
センスアンプ回路が接続されている。第１実施例におい
ては、セクタ１からセクタ８のうち、２つのセクタにお
いて、書き込みまたは消去または読み出しが不能となっ
たメモリセルが存在した場合、これを置き換えることが
できなかった。例えばＤ111に接続されたメモリセル
と、Ｄ211に接続されたメモリセルが不良となった場
合、これらのメモリセルを冗長セル領域内のメモリセル
に置き換えることができなかった。しかしながら、第２
実施例では、これを改善したもので、冗長セル領域１専
用の冗長セルデータバスＳＣR1と、冗長セル領域２専用
のデータバスＳＣR通を有しているため、例えば上記の
ような不良があった場合、Ｄ111を冗長セル領域内のデ
ジット線ＤR1に、Ｄ211を冗長セル領域２内のデジット
線ＤR2に置き換えることができ、不良を救済できる比率
が第１実施例よりも高くなる。
【００８９】第２実施例においては、本セル領域内のメ
モリセルを冗長セル領域内のメモリセルに置き換えるの
に必要な制御回路が、図２に示す回路よりも複雑とな
る。つまり、本セル領域内のメモリセルを読み出したデ
ータを、冗長セル領域１内のメモリセルを読み出したデ
ータあるいは、冗長セル領域２内のメモリセルを読み出
したデータのどちらかに置き換えるか制御する必要があ
るが、図２から推測できるので説明を省略する。
モリセルを冗長セル領域内のメモリセルに置き換えるの
に必要な制御回路が、図２に示す回路よりも複雑とな
る。つまり、本セル領域内のメモリセルを読み出したデ
ータを、冗長セル領域１内のメモリセルを読み出したデ
ータあるいは、冗長セル領域２内のメモリセルを読み出
したデータのどちらかに置き換えるか制御する必要があ
るが、図２から推測できるので説明を省略する。
【００９０】
【発明の効果】以上述べたように本発明は、フラッシュ
ＥＥＰＲＯＭが大容量化されるにしたがいセクタ数も多
くなるが、冗長セル領域を複数のセクタで共有する回路
構成をとっているためセクタ数が多くなっても、
ＥＥＰＲＯＭが大容量化されるにしたがいセクタ数も多
くなるが、冗長セル領域を複数のセクタで共有する回路
構成をとっているためセクタ数が多くなっても、
【００９１】（１）本セル領域内のメモリセルを、冗長
セル領域内のメモリセルに置換するのに必要な回路の回
路規模が、従来例に比べ小さい。
セル領域内のメモリセルに置換するのに必要な回路の回
路規模が、従来例に比べ小さい。
【００９２】（２）置換するセクタを記憶するヒューズ
と、冗長セル領域から読み出したデータを割り当てる出
力ビットＮO．を記憶するヒューズの個数が従来技術に
比べすくない。したがって、これらがフラッシュＥＥＰ
ＲＯＭ内に占める面積が従来例に比べ小さくなる。ヒュ
ーズの個数が従来技術に比べ少なくなるので、チップの
機能チェックの段階において、ヒューズにデータを書き
込む時間が短くなる。したがって、大容量化されセクタ
数が多くなっても、従来技術に比べ安価なフラッシュＥ
ＥＰＲＯＭを市場に提供できるという効果がある。
と、冗長セル領域から読み出したデータを割り当てる出
力ビットＮO．を記憶するヒューズの個数が従来技術に
比べすくない。したがって、これらがフラッシュＥＥＰ
ＲＯＭ内に占める面積が従来例に比べ小さくなる。ヒュ
ーズの個数が従来技術に比べ少なくなるので、チップの
機能チェックの段階において、ヒューズにデータを書き
込む時間が短くなる。したがって、大容量化されセクタ
数が多くなっても、従来技術に比べ安価なフラッシュＥ
ＥＰＲＯＭを市場に提供できるという効果がある。
【図１】本発明の第１実施例を示すブロック図である。
【図２】第１実施例の置換回路を示すブロック図であ
る。
る。
【図３】本発明の第２実施例を示すブロック図である。
【図４】従来例を示すブロック図である。
【図５】フラッシュＥＥＰＲＯＭの従来例を示すブロッ
ク図である。
ク図である。
【図６】図５に示した従来例に含まれる置換回路を示す
ブロック図である。
ブロック図である。
ＭＸ11〜ＭＸ18 メモリアレイ ＭＸR1，ＭＸR2 冗長メモリアレイ ＳＳ1〜ＳＳ16，ＳＳＲ1，ＳＳＲ2 ソーススイッチ回
路 Ｙ2R1，Ｙ2R2 セクタ選択線 Ｙ21〜Ｙ216 列選択線 ＲＡＣ0〜ＲＡＣ3 リダンダンシーアドレスサーキット ＹＤＥ6〜21 セクタ選択デコーダ回路 ＲＳＣ リダンダンシーセレクトサーキット ＲＢＣ0〜ＲＢＣ2 リダンダンシービットサーキット ＲＡＣC1 リダンダンシーアクセスサーキット
路 Ｙ2R1，Ｙ2R2 セクタ選択線 Ｙ21〜Ｙ216 列選択線 ＲＡＣ0〜ＲＡＣ3 リダンダンシーアドレスサーキット ＹＤＥ6〜21 セクタ選択デコーダ回路 ＲＳＣ リダンダンシーセレクトサーキット ＲＢＣ0〜ＲＢＣ2 リダンダンシービットサーキット ＲＡＣC1 リダンダンシーアクセスサーキット
Claims (4)
- 【請求項１】複数の第１のメモリセルアレイが共通にＯ
Ｎ／ＯＦＦ制御される第１のスイッチ群を介して複数の
データバスにそれぞれ接続される第１のセクタと、複数
の第２のメモリセルアレイが共通にＯＮ／ＯＦＦ制御さ
れる第２のスイッチ群を介して前記複数のデータバスに
それぞれ接続される第２のセクタとを少なくとも有し、
前記第１のセクタの前記第１のメモリセルアレイと前記
第２のセクタの前記第２のメモリセルアレイのいずれか
のメモリセルアレイに不良のメモリセルがあった場合、
少なくとも前記第１のセクタ及び第２のセクタに対して
共通に設けられた冗長セル領域内の冗長メモリセルに置
換する手段を備えたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】前記冗長セル領域の冗長メモリセルは前記
第１及び第２のスイッチ群とは別に設けられた第３のス
イッチを介して前記複数のデータバスとは異なるデータ
バスに接続されることを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】前記冗長セル領域が複数ある場合、各冗長
セル領域内の冗長メモリセルは前記第１及び第２のスイ
ッチ群とは別に設けられた複数の第３のスイッチを介し
て前記複数のデータバスとは異なる複数のデータバスに
それぞれ接続されることを特徴とする請求項１記載の不
揮発性半導体装置。 - 【請求項４】前記第１のスイッチ群及び前記第２のスイ
ッチ群は、それぞれゲートにセクタ選択信号が共通に印
加されるＭＯＳＦＥＴであることを特徴とする請求項１
記載の不揮発性半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359812A JP2738195B2 (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置 |
| US07/985,607 US5329488A (en) | 1991-12-27 | 1992-12-03 | Nonvolatile semiconductor memory device with redundancy circuit |
| DE69230281T DE69230281T2 (de) | 1991-12-27 | 1992-12-09 | Nichtflüchtiges Halbleiterspeichergerät mit Redundanz |
| EP92311210A EP0549193B1 (en) | 1991-12-27 | 1992-12-09 | Nonvolatile semiconductor memory device with redundancy |
| KR1019920025605A KR950014802B1 (ko) | 1991-12-27 | 1992-12-26 | 불휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359812A JP2738195B2 (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182491A JPH05182491A (ja) | 1993-07-23 |
| JP2738195B2 true JP2738195B2 (ja) | 1998-04-08 |
Family
ID=18466420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3359812A Expired - Fee Related JP2738195B2 (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5329488A (ja) |
| EP (1) | EP0549193B1 (ja) |
| JP (1) | JP2738195B2 (ja) |
| KR (1) | KR950014802B1 (ja) |
| DE (1) | DE69230281T2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950013342B1 (ko) * | 1992-10-06 | 1995-11-02 | 삼성전자주식회사 | 반도체 메모리장치의 결함구제회로 |
| US5359570A (en) * | 1992-11-13 | 1994-10-25 | Silicon Storage Technology, Inc. | Solid state peripheral storage device |
| US5349558A (en) * | 1993-08-26 | 1994-09-20 | Advanced Micro Devices, Inc. | Sector-based redundancy architecture |
| US5442586A (en) * | 1993-09-10 | 1995-08-15 | Intel Corporation | Method and apparatus for controlling the output current provided by a charge pump circuit |
| DE69426817T2 (de) * | 1994-06-07 | 2001-08-02 | St Microelectronics Srl | Fertigungprüfungsverfahren von Flash-EEPROM-Vorrichtungen |
| US5517138A (en) * | 1994-09-30 | 1996-05-14 | Intel Corporation | Dual row selection using multiplexed tri-level decoder |
| US5559742A (en) * | 1995-02-23 | 1996-09-24 | Micron Technology, Inc. | Flash memory having transistor redundancy |
| JPH08293197A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 不揮発性半導体記憶装置 |
| KR100217910B1 (ko) * | 1995-08-17 | 1999-09-01 | 김영환 | 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 |
| US5576985A (en) * | 1996-03-25 | 1996-11-19 | Holtz; Klaus | Integrated content addressable read only memory |
| US5896393A (en) * | 1996-05-23 | 1999-04-20 | Advanced Micro Devices, Inc. | Simplified file management scheme for flash memory |
| US5828599A (en) * | 1996-08-06 | 1998-10-27 | Simtek Corporation | Memory with electrically erasable and programmable redundancy |
| US5996106A (en) * | 1997-02-04 | 1999-11-30 | Micron Technology, Inc. | Multi bank test mode for memory devices |
| US5913928A (en) | 1997-05-09 | 1999-06-22 | Micron Technology, Inc. | Data compression test mode independent of redundancy |
| KR100280451B1 (ko) * | 1998-03-12 | 2001-02-01 | 김영환 | 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리 |
| TW446876B (en) * | 1998-08-27 | 2001-07-21 | Sanyo Electric Co | Non-volatile semiconductor memory |
| US6026021A (en) * | 1998-09-10 | 2000-02-15 | Winbond Electronics Corp. America | Semiconductor memory array partitioned into memory blocks and sub-blocks and method of addressing |
| JP2002063797A (ja) * | 2000-08-22 | 2002-02-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6865702B2 (en) | 2001-04-09 | 2005-03-08 | Micron Technology, Inc. | Synchronous flash memory with test code input |
| US7162668B2 (en) * | 2001-04-19 | 2007-01-09 | Micron Technology, Inc. | Memory with element redundancy |
| US7640465B2 (en) * | 2001-04-19 | 2009-12-29 | Micron Technology, Inc. | Memory with element redundancy |
| KR100504114B1 (ko) * | 2002-08-23 | 2005-07-27 | 삼성전자주식회사 | 불량 셀 구제 기능을 갖는 롬 메모리 장치 및 불량 셀구제 방법 |
| JP2004110870A (ja) * | 2002-09-13 | 2004-04-08 | Fujitsu Ltd | 半導体記憶装置 |
| KR100578141B1 (ko) | 2004-11-22 | 2006-05-10 | 삼성전자주식회사 | 읽기 속도를 향상시킬 수 있는 낸드 플래시 메모리 장치 |
| JP4727273B2 (ja) * | 2005-03-31 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| JP2008097696A (ja) * | 2006-10-11 | 2008-04-24 | Elpida Memory Inc | 半導体装置 |
| US7966518B2 (en) * | 2007-05-15 | 2011-06-21 | Sandisk Corporation | Method for repairing a neighborhood of rows in a memory array using a patch table |
| US7958390B2 (en) * | 2007-05-15 | 2011-06-07 | Sandisk Corporation | Memory device for repairing a neighborhood of rows in a memory array using a patch table |
| TW201019333A (en) * | 2008-11-12 | 2010-05-16 | Skymedi Corp | Defect processing method for multi-channel flash memory storage device |
| US9082057B2 (en) * | 2009-08-19 | 2015-07-14 | Intelleflex Corporation | RF device with tamper detection |
| US10062440B1 (en) * | 2017-06-20 | 2018-08-28 | Winbond Electronics Corp. | Non-volatile semiconductor memory device and reading method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
| US4547867A (en) * | 1980-10-01 | 1985-10-15 | Intel Corporation | Multiple bit dynamic random-access memory |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| US4885720A (en) * | 1988-04-01 | 1989-12-05 | International Business Machines Corporation | Memory device and method implementing wordline redundancy without an access time penalty |
| JP2698834B2 (ja) * | 1988-11-22 | 1998-01-19 | 株式会社日立製作所 | 不揮発性記憶装置 |
| NL8900026A (nl) * | 1989-01-06 | 1990-08-01 | Philips Nv | Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens. |
| JPH02208898A (ja) * | 1989-02-08 | 1990-08-20 | Seiko Epson Corp | 半導体記憶装置 |
| JPH05109292A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1991
- 1991-12-27 JP JP3359812A patent/JP2738195B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-03 US US07/985,607 patent/US5329488A/en not_active Expired - Lifetime
- 1992-12-09 EP EP92311210A patent/EP0549193B1/en not_active Expired - Lifetime
- 1992-12-09 DE DE69230281T patent/DE69230281T2/de not_active Expired - Fee Related
- 1992-12-26 KR KR1019920025605A patent/KR950014802B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0549193B1 (en) | 1999-11-10 |
| KR930014612A (ko) | 1993-07-23 |
| JPH05182491A (ja) | 1993-07-23 |
| US5329488A (en) | 1994-07-12 |
| EP0549193A2 (en) | 1993-06-30 |
| EP0549193A3 (ja) | 1994-04-27 |
| DE69230281D1 (de) | 1999-12-16 |
| DE69230281T2 (de) | 2000-07-13 |
| KR950014802B1 (ko) | 1995-12-14 |
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Legal Events
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