DE69230281T2

DE69230281T2 - Nichtflüchtiges Halbleiterspeichergerät mit Redundanz

Info

Publication number: DE69230281T2
Application number: DE69230281T
Authority: DE
Inventors: Kiyokazu Hashimoto
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1991-12-27
Filing date: 1992-12-09
Publication date: 2000-07-13
Anticipated expiration: 2012-12-10
Also published as: US5329488A; KR930014612A; JP2738195B2; JPH05182491A; EP0549193A2; DE69230281D1; EP0549193B1; EP0549193A3; KR950014802B1

Description

Hintergrund der Erfindung

Gebiet der Erfindung:

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine als EEPROM (elektrisch löschbarer und programmierbarer Nur-Lese-Speicher) bekannte nichtflüchtige Halbleiterspeichervorrichtung.

Beschreibung des Stands der Technik:

Fig. 1 von den beigefügten Zeichnungen stellt in Blockdarstellung Speicherzellen und zugeordnete Schaltungskomponenten eines Flash-EEPROM's dar, welche alle in den Speicherzellen gespeicherten Daten auf einmal löschen können. Die in Fig. 1 dargestellte Schaltungsanordnung entspricht nur einem Bit eines Ausgangssignals. Wenn das Flash-EEPROM eine 8-Bit Ausgangskonfiguration aufweist, besitzt es acht Schaltungen, die jeweils identisch mit der in Fig. 1 dargestellten sind, welche parallel zueinander angeordnet sind.
Das Flash-EEPROM weist einen mit einer externen Versorgungsspannung Vpp für die Zuführung der erforderlichen hohen Spannung verbundenen Anschluß PP auf, wenn das EEPROM Daten schreibt oder löscht. Das Flash-EEPROM weist auch mehrere Spaltenadressenleitungen Y&sub1;&sub1;, .., Y1l, Ys21, ..., Ys2j zur Angabe der Spaltenadresse einer Speicherzelle und mehrere Zeilenadressenleitungen X&sub1;, ..., Xk für die Anzeige einer Zeilenadresse einer Speicherzelle. Im Schreibmodus beliefert eine Dateneingangsleitung DIN eine Speicherzelle, welche durch eine Spaltenadressenleitung und Zeilenadressenleitung selektiert wurde, mit Daten "0", die eine hohe Spannung VPG für das momentane Schreiben von Daten anzeigen, oder mit Daten "1", die eine Spannung von 0 Volt für das Schreiben von keinen Daten anzeigen. Ein Signal ER befindet sich auf einem hohem Pegel "H" im Löschmodus und auf einem niedrigen Pegel "L" in anderen Modi.
Ein N-Kanal-Anreicherungs-MOSFET (hierin nachstehend als NE-MOSFET bezeichnet) QY1W zum Schreiben von Daten weist ein von der Dateneingangsleitung DIN gesteuertes Gate auf. Das Flash-EEPROM enthält auch mehrere NE-MOSFETs QYS211, ..., QYS21j, QY111, ..., QY11l, ..., QY1jl für die Selektion von Spaltenadressen. Speicherzellen M&sub1;&sub1;&sub1;&sub1;, ..., M1k11 haben entsprechende Drains mit einer Digitleitung D&sub1;&sub1;&sub1; verbunden, entsprechende Sources mit einem gemeinsamen Sourceanschluß CS verbunden, und entsprechende Gates jeweils mit den Zeilenadressenleitungen X&sub1;, ..., Xk verbunden. Speicherzellen M11jl, ..., M1kj1 haben entsprechende Drains gemeinsam mit einer Digitleitung D1j1 verbunden, entsprechende Sources gemeinsam mit dem gemeinsamen Sourceanschluß CS verbunden, und entsprechende Gates mit den Zeilenadressenleitungen X&sub1;, ..., Xk verbunden. Speicherzellen M11jl, ..., M1kj1 haben entsprechende Drains gemeinsam mit einer Digitleitung D1j1 verbunden, entsprechende Sources gemeinsam mit dem gemeinsamen Sourceanschluß CS verbunden, und entsprechende Gates mit den Zeilenadressenleitungen X&sub1;, ..., Xk verbunden. Speicherzellen M11jl, ..., M1kjl haben entsprechende Drains gemeinsam mit einer Digitleitung D1j1 verbunden, entsprechende Sources gemeinsam mit dem gemeinsamen Sourceanschluß CS verbunden, und entsprechende Gates mit den Zeilenadressenleitungen X&sub1;, ..., Xk verbunden. Die Speicherzellen M&sub1;&sub1;&sub1;&sub1;, ..., M1k11, M111l, ..., M1k1l sind als eine Speicherzellenmatrix MX&sub1;&sub1; mit einem Aus gangsknoten N&sub1;&sub1; angeordnet, und die Speicherzellen M11j1, ..., M1kj1, M11jl, ..., M1kjl sind als eine Speicherzellenmatrix MX1j mit einem Ausgangsknoten N1j angeordnet.
Im Lesemodus dient ein Leseverstärker SA1 zur Detektion, ob eine Speicherzelle, welche von einer Zeilenadressenleitung und einer Spaltenadressenleitung selektiert wurde, "0" speichert (d. h., die Speicherzelle hat Daten geschrieben) oder "1" (d. h., die Speicherzelle hat keine Daten geschrieben, oder hat Daten gelöscht). Der Leseverstärker SA1 kann eine Spannungsveränderung auf einem Datenbus SC&sub1; verstärken. Der Leseverstärker SA1 erzeugt ein Ausgangssignal Sout1' welche das detektierte Ergebnis anzeigt. Ein Sourceschalter SS legt eine Spannung von 0 Volt an den gemeinsamen Sourceanschluß CS im Schreib- und Lesemodus an, und eine Löschspannung Vpp an den gemeinsamen Sourceanschluß CS im Löschmodus.
Die nachstehende Tabelle zeigt Spannungen an den Signalleitungen und Knoten zu dem Zeitpunkt, an dem die Speicherzelle M&sub1;&sub1;&sub1;&sub1; von den Zeilen- und Spaltenadressenleitungen im Schreib-, Lösch-, und Lesemodus selektiert ist.
Der Betrieb des Flash-EEPROM's in den vorgenannten drei Modi wird nachstehend kurz unter Bezugnahme auf Fig. 1 und die vorstehende Tabelle beschrieben.

(1) Schreibmodus:

Eine Spannung Vpp von 12 V wird an die Anschlüsse PP angelegt, eine Spannung von 12 V an die Zeilenadressenleitung X&sub1;, eine Spannung von 0 V an die anderen nicht selektierten Zeilenadressenleitungen, eine Spannung von 12 V an die Spaltenadressenleitungen Y&sub1;&sub1;, YS21, eine Spannung von 0 V an die anderen nicht selektierten Spaltenadressenleitungen und eine Spannung von 0 V an die gemeinsame Sourceleitung CS.
Wenn die zu schreibenden Daten "0" sind, wird die hohe Spannung VPG, welche gemäß den Schreibeigenschaften der Speicherzelle festgelegt wird (VPG < Vpp) an die Dateneingangsleitung DIN angelegt. Die Spannung [VPG-VTN](VTN ist die Schwellenspannung aller NE-MOSFET's) wird über die Digitleitung D&sub1;&sub1;&sub1; an Drain der Speicherzelle M&sub1;&sub1;&sub1;&sub1; angelegt, die Spannung Vpp = 12 V, an deren Gate und die Spannung von 0 V an deren Source. Daher fließt ein Kanalstrom durch die Speicherzelle M&sub1;&sub1;&sub1;&sub1;, welcher heiße Elektronen in ein sog. Floating-Gate FG&sub1;&sub1;&sub1;&sub1; der Speicherzelle M&sub1;&sub1;&sub1;&sub1; injiziert. Demzufolge steigt die Schwellenspannung der Speicherzelle M&sub1;&sub1;&sub1;&sub1; auf einen Wert höher als ihre Lesespannung von 5 V an.
Wenn die zu schreibenden Daten "1" sind, wird eine Spannung von 0 V an die Dateneingangsleitung DIN angelegt, was den NE-MOSFET QY1W nicht leitend macht, und keine hohe Spannung wird an Drain der Speicherzelle M&sub1;&sub1;&sub1;&sub1; über die Digitleitung D&sub1;&sub1;&sub1; angelegt. Daher werden keine Daten in die Speicherzelle M&sub1;&sub1;&sub1;&sub1; eingeschrieben.

(2) Löschmodus:

eine Spannung Vpp von 12 V wird an den Anschluß PP angelegt, und eine Spannung von 0 V wird an alle Spaltenadressenleitungen und alle Zeilenadressenleitungen angelegt. Wenn das an den Sourceschalter SS angelegte Signal ER sich auf hohem Pegel ("H") befindet, steigt die an die gemeinsame Sourceleitung CS angelegte Spannung von 0 V auf Vpp und wird bei Vpp gehalten. Da die gemeinsame Sourceleitung CS von den Sources aller Speicherzellen M&sub1;&sub1;&sub1;&sub1; - M1kj1 gemeinsam genutzt wird, wird ein hohes elektrisches Feld zwischen den Gates und Sources aller Speicherzellen M&sub1;&sub1;&sub1;&sub1; - M1kj1 angelegt. Die in den Floating-Gates der Speicherzellen M&sub1;&sub1;&sub1;&sub1; - M1kj1 gespeicherten elektrischen Ladungen werden in die gemeinsame Sourceleitung CS entladen. Die Schwellenspannung aller Speicherzellen M&sub1;&sub1;&sub1;&sub1; - M1kj1 wird verringert, und deren Lesespannung ebenfalls verringert.

(3) Lesemodus:

Eine Spannung VCC von 5 V wird an den Anschluß PP angelegt, eine Spannung von 5 V an die Zeilenadressenleitung X&sub1;, eine Spannung von 0 V an die anderen nicht selektierten Adressenleitungen, eine Spannung von 5 V an die Spaltenadressenleitungen Y&sub1;&sub1;, YS21, eine Spannung von 0 V an die anderen nicht selektierten Spaltenadressenleitungen und eine Spannung von 0 V an die gemeinsame Sourceleitung CS.
Daher sind der Ausgangsknoten N&sub1;&sub1; und der Datenbus SC&sub1; miteinander verbunden. Wenn die Daten "0" in der Speicherzelle M&sub1;&sub1;&sub1;&sub1; gespeichert sind, wird die Speicherzelle M&sub1;&sub1;&sub1;&sub1; nicht leitend und die Spannung auf dem Datenbus SC&sub1; wird auf einem Wert von 1,5 V gehalten, welcher von der Vorspannungsschal tung des Leseverstärkers SA&sub1; bestimmt wird. Der Leseverstärker SA1 erzeugt ein Ausgangssignal Sout1 von "0".
Andererseits wird, wenn die Daten "1" in der Speicherzelle M&sub1;&sub1;&sub1;&sub1; gespeichert sind, die Speicherzelle M&sub1;&sub1;&sub1;&sub1; leitend, und die Spannung auf dem Datenbus SC&sub1; fällt leicht unter 1,5 V, was von dem Leseverstärker SA1 detektiert wird. Der Leseverstärker SA1 erzeugt ein Ausgangssignal Sout1 "1".
Das Flash-EEPROM arbeitet in der vorstehend beschriebenen Weise im Schreib-, Lösch- und Lesemodus.
Zur Erfüllung des Bedarfs nach Flash-EEPROM's großer Kapazität in den letzten Jahren wurden Flash-EEPROM's in den Markt eingeführt, welche aus Speicherzellen bestehen, die in n Sektoren gruppiert sind, die einzeln programmierbar und löschbar sind.
Flash-EEPROM's bestehend aus in n Sektoren gruppierten Speicherzellen, sind aufgrund nachstehender Gründe vorteilhaft: Wenn Speicherzellen, deren Daten zu verändern sind, nur in einem Sektor vorliegen, bleiben die Daten in den anderen (n-1) Sektoren intakt, und der Sektor, welcher aus den Speicherzellen besteht, welche die zu verändernden Daten speichern, wird in seiner Gesamtheit auf einmal gelöscht, worauf gewünschte Daten sukzessiv in diese Speicherzellen in dem gelöschten Sektor eingeschrieben werden können. Demzufolge ist die erforderliche Zeit zum Schreiben der gewünschten Daten kürzer als die Zeit, die zum Schreiben von Daten in ein Flash-EEPROM erforderlich ist, das nicht in Sektoren unterteilt ist.
Wenn beispielsweise die Speicherzellen eines 2M-Bit Flash-EEPROM's mit einer 8-Bit-Datenausgabefähigkeit in 16 Sektoren mit jeweils einer Speicherkapazität von 128 Kbits (16 Kbytes) gruppiert sind, können insgesamt 128 Kbites auf einmal gelöscht werden.
EEPROM's mit größerer Speicherkapazität haben Probleme bezüglich niedriger Ausbeute, da Fehlfunktionen einiger Speicherzellen beispielsweise aufgrund von Chipdefekten auftreten können, die bei der Herstellung der EEPROM's auftreten. Es ist bekannt, daß die Ausbeute derartiger EEPROM's stark erhöht werden kann, wenn alle defekten Speicherzellen repariert werden. Gemäß einem ersten Versuch wird ein redundanter Zellenbereich in einem Chip vorgesehen, und nach Detektion einer Digitleitung, die mit einer defekten Speicherzelle verbunden ist, wird die Digitleitung und die defekte Speicherzelle durch eine Digitleitung und eine redundante Speicherzelle, welche in dem redundanten Zellenbereich vorhanden sind, ersetzt.
Fig. 2 von den beigefügten Zeichnungen stellt in Blockschaltbildform Speicherzellenmatrizen eines aus Speicherzellensektoren, wovon jeder vollständig auf einmal gelöscht werden kann, bestehenden Flash-EEPROM's mit 8 Bit Ausgang dar. Das Flash-EEPROM weist mehrere Speicherzellensektoren 1, ..., n auf. Diese Speicherzellensektoren 1, ..., n weisen Speicherzellenmatrizen MX&sub1;&sub1;, MX&sub1;&sub2;, ..., MX&sub1;&sub8;, ..., MXn1, MXn2, ..., MXn8 auf, welche entsprechende Ausgangsknoten N&sub1;&sub1;, N&sub1;&sub2;, ..., N&sub1;&sub8;, ..., Nn1, Nn2, ..., Nn8 besitzen, wobei alle Speicherzellen im Aufbau mit der in Fig. 1 dargestellten Speicherzellenmatrix MX&sub1;&sub1; identisch sind. Die Speicherzellensektoren 1, ..., n enthalten ebenfalls redundante Speicherzellenbereiche oder Matrizen MX1R, ..., MXnR, welche jeweils entsprechende Ausgangsknoten N1R, ..., NnR und redundante Speicherzellen enthalten, die vom Aufbau her mit den in Fig. 1 dargestellten Speicherzellen M&sub1;&sub1;&sub1;&sub1; - M1kjl identisch sind.
Die redundante Speicherzellenmatrix MX1R und die anderen redundanten Speicherzellenmatrizen, z. B. die redundante Speicherzellenmatrix MXnR sind vom Aufbau her mit der Speicherzellenmatrix MX&sub1;&sub1; identisch. In dem Speicherzellensektor 1 kann jede Digitleitung, die mit einer defekten Speicherzelle zwischen den Speicherzellen in den Speicherzellenmatrizen MX&sub1;&sub1;-MX&sub1;&sub8; verbunden ist, welche keine Daten schreiben, löschen oder lesen kann, durch eine Digitleitung in der redundanten Speicherzellenmatrix MX1R ersetzt werden. In den anderen Speicherzellensektoren, wie z. B. dem Speicherzellensektor n, kann jede Digitleitung, die mit einer defekten Speicherzelle zwischen den Speicherzellen in den Speicherzellenmatrizen MXn1-MXn8 verbunden ist, welche keine Daten schreiben, löschen oder lesen kann, durch eine Digitleitung in der red- undanten Speicherzellenmatrix MXnR ersetzt werden. Diese Speicherzellenmatrizen außer den redundanten Speicherzellenmatrizen werden ebenfalls als Hauptspeicherzellenmatrizen oder Bereiche bezeichnet.
Ein Sourceschalter SS&sub1; für den Sektor 1 ist mit einer gemeinsamen Sourceleitung CS&sub1; verbunden, die mit den Sources aller Speicherzellen in dem Sektor 1 verbunden ist. Der Sourceschalter SS&sub1; kann durch eine Sourceschalter-Selektionsleitung Y&sub2;&sub1;(S) und eine Signalleitung ER gesteuert werden. Ebenso sind die Sourceschalter für die anderen Sektoren in derselben Weise, wie vorstehend beschrieben, verbunden. Beispielsweise ist ein Sourceschalter SSn für den Sektor n mit einer gemeinsamen Sourceleitung CSn verbunden, die mit den Sources aller Speicherzellen in dem Sektor n verbunden ist. Der Sourceschalter SSn kann durch eine Sourceschalter- Selektionsleitung Y2n(s) und eine Signalleitung ER gesteuert werden.
Datenbusse SC&sub1;, SC&sub2;, ..., SC&sub8; sind mit der Source des Daten schreibenden NE-MOSFETs QY1W und mit Eingangsanschlüssen des Leseverstärkers SA1 gemäß Darstellung in Fig. 1 verbunden. Die Datenbusse SC&sub1;, SC&sub2;, ..., SC&sub8; sind über entsprechende Sektor selektierende NE-MOSFETs QY212, QY212, ..., QY218, ..., QY2n1, QY2n2, QY2n8 mit Speicherzellenmatrizen MX&sub1;&sub1;, MX&sub1;&sub2;, ..., MX&sub1;&sub8;, ..., MXn1, MXn2, ..., MXn8 verbunden. Der Leseverstärker SA1 erzeugt Ausgangssignale Sout1' Sout2'..., Sout8 bezüglich der Datenbusse SC&sub1;, SC&sub2;, ..., SC&sub8;.
Ein Datenbus SCR ist mit der Source des Daten schreibenden NE-MOSFETs QY1W und einem Eingangsanschluß des Leseverstärkers SA1 gemäß Fig. 1 verbunden. Der Datenbus SCR ist ebenfalls über Sektor selektierende NE-MOSFETs QY21R, ..., QY2nR mit redundanten Speicherzellenmatrizen MX1R, ..., MXnR verbunden. Der Leseverstärker SA1 erzeugt ein Ausgangssignal SoutR bezüglich des Datenbusses SCR.
Sektorselektionsleitungen Y&sub2;&sub1;, ..., Y2n sind mit den Gates der Sektor selektierenden NE-MOSFETs QY211, QY212, ..., QY218, QY21R, ..., QY2n1, QY2n2, ..., QY2n8, QY2nR verbunden.
Das in Fig. 2 dargestellte Flash-EEPROM unterscheidet sich von dem in Fig. 1 dargestellten Flash-EEPROM dahingehend, daß während Daten über Spaltenadressen selektierende NE-MOSFETs QYS211, ..., QYS21j in dem Schreib- und Lesemodus in dem in Fig. 1 dargestellten Flash-EEPROM geschrieben und gelesen werden, Daten über Sektorselektions-NE-MOSFETs QY211, ..., QY2n1 in dem in Fig. 2 dargestellten Flash-EEPROM geschrieben und gelesen werden. Die Spannungen an den Knoten in dem Schreib- und Lesemodus, die in der vorstehenden Tabelle gezeigt sind, treffen auf das in Fig. 2 dargestellte Flash- EEPROM mit der Ausnahme zu, daß YS21 nach Y&sub2;&sub1; wechseln sollte.
Der Betrieb des in Fig. 2 dargestellten Flash-EEPROM's im Sektorlöschmodus wird nachstehend beschrieben.
Es wird angenommen das der Sektor 1 zum Löschen selektiert wird. Die Signalleitung ER wird auf einen hohen Pegel ("H")gesetzt, die Sourceschalter-Selektionsleitung Y21(s) wird auf einen hohen Pegel ("H") gesetzt und die anderen Sourceschalter-Selektionsleitungen Y22(s) - Y2n(s) werden auf einen ("L") Pegel gesetzt. Eine Spannung von 12 V wird dann an die gemeinsame Sourceleitung CS1 angelegt, und eine Spannung von 0 V wird an die anderen gemeinsamen Sourceleitungen CS&sub2;-CSn angelegt. Da eine Spannung von 0 V an alle Zeilen- und Spaltenadressenleitungen zu diesem Zeitpunkt angelegt wird, wie es in der vorstehenden Tabelle dargestellt ist, wird ein hohes elektrisches Feld zwischen den Gates und Sources nur der zum Sektor 1 gehörenden Speicherzellen angelegt, und die in den Speicherzellen des Sektors 1 gespeicherten Daten werden gelöscht.
Obwohl das in Fig. 2 dargestellte Flash-EEPROM in dem Sektorlöschmodus gemäß vorstehender Beschreibung arbeitet, können alle in dem Flash-EEPROM gespeicherten Daten ebenfalls gelöscht werden, wenn alle Sourceschalter SS&sub1;-SSn aktiviert werden.
Wenn sich herausstellt, daß das in Fig. 2 dargestellte Flash-EEPROM eine Speicherzelle enthält, welche nicht in der Lage ist, irgendwelche Daten zu schreiben, zu löschen oder zu lesen, kann dann die mit der fehlerhaften Speicherzelle verbundene Digitleitung mit einer Digitleitung in dem redundanten Speicherzellenbereich oder Matrix ersetzt werden.
Es wird angenommen, daß eine Digitleitung D&sub1;&sub8;&sub1; in der Speicherzellenmatrix MX&sub1;&sub8; durch eine Digitleitung D1R1 in der redundanten Speicherzellenmatrix MX1R in Sektor 1 zu ersetzen ist.
Fig. 3 von den beigefügten Zeichnungen zeigt eine Steuerschaltung RED&sub1;&sub1; für den Ersatz von Digitleitung D&sub1;&sub1;&sub1;, D&sub1;&sub2;&sub1;, ..., D&sub1;&sub8;&sub1; in entsprechenden Hauptspeicherzellenmatrizen MX&sub1;&sub1;, MX&sub1;&sub2;, ..., MX&sub1;&sub8; durch eine Digitleitung D1R1 in der redundanten Speicherzellenmatrix MX1R in Sektor 1. Der Verkürzung wegen wird die Anzahl benutzter Speicherzellen zu 16 angenommen.
Die Steuerschaltung RED&sub1;&sub1; weist Adresseneingangsanschlüsse A&sub0;, A&sub1;, A&sub2;, A&sub3; für die Zuführung von Adressen zur Selektion der in Fig. 2 dargestellten Sektorselektionsleltungen Y&sub2;&sub1;, ..., Y2n auf. Ein Sektorselektionsdecoder Y-DEC-2 wird mit den Adressendaten von den Adresseneingangsanschlüssen A&sub0;, A&sub1;, A&sub2;, A&sub3; beliefert. Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; werden von jeweils von den an die Adresseneingangsanschlüsse A&sub0;, A&sub1;, A&sub2;, A&sub3; angelegten Adressen gesteuert. Die Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; weisen jede interne Schmelzelemente zur Speicherung der Adresse eines zu ersetzenden Sektors auf. Die Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; detektieren, ob die gelieferten Adressendaten mit den gespeicherten Adressendaten übereinstimmen, und erzeugen entsprechende Ausgangssignale RA&sub1;&sub0;, RA&sub1;&sub1;, RA&sub1;&sub2;, RA&sub1;&sub3;, wenn die gelieferten Adressendaten mit den gespeicherten Adressendaten übereinstimmen. Eine Redundanzselektionsschaltung RSC speichert Daten, welche anzeigen, ob das Flash-EEPROM eine Redundanzspeicherzellenmatrix verwendet oder nicht. Solche Daten werden durch selektives Schmelzen eines internen Schmelzelementes in der Redundanzselektionsschaltung RSC mittels einem von einem Außenanschluß DW angelegten Steuersignal gespeichert. Wenn eine Redundanzspeicherzellenmatrix verwendet wird, erzeugt die Redundanzselektionsschaltung RSC ein Ausgangssignal RY&sub2;&sub1; von "1".
Redundanzbitschaltungen RBC&sub0;, RBC&sub1;, RBC&sub2;, welche jeweils Schmelzelemente aufweisen, welche selektiv von Steuersignalen geschmolzen werden, die von entsprechenden Eingangsanschlüssen D&sub0;, D&sub1;, D&sub2; angelegt werden, um so Daten zu speichern, welche anzeigen, welches Ausgangsbit der ersetzten Digitleitung zuzuweisen ist.
Eine Redundanzzugriffsschaltung RACC&sub1;&sub1; erzeugt ein Ausgangssignal YR von "1", wenn die von den Eingangsanschlüssen A&sub0;, A&sub1;, A&sub2;, A&sub3; gelieferten Daten mit den in den Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; gespeicherten Daten übereinstimmen, d. h., wenn der von den an die Eingangsanschlüsse A&sub0;, A&sub1;, A&sub2;, A&sub3; gelieferten Adresse selektierte Sektor mit dem Sektor übereinstimmt, dessen Speicherzellenmatrix durch die Redundanzspeicherzellenmatrix zu ersetzen ist. Die Redundanzzugriffsschaltung RACC&sub1;&sub1; weist ein NAND-Gatter NANDR und einen Inverter INVR auf.
Die Steuerschaltung RED&sub1;&sub1; weist auch eine Steuerschaltung TR&sub1;&sub1; auf, welche die Übertragung der Ausgangsdaten des Leseverstärkers steuert, der eine Redundanzspeicherzelle zu jedem von den Ausgangssignalen Dout1-Dout8 anzeigt. Die Schaltung TR&sub1;&sub1; weist einen aus NAND-Gattern NAND&sub1;-NAND&sub8;, die mit entsprechenden Invertern INV&sub1;-INV&sub8; verbunden sind, bestehenden Decoder und einen aus Schaltern SW&sub1;-SW&sub8; bestehenden Schaltabschnitt auf.
Wie vorstehend beschrieben, wird angenommen, daß die Digitleitung D&sub1;&sub8;&sub1; in der Speicherzellenmatrix MX&sub1;&sub8; durch die Digitleitung D1R1 in der redundanten Speicherzellenmatrix MX1R in Sektor 1 ersetzt wird. In einer Prozedur zur Prüfung der Funktionen des Flash-EEPROM's werden die Adresse des Sektors 1, in welchem die Digitleitung D&sub1;&sub8;&sub1; durch die Digitleitung D1R1 zu ersetzen ist, und Daten, welche entsprechende Ausgangsbits darstellen, durch Schmelzelemente geschrieben. Beispielsweise wird angenommen, daß wenn keine Daten durch die Schmelzelemente geschrieben sind, Ausgangssignale "0" erzeugt werden. Die Schmelzelemente der Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; schreiben keinerlei Daten vorausgesetzt, daß die den Sektor 1 anzeigenden Daten diesen (RA&sub1;&sub0; RA&sub1;&sub1; RA&sub1;&sub2; RA&sub1;&sub3;) = (0, 0, 0, 0) entsprechen, und alle Schmelzelemente der Redundanzbitschaltungen RBC&sub0;, RBC&sub1;, RBC&sub2; Daten schreiben, vorausgesetzt, daß Daten, die ein Ausgangsbit 8 anzeigen, (D&sub0;, D&sub1;, D&sub2;) = (1, 1, 1) entsprechen.
Wenn die Schmelzelemente der Redundanzbitschaltungen RBC&sub0;, RBC&sub1;, RBC&sub2; Polysilizium-Schmelzelemente aufweisen, können die Daten durch Schmelzen der Schmelzelemente mit einem Laserstrahl oder durch elektrisches Schmelzen der Schmelzelement mittels einer an die Eingangsanschlüsse D&sub0;, D&sub1;, D&sub2; angelegten hohen Spannung geschrieben werden.
Die Schmelzelemente können zu den in Fig. 1 dargestellten Speicherzellen M&sub1;&sub1;&sub1;&sub1; identische Speicherzellen aufweisen, so daß Daten dadurch elektrisch geschrieben werden können.
Da eine redundante Speicherzellenmatrix verwendet wird, werden Daten auch durch das Schmelzelement der Redundanzselektionsschaltung RSC geschrieben.
Gemäß vorstehender Beschreibung wird ermittelt, ob Daten durch die Schmelzelemente in der Prozedur für die Prüfung der Funktionen des Flash-EEPROM's zu schreiben sind oder nicht. In dieser Ausführungsform sind, wenn die von den Schmelzelementen der Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; gespeicherten Daten mit RACf0, RACf1, RACf2, RACf3 bezeichnet werden, die gespeicherten Daten (RACf0, RACf1, RACf2, RACf3) = (0, 0, 0, 0).
Sofern das Bit für die Ausgabe der Redundanzspeicherzellendaten ein Ausgangsbit 8 ist, speichern die Schmelzelemente der Redundanzbitschaltungen RBC&sub0;, RBC&sub1;, RBC&sub2; Daten (RB&sub1;&sub0;, RB&sub1;&sub1;, RB&sub1;&sub2;) = (1, 1, 1). Die Redundanzbitschaltungen RBC&sub0;, RBC&sub1;, RBC&sub2; speichern auch Signale BRB&sub1;&sub0;, BRB&sub1;&sub1;, BRB&sub1;&sub2;, welche eine Inversion der Daten RB&sub1;&sub0;, RB&sub1;&sub1;, RB&sub1;&sub2; sind. Daher sind diese invertierten Daten (BRB&sub1;&sub0;, BRB&sub1;&sub1;, BRB&sub1;&sub2;) = (0, 0, 0). Das Schmelzelement der Redundanzselektionsschaltung RSC speichert die Daten (RY&sub2;) = (1).
Die gespeicherten Daten der Schmelzelemente werden, wie vorstehend beschrieben, erstellt. Wenn im Lesemodus Adressendaten (A&sub0;, A&sub1;, A&sub2;, A&sub3;) = (0, 0, 0, 0) von den Adresseneingangsanschlüssen A&sub0;, A&sub1;, A&sub2;, A&sub3; geliefert werden, da die gelieferten Adressendaten (A&sub0;, A&sub1;, A&sub2;, A&sub3;) mit den Daten RACf0, RACf1, RACf2, RACf3 übereinstimmen, die von den Schmelzelementen der Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; gespeichert werden, erzeugen die Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; entsprechende Ausgangssignale (RA&sub1;&sub0;, RA&sub1;&sub1;, RA&sub1;&sub2;, RA&sub1;&sub3; = (1, 1, 1, 1). Daher erzeugt die Red- undanzzugriffsschaltung RACC&sub1;&sub1; ein Ausgangssignal YR von "1", welches die Steuerschaltung TR&sub1;&sub1; aktiviert. Die Steuerschaltung TR&sub1;&sub1; wird mit den Daten (RB&sub1;&sub0;, RB&sub1;&sub1;, RB&sub1;&sub2;) = (1, 1, 1) und den Daten (BRB&sub1;&sub0;, BRB&sub1;&sub1;, BRB&sub1;&sub2;) = (0, 0, 0) von den Red- undanzbitschaltungen RBC&sub0;, RBC&sub1;, RBC&sub2; versorgt. Somit erzeugt das NAND-Gatter NAND&sub8; ein Ausgangssignal P&sub1;&sub8; von "0", und der Inverter INV&sub8; erzeugt ein Ausgangssignal q&sub1;&sub8; von "1". Andererseits erzeugen die NAND-Gatter NAND&sub1;-NAND&sub7; entsprechende Ausgangssignale P&sub1;&sub1;-P&sub1;&sub7; von "1", und die Inverter INV&sub1;- INV&sub7; erzeugen entsprechende Ausgangssignale q&sub1;&sub1;-g&sub1;&sub7; von "0".
Ein Schalter SW&sub1; ist so angepaßt, daß er ein Ausgangssignal Sout1 als sein Ausgangssignal Dout1 überträgt, wenn das Ausgangssignal P&sub1;&sub1; = "1" ist, und das Ausgangssignal q&sub1;&sub1; = "0" ist, und das Ausgangssignal SoutR als ein Ausgangssignal Dout1 überträgt, wenn das Ausgangssignal P&sub1;&sub1; = "0" ist, und das Ausgangssignal q&sub1;&sub1; = "1" ist. Die Schalter SW&sub2;-SW&sub8; sind ähnlich angepaßt. Zu diesem Zeitpunkt überträgt daher der Schalter SW&sub8; das Ausgangssignal SoutR' welches die in einer Speicherzelle, die mit der Digitleitung D1R1 in der redundanten Speicherzellenmatrix MX1R verbunden ist, gespeicherten Daten darstellt, als sein Ausgangssignal Dout8. Die Schalter SW&sub1;-SW&sub7; übertragen Ausgangssignale Sout1-Sout7, welche in den Speicherzellen in den Hauptspeicherzellenmatrizen gespeicherte Daten darstellen, als ihre Ausgangssignale Dout1- Dout7.
Die Gates der mit dem in Fig. 2 dargestellten Datenbus SCR verbundenen NE-MOSFET's werden so gesteuert, daß die Daten, welche in eine zu ersetzende Speicherzelle geschrieben sollen, an die Speicherzelle in der redundanten Speicherzellenmatrix geliefert werden.
Die in Fig. 3 dargestellte Schaltungsanordnung ist erforderlich, um eine Digitleitung in einer Hauptspeicherzellenmatrix durch eine Digitleitung in einer redundanten Speicherzellenmatrix in einem Sektor zu ersetzen. Wenn das Flash- EEPROM aus 16 Speicherzellensektoren besteht, benötigt es 16 in Fig. 3 dargestellte Steuerschaltungen RED&sub1;&sub1;. Die Gesamtanzahl der erforderlichen Schmelzelemente ist 113 (7 Schmelzelemente für RAC&sub0;-RAC&sub3;, RBC&sub0;-RBC&sub2; · 16 Sektoren + 1 Schmelzelement für RSC). Wenn daher das Flash-EEPROM in der Speicherkapazität und Anzahl der Sektoren größer wird, nimmt die Anzahl der erforderlichen Schmelzelemente zu, und die Anzahl der Steuerungschaltungsanordnungen für das Umschalten zwischen Daten, die aus den Speicherzellen in den Hauptspeicherzellenmatrizen gelesen werden, und Daten, die aus den Speicherzellen in den redundanten Speicherzellenmatrizen gelesen werden, was zu einem größerem Flash-EEPROM-Chip führt.
Wie vorstehend beschrieben, enthält das aus löschbaren Speicherzellensektoren aufgebaute herkömmliche Flash-EEPROM redundante Speicherzellenmatrizen für den Zweck der Erhöhung der Ausbeute der Flash-EEPROM's, und jeder von den Speicherzellensektoren weist eine redundante Speicherzellenmatrix auf, welche eine Digitleitung für den Ersatz einer Digitleitung enthält, die mit einer Speicherzelle verbunden ist, die nicht in der Lage ist, Daten zu löschen oder zu lesen. Demzufolge erfordert in dem herkömmlichen Flash-EEPROM:
(1) jeder Speicherzellensektor Schmelzelemente zum Speichern von Daten, welche anzeigen, welches Ausgangsbit einer ersetzten Digitleitung zuzuordnen ist, und eine Logikschaltung zum Decodieren der gespeicherten Daten; und
(2) da eine relativ große Anzahl von Schmelzelementen verwendet wird, eine relativ lange Zeit dafür, daß die Schmelzelemente Daten in der Prozedur für die Prüfung der Funktionen des Flash-EEPROM's schreiben.
Aus den vorgenannten Gründen ist das herkömmliche Flash- EEPROM dahingehend nachteilig, daß es eine vergrößerte Chipfläche aufweist, und eine lange Prüfzeit erfordert, und somit zu erhöhten Herstellungskosten führt.
Die Europäische Patentanmeldung EP-A-0 300 467 beschreibt eine Halbleiterspeichervorrichtung mit einer redundanten Speicherzellenanordnung, in welcher defekte Speicherabschnitte durch redundante Speicherabschnitte ersetzt werden. Mehrere größere Speicherzellenblöcke, welche jeweils nur ein einziges Ausgangssignal bereitstellen, sind in mehrere Unterblöcke unterteilt, und ein redundanter Speicherzellenblock ist in einer zu den Unterblöcken identischen Größe bereitgestellt.
Die Europäische Patentanmeldung EP-A-0 377 249 beschreibt eine weitere Vorrichtung mit Speicherzellenblöcken und Unterblöcken, und wiederum werden die Ausgangssignale aus den Unterblöcken auf nur einen Unterbus angelegt, und somit an nur einen Datenausgang.
Gemäß der vorliegenden Erfindung wird eine nichtflüchtige Halbleiterspeichervorrichtung bereitgestellt, welche mehrere Sektoren (Sektor 1 - Sektor 16), wovon jeder eine Vielzahl m Hauptspeicherzellenbereiche (MX&sub1;&sub1;-MX&sub1;&sub8;) aufweist, wovon jeder aus einer Matrix nichtflüchtiger Speicherzellen besteht, die Sektoren in mehrere Sektorengruppen unterteilt sind, eine Speichereinrichtung (Qy1w, Qys211, SS, SA1) zum Einschreiben von Daten in, Löschen von Daten aus, und Lesen von Daten aus den nichtflüchtigen Speicherzellen in jedem der Sektoren aufweist, wobei die Sektoren so aufgebaut sind, daß die Steuereinrichtung nur eine Speicherzelle in jedem Bereich steuert, und das Ausgangssignal der selektierten Speicherzelle so mit einem Datenbus verbunden ist, daß m Datenausgangssignale aus einem Sektor erhalten werden können, mehrere redundante Speicherzellenbereiche (MXR1, MXR2) wovon jeder aus einer Matrix nichtflüchtiger Speicherzellen besteht, wobei jede Gruppe einem entsprechenden redundanten Speicherzellenbereich zugeordnet ist, und eine Ersetzungseinrichtung (RED&sub1;) aufweist, um eine mit einer nichtflüchtigen Speicherzelle verbundene Digitleitung, welche durch Adressieren in irgendeinem der Sektoren selektiert und als defekt befunden wird, durch eine mit der nichtflüchtigen Speicherzelle in dem redundanten Speicherzellenbereich verbundene Digitleitung, welche der Gruppe zugeordnet ist, welche die defekte nichtflüchtige Speicherzellen enthält, zu ersetzen.
Die Erfindung wird nun detaillierter im Rahmen eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen zeigen:
Fig. 1 ein Schaltbild, teilweise in Blockform, einer herkömmlichen Halbleiterspeichervorrichtung,
Fig. 2 ein Blockschaltbild eines herkömmlichen Flash- FEPROM's,
Fig. 3 ein Blockschaltbild einer Steuerschaltung in dem in Fig. 2 dargestellten Flash-EEPROM zum Ersetzen einer Digitleitung in einer Hauptspeicherzellenmatrix durch eine Digitleitung in einer redundanten Speicherzellenmatrix,
Fig. 4 ein Blockschaltbild einer Halbleiterspeichervorrichtung in der Form eines Flash-EEPROM's gemäß einer ersten Ausführungsform der vorliegenden Erfindung,
Fig. 5 ein Blockschaltbild einer Steuerschaltung in dem in Fig. 4 dargestellten Flash-EEPROM zum Ersetzen einer Digitleitung in einer Hauptspeicherzellenmatrix durch eine Digitleitung in einer redundanten Speicherzellenmatrix, und
Fig. 6 ein Blockschaltbild einer Halbleiterspeichervorrichtung in der Form eines Flash-EEPROM's gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Gemäß Darstellung in Fig. 4 liegt eine Halbleitervorrichtung gemäß einer ersten Ausführungsform in der Form eines Flash-EEPROM's mit einem 8-Bit-Ausgang bestehend aus 16 Speicherzellen-Sektoren vor, wovon jeder in seiner Gesamtheit auf einmal löschbar ist. Jeder von den Speicherzellensektoren weist mehrere Speicherzellenbereiche oder Matrizen auf. In Fig. 4 dargestellte Teile, welche identisch mit denjenigen in Fig. 2 dargestellten Teilen sind, sind mit identischen Bezugszeichen bezeichnet und werden nachstehend nicht mehr detailliert erläutert.
In Fig. 4 weist das Flash-EEPROM erste und zweite redundante Speicherzellenmatrizen MXR&sub1; und MXR&sub2;, welche jeweils von Sektorselektionsleitungen Y2R1 und Y2R2 selektiert werden können. Wie bei den Sektorselektionsleitungen Y&sub2;&sub1;, ..., Y&sub2;&sub1;&sub6; im Schreibmodus, wird eine Spannung von 12 V an die Sektorselektionsleitungen Y2R1 und Y2R2 angelegt, wenn die redundanten Speicherzellenmatrizen MXR1 und MXR2 selektiert werden, und eine Spannung von 0 V wird an die Sektorselektionsleitungen Y2R1 und Y2R2 angelegt, wenn die redundanten Speicherzellenmatrizen MXR1 und MXR2 nicht selektiert werden, wie es in der vorstehenden Tabelle bei YS21 angezeigt ist. Im Löschmodus wird eine Spannung von 0 V an die Sektorselektionsleitungen Y2R1 und Y2R2 angelegt. Im Lesemodus wird eine Spannung von 5 V an die Sektorselektionsleitungen Y2R1 und Y2R2 angelegt, wenn die redundanten Speicherzellenmatrizen MXR1, MXR2 selektiert werden, und eine Spannung von 0 V wird an die Sek torselektionsleitungen Y2R1 und Y2R2 angelegt, wenn die red- undanten Speicherzellenmatrizen MXR1 und MXR2 nicht selektiert werden. Sektor selektierende NE-MOSFET QY2R1 und QY2R2 steuern die selektive Verbindung der Ausgangsknoten NR1 und NR2 von den redundanten Speicherzellenmatrizen MXR1 und MXR2 zu einem Redundanzdatenbus SCR. Sourceschalter SSR1 und SSR2 sind jeweils mit der ersten und zweiten Redundanzspeicherzellenmatrix MXR1 und MXR2 verbunden. Insbesondere weisen die Sourceschalter SSR1 und SSR2 entsprechende Ausgangsanschlüsse CSR1 und CSR2 auf, die mit den Sources aller Speicherzellen in den ersten und zweiten redundanten Speicherzellenmatrizen MXR1 und MXR2 verbunden sind. Der Sourceschalter SSR1 kann von einer Sourceschalter-Selektionsleitung Y2R1(S) und der Signalleitung ER gesteuert werden. Ebenso kann der Sourceschalter SSR2 von einer Sourceschalter-Selektionsleitung Y2R2(s) und der Signalleitung ER gesteuert werden.
Die erste redundante Speicherzellenmatrix MXR1 arbeitet als eine gemeinsame redundante Speicherzellenmatrix für die Speicherzellensektoren 1-8, und die zweite redundante Speicherzellenmatrix MXR2 arbeitet als eine gemeinsame redundante Speicherzellenmatrix für die Speicherzellensektoren 9-16. Im Grunde unterscheidet sich das Flash-EEPROM nach der ersten Ausführungsform von dem in Fig. 2 dargestellten herkömmlichen Flash-EEPROM hinsichtlich der Bereitstellung der ersten und zweiten redundanten Speicherzellenmatrizen MXR1 und MXR2, und der zugehörigen Schalter und Komponenten gemäß vorstehender Beschreibung.
Es wird angenommen, daß das in Fig. 4 dargestellte Flash- EEPROM eine mit der Digitleitung D&sub1;&sub8;&sub1; in der Speicherzellenmatrix MX&sub1;&sub8; in dem Speicherzellensektor 1 verbundene Spei cherzelle enthält, und das die Speicherzelle nicht in der Lage ist, irgendwelche Daten zu schreiben, löschen oder zu lesen.
Fig. 5 stellt eine Steuerschaltung RED&sub1; zum Ersetzen von Digitleitungen in den entsprechenden Hauptspeicherzellenmatrizen in den Speicherzellensektoren 1-8 durch eine Digitleitung in der ersten redundanten Speicherzellenmatrix MXR1 dar. In Fig. 5 dargestellte Teile, welche mit denjenigen in Fig. 3 dargestellten identisch sind, sind mit identischen Bezugszeichen bezeichnet und werden nachstehend nicht mehr detailliert beschrieben.
Die Steuerschaltung RED&sub1; weist Adresseneingangsanschlüsse A&sub0;, A&sub1;, A&sub2;, A&sub3; auf, welche mit Adressen beliefert werden, um in Fig. 4 dargestellte Sektorselektionsleitungen Y&sub2;&sub1;, ..., Y&sub2;&sub1;&sub6; zu decodieren. Ein Sektorselektionsdecoder Y-DEC-21 wird mit den Adressendaten von den Adresseneingangsanschlüssen A&sub0;, A&sub1;, A&sub2;, A&sub3; beliefert. Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; weisen jeweils interne Schmelzelemente zum Speichern der Adresse eines zu ersetzenden Sektors auf. Die Redundanzadressenschaltungen RAD&sub0;, RAC&sub1;, RAC&sub2;, RAC&sub3; erzeugen entsprechende Ausgangssignale RA&sub1;&sub0;, RA&sub1;&sub1;, RA&sub1;&sub2; und RA&sub1;&sub3;, wenn die zugeführten Adressendaten mit den gespeicherten Adressendaten im Schreib- und Lesemodus übereinstimmen. Eine Redundanzselektionsschaltung RSC weist ein internes Schmelzelement auf, welches selektiv mittels eines Steuersignals von einem Außenanschluß DW geschmolzen wird, um Daten zu speichern, welche anzeigen, ob das Flash-EEPROM eine Redundanzspeicherzellenmatrix verwendet oder nicht. Wenn eine redundante Speicherzellenmatrix verwendet wird, erzeugt die Redundanzselektionsschaltung RSC ein Ausgangssignal RY&sub2;&sub1; von "1".
Wie bei dem in Fig. 2 dargestellten Eingangsanschlüssen D&sub0;, D&sub1; und D&sub2;, liefern die Eingangsanschlüsse D&sub0;, D&sub1; und D&sub2; Steuersignale an Redundanzbitschaltungen RBC&sub0;, RBC&sub1; und RBC&sub2;, welche jeweils Schmelzelemente aufweisen, die selektiv mittels der zugeführten Steuersignale geschmolzen werden, um Daten zu speichern, welche anzeigen, welchem Ausgangsbit die ersetzte Digitleitung zuzuordnen ist.
Eine Redundanzzugriffsschaltung RACC&sub1; erzeugt ein Ausgangssignal Y2R1 von 5 V im Lesemodus und ein Ausgangssignal Y2R1 von 12 V im Schreibmodus, wenn die von den Eingangsanschlüssen A&sub0;, A&sub1;, A&sub2; und A&sub3; gelieferten Daten mit den in RAC&sub0;, RAC&sub1;, RAC&sub2; und RAC&sub3; gespeicherten Daten übereinstimmen. Die Redundanzzugriffsschaltung RACC&sub1; erzeugt ein Ausgangssignal Y2R1 von 0 V, wenn irgend eines von den Ausgangsdaten RA&sub1;&sub0;-RA&sub1;&sub3; und RY&sub2;&sub1; "0" ist. Die Redundanzzugriffsschaltung RACC&sub1; weist ein NAND-Gatter NANDR1 und einen Inverter INVR1 auf. Das Ausgangssignal Y2R1 wird an die in Fig. 4 dargestellte Sektorselektionsleitung Y2R1 geliefert, um das Gate des NE-MOSFETs QY2R1 zu steuern.
Die Steuerschaltung RED&sub1; weist auch eine Steuerschaltung TR1 auf, welche die Übertragung von Ausgangsdaten SoutR des Leseverstärkers steuert, der eine Speicherzelle in der ersten redundanten Speicherzellenmatrix MXR1 an eines von Ausgangssignalen Dout1-Dout8 ausgelesen hat, wie die in Fig. 3 dargestellte Steuerschaltung TR&sub1;&sub1;. Die Ausgangssignale Dout1 - Dout8 werden den Eingangsanschlüssen entsprechender (nicht dargestellter) Ausgangspuffer zugeführt.
Wie vorstehend beschrieben, wird angenommen, daß die mit der fehlerhaften Speicherzelle in der Speicherzellenmatrix MX&sub1;&sub8; im Speichersektor 1 verbundene Digitleitung D&sub1;&sub8;&sub1; durch die Digitleitung DR1 in der ersten redundanten Speicherzellenmatrix MXR&sub1; zu ersetzen ist. In einer Prozedur zum Prüfen der Funktionen des Flash-EEPROM's wird die Adresse des Sektors 1 von den Schmelzelementen der Redundanzadressenschaltungen RAC&sub0;-RAC&sub3; geschrieben. Wenn beispielsweise die von den Schmelzelementen der Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2; und RAC&sub3; gespeicherten Daten jeweils durch RACf0, RACf1, RACf2 und RACf3 dargestellt werden, werden diese gespeicherten Daten durch (RACf0, RACf1, RACf2 und RACf3) = (0, 0, 0, 0) dargestellt. Das Schmelzelement der Redundanzselektionsschaltung RSC speichert Daten und erzeugt ein Ausgangssignal RY&sub2;&sub1; von "1".
Die ein Ausgangsbit 8 anzeigenden Daten werden von den Schmelzelementen der Redundanzbitschaltungen RBC&sub0;, RBC&sub1; und RBC&sub2; gespeichert. Somit speichern die Redundanzbitschaltungen RBC&sub0;, RBC&sub1; und RBC&sub2; Daten (RB&sub1;&sub0;, RB&sub1;&sub1;, RB&sub1;&sub2;) = (1, 1, 1) bzw. die invertierten Daten (BRB&sub1;&sub0;, BRB&sub1;&sub1;, BRB&sub1;&sub2;) = (0, 0, 0).
Nachdem die Daten auf diese Weise durch die Schmelzelemente in der Steuerschaltung RED&sub1; gespeichert sind, arbeitet das Flash-EEPROM, wenn der Sektor 1 gewählt ist, im Schreib-, Lösch- und Lesemodus wie folgt, abhängig davon, ob die gelieferten Adressendaten einer zu ersetzenden Digitleitung entsprechen oder nicht.

1. Schreibmodus:

1) Wenn die gelieferten Adressendaten keiner zu ersetzenden Digitleitung entsprechen, werden die in Fig. 1 dargestellten Knoten gemäß obiger Darstellung in der Tabelle gesteuert, und zugeführte Daten werden in einer Speicherzelle gespeichert, die von den zugeführten Adressendaten angeben wird, in einer Hauptspeicherzellenmatrix. Bezüglich Details sollte auf die vorstehende Beschreibung unter Bezugnahme auf Fig. 2 und 3 Bezug genommen werden.
(2) Wenn die zugeführten Adressendaten einer zu ersetzenden Digitleitung entsprechen, wird eine Spannung von 12 V an beide Sektorselektionsleitungen Y&sub2;&sub1; und Y2R1 angelegt, was die NE-MOSFETs QY2R1, QY211, ..., QY218 leitend macht. Da ein zu ersetzendes Ausgangsbit ein Ausgangsbit 8 ist, werden dieselben Daten wie die an den Datenbus SC&sub8; gelieferten Daten an den Datenbus SCR geliefert. Wenn beispielsweise eine mit der Digitleitung D&sub1;&sub8;&sub1; verbundene Speicherzelle selektiert ist, und Daten in die selektierte Speicherzelle einzuschreiben sind, wird eine Spannung von (Vpp-VTN) an den Datenbus SC&sub8; angelegt. Zu diesem Zeitpunkt wird die Spannung (Vpp-VTN) an den Datenbus SCR angelegt. Daher wird eine Spannung von (Vpp-VTN) an eine Digitleitung DR1 in der redundanten Speicherzellenmatrix MXR1 angelegt, und die Daten in der Speicherzelle gespeichert, welche von der Zeilenadressenleitung selektiert wird. Der Sourceschalter SSR1 legt ein Ausgangssignal CSR1 von 0 V an.

2. Sektorlöschmodus:

(1) Zum Löschen von anderen Sektoren als dem Sektor 1 wird eine Spannung von 12 V an den Anschluß PP angelegt und eine Spannung von 0 V an alle Zeilenadressenleitungen angelegt. Zum Löschen von Sektor 2 wird eine Spannung von 0 V an die Sektorselektionsleitung Y&sub2;&sub2; angelegt. Gleichzeitig wird eine Sourceschalter-Selektionsleitung Y22(S) mit einem Signal "1" beliefert, welches den Sourceschalter SS&sub2; aktiviert. Der Sourceschalter SS&sub2; erzeugt ein Ausgangssignal von 12 V und löscht dadurch alle Speicherzellen im Sektor 2.
(2) Um den Sektor 1 zu löschen, werden die Sourceschalter-Selektionsleitungen Y21(S) und Y2R1(S) mit einem Signal "1" beliefert, welches die Sourceschalter SS&sub1; und SSR1 aktiviert. Die Sourceschalter SS1 und SSR1 erzeugen ein Ausgangssignal von 12 V. Eine Spannung von 0 V wird an die Sektorselektionsleitungen Y&sub2;&sub1; und die Sektorselektionsleitungen Y2R1 angelegt, um die erste redundante Speicherzellenmatrix MXR1 auszuwählen. Daher werden alle Speicherzellen im Sektor 1 und alle Speicherzellen in der redundanten Speicherzellenmatrix MXR1 gelöscht. Das Nettoergebnis ist, daß die Speicherzellen in der ersten redundanten Speicherzellenmatrix MXR1 so gesteuert werden, als ob sie im Sektor 1 enthalten wären.

3. Lesemodus:

(1) Wenn eine Speicherzelle selektiert wird, die mit einer anderen Digitleitung als der D&sub1;&sub8;&sub1;, der zu ersetzenden Digitleitung, verbunden ist, wird eine Spannung von 5 V an den Anschluß PP und eine Spannung von 5 V an die selektierte Zeilenadressenleitung und die selektierte Sektorselektionsleitungen angelegt. Das Ausgangssignal aus der selektierten Speicherzellenmatrix wird an den entsprechenden Datenbus geliefert, welcher die Daten aus der Speicherzelle in der unter Bezugnahme auf den Stand der Technik beschriebenen Weise ausliest.
(2) Wenn eine Speicherzelle selektiert wird, die mit einer Digitleitung D&sub1;&sub8;&sub1; verbunden ist, die zu ersetzen ist, erzeugt die Redundanzzugriffsschaltung RACC&sub1;, da die gespeicherten Daten so aufgebaut sind, daß (RA&sub1;&sub0;, RA&sub1;&sub1;, RA&sub1;&sub2;, RA&sub1;&sub3;) (1, 1, 1, 1), (RY&sub2;&sub1;) = (1), (RB&sub1;&sub0;, RB&sub1;&sub1;, RB&sub1;&sub2;) = (1, 1, 1), und (BRB&sub1;&sub0;, BRB&sub1;&sub1;, BRB&sub1;&sub2;) = (0, 0, 0) sind, ein Ausgangssignal Y2R1 von 5 V. In der Steuerschaltung TR&sub1; erzeugt das NAND-Gatter NAND&sub8; ein Ausgangssignal P&sub1;&sub8; von "0", der Inverter INV&sub8; ein Ausgangssignal q&sub1;&sub8; von "1", die NAND-Gatter NAND&sub1;-NAND&sub7; jeweils Ausgangssignale P&sub1;&sub1;-P&sub1;&sub7; von "1" und die Inverter INV&sub1;-INV&sub7; erzeugen Ausgangssignale von q&sub1;&sub1;- q&sub1;&sub7; von 0 V. Daher überträgt die Steuerschaltung TR1 die Daten Sout1-Sout7 an die Ausgangssignale Dout1-Dout7 und überträgt auch die Daten SoutR an das Ausgangssignal Sout8.
Da der in Fig. 4 dargestellte NE-MOSFET QY2R1 zu diesem Zeitpunkt leitend gemacht wird, erscheinen die in der Speicherzelle, die mit der Digitleitung DR1 verbunden ist, und von der Zeilenadressenleitung selektiert wird, auf dem redundanten Speicherzellendatenbus SCR. Der mit dem Datenbus SCR verbundene Leseverstärker liest dann die in der Speicherzelle gespeicherten Daten aus, und das Ausgangssignal SoutR wird als ein das Ausgangssignal Sout8 ersetzendes Ausgangssignal Dout8 geliefert.
In dem obigen Beispiel wird eine mit der Digitleitung D&sub1;&sub8;&sub1; in Sektor 1 verbundene Speicherzelle durch eine Speicherzelle, die mit der Digitleitung DR1 in der ersten redundanten Speicherzellenmatrix MXR1 verbunden ist, ersetzt, und die Daten aus der ersetzten Speicherzelle werden einem Ausgangsbit 8 zugeordnet. Die Schmelzelemente der Redundanzadressenschaltungen RAC&sub0;, RAC&sub1;, RAC&sub2; und RAC&sub3; können jedoch selektiv geschmolzen werden, um Daten zu speichern, die jeden Sektor in dem Bereich der Sektoren 1-8 darstellen, und die Schmelzelemente der Redundanzbitschaltungen RBC&sub0;, RBC&sub1; und RBC&sub2; können selektiv geschmolzen werden, um Daten zu speichern, die ein Bit von dem Bereich der Ausgangsbits 1-8 anzeigen, welchem die in der ersetzten Speicherzelle gespeicherten Daten zuzuordnen sind.
Die in Fig. 5 dargestellte Schaltungsanordnung ist erforderlich, um eine Digitleitung in einem Sektor in dem Bereich der Sektoren 1-8 durch eine Digitleitung in der ersten redundanten Speicherzellenmatrix MXR1 zu ersetzen. Das in Fig. 4 dargestellte Flash-EEPROM benötigt ebenfalls eine Schaltung zum Ersetzen einer Digitleitung in einem Sektor in dem Bereich der Sektoren 9-16 durch eine Digitleitung in der zweiten redundanten Speicherzellenmatrix MXR2. Demzufolge benötigt das in Fig. 4 dargestellte Flash-EEPROM zwei Steuerschaltungen RED&sub1; und eine Redundanzselektionsschaltung RSC, die in Fig. 5 dargestellt ist. Die Gesamtschaltungsanordnung zum Ersetzen von Digitleitungen, die mit defekten Speicherzellen in den Hauptspeicherzellenmatrizen verbunden sind, durch Digitleitungen in den redundanten Speicherzellenmatrizen ist im Umfang wesentlich kleiner als die in Fig. 2 dargestellte herkömmliche Schaltungsanordnung. Die Anzahl der erforderlichen Schmelzelemente ist 15 (7 Schmelzelemente für RAC&sub0;-RAC&sub3;, RBC&sub0;-RBC&sub2; · 2 Steuerschaltungen RED&sub1; + 1 Schmelzelement für RSC), was wesentlich weniger als die Gesamtanzahl der in dem dargestellte herkömmlichen Flash-EEPROM benutzten Schmelzelemente ist.
Fig. 6 stellt ein Flash-EEPROM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dar. In Fig. 6 dargestellte Teile, welche mit denjenigen in Fig. 4 dargestellten identisch sind, sind mit denselben Bezugszeichen bezeichnet und werden nachstehend nicht mehr detailliert beschrieben.
Das in Fig. 6 dargestellte Flash-EEPROM unterscheidet sich von dem in Fig. 4 dargestellten Flash-EEPROM dahingehend, daß die ersten und zweiten redundanten Speicherzellenmatrizen MXR1 und MXR2 Redundanzspeicherzellen-Datenbussen SCR1 bzw. SCR2 zugeordnet sind. Die NE-MOSFETs QY2R1 und QY2R2 zum Schreiben von Daten und die Leseverstärker sind mit den Redundanzspeicherzellen-Datenbussen SCR1 und SCR2 verbunden. In der ersten Ausführungsform ist es nicht möglich, gleichzeitig Speicherzellen in zwei Sektoren unter den Sektoren 1-8, welche für das Schreiben, Löschen und Lesen von Daten ausfallen, zu ersetzen. Beispielsweise können eine mit der Digitleitung D&sub1;&sub1;&sub1; verbundene Speicherzelle und eine mit der Digitleitung D&sub2;&sub1;&sub1; verbundene Speicherzelle nicht gleichzeitig durch Speicherzellen in der redundanten Speicherzellenmatrix ersetzt werden. In der zweiten Ausführungsform können jedoch, da die erste und zweite redundante Speicherzellenmatrix MXR1 und MXR2 Redundanzspeicherzellen-Datenbussen SCR1 bzw. SCR2 zugeordnet sind, die Digitleitungen D&sub1;&sub1;&sub1; und D&sub2;&sub1;&sub1; durch die Digitleitungen DR1 bzw. DR2 in der ersten und zweiten redundanten Speicherzellenmatrix MXR1 und MXR2 ersetzt werden. Demzufolge können defekte Speicherzellen in dem Flash-EEPROM gemäß der zweiten Ausführungsform erfolgreicher als in dem Flash-EEPROM gemäß der ersten Ausführungsform geheilt werden.
Die für den Ersatz von Speicherzellen in den Hauptspeicherzellenmatrizen durch Speicherzellen in den redundanten Speicherzellenmatrizen erforderliche Steuerschaltungsanordnung in der zweiten Ausführungsform ist komplexer als die in Fig. 5 dargestellte Steuerschaltung gemäß der ersten Ausführungsform. Insbesondere ist es für die Steuerschaltungsanordnung gemäß der zweiten Ausführungsform erforderlich, einen Steuerungsprozeß auszuführen, um festzustellen, welche von einer Speicherzelle in der ersten oder zweiten Redundanzspeicherzellenmatrix ausgelesenen Daten die Daten in einer defekten Speicherzelle in der Hauptspeicherzellenmatrix ersetzen sollen. Ein derartiger Steuerungsprozeß wird nachstehend nicht beschrieben, da er leicht aus Fig. 5 verständlich ist.
Es ist möglich, eine solche Anordnung aufzubauen, daß jede Anzahl von defekten und selektierten nichtflüchtigen Speicherzellen, die über die Anzahl redundanter Speicherzellenbereiche, die einer der Sektorengruppen zugeordnet sind, hinausgeht, durch eine von den nichtflüchtigen Speicherzellen in irgendeinem von den redundanten Speicherzellenbereichen ersetzt wird, welcher einer anderen Sektorengruppe zugeordnet ist.
Obwohl bestimmte bevorzugte Ausführungsformen der vorliegenden Erfindung im Detail dargestellt und beschrieben wurden, dürfte es sich verstehen, daß verschiedene Änderungen und Modifikation darin ohne Abweichung von dem Schutzumfang der beigefügten Ansprüche ausgeführt werden können.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung mit:

mehreren Sektoren (Sektor 1 bis Sektor 16), wobei jeder eine Vielzahl von m Hauptspeicherzellenbereichen (MX&sub1;&sub1; bis MX&sub1;&sub8;) aufweist, wovon jeder aus einer Matrix nichtflüchtiger Speicherzellen besteht, und die Sektoren in mehrere Sektorengruppen eingeteilt sind;

einer Steuereinrichtung (Qy1w, Qys211, SS, SA1) zum Einschreiben von Daten, Löschen von Daten und Lesen von Daten in die bzw. aus den nichtflüchtigen Speicherzellen in jedem Sektor;

wobei die Sektoren so aufgebaut sind, daß die Steuereinrichtung eine Speicherzelle in jedem Bereich selektiert, und der Ausgang der selektierten Speicherzelle mit einem Datenbus verbunden wird, so daß m Datenausgänge aus nur einem Sektor erhalten werden können;

mehreren redundanten Speicherzellenbereichen (MXR1, MXR2) wovon jeder aus einer Matrix nichtflüchtiger Speicherzellen besteht, wobei jede Gruppe einem entsprechendem redundanten Speicherzellenbereich zugeordnet ist; und

einer Ersetzungseinrichtung (RED&sub1;) zum Ersetzen einer mit einer nichtflüchtigen Speicherzelle verbundenen Digitleitung, welche durch Adressieren in irgendeinem der Sektoren selektiert und als defekt befunden wird, durch eine mit der nichtflüchtigen Speicherzelle in dem redundanten Speicherzellenbereich verbundenen Digitleitung, welche der Gruppe zugeordnet ist, welche die defekte nichtflüchtige Speicherzellen aufweist.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, wobei die nichtflüchtigen Speicherzellen in den redundanten Speicherzellenbereichen vom Aufbau und den Eigenschaften her mit den flüchtigen Speicherzellen in den Hauptspeicherzellenbereichen identisch sind.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der vorstehenden Ansprüche, ferner mit:

k Zeilenadressenleitungen (X&sub1;, --, Xk)

l Spaltenadressenleitungen (Y&sub1;&sub1;, --, Y1j, Y&sub5;&sub2;&sub1;, --, Y52j)

m Datenbussen (SC&sub1;, SC&sub2;, ---, SC&sub8;)

n Sektorselektionsleitungen (Y&sub2;&sub1;, Y&sub2;&sub2;, ---)

einer Selektionsleltung für den redundanten Speicherzellenbereich (Y2R1, Y2R2), und

einem Datenbus für den redundanten Speicherbereich (SCR),

wobei die nichtflüchtigen Speicherzellen der Hauptspeicherzellenbereiche mit Digitleitungen (D&sub1;&sub1;&sub1;, D&sub1;&sub2;&sub1;, ---, D&sub1;&sub8;&sub1;) verbundene Drains, mit den Zeilenadressen verbundene Gates und gemeinsam mit einem ersten Source-Anschluß verbundene Sources aufweisen, die Hauptspeicherzellenbereiche Spaltenadressen-Selektionstransistoren (QY&sub1;&sub1;&sub1;, ---, QY1jl1) enthalten, die zwischen die Digitleitungen und Ausgangsknoten der Speicherzellenbereiche geschaltet sind, und die Spaltenadressen-Selektionstransistoren Gates für entsprechende Spaltenadressenleitungen aufweisen;

wobei die nichtflüchtige Halbleiterspeichervorrichtung ferner Sektor-Selektionstransistoren (QY211, QY212, --) enthält, die jeweils zwischen die Ausgangsknoten und den dem Ausgangsknoten entsprechenden Datenbus geschaltet sind und entsprechende Gates aufweisen, die mit entsprechenden Sektorselektionsleitungen verbunden sind;

wobei die nichtflüchtigen Speicherzellen des redundanten Speicherbereichs Drains gemeinsam mit einer Zellendigitleitung des redundanten Speichers verbunden haben, Gates mit den Zeilenadressenleitungen verbunden haben, und Sources gemeinsam mit einem zweiten Source- Anschluß verbunden haben, der redundante Speicherzellenbereich Spaltenadressen-Selektionstransistoren aufweist, die zwischen die Zellendigitleitung des redundanten Spei chers und einen Ausgangsknoten des redundanten Speicherzellenbereichs geschaltet sind, und die Spaltenadressen- Selektionstransistoren Gates jeweils mit Spaltenadressenleitungen verbunden haben; und

ferner mit einem Selektionstransistor (QY2R1, QY2R2) für den redundanten Speicherzellenbereich, der zwischen den Ausgangsknoten des redundanten Speicherzellenbereichs und den Datenbus für den redundanten Speicherzellenbereich geschaltet ist, und eine mit der Selektionsleitung für den redundanten Speicherzellenbereich verbundene Gates aufweist.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der vorstehenden Ansprüche, wobei die Ersetzungseinrichtung aufweist:

Redundanzadressenschaltungen (RAC, RAC&sub1;, RAC&sub2;, RAC&sub3;) mit Sicherungen zum Speichern der Adresse von einem der Sektoren, welcher die defekte und selektierte zu ersetzende nichtflüchtige Digitleitung enthält, wobei die Red- undanzadressenschaltungen eine Einrichtung zum Eingeben von Adressendaten zum Decodieren von Sektorselektionsleitungen (Y&sub2;&sub1;, Y&sub2;&sub2;, --, Y&sub2;&sub1;&sub5;, Y&sub2;&sub1;&sub6;) und zum Detektieren, ob die gelieferten Adressendaten mit gespeicherten Adressendaten im Schreib- und Lesemodus übereinstimmen, aufweisen;

Redundanzbitschaltungen (RBC&sub0;, RBC&sub1;, RBC&sub2;) mit Sicherungen zum Speichern von Daten, welche anzeigen, von welchem Ausgangsbit die nichtflüchtige Digitleitung zum Ersetzen der defekten und selektierten nichtflüchtigen Digitleitung zuzuordnen ist;

eine Redundanzzugriffseinheit (RACC&sub1;&sub1;) zum selektiven Anlegen vorbestimmter Spannungen im Lesemodus bzw. Schreibmodus an eine Leitung zum Selektieren der nichtflüchtigen Digitleitung in dem redundantem Speicherzellenbereich, welche die defekte und selektierte nichtflüchtige Digitleitung ersetzen soll, wenn die gelieferten Adressendaten mit in den Redundanzadressenschaltungen gespeicherten Adressendaten übereinstimmen; und eine Steuerschaltung (TR&sub1;) zum Übertragen aus der nichtflüchtigen Digitleitung in dem redundanten Speicherzellenbereich ausgelesener, gespeicherter Daten zum Ersetzen der defekten und nichtflüchtigen Digitleitung an eine Ausgangspufferschaltung, die dem Ausgangsbit entspricht, dessen Daten von den Redundanzbitschaltungen gespeichert werden.