JPH0670880B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0670880B2
JPH0670880B2 JP58007272A JP727283A JPH0670880B2 JP H0670880 B2 JPH0670880 B2 JP H0670880B2 JP 58007272 A JP58007272 A JP 58007272A JP 727283 A JP727283 A JP 727283A JP H0670880 B2 JPH0670880 B2 JP H0670880B2
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Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関する。
従来より、半導体記憶装置においては、その製品歩留り
を向上させるために、欠陥ビット救済方式を利用するこ
とが考えられている。
欠陥ビット救済方式を採用するために、例えば×１ビッ
ト構成（１ビットのデータを書込み又は読み出す）の半
導体記憶装置には、メモリアレイ内の不良アドレスを記
憶する適当な記憶手段及びそのアドレス比較回路、並び
に冗長回路（予備メモリアレイ）のような付加回路が設
けられる。
ところが、バイト（×８ビット）構成の半導体記憶装置
においては、８個（マット）のメモリアレイから構成さ
れ、カラムアドレスデコーダがデータ線方向に対して密
集して形成されるので、不良データ線を冗長用データ線
に切り替える場合、冗長用デコーダを設けることが非現
実的となる。
したがって、このようなレイアウト方式の下ではレーザ
ー光線による微細加工技術により、不良データ線から冗
長データ線へ配線そのものを切り替えるようにしてい
る。
このように、レーザー光線による配線の切り替えには、
そのための高価な設備が必要となって、半導体記憶装置
のコストを高くするとともに、テスト効率が悪くなる。
そこで、本願発明者は、同じメモリアレイ（マット）内
で互いに隣合う複数のデータ線に同じアドレスを割当て
ることによって、カラムアドレスデコーダを形成する空
間を確保するとともに、上記データ線群ごとに冗長用デ
ータ線群へ切り換えることを考えた。
この場合、例えば256Kビット（８×32Kビット）のよう
に大記憶容量の半導体記憶装置を形成する場合、ワード
線長及びデータ線長を短くしてその高速動作等を図るた
め、複数のメモリマットに分割する必要がある。本願発
明者は、このようなレイアウトの下で、同じメモリマッ
ト内での不良データ線を冗長用データ線に切り換えるこ
との他、異なるメモリマット間においても相互に冗長用
メモリアレイを使用することにより冗長用データ線の使
用効率、言い換えれば、不良ビットの救済率を高めるこ
とを考えた。
この発明の目的は、コストの低減及び不良ビットの高救
済率を図った半導体記憶装置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例のダイナミック型RAM
（ランダム・アクセス・メモリ）の概略ブロック図が示
されている。
同図は、特に制限されないが、入出力が８ビットのダイ
ナミック型RAM集積回路（以下、ICと称する）の内部構
成を示している。
同図に示されている各ブロックは、周知の半導体集積回
路技術により、１つの半導体基板、例えばシリコン基板
に形成されている。
この実施例では、特に制限されないが、メモリアレイ
は、Ｍ−ARY1,M−ARY2のように左右２つに分けて配置さ
れている。
そして、各メモリアレイＭ−ARY1,M−ARY2において、８
対の相補データ線対が一組とされ、同図においては縦方
向に向かうよう形成されている。
すなわち、従来のようにメモリアレイを８ブロック（マ
ット）に分けて構成するのではなく、８ビットのデータ
は、同一のメモリアレイ内の互いに隣合う８対の相補デ
ータ線対に対して、１つのアドレスが割り当てられ、同
図では横方向に順に配置される。
一方、ロウ系アドレス選択線（ワード線）は、上記各メ
モリアレイＭ−ARY1,M−ARY2に対して共通に横方向に向
かうよう形成され、同図では縦方向に順に配置される。
上記相補データ線対は、カラムスイッチＣ−SW1,C−SW2
を介して８対の共通相補データ線対CD1,CD2に選択的に
接続される。同図においては、上記共通相補データ線対
は横方向に走っている。この共通相補データ線対CD1,CD
2は、メインアンプMA1,MA2の入力端子にそれぞれ接続さ
れる。
センスアンプSA1,SA2は、上記メモリアレイの相補デー
タ線対の微少読み出し電圧を受け、そのタイミング信号
φpaにより動作状態とされ、ロウデコーダＲ−DCRの出
力信号によって選択されたメモリセルからの読み出し電
圧に従って相補データ線対をハイレベル／ロウレベルに
増幅するものである。
ロウアドレスバッファＲ−ADBは、外部端子からのｍビ
ットのアドレス信号RADを受け、内部相補アドレス信号
ａ０〜ａｍ−１を形成して、ロウアドレスデコーダＲ−
DCRに送出する。
ロウアドレスデコーダＲ−DCRは、上記アドレス信号ａ
０〜ａｍ−１に従って１本のワード線をワード線選択タ
イミング信号φｘに同期して選択する。
カラムアドレスバッファＣ−ADBは、外部端子からのｎ
ビットのアドレス信号CADを受け、内部相補アドレス信
号ａ０〜ａｎ−１を形成して、カラムアドレスデコーダ
Ｃ−DCRに送出する。
カラムアドレスデコーダＣ−DCRは、上記アドレスａ０
〜ａｎ−１に従った８対の相補データ線対を選択するた
めに、上記アドレス信号ａ０〜ａｎ−１をデコードし、
これによって得られたデコード信号とデータ線選択タイ
ミング信号φｙとにもとずいて選択信号を形成する。特
に制限されないが、上記選択信号は、上記デコード信号
と上記タイミング信号φｙとの論理積により形成され
る。
カラムスイッチＣ−SW1,C−SW2は、上記選択信号を受
け、上記８対の相補データ線対を対応する８対の共通相
補データ対に接続する。
なお、同図では、上記相補データ線対及び共通相補デー
タ線対は、１本の線により表している。
上記タイミング信号φｙは、特に制限されないが後で述
べる内部制御信号発生回路TGにおいて形成されたタイミ
ング信号ymとアドレスコンペアで形成されたキラー信
号φKL（φKR）とを受けるNOR回路G3（G4）によって形
成される。
後で第３図を用いて詳しく説明するが、冗長メモリアレ
イＲ−ARYを使用する場合、キラー信号φKL（φKR）は
ハイレベル（論理“1"）になる。このためタイミング信
号φｙは、タイミング信号ymとは無関係にロウレベル
（論理“0"）になり、選択信号も、デコード信号とは無
関係にロウレベルになる。この結果として、カラムスイ
ッチを介して、メモリアレイＭ−ARY内の相補データ線
対と共通相補データ線とが接続されることはなくなる。
これに対して、メモリアレイＭ−ARYを選択する場合に
は、上記キラー信号φKL（φKR）がロウレベル（論理
“0"）になる。このためタイミング信号ymがロウレベ
ルになることによりタイミング信号φｙがハイレベル
（論理“1"）となり、デコード信号に従って選択信号が
形成される。この結果として、アドレス信号ａ０〜ａｎ
−１に従った８対の相補データ線対が、カラムスイッチ
を介して、対応する共通相補データ線対に接続されるよ
うになる。
入出力回路Ｉ／Ｏは、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ入力バッファとにより構
成され、読み出し時には、動作状態にされた一方のメイ
ンアンプMA1又はMA2の出力信号が、データ出力バッファ
により増幅され外部端子DAに送出される。また、書込み
動作時には、外部端子DAに与えられた書込みデータが、
データ入力バッファを介して上記共通相補データ線対CD
1,CD2に供給される。同図では、この書込み用の信号経
路は省略して描かれている。
内部制御信号発生回路TGは、２つの外部制御信号▲
▼（チップセレクト信号），▲▼（ライトイネーブ
ル信号）と、次に詳しく述べるエッチトリガ回路EGの出
力信号（変化検出信号）φとを受けて、メモリ動作に必
要な各種タイミング信号を形成して送出する。
第５図に、カラムアドレス信号CAD用のエッチトリガ回
路の一実施例の回路図を示す。
エッヂトリガ回路は、特に制限されないが、上記アドレ
ス信号a0〜an-1と、遅延回路D0〜Dn-1を通して形成され
た上記アドレス信号の遅延信号とを受ける排他的論理和
回路EX0〜EXn-1と、これらの排他的論理和回路の出力信
号を受けるOR（オア）回路OR1とにより構成されてい
る。
エッヂトリガ回路は、上記アドレス信号のいずれかが変
化した場合、すなわちアドレス信号の電位が変化した場
合、この変化を検出して、アドレス信号の変化検出信号
を形成する。
特に制限されないが、本実施例においては、上記カラム
アドレス信号CAD用のエッヂトリガ回路と同様な構成の
ロウアドレス信号RAD用のエッヂトリガ回路が設けられ
ている。そして、カラムアドレス信号CAD用のエッヂト
リガ回路の出力信号と、ロウアドレス信号RAD用のエッ
ヂトリガ回路の出力信号との論理和が求められて、エッ
ヂトリガ回路EGの出力信号φが形成される。従って、エ
ッヂトリガ回路EGは、上記アドレス信号a0〜an-1及びa0
〜am-1のいずれかのアドレス信号が変化した場合、この
変化を検出して、アドレス信号の変化検出信号φを出力
する。
この実施例では、上記メモリアレイＭ−ARY1,M−ARY2に
冗長用のメモリアレイＲ−ARY1,R−ARY2がそれぞれ設け
られている。そして、不良アドレス信号を記憶するアド
レス記憶手段と、この不良アドレス信号とカラムアドレ
スバッファｃ−ADBから出力されたデータ線選択アドレ
ス信号とを比較して記憶された不良アドレスがICに入力
されたかどうかを検出するカラムアドレス比較回路とか
らなるアドレスコンペアACが設けられている。
このアドレスコンペアACは、アドレス信号CADが不良ア
ドレスを指定した場合、不良アドレスを選択したことを
検出して、メモリアレイＭ−ARY1及びＭ−ARY2の不良デ
ータ線の選択動作を禁止するためのキラー信号を出力す
るとともに、不良アドレス検出信号をゲート回路Ｇに出
力する。
ゲート回路Ｇは、アドレスコンペアACからの不良アドレ
ス検出信号，アドレス信号及び冗長用選択タイミング信
号φyRを受けて、上記不良データ線の選択動作が禁止さ
れるかわりに、上記冗長用メモリアレイＲ−ARY1又はＲ
−ARY2のいずれかのデータ線選択動作を行なわせるため
の選択信号L,Rを出力する。またゲート回路Ｇは、さら
にメインアンプ活性化信号φmaを受けて、左側のメモリ
アレイＭ−ARY1又は左側の冗長アレイＲ−ARY1が選択さ
れた場合、左側のメインアンプMA1を活性化するための
活性化信号φmaLを出力し、反対に右側にメモリアレイ
Ｍ−ARY2又は右側の冗長アレイＲ−ARY2が選択された場
合、右側のメインアンプMA2を活性化するための活性化
信号φmaRを出力する。
上記アドレスコンペアAC及びゲート回路Ｇについては、
後で第３図及び第４図を用いて詳しく説明する。
なお、上記冗長用選択タインミング信号φyRは、冗長用
メモリアレイを使う場合のみ、例えばハイレベルにな
り、ゲート回路Ｇが、冗長メモリアレイを選択すること
が可能な状態にされる。このタイミング信号φyRは、特
に制限されないが、後で第８図を用いて詳しく説明する
ように上記アドレスコンペアACの出力信号である不良ア
ドレス検出信号にもとづいて形成される。
なお、後述するようにワード線に対しても同様な冗長用
メモリアレイを設けるものであるが、同図では省略され
ている。
第６図には、上記第１図における一方（左側）のメモリ
アレイＭ−ARY1,冗長アアレイＲ−ARY1及びその選択回
路等の一実施例の回路図が示されている。
以下の説明において、特に説明しない場合、絶縁ゲート
型電界効果トランジスタ（以下MOSFETと称する）はｎチ
ャンネル型のMOSFETである。また、図面を見やすくする
ためMOSFETの回路記号の数字を小文字で示している。
本実施例においては、８ビット単位で書込み、および読
み出しができるようにするために、特に制限されないが
８対の共通相補データ線対CDL0〜CDL7及び が形成されている。
冗長メモリアレイＲ−ARY1は、８対の相補データ線対D0
〜D7及び と、相補データ線と交差するように形成され、ロウデコ
ーダＲ−DCRに結合された複数のワード線と、これらの
交点に所定の規則に従って配置された複数のメモリセル
とを含んでいる。
メモリアレイＭ−ARY1は、特に制限されないが、互いに
同一構成の複数の単位メモリセルブロックＭ−G1〜Ｍ−
Gnによって構成されている。単位メモリセルブロック
は、特に制限されないが、上記冗長メモリアレイＲ−AR
Y1と同様な構成にされている。すなわち、１つの単位メ
モリセルブロックは、８対の相補データ線と、これらと
交差する複数のワード線と、これらの交点に所定の規則
に従って配置された複数のメモリセルを含んでいる。
各相補データ線対には、それぞれセンスアンプSA1が接
続されている。
カラムスイッチＣ−SW1は、複数の単位スイッチブロッ
クＣ−SWL0〜Ｃ−SWLnによって構成されている。単位ス
イッチブロックは、特に制限されないが、互いに同じ構
成にされており、冗長メモリアレイＲ−ARY1及び単位メ
モリセルブロックにおけるデータ線の数に対応するだけ
のMOSFETを含んでいる。すなわち、本実施例では、１つ
の単位スイッチブロックは、16個のMOSFETを含んでい
る。単位スイッチブロックを構成する16個のMOSFETのゲ
ートは互いに共通接続されている。
冗長メモリアレイＲ−ARY1及び単位メモリセルブロック
Ｍ−G1〜Ｍ−Gnにおける各相補データ線は対応する単位
スイッチブロックＣ−SWL0及びＣ−SWL1〜Ｃ−SWLn内の
MOSFETを介して、対応した共通相補データ線に接続され
ている。同図では、代表例として、冗長メモリアレイＲ
−ARY1と、それに対応した単位スイッチブロックＣ−SW
L0のみが詳しく書かれている。特に制限されないが、本
実施例では、各単位メモリセルブロックＭ−G1〜Ｍ−Gn
及び各単位スイッチブロックＣ−SWL1〜Ｃ−SWLnも上記
冗長メモリアレイＲ−ARY1及び単位スイッチブロックＣ
−SWL0と同様な構成にされている。但し、冗長メモリア
レイＲ−ARY1に対応した単位スイッチブロック（スイッ
チブロック）Ｃ−SWL0を構成する16個のMOSFETQS1〜Q
S16が、上述したゲート回路Ｇからの出力信号Ｌによっ
てスイッチ制御されるのに対して、単位メモリセルブロ
ック（メモリセルブロック）に対応した単位スイッチブ
ロックを構成する16個のMOSFETは、カラムデコーダＣ−
DCRの出力信号によってスイッチ制御されるようにされ
ている。
なお、同図においてMA1はメインアンプを示している。
またメモリセル等の詳しい構成は後で第２図を用いて説
明する。
以上述べた構成によれば、アドレス信号RAD及びCADをIC
に与えることにより、所望の１つのメモリセルブロック
から所望の８ビットのメモリセルを選択することができ
る。すなわち、ロウデコーダＲ−DCRによって選択され
たワード線に結合された複数のメモリセルであって、カ
ラムデコーダＣ−DCR又はゲート回路によって選択され
た単位スイッチブロックの相補データ線に結合されたメ
モリセルを選択することができる。なお、単位スイッチ
ブロックを選択するとは、カラムデコーダＣ−DCRの出
力信号又は、ゲート回路Ｇの出力信号によって、スイッ
チブロックを構成するMOSFETをオン状態にすることを言
う。
以上第１図の左側について述べたが、右側についても同
様な構成にされている。
後で詳しく説明するが、例えばメモリセルブロックＭ−
G1に欠陥メモリセルなどがあった場合、このメモリセル
ブロックＭ−G1に対応したスイッチブロックＣ−SWL1は
カラムスイッチＣ−DCR1によって選択されなくなり、そ
のかわりに、スイッチブロックＣ−SWL0又は、右側の冗
長メモリアレイＲ−ARY2に対応したスイッチブロックＣ
−SWR0（図示せず）が選択されるようになる。すなわ
ち、メモリセル等に欠陥があった場合、メモリセルブロ
ックの単位でメモリアレイＭ−ARY1から、冗長メモリア
レイＲ−ARY1又はＲ−ARY2に切り換えられる。
次に第２図を用いて本発明を更に詳しく説明するが、図
面を見やすくするために、１対の共通相補データ線につ
いてのみメモリアレイＭ−ARY1及び冗長メモリアレイＲ
−ARY1等を示す。
第２図には、上記第１図における一方（左側）のメモリ
アレイ（冗長用アレイを含む）Ｍ−ARY1側及びその選択
回路の具体的一実施例の回路図が示されている。
メモリアレイＭ−ARYは、その一対の行が代表として示
されており、一対の平行に配置された相補データ線D,
に、スイッチMOSFETQ15ないしQ19とMOS容量とで構成さ
れたメモリセルの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。
プリチャージ回路PC1は、代表として示されたMOSFETQ14
のように、相補データ線D,間に設けられたスイッチMO
SFETQ14により構成される。
センスアンプSAは、代表として示されたｐチャンネルMO
SFETQ7,Q9と、ｎチャンネルMOSFETQ6,Q8とからなるCMOS
（相補型MOS）ラッチ回路で構成され、その一対の入出
力ノードが上記相補データ線D,に結合されている。上
記ラッチ回路には、特に制限されないが、並列形態のｐ
チャンネルMOSFETQ12,Q13を通して電源電圧VCCが供給さ
れ、並列形態のｎチャンネルMOSFETQ10,Q11を通して回
路の接地電圧VSSが供給される。これらのパワースイッ
チMOSFETQ10,Q11及びMOSFETQ12,Q13は、他の同様な行に
設けられたセンスアンプSAに対しても共通に用いられ
る。
上記MOSFETQ10,Q12のゲートには、センスアンプSAを活
性化させる相補タイミングパルスφpa1,pa1が印加さ
れ、MOSFETQ11,Q13のゲートには、上記タイミングパル
スφpa1,pa1より遅れた、相補タイミングパルスφpa
2,pa2が印加される。この理由は、メモリセルからの
微小読み出し電圧でセンスアンプSAを動作させたとき、
データ線のレベル落ち込みを比較的小さなコンダクタン
スのMOSFETQ10,Q12により電流制限を行うことにより防
止する。上記センスアンプSAでの増幅動作によって相補
データ線電位の差を大きくした後、比較的大きなコンダ
クタンスのMOSFETQ11,Q13をオンさせて、その増幅動作
を速くする。このような２段階に分けて、センスアンプ
SAの増幅動作を行わせることによって、相補データ線の
ハイレベル側の落ち込みを防止しつつ、高速読み出しを
行わせる。
ロウデコーダＲ−DCRは、その１回路分（ワード線４本
分）が代表として示されており、例えばアドレス信号
２〜６を受けるｎチャンネルMOSFETQ32〜Q36及びｐチ
ャンネルMOSFETQ37〜Q41で構成されたCMOS回路によるNA
ND（ナンド）回路で上記４本分のワード線選択信号が形
成される。
このNAND回路の出力は、CMOSインバータIV1で反転さ
れ、カットMOSFETQ28〜Q31を通して、MOSFETQ24〜Q27の
ゲートに伝えられる。
また、アドレス信号a0,a1で形成されたデコード信号
と、タイミングパルスφｘとの組合せで形成された４通
りのワード線選択タイミング信号φx00ないしφx11が上
記MOSFETQ24〜Q27を介して各ワード線に伝えられる。
また、各ワード線と接地電位との間には、MOSFETQ20〜Q
23が設けられ、そのゲートに上記NAND回路の出力が印加
されることによって、非選択時のワード線を接地電位に
固定させるものである。
上記ワード線には、リセット用のMOSFETQ0ないしQ5が設
けられており、リセットパルスφpwを受けてこれらのMO
SFETQ0〜Q5がオンすることによって、選択されたワード
線が接地レベルにリセットされる。
カラムスイッチＣ−SWは、代表として示されているMOSF
ETQ42,Q43のように、相補データ線D,と共通相補デー
タ線CD,▲▼を選択的に結合させる。これらのMOSFE
TQ42,Q43のゲートには、カラムデコーダＣ−DCRからの
選択信号が供給される。なお、同図では、１つの相補デ
ータ線対が代表として示されている。上述のように８ビ
ットを並列的に書込み／読み出しするために、例えば第
５図のように隣接する８対の相補データ線に対して上記
１つの選択信号が共通に供給される。
上記共通相補データ線CD,▲▼間には、上記同様な
プリチャージMOSFETQ44が設けられている。この共通相
補データ線CD,▲▼には、上記センスアンプSAと同
様な回路構成のメインアンプMAの一対の入出力ノードが
結合されている。入出力回路Ｉ／Ｏはデータ入力バッフ
ァDIBとデータ出力バファDOBとによって構成されてい
る。
この実施例においては、冗長メモリアレイとして、特に
制限されないが、Ｘ系として２本のワード線（Ｒ−AR
Y′）が、Ｙ系として８対のデータ線（Ｒ−ARY1）がそ
れぞれ用意されている。MOSFETQ47ないしQ50は、上記２
本のワード線を選択するためのものであり、MOSFETQ45,
Q46は、上記８対の相補データ線の内代表として示され
ている一対のデータ線を選択するためのものである。
上記同様な回路構成によって他方（右側）のメモリアレ
イ（冗長用アレイを含む）Ｍ−ARY2側及びその選択回路
が構成されている。
この実施例において、特に制限されないが、Ｙ系のアド
レスコンペアACは、全体で２組（AC1,AC2）用意されて
いる。この２個のアドレスコンペアAC1,AC2の不良アド
レス検出信号ACL,ACRにより上記いずれかの冗長用メモ
リアレイＲ−ARY1又はＲ−ARY2を相互に選択するため、
ゲート回路Ｇが設けられている。このゲート回路Ｇは、
上記冗長用メモリアレイＲ−ARY1,R−ARY2の選択信号L,
Rの他に、メインアンプMA1又はMA2を上記選択される冗
長用メモリアレイＲ−ARY1,R−ARY2に対応して選択的に
動作状態とするタイミング信号φmaL,φmaRを形成す
る。
第３図には、上記アドレスコンペアの一実施例の回路図
が示されている。
上記１組のアドレスコンペアは、アドレス信号のビット
数に応じた数だけの不良アドレスの記憶回路及びアドレ
ス比較回路と、１つのイネーブル回路とにより構成され
ている。
同図には、代表として示された１つの不良アドレスの記
憶回路及びアドレス比較回路と、１つのイネーブル回路
とが示されている。
端子P1〜P4は、不良アドレスを書込むためのプログラム
用電圧供給端子であり、所定の不良アドレスを書込むと
きに、端子P1,P3には電源電圧VCCが与えられ、端子P2,P
4には回路の接地電位が与えられる。
上記イネーブル回路は、次の各回路素子により構成され
る。負荷MOSFETQ47と駆動MOSFETQ48とはインバータを構
成し、負荷MOSFETQ47のドレイン，ゲートは、端子P3に
接続される。このインバータの出力は、ヒューズF1を溶
断させる駆動MOSFETQ49のゲートに接続される。このMOS
FETQ49のドレインと端子P1との間にヒューズF1が設けら
れ、そのソースは端子P2に接続される。また、上記MOSF
ETQ48のゲートは、端子P4に接続される。上記端子P4と
電源電圧VCCの間には抵抗R2が設けられている。上記ヒ
ューズF1は、特に制限されないが、ポリシリコンによっ
て構成されている。所定の不良アドレスを書込むとき
に、端子P1,P3には電源電圧VCCが与えられ、端子P2,P4
には回路の接地電位が与えられるのでヒューズF1を溶断
させる駆動MOSFETQ49がオンして、自動的にヒューズF1
を溶断させる。
このヒューズF1が溶断しているか否かを判別するため
に、次のCMOSインバータ及びラッチ回路が設けられてい
る。
ｐチャンネルMOSFETQ53,Q54と、ｎチャンネルMOSFETQ5
5,Q56とはCMOSナンドゲート回路を構成する。ｐチャン
ネルMOSFETQ57,Q58と、ｎチャンネルMOSFETQ59,Q60とは
CMOSナンドゲート回路を構成する。これら２つのナンド
ゲート回路の出力と一方の入力とが互いに交差結線され
ることによりラッチ回路が構成される。
上記MOSFETQ49のドレイン出力は、ｐチャンネルMOSFETQ
51のｎチャンネルMOSFETQ52とで構成されたCMOSインバ
ータの入力ノードと上記ラッチ回路を構成する一方のナ
ンドゲートの他方の入力であるMOSFETQ53,Q55のゲート
に伝えられる。そして、上記CMOSインバータの出力は、
上記ラッチ回路を構成する他方のナンドゲートの他方の
入力であるMOSFETQ58,Q60のゲートと上記駆動MOSFETQ49
に並列形態とされたMOSFETQ50のゲートに伝えられる。
そして、上記他方のナンドゲートの出力がｐチャンネル
MOSFETQ61とｎチャンネルMOSFETQ62とで構成されたCMOS
インバータを通してイネーブル信号φＫが出力される。
不良アドレスの記憶回路及びアドレス比較回路は、次の
各回路素子によって構成される。
不良アドレスの記憶回路は、上記イネーブル回路と同様
なMOSFETQ63ないしQ65及びヒューズF2と、例えばアドレ
ス信号a0を受け、上記駆動MOSFETQ64に並列形態とされ
たMOSFETQ66とにより構成される。
所定の不良アドレスを書込むときに、上記同様に端子P
1,P3には電源電圧VCCが与えられ、端子P2,P4には回路の
接地電位が与えられる。そして、不良アドレス信号a0を
受けるMOSFETQ66が設けられており、書込むべき不良ア
ドレス信号a0がハイレベルならMOSFETQ66がオンするの
で、上記駆動MOSFETQ65をオフさせてヒューズF2を溶断
させない、ロウレベルならMOSFETQ66がオフするので、
上記駆動MOSFETQ65をオンさせてヒューズF2を溶断させ
る。
上記ヒューズF2が溶断しているか否かを判別するため
に、上記同様なCMOSインバータ及びラッチ回路が設けら
れている。ｐチャンネルMOSFETQ68,nチャンネルQ69がCM
OSインバータを構成し、ｐチャンネルMOSFETQ70,Q71及
びQ74,Q75と、ｎチャンネルMOSFETQ72,Q73及びQ76,Q77
がCMOSラッチ回路を構成する。
アドレス比較回路は、直列形態とされたｐチャンネルMO
SFETQ78,Q79とｎチャンネルMOSFETQ80,Q81及びｐチャン
ネルMOSFETQ82,Q83とｎチャンネルMOSFETQ84,Q85と、CM
OSインバータIV2とにより構成される。
上記MOSFETQ79,Q80のゲートには、上記アドレス信号a0
が印加され、これと対応するMOSFETQ83,Q84のゲートに
は、上記アドレス信号a0がインバータIV2により反転さ
れて印加される。また、CMOSラッチ回路により判別され
た不良アドレス信号a0,０が上記MOSFETQ78,Q85及びQ8
1,Q82のように、ｐチャンネルMOSFETとｎチャンネルMOS
FETに対して交差して印加される。
今、不良アドレスとして、アドレス信号a0をハイレベル
（論理“1"）を記憶させた場合、ヒューズF2は溶断され
ないので、CMOSラッチ回路の出力a0はハイレベル，０
はロウレベルとなっている。したがって、ｎチャンネル
MOSFETQ85とｐチャンネルMOSFETQ82とがオンしている。
そして、メモリアクセスにより入力されたアドレス信号
a0がロウレベルならｐチャンネルMOSFETQ79をオンさ
せ、インバータIV2で反転されたa0のハイレベルにより
ｎチャンネルMOSFETQ84をオンさせる。
このように、両アドレス信号が不一致のときには、上記
オンしているｎチャンネルMOSFETQ84,Q85とにより出力a
c0をロウレベル（論理“0"）にする。
一方、メモリアクセスにより入力されたアドレス信号a0
がハイレベルならｎチャンネルMOSFETQ80をオンさせ、
インバータIV2で反転されたa0のロウレベルによりｐチ
ャンネルMOSFETQ83をオンさせる。
このように、両アドレス信号が一致しているときには、
上記オンしているｐチャンネルMOSFETQ82,Q83とにより
出力ac0をハイレベル（論理“1"）にする。
アドレス信号の全ビットについて、上記ハイレベル（論
理“1"）の一致出力ac0〜acn（Ｙ系）と、イネーブル信
号φＫの論理“1"とが得られたとき、論理和回路（図示
せず）の出力により、不良アドレスの検出信号ACL（AC
R）が形成される。
なお、この不良アドレスの検出信号ACL（ACR）は、特に
制限されないが、欠陥を有するメモリ群の選択を禁止す
るためのキラー信号φKL（φKR）として、第１図に示さ
れているNORゲートG4（G3）にも供給される。上述した
ように、不良アドレスがICに入力された場合、検出信号
ACL（ACR）はハイレベル（論理“1"）となるため、NOR
ゲートを介してタインミング信号ymがタイミング信号
φｙとしてカラムデコーダＣ−DCR1（Ｃ−DCR2）に供給
されなくなる。この結果、カラムアドレスデコーダＣ−
DCR1（Ｃ−DCR2）が、カラムスイッチＣ−SW1（Ｃ−SW
2）を選択するような選択信号を出力しなくなる。ま
た、イネーブル信号φＫは、その論理“0"出力により上
記冗長メモリアレイへの切り換え信号を禁止する。これ
は、不良メモリアレイが無いときでも、ac0〜acn（Ｙ
系）を全て論理“1"とするアドレス指定に対して上記冗
長メモリアレイへの切り換えを禁止する。
他のアドレスコンペアも上記同様な回路によって構成さ
れる。
第４図には、上記左右のメモリアレイ間で相互に不良デ
ータ線の切り換えを行うためのゲート回路Ｇの一実施例
の回路図が示されている。
Ｙ系のアドレス信号のうち、例えば最上位ビット（左右
のメモリアレイを選択するアドレス信号；論理“1"なら
ば左側メモリアレイが選択され、論理“0"ならば右側メ
モリアレイが選択される。）のアドレス信号an-1と、左
側の冗長用メモリアレイＲ−ARY1用として設けられたア
ドレスコンペアAC1の出力信号ACLとがNOR（ノア）ゲー
トG1に入力される。このNORゲートG1の出力と右側の冗
長用メモリアレイＲ−ARY2用として設けられたアドレス
コンペアAC2の出力信号ACRとがNORゲートG2に入力され
る。このNORゲートG2の出力はマルチプレクサMPXの切り
換え制御信号として用いられる。
このマルチプレクサMPXは、データ線選択タイミング信
号φyRを受け、左右の冗長用データ線選択信号L,Rを択
一的に送出することによって上記左右の冗長用メモリア
レイＲ−ARY1又はＲ−ARY2を選択する。
特に制限されないが、NORゲートG2の出力信号がハイレ
ベルのとき、マルチプレクサMPXは、タイミング信号φy
Rを選択信号Ｌとして送出するようにされている。反対
にNORゲートG2の出力信号がロウレベルのとき、マルチ
プレクサMPXは、タイミング信号φyRを選択信号Ｒとし
て送出するようにされている。
上記データ線選択タイミング信号φyRは、例えば、第８
図に示されているように、上記不良検出信号ACLとACRと
を受けるOR（オア）回路OR2によって形成される。上記
不良検出信号は、不良アドレス信号が入力されたときの
み、形成されるので、このOR回路からなるタイミング信
号φyR発生回路は、不良アドレス信号が入力されたとき
しか、タイミング信号φyRを形成しない。このため、不
所望なときに冗長用メモリアレイを選択することがなく
なる。
同様なマルチプレクサによって上記メインアンプMA1,MA
2の動作タイミング信号φmaL,φmaRが形成される（図示
せず）。
次に、この実施例回路の動作を説明する。
左側用のアドレスコンペアAC1に同じく左側の不良アド
レス信号を書込んだ場合、その不良アドレス信号が入力
されると、その出力信号ACLがハイレベルになる。ま
た、この時アドレス信号an−１はハイレベルであるの
で、NORゲートG1の出力信号はロウレベルになる。この
時、当然、アドレスコンペアAC2の出力信号ACRはロウレ
ベルであるので、NORゲートG2の出力信号がハイレベル
になって、左側の冗長用メモリアレイＲ−ARY1の選択信
号Ｌが形成される。したがって、左側のメモリアレイＭ
−ARY1の不良データ線は、同じく左側の冗長用データ線
に切り換えられる。右側用のアドレスコンペアAC2に同
じく右側の不良アドレス信号を書込んだ場合、その不良
アドレス信号が入力されると、その出力信号ACRがハイ
レベルになる。また、この時アドレス信号an−１はロウ
レベルであるので、NORゲートG1の出力信号は、ハイレ
ベルになる。このため、NORゲートG2の出力信号がロウ
レベルになって、右側の冗長用メモリアレイＲ−ARY2の
選択信号Ｒが形成される。したがって、右側のメモリア
レイＭ−ARY2の不良データ線は、同じく右側の冗長用デ
ータ線に切り換えられる。
次に、左側用のアドレスコンペアAC1に右側の不良アド
レス信号を書込んだ場合、その不良アドレス信号が入力
されると、その出力信号ACLがハイレベルになる。ま
た、この時アドレス信号an−１はロウレベルであるの
で、NORゲートG1の出力信号はロウレベルになる。この
時、当然、アドレスコンペアAC2の出力信号ACRはロウレ
ベルであるので、NORゲートG2の出力信号がハイレベル
になって、左側の冗長用メモリアレイＲ−ARY1の選択信
号Ｌが形成される。したがって、右側のメモリアレイＭ
−ARY2の不良データ線は、左側の冗長用データ線に切り
換えられる。
さらに、右側用のアドレスコンペアAC2に左側の不良ア
ドレス信号を書込んだ場合、その不良アドレス信号が入
力されると、その出力信号ACRがハイレベルになる。な
お、この時アドレス信号an−１はハイレベルであり、当
然、アドレスコンペアAC1の出力信号ACLはロウレベルで
あるので、NORゲートG1の出力信号はロウレベルにな
る。従って、NORゲートG2の出力信号はロウレベルにな
る。これにより右側の冗長用メモリアレイＲ−ARY2の選
択信号Ｒが形成される。したがって、左側のメモリアレ
イＭ−ARY2の不良データ線は、右側の冗長用データ線に
切り換えられる。このように、２つのアドレスコンペア
AC1,AC2と２つの冗長用メモリアレイＲ−ARY1,R−ARY2
により、相互においてその切り換えを行うことができ
る。
したがって、同じメモリアレイＭ−ARY1又はＭ−ARY2に
２つの不良データ線があっても、左右の冗長用データ線
に振り分けて救済できるので、救済率を高めることがで
きる。言い換えるならば、同じメモリアレイに欠陥を有
する２つのメモリセルブロックがあっても、１つづつ左
右の冗長用メモリアレイに振り分けて救済することがで
きる。このため救済率を高めることができ、製品歩留り
を大幅に向上させることができる。
また、そのために切り換え回路は、上述のように極めて
簡単なゲート回路の組合せにより実現することができる
ものである。
なお、上記実施例において、ハイレベルを論理“1"とす
る正論理を採る場合、ゲート回路をCMOS回路によるNOR
ゲートで構成すると、比較的駆動能力の小さい直列形態
のｐチャンネルMOSFETによって出力信号のハイレベルが
形成されることになってしまう。したがって、上記各入
力信号を反転したものを用いることにより、NAND（ナン
ド）ゲートを利用することが望ましい。この場合には、
出力信号のハイレベルを形成するｐチャンネルMOSFETが
並列状態に構成できるので、比較的小さいMOSFETによ
り、大きな駆動能力をもつゲート回路を構成することが
できる。
この実施例では、冗長用メモリアレイへの切り替えをヒ
ューズ手段を用いて行うことができるので、テスト効率
及びコスト低減を図ることができる。また、互いに隣接
する複数のワード線を１つの論理ゲート回路で構成され
たアドレスデコーダ回路で選択するので複数のワード線
の配列ピッチと、上記比較的大きな面積を有する横方向
の配列間隔（ピッチ）とを２段に分割することなく合わ
せることができ、ICチップ内で無駄な空白部分が生じな
い。
この実施例のメモリアレイは、共通相補データ線を単に
短絡させることにより、約VCC／２の中間レベルにする
ものであるので、従来のダイナミック型RAMのように、
０ボルトからVCCレベルまでチャージアップするものに
比べ、そのレベル変化量が小さく、プリチャージMOSFET
のゲート電圧を通常の論理レベル（VCC）を用いても十
分に非飽和状態でオンさせることが出来るからプリチャ
ージ動作を高速に、しかも低消費電力の下に行うことが
できる。
そして、上記のように、プリチャージレベルを約VCC／
２の中間レベルにするものであるので、メモリセルの読
み出し時においても、メモリセルのスイッチMOSFETのゲ
ート電圧（ワード線選択電圧）として通常の論理レベル
（VCC）を用いても十分に非飽和状態でオンさせること
が出来るから、従来のダイナミック型RAMのようにブー
トストラップ電圧を用いることなく、情報記憶キャパシ
タの全電荷読み出しが可能となる。
また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型RAMのように読み出し基準電
圧を形成するダミーセルが不要になる。
第７図には、本発明の他の実施例の具体的回路図が示さ
れている。
なお、以下に述べるカラムスイッチ，カラムアドレスデ
コーダは、特に制限されないが、第１図の実施例におけ
るそれと同様な構成とされている。
同図において、Ｃ−SW1及びＣ−SW2は、それぞれカラム
スイッチであり、冗長用メモリアレイ用のカラムスイッ
チＣ−SWL0及びＣ−SWR0を含んでいる。同図には、示さ
れていないが、上記カラムスイッチＣ−SW1及びその内
のＣ−SWL0は、例えば、第１図に示されている左側のメ
モリアレイ及び冗長メモリアレイに対するカラムスイッ
チであり、カラムスイッチＣ−SW2及びその内のＣ−SWR
0は、第１図の右側のメモリアレイ及び冗長メモリアレ
イに対するカラムスイッチである。
上記カラムスイッチＣ−SW1（Ｃ−SW2）のうちカラムス
イッチＣ−SWL0（Ｃ−SWR0）を除くカラムスイッチは、
対応するカラムアドレスデコーダＣ−DCR1（Ｃ−DCR2）
からの選択信号によって制御される。すなわち、カラム
スイッチは、選択信号に従ってメモリアレイの８組の相
補データ線対を、対応する８組の共通相補データ線対に
接続する。
カラムアドレスデコーダＣ−DCR1（Ｃ−DCR2）は、相補
アドレス信号ａ ０〜ａn-2及び後で述べるゲート回路Ｇ
から選択信号LL（RR）を受け、上記相補アドレス信号及
び選択信号に従った上記カラムスイッチへの選択信号を
形成する。すなわち、カラムアドレスデコーダは、上記
相補アドレス信号及び選択信号をデコードして、アドレ
ス信号CADに従った上記カラムスイッチへの選択信号を
形成する。なお、カラムアドレスデコーダＣ−DCR1（Ｃ
−DCR2）は、前記第１図の実施例と同様に、特に制限さ
れないが、タイミング信号ymとキラー信号φ
KL（φKR）とにもとづいて形成されたタイミング信号φ
ｙによって、その動作が制御される。
Ｃ−ADBは、カラムアドレスバッファであって、アドレ
ス信号CADを受けて、特に制限されないが上記相補アド
レス信号ａ ０〜ａn-2とアドレス信号an-1を形成して、
上記カラムアドレスデコーダＣ−DCR1及びＣ−DCR2に上
記相補アドレス信号ａ ０〜ａn-2を送出する。
上記ゲート回路Ｇは、NORゲートG1,G2,AND（アンド）ゲ
ートA1〜A4及びインバータIV3によって構成されてい
る。
上記NORゲートG1,G2は、上記第４図で述べたNORゲートG
1,G2と同様に、アドレス信号an-1,アドレスコンペアの
出力信号ACL,ACRを受ける。上記ANDゲートA2は、上記NO
RゲートG2の出力信号（選択信号LL）と、メインアンプ
を活性化させるためのタイミング信号φmaとを受けて、
左側の共通相補データ線に接続されたメインアンプMA1
を活性化するためのタイミング信号φmaLを形成する。
上記ANDゲートA1は、上記選択信号LLと例えば第８図で
述べた冗長用メモリアレイの選択タイミング信号φyRと
を受けて、左側の冗長メモリアレイ用のカラムスイッチ
Ｃ−SWL0への選択信号Ｌを形成する。
上記NORゲートG2の出力信号がインバータIV3を介して形
成された選択信号RRと上記タイミング信号φmaとを受け
て、右側の共通相補データ線に接続されたメインアンプ
MA2を活性化するためのタイミング信号φmaRを上記AND
ゲートA3が形成する。上記ANDゲートA4は、上記選択信
号RRと上記選択タイミング信号φyRとを受けて、右側の
冗長メモリアレイ用のカラムスイッチＣ−SWR0への選択
信号Ｒを形成する。
上記構成によれば、比較的少ない素子数で、左右の冗長
用メモリアレイを切り換えて使うことができるようにな
るとともに、左右のメモリアレイの選択も上記ゲート回
路Ｇにより行なうことができる。
左右の冗長用メモリアレイが使われないとき、アドレス
コンペアの出力信号ACL,ACRはともに上述したようにロ
ウレベル（論理“0"）となる。従って、NORゲートG2の
出力信号である選択信号LLの論理値は、左右いずれのメ
モリアレイを選択するかを決めるアドレス信号an-1の論
理値と同じになる。このため、左側のメモリアレイを選
択するようにアドレス信号an-1の論理値が“1"となった
とき、上記選択信号LLの論理値も“1"となり、左側のカ
ラムアドレスデコーダＣ−DCR1が動作する。すなわち、
カラムアドレスデコーダＣ−DCR1が、相補アドレス信号
ａ ０〜ａn-2に従った選択信号をカラムスイッチＣ−SW1
に出力する。これに対して、右側のメモリアレイを選択
するように上記アドレス信号an-1の論理値が“0"となっ
たときには、インバータIV3が設けてあるため、選択信
号RRの論理値が“1"となり、右側のカラムアドレスデコ
ーダＣ−DCR2が動作する。この結果、上記カラムアドレ
スデコーダＣ−DCR2が、上記相補アドレス信号ａ ０〜ａ
n-2に従った選択信号を右側のカラムスイッチＣ−SW2に
出力する。なお、左側のカラムアドレスデコーダＣ−DC
R1が動作するときには、上記選択信号RRの論理値が“0"
となっているため、右側のカラムアドレスデコーダＣ−
DCR2は動作しない。このことは、右側のカラムアドレス
デコーダＣ−DCR2が、選択信号RRによって動作されると
きの左側のカラムアドレスデコーダＣ−DCR1についても
同じである。
また、不良アドレスがICに入力された場合については、
前記第４図を用いた説明で述べたように、不良検出信号
ACL又はACRがハイレベル（論理“1"）となり、この結果
として、左側の冗長用メモリアレイを選択するときに
は、NORゲートG2の出力信号がハイレベル（論理“1"）
となり、右側の冗長用メモリアレイを選択するときに
は、NORゲートG2の出力信号がロウレベルになる。
一方、不良検出信号ACL又はACRがハイレベル（論理
“1"）になることにより、前記第８図を用いた説明で述
べたように選択タイミング信号φyRが、このときハイレ
ベルになる。このため、左側の冗長用メモリアレイを選
択するように選択信号LLがハイレベル（論理“1"）にな
ると、ANDゲートA1の出力信号Ｌがハイレベルになり、
左側の冗長メモリアレイ用のカラムスイッチＣ−SWL0が
選択される。これに対して、右側の冗長用メモリアレイ
を選択するようにNORゲートG2の出力信号がロウレベル
になると、インバータIV3が設けてあるため、選択信号R
Rがハイレベルになる。この結果、ANDゲートA4がハイレ
ベルの出力信号Ｒを形成して、右側の冗長メモリアレイ
用のカラムスイッチＣ−SWR0が選択される。
なお、冗長メモリアレイを選択するときには、上述した
ようにキラー信号φKL（φKR）が出力されるため、第１
図に示したNORゲートG4（G3）が閉じられ、選択タイミ
ング信号φｙがカラムアドレスデコーダに供給されなく
なる。このため、カラムアドレスデコーダは動作しな
い。また、冗長メモリアレイを選択しないときには、不
良検出信号ACL,ACRがともにロウレベルであるため、選
択タイミングφyRが形成されない。従って、ANDゲートA
1,A4を介して、カラムスイッチＣ−SWL0,C−SWR0にハイ
レベルの選択信号L,Rが供給されず、冗長メモリアレイ
は選択されない。
また、左側のメモリアレイ又は左側の冗長メモリアレイ
が選択されるときには、常に選択信号LLがハイレベル
（論理“1"）となるため、ANDゲートA2が開かれ、上記
タイミング信号φmaが上記タイミング信号φmaLとし
て、左側のメインアンプMA1に供給されるようになる。
これに対して、右側のメモリアレイ又は右側の冗長メモ
リアレイが選択されるときには、常に選択信号RRがハイ
レベル（論理“1"）となるため、ANDゲートA3が開か
れ、上記タイミング信号φmaが上記タイミング信号φma
Rとして、右側のメインアンプMA2に供給されるようにな
る。すなわち、左側のメモリアレイ又は冗長メモリアレ
イが選択されるときには、常に左側のメインアンプMA1
だけが動作し、右側のメモリアレイ又は冗長メモリアレ
イが選択されるときには、常に右側のメインアンプMA2
だけが動作するようになる。
このように、本実施例によれば、比較的少ない素子数で
構成されたゲート回路Ｇにより、左右の冗長メモリアレ
イの切り換え及び左右メモリアレイの選択を行なうこと
ができる。
さらに、本実施例に従えば左右のメインアンプのうち、
動作させる必要のあるメインアンプのみを動作させるよ
うにできるため、低消費電力化を図ることができる。
この発明は、前記実施例に限定されない。
アドレスコンペアの数及び冗長メモリアレイの数は、２
組以上にするものであってもよい。また、Ｘ系のアドレ
スコンペア及び冗長用メモリアレイについても、上記同
様に相互において切り換えるようにすることもできる。
また、その切り換え回路の具体的回路構成は、種々の変
形を行うことができるものである。
さらに、第１図の実施例においてメモリマット構成は、
上記メモリアレイＭ−ARY1（Ｍ−ARY2）において、その
横方向の中央に共通データ線を配置し、縦方向の中央に
ロウデコーダＲ−DCRを配置して、それぞれ４マット
（合計８マット）とするものであってもよい。この場合
には、ワード線長及びデータ線長が短くできるので、高
速動作化を図ることができる。
また、冗長用メモリアレイを構成するデータ線の数は、
メモリセルブロックを構成するデータ線の数より多くて
もよい。例えば、第１図の実施例において、冗長用メモ
リアレイの相補データ線対は、９組であってもよい。こ
の場合、冗長用メモリアレイに対応したスイッチブロッ
クを構成するMOSFETの数も、データ線が増えたことに応
じて、18個にしてもよい。
この発明は、前記実施例に限定されない。
上記冗長用メモリアレイは、ワード線方向についても設
けるものであってもよい。
この発明は、前記疑似スタティック型RAMの他、複数ビ
ットのデータを読み出し又は書込み／読み出しを行うRO
M,RAMに広く利用することができる。
【図面の簡単な説明】
第１図は、この発明の一実施例を示すのブロック図、 第２図は、その具体的一実施例を示す回路図、 第３図は、そのアドレスコンペアの一実施例を示す回路
図、 第４図は、その切り換えゲート回路の一実施例を示す回
路図、 第５図は、エッジトリガーの具体的一実施例を示す回路
図、 第６図は、上記第１図の具体的一実施例を示す回路図、 第７図は、この発明の他の一実施例を示す回路図、 第８図は、選択タイミング信号φyRを発生する発生回路
の一実施例を示す回路図である。 Ｍ−ARY……メモリアレイ、PC1……プリチャージ回路、
SA1,SA2……センスアンプ、Ｒ−ADB……ロウアドレスバ
ッファ、Ｃ−SW1,C−SW2……カラムスイッチ、Ｃ−ADB
……カラムアドレスバッファ、Ｒ−DCR……ロウアドレ
スデコーダ、Ｃ−DCR1,C−DCR2……カラムアドレスデコ
ーダ、MA1,MA2……メインアンプ、TG……タイミング発
生回路、EG……エッジトリガ回路、DOB……データ出力
バッファ、DIB……データ入力バッファ、AC……アドレ
スコンペア、Ｇ……ゲート回路、Ｒ−ARY1,R−ARY2……
冗長用メモリアレイ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 貫時 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 大西 良明 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭57−92500（ＪＰ，Ａ) ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯ ＬＩＤＳＴＡＴＥ ＣＩＲＣＵＩＴ，ＳＣ −17〔５〕Ｐ．793〜798

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】複数のデータ線と、上記複数のデータ線に
    対応される複数の共通データ線と、それらの間を結合し
    一つのカラムアドレスが割当てられた複数のカラムスイ
    ッチと、を一組としてそれを上記共通データ線を共有さ
    せて複数組有すると共に、上記共通データ線の信号を増
    幅するメインアンプ、及び上記カラムスイッチを選択す
    るカラムアドレスデコーダを含んで成るメモリ回路を、
    少なくとも二組備え、夫々のメモリ回路の上記メインア
    ンプからのデータを選択的に信号線を介して読出す半導
    体記憶装置であって、 上記少なくとも二組のメモリ回路の夫々は、複数の冗長
    データ線と、上記複数の冗長データ線に対応する複数の
    冗長共通データ線と、それらの間を結合し一つのカラム
    アドレスが割当てられた複数の冗長用カラムスイッチ
    と、を一組として上記冗長共通データ線が対応メモリ回
    路の上記共通データ線と共通化されて成る、単数又は複
    数の回路を有し、 更に、被救済とされるべき不良カラムアドレスを記憶す
    る記憶手段と、 上記記憶された不良カラムアドレスとデータ線選択のた
    めのカラムアドレスとを比較しその一致を検出するため
    のカラムアドレス比較手段と、 上記カラムアドレス比較手段による一致検出に基づい
    て、少なくとも、上記不良カラムアドレスに対応された
    メモリ回路のカラムアドレスデコーダによるカラムスイ
    ッチ選択動作を抑止する抑止手段と、 上記カラムアドレス比較手段による一致検出に基づい
    て、上記不良カラムアドレスを救済するために割当てら
    れた冗長データ線の冗長用カラムスイッチを選択し、選
    択された冗長用カラムスイッチからの信号をそのメモリ
    回路における共通データ線を介して当該メモリ回路のメ
    インアンプに入力させる冗長データ線選択手段と、 上記カラムアドレス比較手段による一致検出時には、一
    のメモリ回路の上記不良カラムアドレスを救済するため
    に割当てられた冗長データ線が上記一のメモリ回路に対
    応されるものであるときには当該一のメモリ回路に対応
    されるメインアンプを、上記一のメモリ回路の上記不良
    カラムアドレスを救済するために割当てられた冗長デー
    タ線が他のメモリ回路に対応されるものであるときには
    当該他のメモリ回路に対応されるメインアンプを、上記
    カラムアドレス比較手段による不一致の検出時にはデー
    タ線選択のためのカラムアドレスに割当てられたデータ
    線に対応されるメモリ回路のメインアンプを、活性化し
    てその出力を上記信号線に読出すためのメインアンプの
    制御手段と、を備えて成るものであることを特徴とする
    半導体記憶装置。
  2. 【請求項２】上記不良カラムアドレスを記憶する記憶手
    段は、半導体記憶装置に形成されたヒューズ手段を溶断
    させるか否かにより、不良カラムアドレスの記憶を行な
    うものであることを特徴とする特許請求の範囲第１項記
    載の半導体記憶装置。
  3. 【請求項３】上記抑止手段は、上記カラムアドレス比較
    手段による一致検出に基づいて、全てのメモリ回路のカ
    ラムアドレスデコーダによるカラムスイッチ選択動作を
    抑止するものであることを特徴とする特許請求の範囲第
    １項又は第２項記載の半導体記憶装置。
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