KR20170034177A - 리페어 장치 - Google Patents

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KR20170034177A
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박민수
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Abstract

본 발명은 리페어 장치에 관한 것으로, 더미 매트의 셀을 리던던시로 활용할 수 있도록 하는 기술이다. 이러한 본 발명은 패일 어드레스와, 각 매트의 패일 영역을 나타내는 상부신호, 하부신호에 대응하여 상부 선택신호와 하부 선택신호를 제어하는 선택 제어부와, 상부 선택신호와 하부 선택신호에 대응하여 선택 제어신호를 선택적으로 제어하는 구동 제어부 및 선택 제어신호에 대응하여 해당하는 매트의 로컬 입출력 라인과 센싱부를 선택적으로 연결하고, 컬럼 선택신호에 대응하여 노말 매트의 셀 불량을 상부 매트 또는 하부 매트의 더미 셀과 대체하여 리페어하는 뱅크를 포함한다.

Description

리페어 장치{Repair device}
본 발명은 리페어 장치에 관한 것으로, 더미 매트의 셀을 리던던시로 활용할 수 있도록 하는 기술이다.
디램(DRAM: Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell) 들로 구성된다. 그런데, 많은 메모리 셀 들 중 하나의 메모리 셀에서라도 결함이 발생하면, 반도체 메모리 장치는 제대로 동작을 수행하지 못하므로 불량 처리된다. 더욱이 반도체 메모리 장치의 고집적화 및 고속화에 따라 결함 셀이 발생 될 확률도 높아진다.
그러므로, 디램의 제조비용을 결정하는 전체 칩 수에 대한 양품 칩 수의 비로 나타내는 수율이 낮아지고 있다. 따라서, 반도체 메모리 장치의 고집적화 및 고속화 방안과 더불어 수율을 향상시키기 위해 결함 셀을 효율적으로 리페어(repair) 하기 위한 방안에 대한 연구가 이루어진다.
결함 셀을 리페어하기 위한 하나의 방법으로 결함 셀을 여분의 다른 셀(redundancy cell)로 대체하는 리페어 회로(repair circuit)를 내장하는 기술이 사용되고 있다. 일반적으로 리페어 회로는 여분의 메모리 셀 들로 이루어지는 컬럼(column)과, 로오(row)로 배열되는 리던던시(redundancy) 컬럼/로오를 구비한다. 그리고, 결함이 발생 된 컬럼/로오를 대신하여 리던던시 컬럼/로오를 선택한다.
즉, 결함 셀을 지정하는 로우 및/또는 컬럼 어드레스 신호가 입력되면 노멀(normal) 메모리 셀 뱅크(block)의 결함 컬럼/로오를 대신하여 리던던시 컬럼/로우가 선택된다.
결함 셀을 지정하는 어드레스(address)를 알아내기 위해 일반적으로 절단 가능한 다수개의 퓨즈(fuse)들이 구비되고, 이들이 선택적으로 절단됨으로써 결함 셀의 어드레스가 프로그램(program) 된다.
본 발명은 더미 매트의 셀을 리던던시로 활용할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 리페어 장치는, 패일 어드레스와, 각 매트의 패일 영역을 나타내는 상부신호, 하부신호에 대응하여 상부 선택신호와 하부 선택신호를 제어하는 선택 제어부; 상부 선택신호와 하부 선택신호에 대응하여 선택 제어신호를 선택적으로 제어하는 구동 제어부; 및 선택 제어신호에 대응하여 해당하는 매트의 로컬 입출력 라인과 센싱부를 선택적으로 연결하고, 컬럼 선택신호에 대응하여 노말 매트의 셀 불량을 상부 매트 또는 하부 매트의 더미 셀과 대체하여 리페어하는 뱅크를 포함하는 것을 특징으로 한다.
본 발명은 더미 매트의 셀을 리던던시로 활용하여 수율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 리페어 장치의 회로도.
도 2는 도 1의 뱅크에 관한 일 실시예.
도 3은 도 1의 뱅크에 관한 다른 실시예..
도 4는 도 1의 뱅크에 관한 또 다른 실시예.
도 5는 도 1의 선택 제어부에 관한 구성도.
도 6은 도 1의 구동 제어부에 관한 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 리페어 장치의 구성도이다.
본 발명의 실시예는 선택 제어부(500)와, 구동 제어부(600) 및 뱅크 BK를 포함한다.
여기서, 선택 제어부(500)는 뱅크 BK에서 상부 및 하부 매트를 선택하기 위한 상부 선택신호 DIS_UPB와 하부 선택신호 DIS_DNB을 생성한다. 이러한 선택 제어부(500)는 노말 어드레스 A<0:N>에 대응하여 상부 선택신호 DIS_UPB와 하부 선택신호 DIS_DNB를 구동 제어부(600)에 출력한다.
그리고, 구동 제어부(600)는 상부 선택신호 DIS_UPB와 하부 선택신호 DIS_DNB에 대응하여 복수의 선택 제어신호 IOSW의 활성화 상태를 선택적으로 제어한다. 뱅크 BK는 복수의 선택 제어신호 IOSW에 대응하여 해당하는 매트를 선택적으로 활성화시키도록 한다.
도 2는 도 1의 뱅크 BK에 관한 일 실시예이다.
반도체 메모리 장치는 복수의 뱅크로 구분되어 구동된다. 복수의 뱅크 각각은 복수의 메모리 셀 들로 구성된 복수의 매트(MAT)들을 포함한다. 이들 매트들은 행 방향 및 열 방향으로 복수 개가 나열되어 복수의 매트행(매트 블록) 및 복수의 매트열을 이룬다.
도 2를 참고하면, 본 발명의 실시예는 노말 매트(110), 상부 매트(100), 하부 매트(120), 복수의 센싱부 SA1~SA4, 복수의 더미 센싱부 SA_DU, SA_DL 및 복수의 선택부(200~250)를 포함한다.
여기서, 노말 매트(110)의 상부에는 상부 매트(100)가 배치되고 노말 매트(110)의 하부에는 하부 매트(120)가 배치된다. 상부 매트(100)와 하부 매트(120)는 노말 매트(110)의 가장자리에 영역에 형성된 더미(Dummy) 매트에 해당한다.
그리고, 복수의 센싱부 SA1~SA4는 각각의 노말 매트(110) 사이사이에 배치된다. 예를 들어, 센싱부 SA1는 상부 매트(100)의 하부 영역에 형성되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA2는 노말 매트(110)의 상부에 배치되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA3는 노말 매트(110)의 하부에 배치되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA4는 하부 매트(120)의 상부 영역에 형성되어 복수의 센스앰프를 포함한다.
본 발명의 실시예에서는 설명의 편의를 위해 센싱부 SA2, SA3가 각각 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 센싱부 SA2, SA3가 각각 512개의 센스앰프를 포함하여 총 1K 개의 센스앰프가 배치되는 뱅크 구조가 될 수 있다.
여기서, 하나의 센싱부 SA2 당 4개의 세그먼트 입출력라인 SIO이 배치되고, 하나의 센싱부 SA3 당 4개의 세그먼트 입출력라인 SIO이 배치되는 것을 기준으로 한다. 그리고, 센싱부 SA2, SA3는 한 개의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결될 수 있다.
또한, 더미 센싱부 SA_DU는 상부 매트(100)의 상부 영역에 형성되어 복수의 더미 센스앰프를 포함한다. 그리고, 더미 센싱부 SA_DL는 하부 매트(120)의 하부 영역에 형성되어 복수의 더미 센스앰프를 포함한다.
그리고, 복수의 선택부(200~250)는 선택 제어신호 IOSW에 의해 로컬 입출력 라인 LIO과 세그먼트 입출력라인 SIO 사이를 선택적으로 연결한다.
여기서, 선택부(200, 220, 240)는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 세그먼트 입출력라인 SIO 사이를 연결한다. 그리고, 선택부(210, 230, 250)는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 세그먼트 입출력라인 SIO 사이를 연결한다.
이러한 선택부(200)는 선택 제어신호 IOSW_a에 의해 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DU를 선택적으로 연결한다. 이를 위해, 선택부(200)는 복수의 스위칭소자 T1~T4를 포함한다. 복수의 스위칭소자 T1~T4는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DU의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_a가 인가된다.
그리고, 선택부(250)는 선택 제어신호 IOSW_b에 의해 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DL를 선택적으로 연결한다. 이를 위해, 선택부(250)는 복수의 스위칭소자 T21~T24를 포함한다. 복수의 스위칭소자 T21~T24는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DL의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_b가 인가된다.
또한, 선택부(220)는 선택 제어신호 IOSW_0에 의해 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 센싱부 SA2를 선택적으로 연결한다. 이를 위해, 선택부(220)는 복수의 스위칭소자 T9~T12를 포함한다. 복수의 스위칭소자 T9~T12는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 센싱부 SA2의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_0가 인가된다.
그리고, 선택부(230)는 선택 제어신호 IOSW_1에 의해 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 센싱부 SA3를 선택적으로 연결한다. 이를 위해, 선택부(230)는 복수의 스위칭소자 T13~T16를 포함한다. 복수의 스위칭소자 T13~T16는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 센싱부 SA3의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_1가 인가된다.
그리고, 상부 매트(100)는 리던던시 워드라인 RWL_a과 더미 비트라인 DBL_DU이 교차하는 영역에 더미 셀이 형성된다. 여기서, 더미 센싱부 SA_DU의 하나의 센스앰프는 2개의 더미 비트라인 DBL_DU과 연결된다. 2개의 더미 비트라인 DBL_DU이 하나의 센스앰프와 연결되는 경우 기존의 구조보다 센스앰프의 개수를 절반으로 줄일 수 있다.
하부 매트(120)는 리던던시 워드라인 RWL_b과 더미 비트라인 DBL_DL이 교차하는 영역에 더미 셀이 형성된다. 여기서, 더미 센싱부 SA_DL의 하나의 센스앰프는 2개의 더미 비트라인 DBL_DL과 연결된다. 2개의 더미 비트라인 DBL_DL이 하나의 센스앰프와 연결되는 경우 기존의 구조보다 센스앰프의 개수를 절반으로 줄일 수 있다.
그리고, 노말 매트(110)는 워드라인 WL과 비트라인 BL이 교차하는 영역에 셀 C이 형성된다. 여기서, 하나의 센싱부 SA2는 하나의 비트라인 BL과 연결된다. 마찬가지로, 하나의 센싱부 SA3는 하나의 비트라인 BL과 연결된다.
예를 들어, 상부 매트(100)는 더미 센싱부 SA_DU의 4개의 센스앰프와 연결되고 센싱부 SA1의 8개의 센스앰프와 연결된다. 즉, 상부 매트(100)와 연결되는 더미 센싱부 SA_DU는 센싱부 SA1의 절반 개수의 센스앰프를 갖는다. 그리고, 하부 매트(120)는 더미 센싱부 SA_DL의 4개의 센스앰프와 연결되고 센싱부 SA4의 8개의 센스앰프와 연결된다. 즉, 하부 매트(120)와 연결되는 더미 센싱부 SA_DL는 센싱부 SA4의 절반 개수의 센스앰프를 갖는다.
본 발명의 실시예에서는 설명의 편의를 위해 더미 센싱부 SA_DU가 4개의 센스앰프를 포함하고 센싱부 SA1가 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 더미 센싱부 SA_DU가 256개의 센스앰프를 포함하고, 센싱부 SA1가 2배인 512 개의 센스앰프 SA1를 포함할 수도 있다. 상부 매트(100)는 2개의 더미 비트라인 DBL_DU 당 하나의 센스앰프가 연결되므로 256 개의 센스앰프가 배치될 수밖에 없다.
여기서, 하나의 더미 센싱부 SA_DU 당 4개의 세그먼트 입출력라인 SIO이 배치되는 것을 기준으로 한다. 그리고, 더미 센싱부 SA_DU는 한 개의 세그먼트 입출력라인 SIO 당 64개의 센스앰프가 연결될 수 있다.
그리고, 본 발명의 실시예에서는 설명의 편의를 위해 더미 센싱부 SA_DL가 4개의 센스앰프를 포함하고 센싱부 SA4가 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 더미 센싱부 SA_DL가 256개의 센스앰프를 포함하고 센싱부 SA1가 2배인 512 개의 센스앰프를 포함할 수도 있다. 하부 매트(120)는 2개의 더미 비트라인 DBL_DL 당 하나의 센스앰프가 연결되므로 256 개의 센스앰프가 배치될 수밖에 없다.
여기서, 하나의 더미 센싱부 SA_DL 당 4개의 세그먼트 입출력라인 SIO이 배치되는 것을 기준으로 한다. 그리고, 더미 센싱부 SA_DL는 한 개의 세그먼트 입출력라인 SIO 당 64개의 센스앰프가 연결될 수 있다.
또한, 컬럼 선택신호 YI<0>는 상부 매트(100), 노말 매트(110) 및 하부 매트(120)의 컬럼 라인을 선택한다. 이러한 컬럼 선택신호 YI<0>의 활성화시 하부 매트(120)와 연결된 더미 센싱부 SA_DL가 모두 선택되고, 센싱부 SA1~SA4 중 절반의 센스앰프 그룹 SAG1이 선택된다. 여기서, 컬럼 선택신호 YI<0>는 홀수 로컬 입출력라인 LIO1, LIO3, LIO5, LIO7을 리페어하기 위한 선택신호이다.
반면에, 컬럼 선택신호 YI<1>의 활성화시 상부 매트(100)와 연결된 더미 센싱부 SA_DU가 모두 선택되고, 센싱부 SA1~SA4 중 절반의 센스앰프 그룹 SAG2이 선택된다. 여기서, 컬럼 선택신호 YI<1>는 짝수 로컬 입출력라인 LIO0, LIO2, LIO4, LIO6을 리페어하기 위한 선택신호이다.
예를 들어, 노말 매트(110)에서 하나의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결되는 경우, 컬럼 선택신호 YI가 128개가 필요하다. 반면에, 상부 매트(100), 하부 매트(120)에서 하나의 세그먼트 입출력라인 SIO 당 64개의 센스앰프가 연결되는 경우, 컬럼 선택신호 YI가 64개가 필요하다. 즉, 상부 매트(100), 하부 매트(120)의 경우 더미 비트라인 DBL_DU, DBL_DL이 하나 걸러 하나씩 컬럼 선택신호 YI의 인가라인과 연결된다.
이에 따라, 본 발명의 실시예는 선택 제어신호 IOSW_a, IOSW_b에 의해 노말 매트(110)의 절반의 셀만 상부 매트(100) 또는 하부 매트(120)의 더미 셀로 리페어할 수 있게 된다.
이러한 구성을 갖는 도 2의 리페어 장치에 관한 동작을 설명하면 다음과 같다.
먼저, 리페어 동작이 수행되지 않는 경우 선택 제어신호 IOSW_0, IOSW_1가 활성화되고 선택 제어신호 IOSW_a, IOSW_b가 비활성화된다. 이에 따라, 선택 제어신호 IOSW_a, IOSW_b가 비활성화되면 선택부(200, 250)가 턴 오프 되어 상부 매트(100), 하부 매트(120)와 연결된 센싱부 SA_DU, SA_DL를 통해 데이터가 출력되지 않는다. 그리고, 선택 제어신호 IOSW_0, IOSW_1가 활성화되면 센싱부 SA2, SA3를 통해 노말 매트(110)의 데이터가 센싱된다.
한편, 본 발명의 실시예는 노말 매트(110)의 노말 워드라인 WL에 불량이 발생하면 불량이 발생 된 해당 워드라인 WL을 상부 매트(100)의 리던던시 워드라인 RWL_a으로 대체하거나 하부 매트(120)의 리던던시 워드라인 RWL_b으로 대체한다.
도 1의 실시예에서는 불량이 발생된 워드라인의 절반 개수가 리던던시 워드라인 RWL_a으로 대체되거나 리던던시 워드라인 RWL_b으로 대체된다.
예를 들어, 짝수 로컬 입출력라인 LIO0, LIO2, LIO4, LIO6의 리페어 동작시, 컬럼 선택신호 YI<1>가 인에이블 되면 선택 제어신호 IOSW_0가 비활성화된다. 그러면, 노말 매트(110)에 연결된 센싱부 SA2가 턴 오프 된다. 그리고, 선택 제어신호 IOSW_1가 활성화되어 노말 매트(110)에 연결된 센싱부 SA3가 턴 온 된다.
이에 따라, 센스앰프 그룹 SAG2에서 4개의 센스앰프가 선택된다. 여기서, 4개의 데이터를 출력하기 위해서 노말 매트(110)에 연결된 센스앰프 그룹 SAG2에서 4개의 센스앰프가 활성화된다. 즉, 센싱부 SA3의 센스앰프 그룹 SAG2에서 데이터가 센싱된다.
그리고, 선택 제어신호 IOSW_1가 활성화되면 선택부(230)가 턴 온 되어 센싱그룹 SAG2에서 센싱된 데이터가 4개의 세그먼트 입출력라인 SIO을 통해 로컬 입출력라인 LIO1, LIO3. LIO5, LIO7에 출력된다.
또한, 선택 제어신호 IOSW_a가 활성화되면 선택부(200)가 턴 온 되어 더미 센싱부 SA_DU가 턴 온 된다. 그러면, 상부 매트(100)의 리던던시 워드라인 RWL_a이 불량이 발생된 워드라인 WL과 대체되어 짝수 로컬 입출력라인 LIO0, LIO2, LIO4, LIO6과 대응되는 워드라인의 리페어 동작이 수행된다.
즉, 센싱부 SA2와 대응되는 노말 매트(110)의 짝수 라인의 셀(예를 들어, 4개의 셀)을 상부 매트(100)의 더미 셀(예를 들어, 4개의 셀)과 대체하여 리페어한다.
반면에, 홀수 로컬 입출력라인 LIO1, LIO3, LIO5, LIO7의 리페어 동작시, 컬럼 선택신호 YI<0>가 인에이블 되면 선택 제어신호 IOSW_1가 비활성화된다. 그러면, 노말 매트(110)에 연결된 센싱부 SA3가 턴 오프 된다. 그리고, 선택 제어신호 IOSW_0가 활성화되어 노말 매트(110)에 연결된 센싱부 SA2가 턴 온 된다.
이에 따라, 센스앰프 그룹 SAG1에서 4개의 센스앰프가 선택된다. 여기서, 4개의 데이터를 출력하기 위해서 노말 매트(110)에 연결된 센스앰프 그룹 SAG1에서 4개의 센스앰프가 활성화된다. 즉, 센싱부 SA2의 센스앰프 그룹 SAG1에서 데이터가 센싱된다.
그리고, 선택 제어신호 IOSW_0가 활성화되면 선택부(220)가 턴 온 되어 센싱그룹 SAG1에서 센싱된 데이터가 4개의 세그먼트 입출력라인 SIO을 통해 로컬 입출력라인 LIO0, LIO2. LIO4, LIO6에 출력된다.
또한, 선택 제어신호 IOSW_b가 활성화되어 더미 센싱부 SA_DL가 턴 온 된다. 그러면, 하부 매트(120)의 리던던시 워드라인 RWL_b이 불량이 발생된 워드라인 WL과 대체되어 홀수 로컬 입출력라인 LIO1, LIO3, LIO5, LIO7과 대응되는 워드라인의 리페어 동작이 수행된다.
즉, 센싱부 SA3와 대응되는 노말 매트(110)의 홀수 라인의 셀(예를 들어, 4개의 셀)을 하부 매트(120)의 더미 셀(예를 들어, 4개의 셀)과 대체하여 리페어한다.
도 3은 도 1의 뱅크 BK에 관한 다른 실시예이다.
본 발명의 다른 실시예는 노말 매트(110_1), 상부 매트(100_1), 하부 매트(120_1), 복수의 센싱부 SA1~SA4, 복수의 더미 센싱부 SA_DU, SA_DL 및 복수의 선택부(300~350)를 포함한다.
여기서, 노말 매트(110_1)의 상부에는 상부 매트(100_1)가 배치되고 노말 매트(110_1)의 하부에는 하부 매트(120_1)가 배치된다. 상부 매트(100_1)와 하부 매트(120_1)는 노말 매트(110_1)의 가장자리에 영역에 형성된 더미(Dummy) 매트에 해당한다.
그리고, 복수의 센싱부 SA1~SA4는 각각의 노말 매트(110_1) 사이사이에 배치된다. 예를 들어, 센싱부 SA1는 상부 매트(100_1)의 하부 영역에 형성되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA2는 노말 매트(110_1)의 상부에 배치되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA3는 노말 매트(110_1)의 하부에 배치되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA4는 하부 매트(120_1)의 상부 영역에 형성되어 복수의 센스앰프를 포함한다.
본 발명의 실시예에서는 설명의 편의를 위해 센싱부 SA2, SA3가 각각 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 센싱부 SA2, SA3가 각각 512개의 센스앰프를 포함하여 총 1K 개의 센스앰프가 배치되는 뱅크 구조가 될 수 있다.
여기서, 하나의 센싱부 SA2 당 4개의 세그먼트 입출력라인 SIO이 배치되고, 하나의 센싱부 SA3 당 4개의 세그먼트 입출력라인 SIO이 배치되는 것을 기준으로 한다. 그리고, 센싱부 SA2, SA3는 한 개의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결될 수 있다.
또한, 더미 센싱부 SA_DU는 상부 매트(100_1)의 상부 영역에 형성되어 복수의 더미 센스앰프를 포함한다. 그리고, 더미 센싱부 SA_DL는 하부 매트(120_1)의 하부 영역에 형성되어 복수의 더미 센스앰프를 포함한다.
그리고, 복수의 선택부(300~350)는 선택 제어신호 IOSW에 의해 로컬 입출력 라인 LIO과 세그먼트 입출력라인 SIO 사이를 선택적으로 연결한다.
여기서, 선택부(300, 320, 340)는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 세그먼트 입출력라인 SIO 사이를 연결한다. 그리고, 선택부(310, 330, 350)는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 세그먼트 입출력라인 SIO 사이를 연결한다.
이러한 선택부(300)는 선택 제어신호 IOSW_a0, IOSW_a1에 의해 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DU를 선택적으로 연결한다.
이를 위해, 선택부(300)는 복수의 스위칭소자 T1~T4를 포함한다. 복수의 스위칭소자 T1~T4는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DU의 세그먼트 입출력라인 SIO1, SIO2 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_a0, IOSW_a1가 인가된다.
여기서, 스위칭소자 T1, T3 그룹은 선택 제어신호 IOSW_a0에 의해 제어되어 로컬 입출력라인 LIO2, LIO6과 세그먼트 입출력라인 SIO1, SIO2을 선택적으로 연결한다. 그리고, 스위칭 소자 T2, T4 그룹은 선택 제어신호 IOSW_a1에 의해 제어되어 로컬 입출력라인 LIO0, LIO4과 세그먼트 입출력라인 SIO1, SIO2을 선택적으로 연결한다.
그리고, 선택부(350)는 선택 제어신호 IOSW_b0에 의해 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DL를 선택적으로 연결한다.
이를 위해, 선택부(350)는 복수의 스위칭소자 T21~T24를 포함한다. 복수의 스위칭소자 T21~T24는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DL의 세그먼트 입출력라인 SIO3, SIO4 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_b0, IOSW_b1가 인가된다.
여기서, 스위칭소자 T21, T23 그룹은 선택 제어신호 IOSW_b0에 의해 제어되어 로컬 입출력라인 LIO3, LIO7과 세그먼트 입출력라인 SIO3, SIO4을 선택적으로 연결한다. 그리고, 스위칭 소자 T22, T24 그룹은 선택 제어신호 IOSW_b1에 의해 제어되어 로컬 입출력라인 LIO1, LIO5과 세그먼트 입출력라인 SIO3, SIO4을 선택적으로 연결한다.
또한, 선택부(320)는 선택 제어신호 IOSW_00, IOSW_01에 의해 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 센싱부 SA2를 선택적으로 연결한다. 이를 위해, 선택부(320)는 복수의 스위칭소자 T9~T12를 포함한다. 복수의 스위칭소자 T9~T12는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 센싱부 SA2의 세그먼트 입출력라인 SIO5~SIO8 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_00, IOSW_01가 인가된다.
여기서, 스위칭소자 T9, T11 그룹은 선택 제어신호 IOSW_00에 의해 제어되어 로컬 입출력라인 LIO2, LIO6과 세그먼트 입출력라인 SIO5, SIO7을 선택적으로 연결한다. 그리고, 스위칭 소자 T10, T12 그룹은 선택 제어신호 IOSW_01에 의해 제어되어 로컬 입출력라인 LIO0, LIO0과 세그먼트 입출력라인 SIO6, SIO8을 선택적으로 연결한다.
그리고, 선택부(330)는 선택 제어신호 IOSW_10, IOSW_11에 의해 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 센싱부 SA3를 선택적으로 연결한다. 이를 위해, 선택부(330)는 복수의 스위칭소자 T13~T16를 포함한다. 복수의 스위칭소자 T13~T16는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 센싱부 SA3의 세그먼트 입출력라인 SIO9~SIO12 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_10, IOSW_11가 인가된다.
여기서, 스위칭소자 T13, T15 그룹은 선택 제어신호 IOSW_10에 의해 제어되어 로컬 입출력라인 LIO3, LIO7과 세그먼트 입출력라인 SIO9, SIO11을 선택적으로 연결한다. 그리고, 스위칭 소자 T14, T16 그룹은 선택 제어신호 IOSW_11에 의해 제어되어 로컬 입출력라인 LIO1, LIO5과 세그먼트 입출력라인 SIO10, SIO12을 선택적으로 연결한다.
그리고, 상부 매트(100_1)는 리던던시 워드라인 RWL_a과 더미 비트라인 DBL_DU이 교차하는 영역에 더미 셀이 형성된다. 여기서, 더미 센싱부 SA_DU의 하나의 센스앰프는 2개의 더미 비트라인 DBL_DU과 연결된다. 2개의 더미 비트라인 DBL_DU이 하나의 센스앰프와 연결되는 경우 기존의 구조보다 센스앰프의 개수를 절반으로 줄일 수 있다.
하부 매트(120_1)는 리던던시 워드라인 RWL_b과 더미 비트라인 DBL_DL이 교차하는 영역에 더미 셀이 형성된다. 여기서, 더미 센싱부 SA_DL의 하나의 센스앰프는 2개의 더미 비트라인 DBL_DL과 연결된다. 2개의 더미 비트라인 DBL_DL이 하나의 센스앰프와 연결되는 경우 기존의 구조보다 센스앰프의 개수를 절반으로 줄일 수 있다.
그리고, 노말 매트(110_1)는 워드라인 WL과 비트라인 BL이 교차하는 영역에 셀 C이 형성된다. 여기서, 센싱부 SA2의 하나의 센스앰프는 하나의 비트라인 BL과 연결된다. 마찬가지로, 센싱부 SA3의 하나의 센스앰프는 하나의 비트라인 BL과 연결된다.
예를 들어, 상부 매트(100_1)는 더미 센싱부 SA_DU의 4개의 센스앰프와 연결되고 센싱부 SA1의 8개의 센스앰프와 연결된다. 즉, 상부 매트(100_1)와 연결되는 더미 센싱부 SA_DU는 센싱부 SA1의 절반 개수의 센스앰프를 갖는다. 그리고, 하부 매트(120_1)는 더미 센싱부 SA_DL의 4개의 센스앰프와 연결되고 센싱부 SA4의 8개의 센스앰프와 연결된다. 즉, 하부 매트(120_1)와 연결되는 더미 센싱부 SA_DL는 센싱부 SA4의 절반 개수의 센스앰프를 갖는다.
본 발명의 실시예에서는 설명의 편의를 위해 더미 센싱부 SA_DU가 4개의 센스앰프를 포함하고 센싱부 SA1가 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 더미 센싱부 SA_DU가 256개의 센스앰프를 포함하고, 센싱부 SA1가 2배인 512 개의 센스앰프를 포함할 수도 있다. 상부 매트(100_1)는 2개의 더미 비트라인 DBL_DU 당 하나의 센스앰프가 연결되므로 256 개의 센스앰프가 배치될 수밖에 없다.
여기서, 하나의 더미 센싱부 SA_DU 당 2개의 세그먼트 입출력라인 SIO1, SIO2이 배치되는 것을 기준으로 한다. 그리고, 더미 센싱부 SA_DU는 한 개의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결될 수 있다.
예를 들어, 하나의 세그먼트 입출력라인 SIO1에 각각 두 개의 스위칭소자 T1, T2가 연결되고, 하나의 세그먼트 입출력라인 SIO2에 각각 두 개의 스위칭 소자 T3, T4가 연결된다. 이에 따라, 선택 제어신호 IOSW_a0의 활성화시 스위칭소자 T1, T3이 턴 온 되어 두 개의 세그먼트 입출력라인 SIO1, SIO2이 동시에 활성화된다. 그리고, 선택 제어신호 IOSW_a1의 활성화시 스위칭소자 T2, T4이 턴 온 되어 두 개의 세그먼트 입출력라인 SIO1, SIO2이 동시에 활성화된다. 이에 따라, 더미 센싱부 SA_DU의 센스앰프가 센싱부 SA1와 동일한 개수로 동작하게 된다.
그리고, 본 발명의 실시예에서는 설명의 편의를 위해 더미 센싱부 SA_DL가 4개의 센스앰프를 포함하고 센싱부 SA4가 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 더미 센싱부 SA_DL가 256개의 센스앰프를 포함하고 센싱부 SA4가 2배인 512 개의 센스앰프를 포함할 수도 있다. 하부 매트(120_1)는 2개의 더미 비트라인 DBL_DL 당 하나의 센스앰프가 연결되므로 256 개의 센스앰프가 배치될 수밖에 없다.
여기서, 하나의 더미 센싱부 SA_DL 당 2개의 세그먼트 입출력라인 SIO3, SIO4이 배치되는 것을 기준으로 한다. 그리고, 더미 센싱부 SA_DL는 한 개의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결될 수 있다.
예를 들어, 하나의 세그먼트 입출력라인 SIO3에 각각 두 개의 스위칭소자 T21, T22가 연결되고, 하나의 세그먼트 입출력라인 SIO4에 각각 두 개의 스위칭 소자 T23, T24가 연결된다. 이에 따라, 선택 제어신호 IOSW_b0의 활성화시 스위칭소자 T21, T23이 턴 온 되어 두 개의 세그먼트 입출력라인 SIO3, SIO4이 동시에 활성화된다. 그리고, 선택 제어신호 IOSW_b1의 활성화시 스위칭소자 T22, T24이 턴 온 되어 두 개의 세그먼트 입출력라인 SIO3, SIO4이 동시에 활성화된다. 이에 따라, 더미 센싱부 SA_DL의 센스앰프가 센싱부 SA4와 동일한 개수로 동작하게 된다.
또한, 컬럼 선택신호 YI는 상부 매트(100_1), 노말 매트(110_1) 및 하부 매트(120_1)의 컬럼 라인을 선택한다. 이러한 컬럼 선택신호 YI의 활성화시 하부 매트(120)와 연결된 더미 센싱부 SA_DL가 모두 선택되고, 센싱부 SA1~SA4 중 절반의 센스앰프 그룹 SAG1이 선택된다. 예를 들어, 노말 매트(110_1)에서 하나의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결되는 경우, 컬럼 선택신호 YI가 128개가 필요하다.
이러한 구성을 갖는 도 3의 리페어 장치에 관한 동작을 설명하면 다음과 같다.
먼저, 리페어 동작이 수행되지 않는 경우 워드라인 WL이 활성화되고, 선택 제어신호 IOSW_00, IOSW_01, IOSW_10, IOSW_11가 모두 활성화된다. 그리고, 노말 매트(110_1)의 셀 중 불량이 발생하게 되면 불량이 발생된 노말 매트(110_1)의 셀이 상부 매트(100_1)의 셀 또는 하부 매트(120_1)의 셀로 대체된다.
예를 들어, 로컬 입출력라인 LIO0, LIO4과 대응되는 노말 매트(110_1)의 셀에서 불량이 발생된 경우를 가정한다. 그러면, 워드라인 WL과 상부 매트(100_1)의 리던던시 워드라인 RWL_a이 동시에 인에이블된다. 이때, 선택 제어신호 IOSW_00와, 선택 제어신호 IOSW_a1 및 선택 제어신호 IOSW_10, IOSW_11가 활성화된다.
이에 따라, 선택부(320)에서 스위칭 소자 T9, T11이 턴 온 되어 세그먼트 입출력라인 SIO5, SIO7이 선택되어 센싱부 SA2가 동작하게 된다. 그리고, 선택부(330)에서 스위칭 소자 T13~T16이 턴 온 되어 센싱부 SA2이 동작하게 된다. 그리고, 선택부(300)에서 스위칭 소자 T2, T4가 턴 온 되어 세그먼트 입출력라인 SIO1, SIO2이 선택되고 노말 매트(110_1)의 불량 셀이 상부 매트(100_1)의 셀로 대체된다.
반면에, 로컬 입출력라인 LIO1, LIO5과 대응되는 노말 매트(110_1)의 셀에서 불량이 발생된 경우를 가정한다. 그러면, 워드라인 WL과 하부 매트(120_1)의 리던던시 워드라인 RWL_b이 동시에 인에이블된다. 이때, 선택 제어신호 IOSW_00, IOSW_01와, 선택 제어신호 IOSW_b1 및 선택 제어신호 IOSW_10가 활성화된다.
이에 따라, 선택부(330)에서 스위칭 소자 T14, T16이 턴 온 되어 세그먼트 입출력라인 SIO10, SIO12이 선택되어 센싱부 SA3가 동작하게 된다. 그리고, 선택부(320)에서 스위칭 소자 T9~T12이 턴 온 되어 센싱부 SA2이 동작하게 된다. 그리고, 선택부(350)에서 스위칭 소자 T22, T24가 턴 온 되어 세그먼트 입출력라인 SIO3, SIO4이 선택되고 노말 매트(110_1)의 불량 셀이 하부 매트(120_1)의 셀로 대체된다.
도 4는 도 1의 뱅크 BK에 관한 또 다른 실시예이다.
도 4를 참고하면, 본 발명의 실시예는 노말 매트(110_2), 상부 매트(100), 하부 매트(120_2), 복수의 센싱부 SA1~SA4, 복수의 더미 센싱부 SA_DU, SA_DL 및 복수의 선택부(400~450)를 포함한다.
여기서, 노말 매트(110_2)의 상부에는 상부 매트(100_2)가 배치되고 노말 매트(110_2)의 하부에는 하부 매트(120_2)가 배치된다. 상부 매트(100_2)와 하부 매트(120_2)는 노말 매트(110_2)의 가장자리에 영역에 형성된 더미(Dummy) 매트에 해당한다.
그리고, 복수의 센싱부 SA1~SA4는 각각의 노말 매트(110_2) 사이사이에 배치된다. 예를 들어, 센싱부 SA1는 상부 매트(100_2)의 하부 영역에 형성되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA2는 노말 매트(110_2)의 상부에 배치되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA3는 노말 매트(110_2)의 하부에 배치되어 복수의 센스앰프를 포함한다. 그리고, 센싱부 SA4는 하부 매트(120_2)의 상부 영역에 형성되어 복수의 센스앰프를 포함한다.
본 발명의 실시예에서는 설명의 편의를 위해 센싱부 SA2, SA3가 각각 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 센싱부 SA2, SA3가 각각 512개의 센스앰프를 포함하여 총 1K 개의 센스앰프가 배치되는 뱅크 구조가 될 수 있다.
여기서, 하나의 센싱부 SA2 당 4개의 세그먼트 입출력라인 SIO이 배치되고, 하나의 센싱부 SA3 당 4개의 세그먼트 입출력라인 SIO이 배치되는 것을 기준으로 한다. 그리고, 센싱부 SA2, SA3는 한 개의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결될 수 있다.
또한, 더미 센싱부 SA_DU는 상부 매트(100_2)의 상부 영역에 형성되어 복수의 더미 센스앰프를 포함한다. 그리고, 더미 센싱부 SA_DL는 하부 매트(120_2)의 하부 영역에 형성되어 복수의 더미 센스앰프를 포함한다.
그리고, 복수의 선택부(400~450)는 선택 제어신호 IOSW에 의해 로컬 입출력 라인 LIO과 세그먼트 입출력라인 SIO 사이를 선택적으로 연결한다.
여기서, 선택부(420, 440)는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 세그먼트 입출력라인 SIO 사이를 연결한다. 그리고, 선택부(410, 430)는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 세그먼트 입출력라인 SIO 사이를 연결한다. 그리고, 선택부(400, 450)는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과, 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7를 선택하여 세그먼트 입출력라인 SIO에 연결시킨다.
이러한 선택부(400)는 선택 제어신호 IOSW_a0에 의해 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DU를 선택적으로 연결한다. 이를 위해, 선택부(400)는 복수의 스위칭소자 T1~T4 그룹을 포함한다. 복수의 스위칭소자 T1~T4 그룹은 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DU의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_a0가 인가된다.
그리고, 선택부(400)는 선택 제어신호 IOSW_a1에 의해 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DU를 선택적으로 연결한다. 이를 위해, 선택부(400)는 복수의 스위칭소자 T25~T28 그룹을 포함한다. 복수의 스위칭소자 T25~T28 그룹은 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DU의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_a1가 인가된다.
이와 같이, 선택부(400)는 선택 제어신호 IOSW_a0에 의해 복수의 스위칭소자 T1~T4 그룹을 제어하여 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DU를 선택적으로 연결한다. 그리고, 선택부(400)는 선택 제어신호 IOSW_a1에 의해 복수의 스위칭소자 T25~T28 그룹을 제어하여 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DU를 선택적으로 연결한다.
또한, 선택부(420)는 선택 제어신호 IOSW_0에 의해 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 센싱부 SA2를 선택적으로 연결한다. 이를 위해, 선택부(420)는 복수의 스위칭소자 T9~T12를 포함한다. 복수의 스위칭소자 T9~T12는 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 센싱부 SA2의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_0가 인가된다.
그리고, 선택부(430)는 선택 제어신호 IOSW_1에 의해 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 센싱부 SA3를 선택적으로 연결한다. 이를 위해, 선택부(430)는 복수의 스위칭소자 T13~T16를 포함한다. 복수의 스위칭소자 T13~T16는 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 센싱부 SA3의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_1가 인가된다.
그리고, 선택부(450)는 선택 제어신호 IOSW_b0에 의해 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DL를 선택적으로 연결한다. 이를 위해, 선택부(450)는 복수의 스위칭소자 T29~T32 그룹을 포함한다. 복수의 스위칭소자 T29~T32 그룹은 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DL의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_b0가 인가된다.
그리고, 선택부(450)는 선택 제어신호 IOSW_b1에 의해 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DL를 선택적으로 연결한다. 이를 위해, 선택부(450)는 복수의 스위칭소자 T21~T24 그룹을 포함한다. 복수의 스위칭소자 T21~T24 그룹은 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DL의 세그먼트 입출력라인 SIO 사이에 연결되어 게이트 단자를 통해 선택 제어신호 IOSW_b1가 인가된다.
이와 같이, 선택부(450)는 선택 제어신호 IOSW_b0에 의해 복수의 스위칭소자 T29~T32 그룹을 제어하여 짝수 로컬 입출력 라인 LIO0, LIO2, LIO4, LIO6과 더미 센싱부 SA_DL를 선택적으로 연결한다. 그리고, 선택부(450)는 선택 제어신호 IOSW_b1에 의해 복수의 스위칭소자 T21~T24 그룹을 제어하여 홀수 로컬 입출력 라인 LIO1, LIO3, LIO5, LIO7과 더미 센싱부 SA_DL를 선택적으로 연결한다.
그리고, 상부 매트(100_2)는 리던던시 워드라인 RWL_a과 더미 비트라인 DBL_DU이 교차하는 영역에 더미 셀이 형성된다. 여기서, 더미 센싱부 SA_DU의 하나의 센스앰프는 2개의 더미 비트라인 DBL_DU과 연결된다. 2개의 더미 비트라인 DBL_DU이 하나의 센스앰프와 연결되는 경우 기존의 구조보다 센스앰프의 개수를 절반으로 줄일 수 있다.
하부 매트(120_2)는 리던던시 워드라인 RWL_b과 더미 비트라인 DBL_DL이 교차하는 영역에 더미 셀이 형성된다. 여기서, 더미 센싱부 SA_DL의 하나의 센스앰프는 2개의 더미 비트라인 DBL_DL과 연결된다. 2개의 더미 비트라인 DBL_DL이 하나의 센스앰프와 연결되는 경우 기존의 구조보다 센스앰프의 개수를 절반으로 줄일 수 있다.
그리고, 노말 매트(110_2)는 워드라인 WL과 비트라인 BL이 교차하는 영역에 셀 C이 형성된다. 여기서, 하나의 센싱부 SA2는 하나의 비트라인 BL과 연결된다. 마찬가지로, 하나의 센싱부 SA3는 하나의 비트라인 BL과 연결된다.
예를 들어, 상부 매트(100_2)는 더미 센싱부 SA_DU의 4개의 센스앰프와 연결되고 센싱부 SA1의 8개의 센스앰프와 연결된다. 즉, 상부 매트(100_2)와 연결되는 더미 센싱부 SA_DU는 센싱부 SA1의 절반 개수의 센스앰프를 갖는다. 그리고, 하부 매트(120_2)는 더미 센싱부 SA_DL의 4개의 센스앰프와 연결되고 센싱부 SA4의 8개의 센스앰프와 연결된다. 즉, 하부 매트(120_2)와 연결되는 더미 센싱부 SA_DL는 센싱부 SA4의 절반 개수의 센스앰프를 갖는다.
본 발명의 실시예에서는 설명의 편의를 위해 더미 센싱부 SA_DU가 4개의 센스앰프를 포함하고 센싱부 SA1가 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 더미 센싱부 SA_DU가 256개의 센스앰프를 포함하고, 센싱부 SA1가 2배인 512 개의 센스앰프 SA1를 포함할 수도 있다. 상부 매트(100_2)는 2개의 더미 비트라인 DBL_DU 당 하나의 센스앰프가 연결되므로 256 개의 센스앰프가 배치될 수밖에 없다.
여기서, 하나의 더미 센싱부 SA_DU 당 4개의 세그먼트 입출력라인 SIO이 배치되는 것을 기준으로 한다. 그리고, 더미 센싱부 SA_DU는 한 개의 세그먼트 입출력라인 SIO 당 64개의 센스앰프가 연결될 수 있다.
그리고, 본 발명의 실시예에서는 설명의 편의를 위해 더미 센싱부 SA_DL가 4개의 센스앰프를 포함하고 센싱부 SA4가 8개의 센스앰프를 포함하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 더미 센싱부 SA_DL가 256개의 센스앰프를 포함하고 센싱부 SA1가 2배인 512 개의 센스앰프를 포함할 수도 있다. 하부 매트(120_2)는 2개의 더미 비트라인 DBL_DL 당 하나의 센스앰프가 연결되므로 256 개의 센스앰프가 배치될 수밖에 없다.
여기서, 하나의 더미 센싱부 SA_DL 당 4개의 세그먼트 입출력라인 SIO이 배치되는 것을 기준으로 한다. 그리고, 더미 센싱부 SA_DL는 한 개의 세그먼트 입출력라인 SIO 당 64개의 센스앰프가 연결될 수 있다.
또한, 컬럼 선택신호 YI<0>는 상부 매트(100_2), 노말 매트(110_2) 및 하부 매트(120_2)의 컬럼 라인을 선택한다. 이러한 컬럼 선택신호 YI<0>의 활성화시 하부 매트(120_2)와 연결된 더미 센싱부 SA_DL가 모두 선택되고, 센싱부 SA1~SA4 중 절반의 센스앰프 그룹 SAG1이 선택된다. 반면에, 컬럼 선택신호 YI<1>의 활성화시 상부 매트(100_2)와 연결된 더미 센싱부 SA_DU가 모두 선택되고, 센싱부 SA1~SA4 중 절반의 센스앰프 그룹 SAG2이 선택된다.
예를 들어, 노말 매트(110_2)에서 하나의 세그먼트 입출력라인 SIO 당 128개의 센스앰프가 연결되는 경우, 컬럼 선택신호 YI가 128개가 필요하다. 반면에, 상부 매트(100_2), 하부 매트(120_2)에서 하나의 세그먼트 입출력라인 SIO 당 64개의 센스앰프가 연결되는 경우, 컬럼 선택신호 YI가 64개가 필요하다. 즉, 상부 매트(100_2), 하부 매트(120_2)의 경우 더미 비트라인 DBL_DU, DBL_DL이 하나 걸러 하나씩 컬럼 선택신호 YI의 인가라인과 연결된다.
이러한 구성을 갖는 도 4의 리페어 장치에 관한 동작을 설명하면 다음과 같다.
먼저, 리페어 동작이 수행되지 않는 경우 워드라인 WL이 활성화되고, 선택 제어신호 IOSW_0, IOSW_1가 모두 활성화된다. 그리고, 노말 매트(110_2)의 셀 중 불량이 발생하게 되면 불량이 발생된 노말 매트(110_2)의 셀이 상부 매트(100_2)의 셀 또는 하부 매트(120_2)의 셀로 대체된다.
예를 들어, 컬럼 선택신호 YI<0>에서 짝수 로컬 입출력라인 LIO0과 대응되는 노말 매트(110_1)의 셀에서 불량이 발생된 경우를 가정한다. 그러면, 워드라인 WL과 하부 매트(120_1)의 리던던시 워드라인 RWL_b이 동시에 인에이블된다. 이때, 선택 제어신호 IOSW_1와, 선택 제어신호 IOSW_b0가 활성화된다.
이에 따라, 선택부(430)가 턴 온 되어 세그먼트 입출력라인 SIO이 선택되어 센싱부 SA3가 동작하게 된다. 그리고, 선택부(450)에서 스위칭 소자 T29~T32이 턴 온 되어 더미 센싱부 SA_DL가 동작하게 된다. 이때, 스위칭 소자 T29~T32의 턴 온 시 더미 센싱부 SA_DL의 세그먼트 입출력라인 SIO이 짝수 로컬 입출력라인 LIO0, LIO2, LIO4, LIO6에 연결되어 하부 매트(120_2)의 리던던시 셀로 리페어된다.
이와 같이, 짝수 로컬 입출력라인 LIO0에서 불량이 발생된 경우 노말 매트(110_2)에서는 홀수 입출력라인 LIO1, LIO3, LIO5, LIO7의 데이터가 센싱되고, 하부 매트(120_2)에서는 짝수 입출력라인 LIO0, LIO2, LIO4, LIO6의 데이터가 센싱된다.
도 5는 도 1의 선택 제어부(500)에 관한 구성도이다. 본 발명의 실시예에서 도 5의 선택 제어부(500)는 위의 도 2~도 4에 모두 적용될 수 있으나, 본 발명의 실시예에서는 도 5의 선택 제어부(500)가 도 2에 적용되는 것을 일 예로 설명하기로 한다.
선택 제어부(500)는 도 1의 실시예에서 복수의 선택 제어신호 IOSW를 선택적으로 활성화시키기 위한 상부 선택신호 DIS_UPB, 하부 선택신호 DIS_DNB를 생성한다.
이러한 선택 제어부(500)는 퓨즈부(510), 비교기(520), 제어신호 생성부(530) 및 선택신호 생성부(540)를 포함한다. 여기서, 퓨즈부(510)는 패일 어드레스 정보를 저장하는 복수의 퓨즈 FUSE를 포함한다. 본 발명의 실시예에서 퓨즈부(510)는 퓨즈셋이 어레이 형태로 배열된 어레이 E-퓨즈(ARE; Array E-fuse)로 이루어질 수도 있다.
복수의 퓨즈 FUSE는 인에이블 신호 EN와 패일 어드레스를 나타내는 퓨즈 어드레스 FA<0:N>를 생성한다. 그리고, 복수의 퓨즈 FUSE 중 2개의 퓨즈 FUSE1, FUSE2는 해당하는 매트 MAT의 상부 영역 또는 하부 영역 중 어느 영역에 패일이 발생하였는지에 대한 패일 정보를 저장한다.
예를 들어, 상부 영역에 패일이 발생한 경우 퓨즈 FUSE1가 커팅되어 상부신호 FUP가 인에이블 된다. 그리고, 하부 영역에 패일이 발생한 경우 퓨즈 FUSE2가 커팅되어 하부신호 FDN가 인에이블 된다. 또한, 상부 및 하부 영역에 모두 패일이 발생한 경우 퓨즈 FUSE1, FUSE2가 커팅되어 상부신호 FUP, 하부신호 FDN가 모두 인에이블된다.
그리고, 비교기(520)는 인에이블 신호 EN가 활성화되면 퓨즈 어드레스 FA<0:N>와 노말 어드레스 A<0:N>를 비교하여 비교신호 HIT0를 출력한다. 즉, 비교기(520)는 퓨즈 어드레스 FA<0:N>와 노말 어드레스 A<0:N>를 비교하여 두 어드레스가 일치하는 경우 비교신호 HIT0를 활성화시킨다.
또한, 제어신호 생성부(530)는 상부신호 FUP, 하부신호 FDN를 비교신호 HIT0와 조합하여 상부 제어신호 UP0, 하부 제어신호 DN0를 출력한다. 이러한 제어신호 생성부(530)는 앤드게이트 AND1, AND2를 포함한다. 앤드게이트 AND1는 상부신호 FUP와 비교신호 HIT0를 앤드연산하여 상부 제어신호 UP0를 출력한다. 그리고, 앤드게이트 AND2는 하부신호 FDN와 비교신호 HIT0를 앤드연산하여 하부 제어신호 DN0를 출력한다.
그리고, 선택신호 생성부(540)는 상부 제어신호 UP0~UPM, 하부 제어신호 DN0~DNM를 조합하여 상부 선택신호 DIS_UPB와, 하부 선택신호 DIS_DNB를 출력한다. 이러한 선택신호 생성부(540)는 상부 선택신호 생성부(541)와, 하부 선택신호 생성부(542)를 포함한다.
여기서, 상부 선택신호 생성부(541)는 상부 제어신호 UP0~UPM를 조합하여 상부 선택신호 DIS_UPB를 출력한다. 상부 선택신호 생성부(541)는 상부 제어신호 UP0~UPM 중 적어도 어느 하나 이상의 제어신호가 활성화되는 경우 상부 선택신호 DIS_UPB를 활성화시킨다. 그리고, 하부 선택신호 생성부(542)는 하부 제어신호 DN0~DNM 중 적어도 어느 하나 이상의 제어신호가 활성화되는 경우 하부 선택신호 DIS_DNB를 활성화시킨다.
예를 들어, 상부 선택신호 DIS_UPB가 활성화되면 상부 영역의 스위치를 제어하기 위한 선택 제어신호 IOSW가 디스에이블된다. 반면에, 하부 선택신호 DIS_DNB가 활성화되면 하부 영역의 스위치를 제어하기 위한 선택 제어신호 IOSW가 디스에이블된다.
도 6은 도 1의 구동 제어부(600)에 관한 구성도이다.
구동 제어부(600)는 도 5의 선택 제어부(500)로부터 인가되는 상부 선택신호 DIS_UPB와, 하부 선택신호 DIS_DNB에 대응하여 복수의 선택 제어신호 IOSW의 활성화 상태를 선택적으로 제어한다.
이러한 구동 제어부(600)는 로오 어드레스 디코더(610), 입력부(620~650) 및 구동부(660~690)를 포함한다. 여기서, 로오 어드레스 디코더(610)는 입력되는 로오 어드레스를 디코딩하여 디코딩신호 DEC1~DEC4를 입력부(620~650)에 출력한다. 그리고, 입력부(620~650)는 로오 어드레스 디코더(610)의 출력과, 상부 선택신호 DIS_UPB 및 하부 선택신호 DIS_DNB를 조합하여 출력한다.
예를 들어, 입력부(620)는 디코딩신호 DEC1와 상부 선택신호 DIS_UPB를 조합하는 조합부(621)와 인버터 IV1를 포함한다. 그리고, 입력부(630)는 디코딩신호 DEC2와 상부 선택신호 DIS_UPB 및 하부 선택신호 DIS_DNB를 조합하는 조합부(631, 632)와 낸드게이트 ND1를 포함한다.
입력부(640)는 디코딩신호 DEC3와 상부 선택신호 DIS_UPB 및 하부 선택신호 DIS_DNB를 조합하는 조합부(641, 642)와 낸드게이트 ND2를 포함한다. 입력부(650)는 디코딩신호 DEC4와 상부 선택신호 DIS_UPB 및 하부 선택신호 DIS_DNB를 조합하는 조합부(541, 652)와 낸드게이트 ND3를 포함한다.
그리고, 구동부(660~690)는 입력부(620~650)의 출력을 구동하여 복수의 선택 제어신호 IOSW의 활성화 상태를 선택적으로 제어한다.
이와 같이, 본 발명의 실시예에 따른 구동 제어부(600)는 각각의 입력부(630, 650)에 대응하여 상부 선택신호 DIS_UPB와, 하부 선택신호 DIS_DNB가 인가된다. 예를 들어, 디코딩신호 DEC2가 인에이블 된 경우를 가정한다. 그러면, 상부 선택신호 DIS_UPB에 대응하여 조합부(632), 구동부(670)가 인에이블 되고, 하부 선택신호 DIS_DNB에 대응하여 조합부(641), 구동부(680)가 디스에이블 될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 패일 어드레스와, 각 매트의 패일 영역을 나타내는 상부신호, 하부신호에 대응하여 상부 선택신호와 하부 선택신호를 제어하는 선택 제어부;
    상기 상부 선택신호와 상기 하부 선택신호에 대응하여 선택 제어신호를 선택적으로 제어하는 구동 제어부; 및
    상기 선택 제어신호에 대응하여 해당하는 매트의 로컬 입출력 라인과 센싱부를 선택적으로 연결하고, 컬럼 선택신호에 대응하여 노말 매트의 셀 불량을 상부 매트 또는 하부 매트의 더미 셀과 대체하여 리페어하는 뱅크를 포함하는 것을 특징으로 하는 리페어 장치.
  2. 제 1항에 있어서, 상기 뱅크는
    제 1센싱부와 제 2센싱부 사이에 연결되어 워드라인에 의해 활성화되는 상기 노말 매트;
    상기 노말 매트의 상부 영역에 형성되어 제 1더미 센싱부와 연결되고, 제 1리던던시 워드라인에 의해 활성화되는 상기 상부 매트;
    상기 노말 매트의 하부 영역에 형성되어 제 2더미 센싱부와 연결되고, 제 2리던던시 워드라인에 의해 활성화되는 상기 하부 매트; 및
    상기 선택 제어신호에 대응하여 짝수 로컬 입출력라인 또는 홀수 로컬 입출력라인을 상기 제 1센싱부, 상기 제 2센싱부, 상기 제 1더미 센싱부 및 상기 제 2더미 센싱부에 선택적으로 연결하는 복수의 선택부를 포함하는 것을 특징으로 하는 리페어 장치.
  3. 제 2항에 있어서,
    상기 제 1더미 센싱부는
    상기 상부 매트의 2개의 비트라인 당 하나의 센스앰프가 연결되고,
    상기 제 2더미 센싱부는
    상기 하부 매트의 2개의 비트라인 당 하나의 센스앰프가 연결되는 것을 특징으로 하는 리페어 장치.
  4. 제 2항에 있어서,
    상기 제 1더미 센싱부는
    상기 제 1센싱부의 절반 개수의 센스앰프를 포함하고,
    상기 제 2더미 센싱부는
    상기 제 2센싱부의 절반 개수의 센스앰프를 포함하는 것을 특징으로 하는 리페어 장치.
  5. 제 2항에 있어서, 상기 복수의 선택부는
    제 1선택 제어신호에 의해 제어되어 상기 제 1더미 센싱부와 상기 짝수 로컬 입출력라인 사이를 선택적으로 연결하는 제 1선택부;
    제 2선택 제어신호에 의해 제어되어 상기 제 1센싱부와 상기 짝수 로컬 입출력라인 사이를 선택적으로 연결하는 제 2선택부;
    제 3선택 제어신호에 의해 제어되어 상기 제 2센싱부와 상기 홀수 로컬 입출력라인 사이를 선택적으로 연결하는 제 3선택부; 및
    제 4선택 제어신호에 의해 제어되어 상기 제 2더미 센싱부와 상기 홀수 로컬 입출력라인 사이를 선택적으로 연결하는 제 4선택부를 포함하는 것을 특징으로 하는 리페어 장치.
  6. 제 5항에 있어서, 제 1컬럼 선택신호의 활성화시
    상기 제 3선택 제어신호가 활성화되면 상기 제 3선택부가 동작하여 상기 홀수 로컬 입출력라인이 상기 제 2센싱부와 연결되고,
    상기 제 1선택 제어신호가 활성화되면 상기 제 1선택부가 동작하여 상기 짝수 로컬 입출력라인이 상기 제 1더미 센싱부와 연결되어,
    상기 제 2센싱부의 일부 센스앰프와 상기 제 1더미 센싱부가 동작하여 상기 노말 매트의 불량 셀이 상기 상부 매트의 상기 더미 셀과 대체되는 것을 특징으로 하는 리페어 장치.
  7. 제 5항에 있어서, 제 2컬럼 선택신호의 활성화시
    상기 제 2선택 제어신호가 활성화되면 상기 제 2선택부가 동작하여 상기 짝수 로컬 입출력라인이 상기 제 1센싱부와 연결되고,
    상기 제 4선택 제어신호가 활성화되면 상기 제 4선택부가 동작하여 상기 홀수 로컬 입출력라인이 상기 제 2더미 센싱부와 연결되어,
    상기 제 1센싱부의 일부 센스앰프와 상기 제 2더미 센싱부가 동작하여 상기 노말 매트의 불량 셀이 상기 하부 매트의 상기 더미 셀과 대체되는 것을 특징으로 하는 리페어 장치.
  8. 제 2항에 있어서,
    상기 제 1더미 센싱부는
    상기 제 1센싱부의 절반 개수의 세그먼트 입출력라인을 포함하고,
    상기 제 2더미 센싱부는
    상기 제 2센싱부의 절반 개수의 세그먼트 입출력라인을 포함하는 것을 특징으로 하는 리페어 장치.
  9. 제 2항에 있어서, 상기 복수의 선택부는
    제 5, 6선택 제어신호에 의해 제어되어 상기 제 1더미 센싱부와 상기 짝수 로컬 입출력라인 사이를 선택적으로 연결하는 제 5선택부;
    제 7, 8선택 제어신호에 의해 제어되어 상기 제 1센싱부와 상기 짝수 로컬 입출력라인 사이를 선택적으로 연결하는 제 6선택부;
    제 9, 10선택 제어신호에 의해 제어되어 상기 제 2센싱부와 상기 홀수 로컬 입출력라인 사이를 선택적으로 연결하는 제 7선택부; 및
    제 11, 12선택 제어신호에 의해 제어되어 상기 제 2더미 센싱부와 상기 홀수 로컬 입출력라인 사이를 선택적으로 연결하는 제 8선택부를 포함하는 것을 특징으로 하는 리페어 장치.
  10. 제 9항에 있어서, 상기 제 5선택부는
    상기 제 5선택 제어신호에 의해 제어되어 상기 짝수 로컬 입출력라인 중 일부 라인을 상기 제 1더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 1그룹의 스위칭 소자들; 및
    상기 제 6선택 제어신호에 의해 제어되어 상기 짝수 로컬 입출력라인 중 나머지 일부 라인을 상기 제 1더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 2그룹의 스위칭 소자들을 포함하는 것을 특징으로 하는 리페어 장치.
  11. 제 9항에 있어서, 상기 제 6선택부는
    상기 제 7선택 제어신호에 의해 제어되어 상기 짝수 로컬 입출력라인 중 일부 라인을 상기 제 1센싱부의 세그먼트 입출력라인에 연결시키는 제 3그룹의 스위칭 소자들; 및
    상기 제 8선택 제어신호에 의해 제어되어 상기 짝수 로컬 입출력라인 중 나머지 일부 라인을 상기 제 1센싱부의 세그먼트 입출력라인에 연결시키는 제 4그룹의 스위칭 소자들을 포함하는 것을 특징으로 하는 리페어 장치.
  12. 제 9항에 있어서, 상기 제 7선택부는
    상기 제 9선택 제어신호에 의해 제어되어 상기 홀수 로컬 입출력라인 중 일부 라인을 상기 제 2센싱부의 세그먼트 입출력라인에 연결시키는 제 5그룹의 스위칭 소자들; 및
    상기 제 10선택 제어신호에 의해 제어되어 상기 홀수 로컬 입출력라인 중 나머지 일부 라인을 상기 제 2센싱부의 세그먼트 입출력라인에 연결시키는 제 6그룹의 스위칭 소자들을 포함하는 것을 특징으로 하는 리페어 장치.
  13. 제 9항에 있어서, 상기 제 8선택부는
    상기 제 11선택 제어신호에 의해 제어되어 상기 홀수 로컬 입출력라인 중 일부 라인을 상기 제 2더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 7그룹의 스위칭 소자들; 및
    상기 제 12선택 제어신호에 의해 제어되어 상기 홀수 로컬 입출력라인 중 나머지 일부 라인을 상기 제 2더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 8그룹의 스위칭 소자들을 포함하는 것을 특징으로 하는 리페어 장치.
  14. 제 9항에 있어서, 상기 짝수 로컬 입출력라인의 리페어 동작시
    상기 워드라인과 상기 제 1리던던시 워드라인이 인에이블되고,
    상기 제 6선택 제어신호, 상기 제 7선택 제어신호, 상기 제 9선택 제어신호 및 상기 제 10선택 제어신호가 활성화되어 상기 상부 매트의 더미 셀이 리페어 되는 것을 특징으로 하는 리페어 장치.
  15. 제 9항에 있어서, 상기 홀수 로컬 입출력라인의 리페어 동작시
    상기 워드라인과 상기 제 2리던던시 워드라인이 인에이블되고,
    상기 제 7선택 제어신호, 상기 제 8선택 제어신호, 상기 제 9선택 제어신호 및 상기 제 12선택 제어신호가 활성화되어 상기 하부 매트의 더미 셀이 리페어 되는 것을 특징으로 하는 리페어 장치.
  16. 제 2항에 있어서, 상기 복수의 선택부는
    제 13, 14선택 제어신호에 의해 제어되어 상기 제 1더미 센싱부와 상기 짝수 로컬 입출력라인 또는 상기 홀수 로컬 입출력라인 사이를 선택적으로 연결하는 제 9선택부;
    제 15선택 제어신호에 의해 제어되어 상기 제 1센싱부와 상기 짝수 로컬 입출력라인 사이를 선택적으로 연결하는 제 10선택부;
    제 16선택 제어신호에 의해 제어되어 상기 제 2센싱부와 상기 홀수 로컬 입출력라인 사이를 선택적으로 연결하는 제 11선택부; 및
    제 17, 18선택 제어신호에 의해 제어되어 상기 제 2더미 센싱부와 상기 짝수 로컬 입출력라인 또는 상기 홀수 로컬 입출력라인 사이를 선택적으로 연결하는 제 12선택부를 포함하는 것을 특징으로 하는 리페어 장치.
  17. 제 16항에 있어서, 상기 제 9선택부는
    상기 제 13선택 제어신호에 의해 제어되어 상기 짝수 로컬 입출력라인을 상기 제 1더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 9그룹의 스위칭 소자들; 및
    상기 제 14선택 제어신호에 의해 제어되어 상기 홀수 로컬 입출력라인을 상기 제 1더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 10그룹의 스위칭 소자들을 포함하는 것을 특징으로 하는 리페어 장치.
  18. 제 16항에 있어서, 상기 제 12선택부는
    상기 제 17선택 제어신호에 의해 제어되어 상기 짝수 로컬 입출력라인을 상기 제 2더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 11그룹의 스위칭 소자들; 및
    상기 제 18선택 제어신호에 의해 제어되어 상기 홀수 로컬 입출력라인을 상기 제 2더미 센싱부의 세그먼트 입출력라인에 연결시키는 제 12그룹의 스위칭 소자들을 포함하는 것을 특징으로 하는 리페어 장치.
  19. 제 1항에 있어서, 상기 선택 제어부는
    상기 패일 어드레스와 상기 상부신호 및 상기 하부신호에 대한 정보를 저장하는 퓨즈부;
    상기 패일 어드레스와 노말 어드레스를 비교하고 상기 상부신호와 상기 하부신호에 대응하여 비교신호를 출력하는 비교기;
    상기 상부신호, 상기 하부신호 및 상기 비교신호를 조합하여 상부 제어신호와 하부 제어신호를 생성하는 제어신호 생성부; 및
    상기 상부 제어신호와 상기 하부 제어신호를 조합하여 상기 상부 선택신호와 상기 하부 선택신호를 제어하는 선택신호 생성부를 포함하는 것을 특징으로 하는 리페어 장치.
  20. 제 1항에 있어서, 상기 구동 제어부는
    로오 어드레스를 디코딩하여 복수의 디코딩신호를 출력하는 로오 어드레스 디코더;
    상기 복수의 디코딩신호와 상기 상부 선택신호 및 상기 하부 선택신호를 조합하는 입력부; 및
    상기 입력부의 출력신호를 구동하여 상기 선택 제어신호를 제어하는 구동부를 포함하는 것을 특징으로 하는 리페어 장치.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220100496A (ko) * 2021-01-08 2022-07-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 최적화된 리던던시 활용을 이용한 메모리 복구

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0670880B2 (ja) 1983-01-21 1994-09-07 株式会社日立マイコンシステム 半導体記憶装置
JP2001052495A (ja) 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
US6397313B1 (en) * 1999-10-19 2002-05-28 Advanced Micro Devices, Inc. Redundant dual bank architecture for a simultaneous operation flash memory
KR100498610B1 (ko) * 1999-12-22 2005-07-01 주식회사 하이닉스반도체 뱅크 구분없이 휴즈 박스를 사용하는 로우 리던던시 회로
KR100379556B1 (ko) 2001-05-15 2003-04-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 리페어 장치
KR100497164B1 (ko) * 2003-04-30 2005-06-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작 방법
JP2005267735A (ja) * 2004-03-18 2005-09-29 Oki Electric Ind Co Ltd 半導体メモリおよび半導体メモリのメモリセル選択方法
KR100633595B1 (ko) * 2004-04-20 2006-10-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법
JP2005332436A (ja) * 2004-05-18 2005-12-02 Toshiba Corp 半導体装置及びそのテスト方法
KR100632370B1 (ko) 2005-02-15 2006-10-11 삼성전자주식회사 리페어 효율을 개선하는 오픈 비트라인 구조의 메모리 디바이스 및 이의 리페어 방법
US7224626B2 (en) * 2005-04-18 2007-05-29 Infineon Technologies Ag Redundancy circuits for semiconductor memory
KR100724567B1 (ko) * 2005-08-05 2007-06-04 삼성전자주식회사 반도체 메모리 장치
US7649760B2 (en) 2005-08-19 2010-01-19 Samsung Electronics Co., Ltd Semiconductor memory device having dummy sense amplifiers and methods of utilizing the same
KR100876807B1 (ko) 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 메모리 장치
US7656732B2 (en) * 2007-11-01 2010-02-02 Panasonic Corporation Semiconductor storage device
KR20100053203A (ko) 2008-11-12 2010-05-20 삼성전자주식회사 디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리장치 및 그 부트 블락 설정 방법
KR101043724B1 (ko) * 2009-05-13 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
WO2011142090A1 (ja) * 2010-05-10 2011-11-17 パナソニック株式会社 半導体記憶装置
KR20140001483A (ko) 2012-06-27 2014-01-07 에스케이하이닉스 주식회사 반도체 집적 회로 장치
KR20150093473A (ko) * 2014-02-07 2015-08-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220100496A (ko) * 2021-01-08 2022-07-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 최적화된 리던던시 활용을 이용한 메모리 복구
US11776647B2 (en) 2021-01-08 2023-10-03 Taiwan Semiconductor Manufacturing Company Limited Memory repair using optimized redundancy utilization

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