KR20150093473A - 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

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KR20150093473A
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최은석
오정석
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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 기판 위에 적층되는 복수의 노멀 메모리 셀들 및 복수의 더미 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 노멀 메모리 셀들에 연결되는 노멀 워드 라인들, 복수의 더미 메모리 셀들에 연결되는 더미 워드 라인들을 포함한다. 복수의 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때 배드 메모리 셀들은 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들로 대체된다.

Description

반도체 메모리 장치 및 그것을 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 전자 기기에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 배드 영역을 관리하여 신뢰성을 확보하고, 저장 공간을 안정적으로 유지하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 기판 위(above)에 적층되는 복수의 노멀 메모리 셀들 및 복수의 더미 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 노멀 메모리 셀들에 연결되는 노멀 워드 라인들; 및 상기 복수의 더미 메모리 셀들에 연결되는 더미 워드 라인들을 포함한다. 상기 복수의 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때 상기 배드 메모리 셀들은 상기 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들로 대체된다.
실시 예로서, 상기 배드 메모리 셀들은 소스 더미 메모리 셀들 중 일부로 대체될 수 있다.
실시 예로서, 상기 배드 메모리 셀들은 상기 복수의 노멀 메모리 셀들에 인접한 소스 더미 메모리 셀들 중 일부로 대체될 수 있다.
실시 예로서, 프로그램 동작 시 상기 노멀 워드 라인들 및 상기 더미 워드 라인들을 제어하도록 구성되는 주변 회로는 상기 노멀 워드 라인들 중 비선택된 노멀 워드 라인에 인가되는 전압과 동일한 전압을 상기 배드 메모리 셀들과 연결된 노멀 워드 라인들에 인가할 수 있다.
실시 예로서, 읽기 동작 시에 상기 주변 회로는 상기 노멀 워드 라인들 중 비선택된 노멀 워드 라인에 인가되는 전압과 동일한 전압을 상기 배드 메모리 셀들과 연결된 노멀 워드 라인들에 인가할 수 있다.
실시 예로서, 소거 동작 시에, 상기 주변 회로는 상기 배드 메모리 셀들과 연결된 노멀 워드 라인들에 접지 전압을 인가할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 행 방향으로 신장되고 열 방향으로 배열되는 복수의 드레인 선택 라인들에 각각 연결되는 복수의 셀 스트링들 - 상기 복수의 셀 스트링들 각각은 기판 위(above)에 적층된 복수의 노멀 메모리 셀들 및 복수의 더미 메모리 셀들을 포함함; 상기 복수의 노멀 메모리 셀들에 연결되는 노멀 워드 라인들; 및 상기 복수의 더미 메모리 셀들에 연결되는 더미 워드 라인들을 포함한다. 상기 복수의 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때, 상기 배드 메모리 셀들은 상기 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들로 대체된다.
실시 예로서, 상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며, 상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 제 1 셀 스트링의 더미 메모리 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 2 셀 스트링의 더미 메모리 셀로 대체될 수 있다.
실시 예로서, 상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며, 상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 2 셀 스트링의 더미 메모리 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 3 셀 스트링의 더미 메모리 셀로 대체될 수 있다.
실시 예로서, 각 셀 스트링의 소스 더미 메모리 셀들 중 상기 복수의 노멀 메모리 셀들에 인접한 소스 더미 메모리 셀은 상기 배드 메모리 셀들을 대체하기 위한 스페어 셀로서 제공될 수 있다.
실시 예로서, 상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며, 상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 제 1 셀 스트링의 상기 스페어 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 2 셀 스트링의 상기 스페어 셀로 대체될 수 있다.
실시 예로서, 상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며, 상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 복수의 셀 스트링들 중 상기 제 2 셀 스트링의 상기 스페어 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 3 셀 스트링의 상기 스페어 셀로 대체될 수 있다.
본 발명의 일면은 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것이다. 본 발명의 실시 예에 따른 메모리 시스템은 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 상기 반도체 메모리 장치는, 기판 위(above)에 적층되는 복수의 노멀 메모리 셀들 및 복수의 더미 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 노멀 메모리 셀들에 연결되는 노멀 워드 라인들; 및 상기 복수의 더미 메모리 셀들에 연결되는 더미 워드 라인들을 포함하며, 상기 복수의 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때 상기 배드 메모리 셀들은 상기 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들로 대체된다.
실시 예로서, 상기 컨트롤러는 외부로부터 수신되는 논리 어드레스를 상기 복수의 더미 메모리 셀들 중 상기 일부의 더미 메모리 셀들을 가리키는 물리 어드레스로 변환하도록 구성될 수 있다.
본 발명의 실시 예에 따르면 반도체 메모리 장치의 신뢰성이 확보되면서 저장 공간이 안정적으로 유지된다.
도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 3의 메모리 블록 중 열 방향으로 배열된 셀 스트링들을 보여주는 회로도이다.
도 6은 본 발명의 실시 예에 따른 배드 메모리 셀들을 대체하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 배드 메모리 셀들을 대체하는 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 배드 메모리 셀들을 대체하는 방법을 설명하기 위한 도면이다.
도 9는 도 8에 따라 배드 메모리 셀들이 대체된 후 프로그램 동작 또는 읽기 동작 시에 더미 워드 라인들 및 노멀 워드 라인들에 인가되는 전압들을 보여주는 테이블이다.
도 10은 도 8에 따라 배드 메모리 셀들이 대체된 후 소거 동작 시 더미 워드 라인들 및 노멀 워드 라인들에 인가되는 전압들을 보여주는 테이블이다.
도 11은 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템을 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL) 및 비트 라인들(BL)을 통해 주변 회로(120)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판 위(above)에 적층되는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서는 도 2 내지 도 4를 참조하여 더 상세히 설명된다.
복수의 메모리 블록들 중 적어도 하나의 메모리 블록에는 리페어 정보가 저장된다. 이러한 리페어 정보는 복수의 메모리 블록들의 메모리 셀들 중 신뢰성이 보장되지 않는 배드 메모리 셀들을 배드 영역으로 처리하고, 다른 메모리 셀들로 대체하기 위한 정보를 포함한다.
주변 회로(120)는 메모리 셀 어레이(110)로부터 리페어 정보를 로딩하고, 리페어 정보에 따라 배드 메모리 셀들을 다른 메모리 셀들로 대체한다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함한다.
어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인 및 공통 소스 라인을 포함한다. 실시 예로서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)은 제어 로직(124)의 제어에 응답하여 행 라인들(RL)을 구동하도록 구성된다. 어드레스 디코더(121)은 제어 로직(124)로부터 변환 어드레스(CA)를 수신한다.
실시 예로서, 프로그램 동작 및 읽기 동작 시에 변환 어드레스(CA)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(121)은 수신된 변환 어드레스(CA) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 변환 어드레스(CA) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 선택된 메모리 블록의 행 라인들(RL)에 인가하여 하나의 드레인 선택 라인 및 하나의 워드 라인을 선택한다.
실시 예로서, 소거 동작 시에 변환 어드레스(CA)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하여 하나의 메모리 블록을 선택한다. 그리고 어드레스 디코더(121)은 메모리 셀 어레이(110)에 소거 전압(Vers)이 인가될 때 전압 발생기(122)로부터 제공받은 전압, 예를 들면 접지 전압을 선택된 메모리 블록과 연결된 행 라인들(RL)에 인가한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(124)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다.
실시 예로서, 전압 발생기(122)는 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 실시 예로서, 전압 발생기(122)는 복수의 펌핑 커패시터들을 포함하고, 전원 전압을 수신하는 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다.
읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 제어 로직(124)의 제어에 응답하여 동작한다.
프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(123)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 통신할 수 있다. 소거 동작 시에, 읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 플로팅시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)은 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(124)는 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)에 연결된다. 제어 로직(124)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 커맨드(CMD) 및 물리 어드레스(ADDR)를 수신한다. 제어 로직(124)는 커맨드(CMD), 예를 들면 프로그램 동작, 읽기 동작 또는 소거 동작을 가리키는 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(124)는 어드레스 변환부(125)를 포함한다. 어드레스 변환부(125)는 메모리 셀 어레이(110)로부터 로딩된 리페어 정보를 저장한다. 리페어 정보에 따라, 메모리 셀 어레이(110) 중 배드 영역이 특정되고, 그러한 배드 영역을 대체하는 메모리 셀들이 특정될 것이다.
어드레스 변환부(125)는 물리 어드레스(ADDR)를 수신한다. 어드레스 변환부(125)는 리페어 정보를 참조하여, 만약 물리 어드레스(ADDR)가 가리키는 영역이 배드 영역에 해당하는 경우, 해당 배드 영역을 대체하는 메모리 셀들을 가리키는 변환 어드레스(CA)를 제공한다. 어드레스 변환부(125)는 리페어 정보를 참조하여, 만약 물리 어드레스(ADDR)가 가리키는 영역이 배드 영역에 해당하지 않는 경우, 물리 어드레스(ADDR)를 변환 어드레스(CA)로서 제공한다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 커맨드(CMD) 및 물리 어드레스(ADDR)를 수신하고, 수신된 커맨드(CMD) 및 물리 어드레스(ADDR)를 제어 로직(124)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터 수신된 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 읽기 및 쓰기 회로(123)로부터 수신된 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예(BLK1)를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향으로 배열되는 2개의 셀 스트링들만 도시되었다. 하지만 이는 인식의 편의를 위한 것으로서 열 방향(즉 +Y)으로 p개(p는 자연수)의 셀 스트링들이 배열될 수 있다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 노멀 메모리 셀들(NMC1~NMCn), 더미 메모리 셀들(SDC1~SDC3, DDC1~DDC3), 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST) 및 파이프 트랜지스터(PT)를 포함한다.
선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1~SDC3, DDC1~DDC) 및 노멀 메모리 셀들(NMC1~NMCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1~SDC3, DDC1~DDC) 및 노멀 메모리 셀들(NMC1~NMCn) 각각은 해당 비트 라인과 공통 소스 라인 사이를 관통하는 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 소스 더미 메모리 셀들(SDC1~SDC3) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.
도 3에서, 각 셀 스트링 당 하나의 소스 선택 트랜지스터(SST)만 제공되는 것이 도시되었으나, 이는 예시적인 것으로서 각 셀 스트링에 직렬 연결된 두 개 이상의 소스 선택 트랜지스터들이 제공될 수 있다.
각 셀 스트링의 소스 더미 메모리 셀들(SDC1~SDC3)은 소스 선택 트랜지스터(SST)과 노멀 메모리 셀들(NMC1~NMCp) 사이에 연결된다. 소스 더미 메모리 셀들(SDC1~SDC3)의 게이트들은 각각 제 1 내지 제 3 소스 더미 워드 라인들(SDWL1~SDWL3)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 소스 더미 메모리 셀들(SDC1~SDC3)과 드레인 더미 메모리 셀들(DDC1~DDC3) 사이에 연결된다.
제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn)로 구분된다. 제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 노멀 메모리 셀들(NMC1~NMCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 더미 메모리 셀들(SDC1~SDC3)과 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 노멀 메모리 셀들(NMCp+1~NMCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 더미 메모리 셀들(DDC1~DDC3) 사이에서 직렬 연결된다. 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(NWL1~NWLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링들의 드레인 더미 메모리 셀들(DDC1~DDC3)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(NMCp+1~NMCn) 사이에 직렬 연결된다. 드레인 더미 메모리 셀들(DDC1~DDC3)의 게이트들은 각각 제 1 내지 제 3 더미 워드 라인들(DDWL1~DDWL3)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 드레인 더미 메모리 셀들(DDC1~DDC3) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향으로 배열되는 2개의 셀 스트링들만 도시되었다. 하지만 이는 인식의 편의를 위한 것으로서 열 방향(즉 +Y)으로 p개(p는 자연수)의 셀 스트링들이 배열될 수 있다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 더미 메모리 셀들(SDC1~SDC3, DDC1~DDC3), 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 소스 더미 메모리 셀들(SDC1~SDC3)과 공통 소스 라인(CSL) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.
각 셀 스트링의 소스 더미 메모리 셀들(SDC1~SDC3)은 노멀 메모리 셀들(NMC1~NMCn)과 소스 선택 트랜지스터(SST) 사이에서 직렬 연결된다. 동일한 높이의 소스 더미 메모리 셀들은 동일한 더미 워드 라인에 연결된다. 제 1 내지 제 3 더미 메모리 셀들(SDC1~SDC3)의 게이트들은 각각 제 1 내지 제 3 소스 더미 워드 라인들(SDWL1~SDWL3)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 소스 더미 메모리 셀들(SDC1~SDC3)과 드레인 더미 메모리 셀들(DDC1~DDC3) 사이에서 직렬 연결된다. 동일한 높이의 노멀 메모리 셀들은 동일한 노멀 워드 라인에 연결된다. 제 1 내지 제 n 노멀 메모리 셀들(NMC1~NMCn)은 각각 제 1 내지 제 n 노멀 워드 라인들(NWL1~NWLn)에 연결된다.
각 셀 스트링의 드레인 더미 메모리 셀들(DDC1~DDC3)은 드레인 선택 트랜지스터(DST)과 노멀 메모리 셀들(NMC1~NMCn) 사이에서 직렬 연결된다. 제 1 내지 제 3 드레인 더미 메모리 셀들(DDC1~DDC3)은 각각 제 1 내지 제 3 드레인 더미 워드 라인들(DDWL1~DDWL3)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 드레인 더미 메모리 셀들(DDC1~DDC3) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 각각 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.
결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 5는 도 3의 메모리 블록(BLK1) 중 열 방향(+Y 방향)으로 배열된 셀 스트링들(CS11~CS41)을 보여주는 회로도이다. 도 5에서, 설명의 편의를 위해 제 1 비트 라인(BL1)과 연결되는 셀 스트링들(CS11~CS41)이 예시된다. 도 5에서, 열 방향으로 4개의 셀 스트링들(CS11~CS41)이 제공되는 경우가 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서, 메모리 블록(BLK1) 내 열 방향으로 제공되는 셀 스트링들의 개수는 가변될 수 있음이 이해될 것이다.
도 5를 참조하면, 셀 스트링(CS11)에 인접한 영역에서, 2개의 노멀 워드 라인들(NWLp+1, NWLp+2) 사이에 로컬 브릿지(Local Bridge)가 발생할 수 있다. 이러한 로컬 브릿지는 제 p+1 및 제 p+2 노멀 워드 라인들(NWLp+1, NWLp+2) 사이에 미약한 유출 전류(leakage current)를 유발할 수 있다. 이러한 로컬 브릿지는 제 p+1 및 제 p+2 노멀 워드 라인들(NWLp+1, NWLp+2) 사이의 셀 스트링(CS11)에 인접한 영역에 영향을 미칠 수 있다. 예를 들면, 어드레스 디코더(121, 도 1 참조)를 통해 제 p+1 및 제 p+2 노멀 워드 라인들(NWLp+1, NWLp+2)에 제공되는 전압들은 셀 스트링(CS11)에 인접한 영역에서 상대적으로 크게 변경되고, 반면 나머지 셀 스트링(CS21~CS41)에 인접한 영역에서는 거의 변경되지 않는다.
이러한 유출 전류로 인해 제 p+1 노멀 워드 라인(NWLp+1)의 전압과 제 p+2 노멀 워드 라인(NWLp+2)의 전압은 의도치 않게 변경될 수 있다. 예를 들면, 선택된 제 p+1 노멀 워드 라인(NWLp+1)에 고 전압의 프로그램 전압이 인가되고 비선택된 제 p+2 노멀 워드 라인(NWLp+2)에 프로그램 전압보다 낮은 프로그램 패스 전압이 인가된다고 가정한다. 셀 스트링(CS11)의 제 p+1 노멀 메모리 셀(NMCp+1)의 게이트에 인가되는 전압은 프로그램 전압보다 의도치 않게 낮고, 셀 스트링(CS11)의 제 p+2 노멀 메모리 셀(NMCp+2)의 게이트에 인가되는 전압은 프로그램 패스 전압보다 의도치 않게 높을 수 있다. 예를 들면, 선택된 제 p+1 노멀 워드 라인(NWLp+1)에 읽기 전압이 인가되고 비선택된 제 p+2 노멀 워드 라인(NWLp+2)에 읽기 전압보다 높은 읽기 패스 전압이 인가된다고 가정한다. 셀 스트링(CS11)의 제 p+1 노멀 메모리 셀(NMCp+1)의 게이트에 인가되는 전압은 의도치 않게 읽기 전압보다 높아지고 셀 스트링(CS11)의 제 p+2 노멀 메모리 셀(NMCp+2)의 게이트에 인가되는 전압은 읽기 패스 전압보다 의도치 않게 낮아질 수 있다.
위와 같은 반도체 메모리 장치(100)의 신뢰성 저하를 방지하기 위해 로컬 브릿지에 의해 발생된 배드 메모리 셀들을 무효화(invalid)한다면, 셀 스트링(CS11)의 저장 공간이 작아지며, 따라서 메모리 블록(BLK1)의 저장 공간이 다른 메모리 블록들보다 작아지게 된다. 이는, 메모리 블록(BLK1)의 어드레스를 관리하는 데에 어려움을 유발한다.
본 발명의 실시 예에 따르면, 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때, 배드 메모리 셀들은 배드 영역으로 처리되고 더미 메모리 셀들(DCs) 중 일부로 대체된다. 배드 메모리 셀들을 동일 메모리 블록의 더미 메모리 셀들(DCs) 중 일부로 대체함으로써, 배드 메모리 셀들을 배드 영역으로 처리하면서도 해당 메모리 블록(BLK1)의 저장 공간이 다른 메모리 블록들과 동일하게 유지될 수 있다.
도 6은 본 발명의 실시 예에 따른 배드 메모리 셀들을 대체하는 방법을 설명하기 위한 도면이다. 도 6에, 각 행의 셀 스트링들, 그리고 해당 셀 스트링들 각각에 포함된 더미 메모리 셀들(DCs) 및 노멀 메모리 셀들(NMC1~NMCn)이 표시되어 있다.
도 6을 참조하면, 셀 스트링들(CS11~CS1m, CS21~CS2m, CS31~CS3m, CS41~CS4m)의 더미 메모리 셀들(SDC1~SDC3, DDC1~DDC3: DCs)은 배드 메모리 셀들을 대체하기 위한 스페어 셀들(SCs)로서 제공될 수 있다. 이러한 스페어 셀들(SCs)은 배드 메모리 셀들을 대체할 수 있다.
제 1 행의 셀 스트링들(CS11~CS1m)의 노멀 메모리 셀들 중에서 배드 메모리 셀들이 발생한다고 가정한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 열의 셀 스트링(CS11)의 제 p+1 및 제 p+2 노멀 메모리 셀들(NMCp+1, NMCp+2)이 배드 메모리 셀들일 수 있다. 이때, 제 1 행의 셀 스트링들(CS11~CS1m) 중 배드 메모리 셀들과 동일한 노멀 워드 라인에 연결된 노멀 메모리 셀들은 배드 영역으로 처리되고 더미 메모리 셀들(DCs) 중 일부로 대체될 수 있다. 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1), 그리고 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)는 배드 영역으로 처리될 것이다. 배드 영역이란, 신뢰성이 낮은 것으로 판별된 영역으로서, 배드 영역에 포함되는 메모리 셀들은 사용되지 않는다.
예를 들면, 도 6에 도시된 바와 같이, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1)은 같은 행의 셀 스트링들(CS11~CS1m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 같은 행의 셀 스트링들(CS11~CS1m)의 제 1 드레인 더미 메모리 셀들(DDC1)로 대체될 수 있다. 이 밖에도, 다양한 방법들로 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1) 및 제 p+2 노멀 메모리 셀들(NMCp+2)이 스페어 셀들(SCs1) 중 일부로 대체될 수 있다. 다른 예로서, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1)은 다른 행의 셀 스트링들(예를 들면 CS21~CS2m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 다른 행의 셀 스트링들(예를 들면 CS21~CS2m)의 제 1 드레인 더미 메모리 셀들(DDC1)로 대체될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 배드 메모리 셀들을 대체하는 방법을 설명하기 위한 도면이다.
반도체 메모리 장치(100)의 프로그램 동작 시에, 공통 소스 라인(CSL, 도 3 및 도 4 참조)에는 전원 전압이 인가되고, 비트 라인들(BL1~BLm, 도 3 및 도 4 참조)에는 프로그램될 데이터에 따라 전원 전압 또는 접지 전압이 인가될 수 있다. 비선택된 드레인 선택 라인에 연결된 셀 스트링들의 경우, 프로그램 동작 시에 해당 채널의 전압은 부스팅된다. 특히 비트 라인을 통해 접지 전압을 수신하는 셀 스트링의 경우, 비트 라인을 통해 수신되는 접지 전압과 부스팅된 채널 전압의 차이는 공통 소스 라인을 통해 수신되는 전원 전압과 부스팅된 채널 전압의 차이보다 상대적으로 크다. 따라서 부스팅된 채널로부터 드레인 선택 트랜지스터(DST, 도 3 및 도 4 참조)를 통해 전류가 유출될 가능성이 높다. 이러한 문제점을 방지하기 위하여, 노멀 메모리 셀들(NMC1~NMCn)과 드레인 선택 트랜지스터(DST) 사이에 위치하고 부스팅된 채널의 전압을 부스팅된 채널부터 해당 비트 라인까지 단계적으로 감소시키기 위한 드레인 더미 메모리 셀들(DDC1~DDC3)은 바람직하게는 많이 필요할 수 있다.
도 7을 참조하면, 더미 메모리 셀들(DCs) 중 드레인 더미 메모리 셀들(DDC1~DDC3)은 스페어 셀들(SCs)로서 사용되지 않을 수 있다. 셀 스트링들(CS11~CS1m, CS21~CS2m, CS31~CS3m, CS41~CS4m) 중 소스 더미 메모리 셀들(SDC1~SDC3)이 배드 메모리 셀들을 대체하기 위한 스페어 셀들(SCs)로서 제공된다.
제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 열의 셀 스트링(CS11)의 제 p+1 및 제 p+2 노멀 메모리 셀들(NMCp+1, NMCp+2)이 배드 메모리 셀들이라고 가정한다. 이때, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1), 그리고 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 배드 영역으로 처리되고, 스페어 셀들(SCs2) 중 일부로 대체될 수 있다.
예를 들면, 도 7에 도시된 바와 같이, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1)은 같은 행의 셀 스트링들(CS11~CS1m)의 제 2 소스 더미 메모리 셀들(SDC2)로 대체될 수 있다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 같은 행의 셀 스트링들(CS11~CS1m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다. 다른 예로서, 도 7에 도시된 바와 다르게, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1)은 다른 행의 셀 스트링들(예를 들면 CS21~CS2m)의 제 2 소스 더미 메모리 셀들(SDC2)로 대체될 수 있다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 다른 행의 셀 스트링들(예를 들면 CS21~CS2m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다.
이 밖에도, 다양한 방법들로 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1) 및 제 p+2 노멀 메모리 셀들(NMCp+2)은 스페어 셀들(SCs2) 중 일부로 대체될 수 있음이 이해될 것이다.
도 8은 본 발명의 또 다른 실시 예에 따른 배드 메모리 셀들을 대체하는 방법을 설명하기 위한 도면이다.
프로그램 동작 시에, 부스팅된 셀 스트링의 채널 전압을 셀 스트링의 채널로부터 소스 선택 트랜지스터(SST, 도 3 및 도 4 참조)까지 단계적으로 감소시키기 위하여, 소스 더미 메모리 셀들(SDC1~SDC3)의 게이트들에 인가되는 전압들은 해당 소스 더미 메모리 셀이 공통 소스 라인(CSL, 도 3 및 도 4 참조)에 인접할수록 감소하는 것이 바람직하다.
도 8을 참조하면, 셀 스트링들(CS11~CS1m, CS21~CS2m, CS31~CS3m, CS41~CS4m) 중 노멀 메모리 셀들(NMC1~NMCn)에 인접한 제 3 소스 더미 메모리 셀들(SDC3)이 스페어 셀들(SCs)로서 제공된다. 노멀 메모리 셀들(NMC1~NMCn)에 인접하지 않은 소스 더미 메모리 셀들(SDC1, SDC2)은 스페어 셀들(SCs)로서 사용되지 않을 수 있다.
배드 메모리 셀들이 셀 스트링들(CS11~CS1m, CS21~CS2m, CS31~CS3m, CS41~CS4m)의 제 3 소스 더미 메모리 셀들(SDC3) 중 일부로 대체된 경우, 프로그램 동작 시 제 3 소스 더미 워드 라인(SDWL3, 도 3 및 도 4 참조)에는 노멀 메모리 셀들(NMC1~NMCn)과 마찬가지로 프로그램 전압 또는 프로그램 패스 전압이 인가될 것이다. 그리고, 제 1 및 제 2 소스 더미 워드 라인들(SDWL1, SDWL2)에 인가되는 전압들은 해당 소스 더미 워드 라인이 공통 소스 라인(CSL)에 인접할수록 감소할 것이다.
제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 열의 셀 스트링(CS11)의 제 p+1 및 제 p+2 노멀 메모리 셀들(NMCp+1, NMCp+2)이 배드 메모리 셀들이라고 가정한다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1) 및 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 배드 영역으로 처리되고, 스페어 셀들(SCs3) 중 일부로 대체될 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1)은 다른 행의 셀 스트링들(CS21~CS2m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 같은 행의 셀 스트링들(CS11~CS1m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다. 다른 예로서, 도 8에 도시된 바와 다르게, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+1 노멀 메모리 셀들(NMCp+1)은 다른 행의 셀 스트링들(예를 들면 CS21~CS2m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 p+2 노멀 메모리 셀들(NMCp+2)은 또 다른 행의 셀 스트링들(CS31~CS3m)의 제 3 소스 더미 메모리 셀들(SDC3)로 대체될 수 있다.
도 9는 도 8에 따라 배드 메모리 셀들이 대체된 후 프로그램 동작 또는 읽기 동작 시에 더미 워드 라인들(SDWL1~SDWL3, DDWL1~DDWL3) 및 노멀 워드 라인들(NWL1~NWLn)에 인가되는 전압들을 보여주는 테이블이다. 도 9를 참조한 설명에서, 배드 메모리 셀들을 포함하는 배드 영역은 제 3 소스 더미 워드 라인(SDWL3)과 연결된 소스 더미 메모리 셀들 중 일부로 대체되고, 제 3 소스 더미 워드 라인(SDWL3)이 선택된다고 가정한다.
프로그램 동작 시, 제 1 및 제 2 소스 더미 워드 라인들(SDWL1, SDWL2)에 각각 제 1 및 제 2 프로그램 더미 전압들(Vpdm1, Vpdm2)이 인가된다. 제 1 및 제 2 프로그램 더미 전압들(Vpdm1, Vpdm2)은 프로그램 전압(Vpgm) 및 프로그램 패스 전압(Vppass)보다 낮을 것이다. 제 1 프로그램 더미 전압(Vpdm1)은 제 2 프로그램 더미 전압(Vpdm2)보다 낮을 수 있다. 즉, 프로그램 더미 전압들(Vpdm1, Vpdm2)은 해당 소스 더미 워드 라인이 노멀 워드 라인들(NWL1~NWLn)에 인접할수록 높을 수 있다.
프로그램 동작 시에, 제 3 소스 더미 워드 라인(SDWL3)에 고전압의 프로그램 전압(Vpgm)이 인가된다.
배드 메모리 셀들과 연결된 노멀 워드 라인들(NWLp+1, NWLp+2)에는 동일한 전압인 프로그램 패스 전압(Vppass)이 인가된다. 로컬 브릿지가 발생된 노멀 워드 라인들(NWLp+1, NWLp+2)에 동일한 전압이 인가되므로, 노멀 워드 라인들(NWLp+1, NWLp+2)의 전압은 의도치 않게 변경되지 않을 수 있다. 다른 노멀 워드 라인들(NWL1~NWLp, NWLp+3~NWLn)에는 마찬가지로 프로그램 패스 전압(Vppass)이 인가된다.
제 1 드레인 더미 워드 라인(DDWL1)에 제 2 프로그램 더미 전압(Vpdm2)이 인가되고, 제 2 드레인 더미 워드 라인(DDWL2)에 제 1 프로그램 더미 전압(Vpdm1)이 인가되고, 제 3 드레인 더미 워드 라인(DDWL3)에 제 0 프로그램 더미 전압(Vpdm0)이 인가된다. 제 0 프로그램 더미 전압(Vpdm0)은 제 1 및 제 2 프로그램 더미 전압들(Vpdm1, Vpdm2)보다 낮을 수 있다.
읽기 동작 시에, 제 1 및 제 2 소스 더미 워드 라인들(SDWL1, SDWL2)에 각각 제 1 및 제 2 읽기 더미 전압들(Vrdm1, Vrdm2)이 인가된다. 제 1 및 제 2 읽기 더미 전압들(Vrdm1, Vrdm2)은 읽기 패스 전압(Vrpass)보다 낮다. 제 1 읽기 더미 전압(Vrdm1)은 제 2 읽기 더미 전압(Vrdm2)보다 낮을 수 있다.
읽기 동작 시에, 제 3 소스 더미 워드 라인(SDWL3)에 읽기 전압(Vread)이 인가된다. 읽기 전압(Vread)에 따라 선택된 소스 더미 메모리 셀들의 데이터가 판별될 것이다.
배드 영역과 연결된 노멀 워드 라인들(NWLp+1, NWLp+2)에는 동일한 전압인 읽기 패스 전압(Vrpass)이 인가된다. 다른 노멀 워드 라인들(NWL1~NWLp, NWLp+3~NWLn)은 마찬가지로 고전압의 읽기 패스 전압(Vrpass)이 인가된다.
제 1 드레인 더미 워드 라인(DDWL1)에 제 2 읽기 더미 전압(Vrdm2)이 인가되고, 제 2 드레인 더미 워드 라인(DDWL2)에 제 1 읽기 더미 전압(Vrdm1)이 인가되고, 제 3 드레인 더미 워드 라인(DDWL3)에 제 0 읽기 더미 전압(Vrdm0)이 인가된다. 제 0 읽기 더미 전압(Vpdm0)은 제 1 및 제 2 읽기 더미 전압들(Vrdm1, Vrdm2)보다 낮을 수 있다.
도 10은 도 8에 따라 배드 메모리 셀들이 대체된 후 소거 동작 시 더미 워드 라인들(SDWL1~SDWL3, DDWL1~DDWL3) 및 노멀 워드 라인들(NWL1~NWLn)에 인가되는 전압들을 보여주는 테이블이다.
도 10을 참조하면, 배드 메모리 셀들에 연결된 노멀 워드 라인들(NWLp+1, NWLp+2)에는 다른 노멀 워드 라인들(NWL1~NWLp, NWLp+3~NWLn)과 마찬가지로 접지 전압(Vss)이 인가된다.
도 11은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 11을 참조하면, 컨트롤러(200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(200)는 반도체 메모리 장치(100)를 엑세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 채널(CH)을 통하여 반도체 메모리 장치(100)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)에 커맨드(CMD, 도 1 참조) 및 물리 어드레스(ADDR, 도 1 참조)를 제공하도록 구성된다. 커맨드(CMD)에 따라, 반도체 메모리 장치(100)는 읽기, 프로그램 및 소거 동작을 수행할 것이다. 물리 어드레스(ADDR)에 기반하여, 반도체 메모리 장치(110)는 물리 어드레스(ADDR)에 대응하는 영역에 데이터를 프로그램하거나, 물리 어드레스(ADDR)에 대응하는 영역을 읽거나, 물리 어드레스(ADDR)에 대응하는 영역의 데이터를 소거할 것이다.
컨트롤러(200)는 램(210) 및 어드레스 관리 모듈(220)을 포함한다.
램(210)에는 호스트(Host)로부터 수신된 논리 어드레스(Logical Block Address) 및 반도체 메모리 장치(100)에 제공되는 물리 어드레스(Physical Address, ADDR) 사이의 매핑 관계를 포함하는 매핑 테이블을 저장한다.
어드레스 관리 모듈(220)은 매핑 테이블을 참조하여 호스트(Host)로부터 수신되는 논리 어드레스를 물리 어드레스(ADDR, 도 1 참조)로 변환한다. 또한, 어드레스 관리 모듈(220)은 램(210)의 매핑 테이블을 관리함으로써 메모리 셀 어레이(110)의 배드 영역을 관리한다. 예를 들면, 어드레스 관리 모듈(220)는 배드 영역에 해당하는 물리 어드레스를 논리 어드레스에 매핑시키지 않고, 배드 영역을 대체한 더미 메모리 셀들을 가리키는 물리 어드레스를 해당 논리 어드레스에 매핑시킬 것이다. 이에 따라, 어드레스 관리 모듈(220)은 호스트(Host)로부터 수신되는 논리 어드레스를 해당 더미 메모리 셀들을 가리키는 물리 어드레스로 변환할 수 있다. 그러한 물리 어드레스는 반도체 메모리 장치(100)에 전송될 것이다.
실시 예로서, 반도체 메모리 장치(100)에서의 프로그램 동작이 페일(fail)일 때, 어드레스 관리 모듈(220)은 선택된 노멀 메모리 셀들에 배드 메모리 셀들이 있음을 감지할 수 있다. 읽기 동작 시에, 어드레스 관리 모듈(220)은 컨트롤러(200)에 추가적으로 포함될 수 있는 에러 정정 블록(도 12의 1250 참조)에 의해, 선택된 노멀 메모리 셀들에 배드 메모리 셀들이 있음을 감지할 수 있다.
어드레스 관리 모듈(220)은 해당 노멀 메모리 셀들을 배드 영역으로 처리하고 더미 메모리 셀들로 대체하도록 램(210)에 저장된 매핑 테이블을 업데이트할 것이다.
도 12는 도 11의 메모리 시스템(1000)을 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 8을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
램(1210)은 도 11의 램(210)의 기능을 수행할 수 있다. 그리고, 프로세싱 유닛(1220)은 도 11을 참조하여 설명된 어드레스 관리 모듈(220)의 기능을 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
선택된 노멀 메모리 셀들로부터 읽어진 데이터에 제한된 개수를 초과한 에러 비트들이 존재하는 경우에, 에러 정정 블록(1250)은 그 에러 비트들을 정정할 수 없다. 제한된 개수를 초과한 에러 비트들이 존재하는 경우에 에러 정정 블록(1250)은 페일 신호를 어드레스 관리 모듈(220)의 기능을 수행하는 프로세싱 유닛(1220)에 전송한다. 프로세싱 유닛(1220)은 페일 신호에 응답하여 램(1210)에 저장된 매핑 테이블을 업데이트한다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 13에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 12를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 13에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 14는 도 13을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 14에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 14에서, 도 13을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 13을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
124: 어드레스 변환부
BLK1~BLKz: 제 1 내지 제 z 메모리 블록들
CS11~CS1m, CS21~CS2m, CS31~CS3m, CS41~CS4m: 셀 스트링들

Claims (20)

  1. 기판 위(above)에 적층되는 복수의 노멀 메모리 셀들 및 복수의 더미 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 노멀 메모리 셀들에 연결되는 노멀 워드 라인들; 및
    상기 복수의 더미 메모리 셀들에 연결되는 더미 워드 라인들을 포함하되,
    상기 복수의 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때 상기 배드 메모리 셀들은 상기 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들로 대체되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 더미 메모리 셀들은 드레인 선택 트랜지스터들을 통해 비트 라인들과 연결되는 드레인 더미 메모리 셀들, 그리고 소스 선택 트랜지스터들을 통해 공통 소스 라인과 연결되는 소스 더미 메모리 셀들을 포함하고,
    상기 복수의 노멀 메모리 셀들은 상기 드레인 더미 메모리 셀들과 상기 소스 더미 메모리 셀들 사이에 연결되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 배드 메모리 셀들은 상기 소스 더미 메모리 셀들 중 일부로 대체되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 배드 메모리 셀들은 상기 복수의 노멀 메모리 셀들에 인접한 소스 더미 메모리 셀들 중 일부로 대체되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 노멀 워드 라인들 및 상기 더미 워드 라인들을 제어하도록 구성되는 주변 회로를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    프로그램 동작 시, 상기 주변 회로는 상기 노멀 워드 라인들 중 비선택된 노멀 워드 라인에 인가되는 전압과 동일한 전압을 상기 배드 메모리 셀들과 연결된 노멀 워드 라인들에 인가하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    읽기 동작 시에, 상기 주변 회로는 상기 노멀 워드 라인들 중 비선택된 노멀 워드 라인에 인가되는 전압과 동일한 전압을 상기 배드 메모리 셀들과 연결된 노멀 워드 라인들에 인가하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    소거 동작 시에, 상기 주변 회로는 상기 배드 메모리 셀들과 연결된 노멀 워드 라인들에 접지 전압을 인가하는 반도체 메모리 장치.
  9. 행 방향으로 신장되고 열 방향으로 배열되는 복수의 드레인 선택 라인들에 각각 연결되는 복수의 셀 스트링들 - 상기 복수의 셀 스트링들 각각은 기판 위(above)에 적층된 복수의 노멀 메모리 셀들 및 복수의 더미 메모리 셀들을 포함함;
    상기 복수의 노멀 메모리 셀들에 연결되는 노멀 워드 라인들; 및
    상기 복수의 더미 메모리 셀들에 연결되는 더미 워드 라인들을 포함하되,
    상기 복수의 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때, 상기 배드 메모리 셀들은 상기 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들로 대체되는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며,
    상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 제 1 셀 스트링의 더미 메모리 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 2 셀 스트링의 더미 메모리 셀로 대체되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며,
    상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 2 셀 스트링의 더미 메모리 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 3 셀 스트링의 더미 메모리 셀로 대체되는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 복수의 셀 스트링들 각각의 상기 복수의 더미 메모리 셀들은 드레인 선택 트랜지스터들을 통해 비트 라인들과 연결되는 드레인 더미 메모리 셀들, 그리고 소스 선택 트랜지스터들을 통해 공통 소스 라인과 연결되는 소스 더미 메모리 셀들을 포함하고,
    상기 복수의 노멀 메모리 셀들은 상기 드레인 더미 메모리 셀들과 상기 소스 더미 메모리 셀들 사이에 연결되는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    각 셀 스트링의 상기 소스 더미 메모리 셀들 중 상기 복수의 노멀 메모리 셀들에 인접한 소스 더미 메모리 셀은 상기 배드 메모리 셀들을 대체하기 위한 스페어 셀로서 제공되는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며,
    상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 제 1 셀 스트링의 상기 스페어 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 2 셀 스트링의 상기 스페어 셀로 대체되는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 배드 메모리 셀들은 상기 복수의 셀 스트링들 중 제 1 셀 스트링에 포함되며,
    상기 배드 메모리 셀들 중 제 1 배드 메모리 셀은 상기 복수의 셀 스트링들 중 상기 제 2 셀 스트링의 상기 스페어 셀로 대체되고, 상기 배드 메모리 셀들 중 제 2 배드 메모리 셀은 상기 복수의 셀 스트링들 중 제 3 셀 스트링의 상기 스페어 셀로 대체되는 반도체 메모리 장치.
  16. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는,
    기판 위(above)에 적층되는 복수의 노멀 메모리 셀들 및 복수의 더미 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 노멀 메모리 셀들에 연결되는 노멀 워드 라인들; 및
    상기 복수의 더미 메모리 셀들에 연결되는 더미 워드 라인들을 포함하고,
    상기 복수의 노멀 메모리 셀들 중 배드 메모리 셀들이 존재할 때 상기 배드 메모리 셀들은 상기 복수의 더미 메모리 셀들 중 일부의 더미 메모리 셀들로 대체되는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 복수의 더미 메모리 셀들은 드레인 선택 트랜지스터들을 통해 비트 라인들과 연결되는 드레인 더미 메모리 셀들, 그리고 소스 선택 트랜지스터들을 통해 공통 소스 라인과 연결되는 소스 더미 메모리 셀들을 포함하고,
    상기 복수의 노멀 메모리 셀들은 상기 드레인 더미 메모리 셀들과 상기 소스 더미 메모리 셀들 사이에 연결되는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 배드 메모리 셀들은 상기 소스 더미 메모리 셀들 중 일부로 대체되는 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 배드 메모리 셀들은 상기 복수의 노멀 메모리 셀들에 인접한 소스 더미 메모리 셀들 중 일부로 대체되는 메모리 시스템.
  20. 제 16 항에 있어서,
    상기 컨트롤러는 외부로부터 수신되는 논리 어드레스를 상기 복수의 더미 메모리 셀들 중 상기 일부의 더미 메모리 셀들을 가리키는 물리 어드레스로 변환하도록 구성되는 메모리 시스템.
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